JP2006060030A - 半導体記憶装置 - Google Patents

Abstract

【課題】
フラッシュメモリでは、微細化するにあたりトランジスタのチャネル長が短くなるため、リーク電流を抑制することが求められている。補助電極を有したＡＮＤ型メモリアレイはＭＯＳトランジスタを用いたフィールドアイソレーションによって、メモリセル面積を低減しているが、さらに微細化が進むとチャネル方向のリーク電流が大きくなり、書込み特性の劣化や消費電流の増大、読出し不良などが問題となる。
【解決手段】
上記目的を達成するために、本発明は書込みおよび読出し動作において、互いに平行に配線された補助電極のうち少なくとも１本の補助電極を負の電位に設定し、前記補助電極近傍の半導体基板表面を非導通にすることによって、電気的に素子分離を行うことを特徴とする。
【選択図】図１７

Description

本発明は、半導体記憶装置係り、特に、低コストで高信頼な半導体記憶装置に関する。

携帯性に優れたデータ格納用の半導体記憶装置として、不揮発性であるフラッシメモリが広く用いられ始めている。フラッシュメモリのビット当りの価格は年々急速に下がっており、その下がり方は微細化のみから期待される下がり方よりも急峻である。これはメモリセルの構造上の工夫あるいは１つのメモリセルへの多値記憶の導入によるものである。ファイル用途の大容量フラッシュメモリの従来技術は、例えば、非特許文献１および非特許文献２に述べられている。非特許文献１は小さいメモリセル面積の実現に向いておりＮＡＮＤ型と呼ばれている、後者は、フローティングゲート内に蓄積する電子個数を制御することで多ビット記憶を行う多値記憶動作に向いておりＡＮＤ型と呼ばれている。いずれもビットコスト低減に効果がある。

また、別な多値記憶の例が、非特許文献３に示されている。これは、ＳｉＮを記憶領域に用い、ホットエレクトロンによる電荷注入を行う素子である。ホットエレクトロンがドレイン端付近で主に発生すること、またＳｉＮトラップに電荷が捕獲されるため注入された場所付近に電荷が留まることを利用する。ソース、ドレインに印加する電圧を入れ替えることでソース端とドレイン端の両端を電荷蓄積領域として用いる。この書込み方法は大きな電流が流れるため、電源の電流供給能力の限界から多ビットを同時に書込むファイル用途には適さない。より低いドレイン電流で書込みのできるソース側注入による書込み動作が、特許文献１に開示されている。この特許文献１では、ソース側注入のための補助電極と小さいセル面積を両立させる技術として、補助電極下に形成した反転層を配線として用いる動作が述べられている。

フラッシュメモリは素子構造上の工夫あるいは多値記憶の導入で、加工寸法の縮小による微細化以上のビットコスト低減を実現してきた。またフラッシュメモリの容量増大に従って音楽ファイル、動画等サイズの大きなファイルを扱う応用が広がっている。このため、大容量でしかも書込み速度が速いフラッシュメモリの需要が今後ますます高まってくると予想される。

しかしながら、ＮＡＮＤ型の素子構造は平面構造メモリセルの理論的限界である単位セル当たり面積４Ｆ^２（Ｆは加工寸法）に近づいており、これ以上構造上の工夫を行ってセル面積を縮小することは困難である。このため今後は多値記憶を推し進める必要がある。同時にファウラーノードハイム（以下ＦＮと略す）トンネルによって書込みを行う方式であるため、書込みが速くない、あるいは大電圧を使う必要があるという課題がある。

一方、ＡＮＤ型はホットエレクトロン書込み技術を採用し、書込みが高速である。ソース側注入方式のホットエレクトロン書込みであるため多くのセルへの同時書込みにも適する。加えて、アレイ構成が並列接続であり、ＮＡＮＤ型のように直列接続でないため、他のセルの記憶情報の影響を受けにくく、セル当たり多ビット記憶にも適しているが、課題もある。セル面積の観点から、拡散層が平行に走るアレイ構造をしているため、拡散層広がりあるいは素子分離領域のためにワード線に垂直方向のピッチが縮小しにくいという問題がある。

これを解決する方法として非特許文献４にあるように、データ線に並行に走る電極の下に形成した反転層を配線として用いる動作方式が提案されている。

特開２００１−１５６２７５号公報 「アイトリプルイー・インターナショナル・エレクトロン・デバイス・ミーティング（F. Arai et al, IEEE International Electron Devices Meeting）」、2000年、p.775-778 小林 他、「アイトリプルイー・インターナショナル・エレクトロン・デバイス・ミーティング （T. Kobayashi et al, IEEE International Electron Devices Meeting）」、2001年、p.29-32 ビー・アイタン他、「インターナショナル・コンファレンス・オン・ソリッド・ステート・デバイス・アンド・マテリアルズ（B. Eitan et al, International Conference on Solid State Devices and Materials）」、1999年、p.522-524 笹子 他、「アイトリプルイー・インターナショナル・エレクトロン・デバイス・ミーティング （Y. Sasago et al, IEEE International Electron Devices Meeting）」、2003年、p.29-32

図１から４を用いて、非特許文献４における動作方式を詳しく説明する。
図３はメモリマットの上面図であり、Ａ−Ａ’の断面が図１に対応する。また、図３に対応する等価回路図が図４である。
図１には、非特許文献３に記載の記憶素子の断面構造を示す。Ｐ型のシリコン基板（ＳＵＢ）に、ｎ型のウェル領域（ＮＷ）が設けられており、さらにその中にＰ型のウェル領域（ＰＷ）が設けられる３重ウェル構造を持つ。シリコン基板表面の電位を制御するためのｎ型の多結晶シリコンからなる補助電極（ＡＧ０〜ＡＧ３）、ｎ型の多結晶シリコンとＷ（タングステン）の積層構造で形成された制御電極（ＣＧ）があり、この制御電極（ＣＧ）はワード線を兼ねている。シリコン基板（ＳＵＢ）の表面に設けられた厚さ８ｎｍのＳｉＯ_２からなる絶縁膜（ＯＸ１）を介して、多結晶シリコンからなる電荷蓄積領域（ＦＧ０〜５）が設けられている。電荷蓄積領域（ＦＧ０〜５）と制御電極（ＣＧ）の間には厚さ１０ｎｍのＳｉＯ_２からなる絶縁膜（ＯＸ２）が形成されている。また補助電極（ＡＧ０〜ＡＧ３）とシリコン基板（ＳＵＢ）の間には厚さ７ｎｍのＳｉＯ_２からなる絶縁膜（ＯＸ３）が設けられている。メモリセルアレイはこのような構造が繰り返されている。また、この断面では、通常素子分離用に設けられる絶縁膜で埋め込まれた溝が設けられていないという特徴がある。また、補助電極（ＡＧ０〜ＡＧ３）下のシリコン基板（ＳＵＢ）の表面と電荷蓄積領域（ＦＧ）下のシリコン基板（ＳＵＢ）の表面は異なる不純物濃度となっている。

図３にはメモリマットの上面図を示す。説明のために必要な部分を除き金属配線は省いてある。図面縦方向にｎ＋１本（例えば２５６本）のワード線（ＷＬ０〜ＷＬｎ）が繰り返された構造を基本単位（以下これをメモリマットと呼ぶ）としており、その両端で補助電極（ＡＧ０〜ＡＧ３）が４本周期で結束（ＣＴ２）され、補助電極（ＡＧ０〜ＡＧ３）に独立な電圧を与えることが可能である。この端部では素子分離用の絶縁膜で埋め込まれた溝が存在し、アクティブ領域が互いに絶縁されている。また、補助電極（ＡＧ０）とｎ型不純物が導入されたアクティブ領域（拡散層領域）（Ｌ０）が重なった構造が存在するという特徴がある。ただし補助電極（ＡＧ０）とアクティブ領域（拡散層領域）（Ｌ０）はシリコン基板（ＳＵＢ）の表面に形成された絶縁膜によって絶縁されている。このアクティブ領域（拡散層領域）はコンタクト構造（ＣＴ１）を介して金属配線に接続されている。この構造により、補助電極（ＡＧ０）に正の電圧を与え、ゲート下の基板表面に反転層を形成した場合、金属配線から、アクティブ領域（拡散層領域）（Ｌ０）を介して反転層に電位を与えることが可能である。また、他の補助電極（ＡＧ１，ＡＧ２，ＡＧ３）についても同様に、ｎ型不純物が導入されたアクティブ領域（拡散層）とのオーバーラップ領域、ならびに、この領域に電位を供給するコンタクト構造と配線が設けられている。アクティブ領域（拡散層領域）（Ｌ０）と金属配線へのコンタクト構造（ＣＴ１）との間に存在するゲート電極（ＳＴＤ，ＳＴＳ）によって選択用のＭＯＳトランジスタが形成されている。この選択用のＭＯＳトランジスタを介して反転層配線からなるローカルビット線はグローバルデータ線に接続されている。一本のグローバルデータ線には複数のローカルデータ線が接続され、階層化されたデータ線構造を採っている。これは充放電すべき容量を低減させ、高速動作、低消費電力化に効果がある。同時に、選択されたメモリマットに書き込む時以外には高いデータ線電圧をメモリセルに印加することを避けることができ、非選択セルへのディスターブを軽減させることが可能である。

まず、書込み動作について説明する。書き込みたいセルは、図１の点線で囲まれたメモリセル（図４のＭ１３）とする。３本組両端の補助電極線（ＡＧ２，ＡＧ０）に正の電圧（例えばＡＧ２に４Ｖ、ＡＧ０に７Ｖ）を印加し、補助電極（ＡＧ２，ＡＧ０）下のシリコン基板（ＳＵＢ）表面にそれぞれ反転層（ＩＮＶ２，ＩＮＶ４）を形成する。この反転層（ＩＮＶ２，ＩＮＶ４）は、メモリマット端部の拡散層領域（Ｌ２，Ｌ４）より給電されている。また、３本組中央の補助電極線（ＡＧ３）は低い正の電圧（例えば１.５Ｖ）を印加し、補助電極（ＡＧ３）下のシリコン基板（ＳＵＢ）表面を弱く反転させる。３本組の外側にある補助電極線（ＡＧ１）は反転層を形成させない程度の低電圧（例えば０Ｖ）に設定し、電気的な阻止分離を行う。反転層形成時にはｎ型の拡散層領域（Ｌ２，Ｌ４）と反転層（ＩＮＶ２，ＩＮＶ４）が導通し、拡散層領域（Ｌ２，Ｌ４）に設けたコンタクト構造（ＣＴ１）を通じ、グローバルデータ線（ＤＬ２，ＤＬ４）から電圧を与えることができる。ここで、補助電極（ＡＧ２）下の反転層（ＩＮＶ２）はメモリセルのソースとして機能し、この反転層（ＩＮＶ２）に電圧を供給するグローバルデータ線（ＤＬ２）は０Ｖに設定する。また、他端の補助電極（ＡＧ０）下の反転層（ＩＮＶ４）はメモリセルのドレインとして機能し、この反転層（ＩＮＶ４）に電圧を供給するグローバルデータ線（ＤＬ４）は４Ｖに設定する。対応する補助電極（ＡＧ０）は、この設定電圧（ここでは４Ｖ）よりも十分に高い電圧（例えば７Ｖ）に設定し、低抵抗の反転層（ＩＮＶ４）が形成されるようにする。ここで制御電極（ＣＧ）に高電圧のパルス、例えば１５Ｖ、３μsのパルスを印加すると、一端の補助電極（ＡＧ３）と記憶ノード（ＦＧ３）の境界下のシリコン基板（ＳＵＢ）の表面で電界集中が起こり、ホットエレクトロンが発生する。発生したホットエレクトロンは制御電極（ＣＧ）による基板垂直方向の電界に引かれ、近傍の記憶ノード（ＦＧ３）に飛び込む。ここで中央の補助電極（ＡＧ３）下の反転層の抵抗か高いことから、反転層配線（ＩＮＶ２）と反転層配線（ＩＮＶ４）の間を流れる電流はあまり大きくなく、流す電流に対する記憶ノードへの注入電子量の割合を大きく取れる。従って多くのセルを同時に書込む動作でも電流が大きくなりすぎることがなく、一度に大きなビット数の入出力を行うファイル応用に好適である。

次に、読出し動作を説明する。読出したいセルは、図２の点線で囲まれたメモリセル（図４のＭ１３）とする。読出したいセルの両側の補助電極線（ＡＧ３，ＡＧ０）に正の電圧（例えば、ＡＧ３に３Ｖ、ＡＧ０に４Ｖ）を印加し、補助電極（ＡＧ３，ＡＧ０）下のシリコン基板（ＳＵＢ）表面にそれぞれ反転層（ＩＮＶ３，ＩＮＶ４）を形成する。この反転層（ＩＮＶ３，ＩＮＶ４）は、メモリマット端部の拡散層領域（Ｌ３，Ｌ４）より給電されている。さらに外側にある補助電極線（ＡＧ１，ＡＧ２）は反転層を形成させない程度の低電圧（例えば０Ｖ）に設定し、電気的に阻止分離を行う。反転層形成時にはｎ型の拡散層領域（Ｌ３，Ｌ４）と反転層（ＩＮＶ３，ＩＮＶ４）が導通し、拡散層領域（Ｌ３，Ｌ４）に設けたコンタクト構造（ＣＴ１）を通じ、グローバルデータ線（ＤＬ３，ＤＬ４）から電圧を与えることができる。ここで、補助電極（ＡＧ３）下の反転層（ＩＮＶ３）に電圧を供給するグローバルデータ線（ＤＬ３）は０Ｖに設定する。また、他端の補助電極（ＡＧ０）下の反転層（ＩＮＶ４）に電圧を供給するグローバルデータ線（ＤＬ４）は１.２Ｖに設定する。ここで制御電極（ＣＧ）に所定の読出し電圧を印加し、メモリセルが導通しているか否かを判定する。
消去動作はワード線単位で行う。ワード線に正または負の電圧を印加することでファウラーノードハイムトンネリング電流によって注入電子を制御電極側あるいは基板側に引き抜く。

このようなメモリ動作における課題は、特に書込み時のリーク電流である。書込み動作は上述の通り、補助電極３本組で行われ、その外側の補助電極は電気的な阻止分離の役割を果たすことが求められているため、最大で、４つおきのメモリセルが書き込まれる動作となる。例えば、図１において、点線で囲まれたメモリセルを書込みたい場合、補助電極（ＡＧ０）に７Ｖ程度の高電圧を印加して、反転層（ＩＮＶ４）を形成し、グローバルデータ線（ＤＬ４）を経由して、この反転層（ＩＮＶ４）を４Ｖに設定することが必要であった。また、補助電極（ＡＧ２）に４Ｖ程度の電圧を印加し、補助電極下に反転層（ＩＮＶ２）を形成し、メモリのソースとして０Ｖに設定することが必要である。この時、同時に反転層（ＩＮＶ６）が形成され、反転層（ＩＮＶ４）と反転層（ＩＮＶ６）の間にも４Ｖの電位差が加わることになる。さらに、制御ゲート（ＣＧ）には正の高電圧、例えば１５Ｖが印加されているため、記憶ノード（ＦＧ４，ＦＧ５）下のシリコン基板（ＳＵＢ）の表面は強く反転している状態となる。このため、反転層（ＩＮＶ４，ＩＮＶ６）間に印加された電圧は、それぞれ記憶ノード（ＦＧ４，ＦＧ５）の下に広がり、補助電極（ＡＧ１）で反転層間に印加された４Ｖの電位差を遮断する必要がある。この補助電極（ＡＧ１）の下でリーク電流が流れると、反転層（ＩＮＶ４）に印加された電圧（４Ｖ）が低下し、書込みを行いたいメモリセル（記憶ノードはＦＧ３に対応）への書込み速度が著しく低下する恐れがある。それと同時に、補助電極（ＡＧ１）と記憶ノード（ＦＧ４）の境界下の基板表面で電界集中が起こり、発生したホットエレクトロンが、制御電極（ＣＧ）による基板垂直方向の電界に引かれて、近傍の記憶ノード（ＦＧ４）に飛び込む可能性がある。これによって、本来書込みたくないメモリセル（記憶ノードはＦＧ４に対応）への誤書込み（ディスターブ）が発生する。

以上のように、素子分離を行う補助電極が電気的に十分遮断できない場合、書込み速度の低下によるスペック低下や、非選択状態にあるメモリセルへの誤書込みが発生し、メモリチップとして十分な性能を出すことができなくなる可能性がある。

従って、本発明の目的とするところは、ＭＯＳトランジスタをアイソレーションとして利用するメモリ方式において、高速な書込み特性を有する半導体記憶装置を実現する方法を提供することである。
また、本発明の他の目的は、非選択状態のメモリセルに対するディスターブの問題を解決することである。

上記目的を達成するために、本発明は書込みおよび読出し動作において、互いに平行に配線された補助電極のうち少なくとも１本の補助電極を負の電位に設定し、前記補助電極近傍の半導体基板表面を非導通にすることによって、電気的に素子分離を行う。

本発明によれば、ＭＯＳトランジスタをアイソレーションとして利用したメモリ方式の半導体記憶装置において、高集積でありながら、高速な書込み特性を実現でき、同時に書込み時の消費電流低減をも実現できる。また、読出しにおいても高精度な読出しを実現することができる。

以下、本発明の具体的な実施例による半導体記憶装置を説明する。

図１〜図９を用いて、本発明の第１の実施例について説明する。
図５、は本実施例における書込み動作シーケンスを示したものである。外部からの書込みコマンドが入力されると、チップ内部のＲＯＭから命令コードを読出し、書込み動作を自動的に実行する。図５では、図４におけるメモリセル（Ｍ１３）へ書込みを行う動作について示している。メモリセルのしきい値電圧（Ｖｔｈ）と書込む情報の対応を表１に示すようにとる。

ここでＶ３＞Ｖ２Ｈ＞Ｖ２Ｌ＞Ｖ１Ｈ＞Ｖ１Ｌ＞Ｖ０Ｈ＞Ｖ０Ｌである。この“０”や“１”の２ビット情報としきい値レベルは別の対応のさせ方をしても構わない。書き込むしきい値レベルの順序はどのような順序でも構わないが、本実施例では高いしきい値レベルから順に書込むこととする。

対象とするメモリセル（Ｍ１３）に書込みたい情報が“０１”である場合、まず、タイミング（ｔ０）において同一ストリング内の非選択ワード線（ＷＬ０，ＷＬ２〜ＷＬｎ）を低い負電圧、例えば−２Ｖに設定すると共に、補助電極線（ＡＧ２）を４Ｖに設定して補助電極線（ＡＧ２）直下のシリコン基板（ＳＵＢ）表面に反転層配線（ＩＮＶ２）を形成する。同時に、メモリセル（Ｍ１４）とメモリセル（Ｍ１５）の間に存在する補助電極線（ＡＧ１）に低い負電圧、例えば−２Ｖを印加する。補助電極線（ＡＧ１）に負電圧を印加することで、メモリセル（Ｍ１４）とメモリセル（Ｍ１５）の間を確実にカットオフすることが可能となる。

続いてタイミング（ｔ１）において、選択ワード線（ＷＬ１）を正の高電圧、例えば１５Ｖに設定する。同時に、データ線（ＤＬ４）を書込み時のドレイン電圧、例えば４.５Ｖに設定すると共に、選択トランジスタのゲート信号（ＳＴＤ）を７Ｖ程度に設定する。この時、データ線（ＤＬ２）と反転層配線（ＩＮＶ２）が接続され、反転層配線（ＩＮＶ２）はデータ線（ＤＬ２）と同電位の０Ｖに設定される。

その後、タイミング（ｔ２）において、メモリセル（Ｍ１３）のドレイン側に配置されている補助電極線（ＡＧ０）に中程度の高電圧、例えば８Ｖを印加すると、補助電極線（ＡＧ０）直下のシリコン基板（ＳＵＢ）表面が強反転状態となり、反転層配線（ＩＮＶ４）を形成する。この反転層配線（ＩＮＶ４）は選択トランジスタを介してデータ線（ＤＬ４）と接続されているため４.５Ｖに充電される。
反転層配線（ＩＮＶ４）が４.５Ｖまで充電された後、タイミング（ｔ３）において、選択トランジスタのゲート信号（ＳＴＤ）を立下げ、反転層配線（ＩＮＶ２）および反転層配線（ＩＮＶ４）を、それぞれ０Ｖと４.５Ｖの状態でフローティングとする。
続いてタイミング（ｔ４）で、補助電極線ＡＧ３を正の低電圧、例えば１Ｖに設定することで、補助電極線（ＡＧ３）の直下のシリコン基板（ＳＵＢ）表面が弱反転状態となる。反転層配線（ＩＮＶ２）と反転層配線（ＩＮＶ４）の間は、メモリセル（Ｍ１２），補助電極線（ＡＧ３）及びメモリセル（Ｍ１３）の各々がＯＮ状態のため導通する。この時、反転層配線（ＩＮＶ２）と反転層配線（ＩＮＶ４）の間で平衡状態となるまで電荷の移動が起こる。具体的には、フローティング状態にある反転層配線（ＩＮＶ２）の電子が、同じくフローティング状態にある反転層配線（ＩＮＶ４）へ移動する。補助電極線（ＡＧ３）下の弱反転領域とメモリセル（Ｍ１３）下の反転層の境界で電界集中が起こり、ホットエレクトロンが発生する。発生したホットエレクトロンは選択ワード線（ＷＬ１）の電圧による基板垂直方向の電界に引かれ、近傍のメモリセル（Ｍ１３）の記憶ノード（ＦＧ３）に飛び込む。ここで補助電極線（ＡＧ３）下の弱反転領域の抵抗が高いことから、反転層配線（ＩＮＶ２）と反転層配線（ＩＮＶ４）の間を流れる電流はあまり大きくなく、流す電流に対する記憶ノードへの注入電子量の割合を大きく取れる。従って多くのセルを同時に書込む動作でも電流が大きくなりすぎることがなく、一度に大きなビット数の入出力を行うファイル応用に好適である。

タイミング（ｔ５）にて、補助電極線（ＡＧ３）を立下げることで書込みを終了する。書込み終了後、選択トランジスタのゲート信号（ＳＴＤ）を７Ｖ程度に設定し、データ線（ＤＬ４，ＤＬ２）をそれぞれ反転層配線（ＩＮＶ４，ＩＮＶ２）と接続する。タイミング（ｔ４）にてデータ線（ＤＬ４）は０Ｖにディスチャージされているため、反転層配線（ＩＮＶ４，ＩＮＶ２）ともに０Ｖに設定される。
その後、タイミング（ｔ６）にて、選択ワード線（ＷＬ１）を０Ｖに立下げ、補助電極線（ＡＧ２）を０Ｖとする。
最後に、タイミング（ｔ７）にて、非選択ワード線（ＷＬ０，ＷＬ２〜ＷＬｎ）と補助電極線（ＡＧ１）を負電圧から０Ｖに、補助電極線（ＡＧ０）を８Ｖから０Ｖに立下げることで書込み動作を終了する。

以上は、対象とするメモリセル（Ｍ１３）に書込みたい情報が“０１”の場合であるが、書込みたい情報が“０１”でない場合には、タイミング（ｔ０）でデータ線（ＤＬ２）に書き込み阻止用の電圧、例えば１.５Ｖを印加する。このようにすれば、メモリセル（Ｍ１２）及びメモリセル（Ｍ１３）はＯＮ状態であるが補助電極線（ＡＧ３）が１.５Ｖより低い１ＶであるためＯＮ状態とならず、反転層配線（ＩＮＶ２）と反転層配線（ＩＮＶ４）の間は導通しない。従って、電荷注入はおこらない。

この後読出し動作を行い、メモリセル（Ｍ１３）のしきい値電圧がＶ３よりも高くなっているかを検証する。読出し動作の詳細は後で述べる。書込みたい情報が“０１”でかつメモリセル（Ｍ１３）のしきい値電圧がＶ３よりも高くなっていない場合、再度図５に示す書込み動作を行い、メモリセルへ書込みパルスを印加する。この後再び読出し検証動作を行い、必要なら書込みパルスを印加するというシーケンスを繰り返す。本アレイ構成では４つに一つのメモリセルに対して書込み動作を行うわけであるが、これら書込み対象セルが全て検証を通過した時点で“０１”書込みシーケンスは終了である。

次に“００”書込みシーケンスに移る。この場合も書込み対象セルに書込みたい情報が“００”なら、データ線（ＤＬ２）を０Ｖに設定し、そうでなければ書込み阻止電圧、例えば１.５Ｖ程度に設定する。各部の電圧設定は“０１”書込み時と同じで構わないが、選択ワード線（ＷＬ１）には、“０１”書込み時に用いた電圧よりも低い電圧、例えば１３Ｖを用いる。これにより、“０１”書込み時と同じパルス幅を用いても、ホットエレクトロンが記憶ノードに引き寄せられる電界が低下するため、注入される電荷量が少なく、より低いしきい値レベルへの書込みが可能である。検証も同様に行うが、違いは閾値をＶ２Ｌより高く、Ｖ２Ｈより低い値に設定する必要がある点である。ここでは最初の書込みパルスで電荷を注入しすぎないように設定し、二回目以降のパルス幅を小さくして過剰な電荷注入を防いでも良い。書込み対象セルが全て検証を通過した時点で“００”書込みシーケンスは終了し、“１０”書込みシーケンスに移る。

“１０”書込みでは、選択ワード線（ＷＬ１）の電圧を、“００”書込み時よりもさらに低い電圧、例えば１２Ｖに設定すること、目標のしきい値レベルが異なる他は“００”書込みと同様な動作である。この後“０１”書込みシーケンスを行ってこのセルの書込み動作は終了である。
ここでは各情報の書込みにおいて、シーケンスを通じてワード線（ＷＬ１）に印加する書込みパルスの電圧を一定の値としたが、回数が増える程高い電圧を加えるようなパルス列を用いることで、書込みシーケンスを短時間で終わらせることが可能である。

また、図５において補助電極線（ＡＧ３）は０Ｖをベースレベルとして、書込み時は１Ｖに設定されているが、図６に示すように、タイミング（ｔ０）において一度、−２Ｖ程度の負電圧に設定した後、書込み時に１Ｖまで立ち上げるシーケンスを用いても良い。このようにした場合、反転層配線（ＩＮＶ４）を４.５Ｖに設定した後、タイミング（ｔ４）で書込みを開始するまでの間に、補助電極線（ＡＧ３）をより確実にカットオフすることができる。すなわち、書込み開始以前に補助電極線（ＡＧ３）を介して流れるリーク電流を抑制することが可能となり、書込み速度の低下を抑えることができるという効果がある。

次に、図７を用いて読み出し動作を説明する。上記書込み動作説明で情報を書込んだメモリセル（Ｍ１３）の情報を読み出すこととする。
まず、タイミング（ｔ０）において、選択ワード線（ＷＬ１）に読出しまたはベリファイ時に必要な所定の電圧Ｖｒｅａｄを印加する。同時に、非選択ワード線（ＷＬ０，ＷＬ２，〜，ＷＬｎ）には０Ｖまたは、負の電圧例えば−２Ｖを印加する。書込みバイアス印加後にベリファイを行う際、非選択ワード線は既に０Ｖまたは負の電圧例えば−２Ｖに設定済みであるため、そのまま非選択ワード線電位を設定し直す必要はない。これにより、非選択ワード線上のメモリセルにおける不要なリーク電流を抑制することができ、高精度な読出しを実現することができる。また、これと同時に、補助電極線（ＡＧ１，ＡＧ２）に負電圧、例えば−２Ｖを印加する。これにより、選択メモリセル（Ｍ１３）と同一ワード線上で隣接するメモリセル（Ｍ１４）を介してリーク電流が流れることを抑制することが可能となり、高精度な読出しを実現することができる。

この後、タイミング（ｔ２）において、補助電極線（ＡＧ０，ＡＧ３）を４Ｖ程度の正電圧に設定し、補助電極線（ＡＧ０，ＡＧ３）直下のシリコン基板（ＳＵＢ）表面に反転層配線（ＩＮＶ４，ＩＮＶ３）をそれぞれ形成する。
続いてタイミング（ｔ３）おいて、データ線（ＤＬ４）を１.２Ｖ程度の正電圧にプリチャージし、プリチャージ完了後、データ線（ＤＬ４）をフローティング状態とする。この時、反転層配線（ＩＮＶ４）もデータ線（ＤＬ４）と共に１.２Ｖにプリチャージされることになる。
この後、タイミング（ｔ４）において、選択トランジスタのゲート信号（ＳＴＳ）を５Ｖ程度の正電圧に立ち上げると、反転層配線（ＩＮＶ３）とデータ線（ＤＬ３）が接続され、反転層配線（ＩＮＶ３）は０Ｖとなる。ここで、メモリセル（Ｍ１３）のしきい値電圧が、選択ワード線に印加された電圧Ｖｒｅａｄより低い場合、メモリセル（Ｍ１３）はＯＮ状態となり、データ線（ＤＬ４）から反転層配線（ＩＮＶ４），メモリセル（Ｍ１３）及び反転層配線（ＩＮＶ３）を介してデータ線（ＤＬ３）に電流が流れることになる。データ線（ＤＬ４）はフローティング状態のため、事前にプリチャージされた１.２Ｖの電位が低下することになる。一方、メモリセル（Ｍ１３）のしきい値電圧が選択ワード線に印加した電圧Ｖｒｅａｄよりも高い場合、メモリセル（Ｍ１３）はＯＦＦ状態となるため、データ線（ＤＬ４）は１.２Ｖにプリチャージされたまま、その電位は変わらない。
一定時間後、タイミング（ｔ５）にて選択トランジスタのゲート信号（ＳＴＤ）を０Ｖに立下げて、反転層配線（ＩＮＶ４）とデータ線（ＤＬ４）とを切断し、続くタイミング（ｔ６）にてデータ線（ＤＬ４）の状態をセンスアンプにて判別する。

４つのしきい値レベルを判別するためには、まず、しきい値レベル“００”のレベル以上すなわちＶ２Ｌ以上なのか、“１０”のレベル以下すなわちＶ１Ｈ以下なのかの判定を行う。このために、選択ワード線（ＷＬ１）にＶ１Ｈ＜Ｖｒｗ１＜Ｖ２Ｌなる電圧Ｖｒｗ１を印加する。メモリセル（Ｍ１３）のしきい値レベルがＶ１Ｈ以下ならばメモリセル（Ｍ１３）は導通状態となり、データ線（ＤＬ４）は０Ｖまで放電されることになる。また、メモリセル（Ｍ１３）のしきい値電圧がＶ２Ｌ以上ならば、メモリセル（Ｍ１３）は非導通あるいは高抵抗状態となり、データ線（ＤＬ４）はプリチャージされた１.２Ｖの状態を保持することになる。このデータ線（ＤＬ４）の状態の違いを利用して上位ビットが“０”なのか、“１”なのかの判定を行う。この結果がＶ１Ｈ以下ならば、続く読出し動作において、選択ワード線（ＷＬ１）にＶ０Ｈ＜Ｖｒｗ０＜Ｖ１Ｌなる電圧Ｖｒｗ０を印加し、流れる電流の違いを利用して“１１”か“１０”かの判定を行う。最初の読出し結果がＶ２Ｌ以上であった場合には、選択ワード線（ＷＬ１）に加える電圧はＶ２Ｈ＜Ｖｒｗ２＜Ｖ３なる電圧Ｖｒｗ２とする。流れる電流の違いを利用し“００”か“０１”かの判定を行う。

上述の読出し動作において、Ｖｒｗ１を用いた結果によって次に印加する電圧条件を変えるのではなく、Ｖｒｗ０，Ｖｒｗ１，Ｖｒｗ２による読出し動作を全て行って情報読出しを行う方法を用いることも可能である。前者は読出し電圧印加が２回で高速化に向いているのに対し、後者は３回の読出し動作が必要であるものの制御回路が簡単化できるという特徴がある。

図７では、読出し経路とならない補助電極線（ＡＧ１，ＡＧ２）を共にタイミング（ｔ０）にて負電圧、例えば−２Ｖに設定する場合について述べたが、図８に示すように、補助電極線（ＡＧ１）のみを負電圧、例えば−２Ｖに設定し、補助電極線（ＡＧ２）は０Ｖのまま読出しを行っても構わない。このようにすれば、図５で示した書込み動作の直後にベリファイ読出しを行う場合、補助電極線（ＡＧ１）のみを書込み動作に引き続いて負電圧、例えば−２Ｖに設定しておくことができるため、書込み動作後、ベリファイ読出しを行う際のオーバーヘッド時間を短縮できる効果がある。

図９は、本実施例によるワードドライバならびに、補助電極線ドライバの構成を示したものである。ｍ＋１個のメモリブロックに対応して、ブロックデコーダ（ＢＤ（０）〜ＢＤ（ｍ））が設けられており、各ブロックデコーダ（ＢＤ（０）〜ＢＤ（ｍ））はワードドライバ（ＷＤ（０）〜ＷＤ（ｍ））と補助電極線ドライバ（ＡＧＤ（０）〜ＡＧＤ（ｍ））から構成されている。
ワードドライバ（ＷＤ（０）〜ＷＤ（ｍ））は、制御回路からの信号、アドレスバッファからロウデコーダを経由して出力されるアドレス情報、内部電源である正電圧発生回路からの出力（ＶＢＰ）および負電圧発生回路からの出力（ＶＮＮ）を入力として持つ。また、補助電極線ドライバ（ＡＧＤ（０）〜ＡＧＤ（ｍ））は、制御回路からの信号、アドレスバッファからロウデコーダを経由して出力されるアドレス情報、内部電源である複数の正電圧発生回路からの出力（ＶＡＧＰ０，ＶＡＧＰｋ）および負電圧発生回路からの出力（ＶＡＧＮ）を入力として持つ。また、図には示していないが、ワードドライバ（ＷＤ（０）〜ＷＤ（ｍ））、補助電極線ドライバ（ＡＧＤ（０）〜ＡＧＤ（ｍ））ともに、電源電圧ＶＣＣおよびグランドレベルの電圧ＶＳＳを入力として持っている。

ワードドライバ（ＷＤ（０）〜ＷＤ（ｍ））は対応するメモリブロック内のワード線（ＷＬ０（０）〜ＷＬｎ（０），ＷＬ０（ｍ）〜ＷＬｎ（ｍ））を制御し、補助電極線ドライバ（ＡＧＤ（０）〜ＡＧＤ（ｍ））は対応するメモリブロック中の補助電極線（ＡＧ０（０）〜ＡＧ３（０），ＡＧ０（ｍ）〜ＡＧ３（ｍ））を制御する。例えば、ブロックデコーダ（ＢＤ（０））内のワードドライバ（ＷＤ（０））は、０番目のメモリブロック内のワード線（ＷＬ０（０）〜ＷＬｎ（０））を制御する。同様に、ブロックデコーダ（ＢＤ（０））内の補助電極線ドライバ（ＡＧＤ（０））は、０番目のメモリブロック内の補助電極線（ＡＧ０（０）〜ＡＧ３（０））を制御する。また、ブロックデコーダ（ＢＤ（ｍ））内のワードドライバ（ＷＤ（ｍ））は、ｍ番目のメモリブロック内のワード線（ＷＬ０（ｍ）〜ＷＬｎ（ｍ））を制御し、同じくブロックデコーダ（ＢＤ（ｍ））内の補助電極線ドライバ（ＡＧＤ（ｍ））は、ｍ番目のメモリブロック内の補助電極線（ＡＧ０（ｍ）〜ＡＧ３（ｍ））を制御する。
このようなワードドライバおよび補助電極線ドライバを持つブロックデコーダにより、選択されたメモリブロックに所定の正電圧もしくは負電圧を印加することができる。

以上では、記憶ノードが多結晶シリコンの連続膜を前提に説明してきたが、記憶ノードを複数の微小粒で形成することも可能である。また、他の半導体または金属の微小粒を用いてもよい。さらに電荷トラップを持つ絶縁体からなる微小粒を用いてもよい。微小粒を用いると、記憶ノードが互いに絶縁されているため、多結晶シリコンの連続膜で形成した記憶ノードのように加工によって切り離す必要がなく、加工が容易でプロセスマージンが増大するという特徴を持つ。また、このような加工容易性はＳｉＮのようなトラップを有する絶縁膜を用いても得られるためこれを用いてもよい。ＳｉＮはＳｉＯ_２膜に対し選択比を持つエッチングをすることが可能で、微小粒電荷蓄積領域よりもより加工性に優れているという特徴を持つ。一方で微小粒電荷蓄積領域を周囲をＳｉＯ_２のようなトラップを持たない他の絶縁材料で囲むことが可能であるため、一般に微小粒間での電荷移動が起こりにくい材料選択が可能であり、保持特性に優れる。このため閾値マージンの小さい多値記憶に適している。従って注入電荷量によって複数の情報を記憶し、特性変動を小さく抑えたい用途に好適である。また、記憶ノードとワード線の層間膜にＳｉＯ_２膜でなく、窒素添加のＳｉＯ_２膜を用いてもよい。単純なＳｉＯ_２膜よりも書換え時にトラップが生成されにくく、特性変動が少ないという特徴がある。またＳｉＯ_２とシリコンナイトライド膜の積層構造としてもよい。このような積層膜は高電界印加時に比較的電流が流れにくく、やはりメモリ素子の信頼性に優れるという特徴を持つ。上記電荷蓄積領域の構成や層間膜構成に関して述べたことは全て他の実施例でも同様である。

図１０〜図１５を用いて、本発明の第２の実施例について説明する。
図１０はメモリマットの上面図、図１１は等価回路である。図１０は、拡散層領域（Ｌ１，Ｌ３，Ｌ５）が選択トランジスタを介して共通ソース配線（ＣＳ）に接続されているところが、図３とは異なる。このようなメモリアレイ配置にすることで、データ線をローカルビット線２本に対して１本配置すれば良いことになり、データ線のレイアウトピッチを緩和することができる。また、データ線同士の間隔を広くとることができるため、データ線間容量を低減可能であると共に、データ線間のカップリングノイズを抑えることができる効果をもつ。

このメモリアレイにおいて、メモリセル（Ｍ１３）へ書込みを行う動作について説明する。メモリアレイが共通ソース線（ＣＳ）を持つこと以外、基本的な動作は変わらない。図１２は書込み動作シーケンスを示したものである。しきい値電圧と情報の対応は表１に示した通りであり、Ｖ３＞Ｖ２Ｈ＞Ｖ２Ｌ＞Ｖ１Ｈ＞Ｖ１Ｌ＞Ｖ０Ｈ＞Ｖ０Ｌとする。表１中の“０”や“１”の２ビット情報としきい値レベルは別の対応のさせ方をしても構わない。書き込むしきい値レベルの順序はどのような順序でも構わないが、本実施例では高いしきい値レベルから順に書込むこととする。

対象とするメモリセル（Ｍ１３）に書込みたい情報が“０１”である場合、まず、タイミング（ｔ０）において同一ストリング内の非選択ワード線（ＷＬ０，ＷＬ２〜ＷＬｎ）を低い負電圧、例えば−２Ｖに設定すると共に、補助電極線（ＡＧ２）を４Ｖに設定して補助電極線（ＡＧ２）直下のシリコン基板（ＳＵＢ）表面に反転層配線（ＩＮＶ２）を形成する。同時に、メモリセル（Ｍ１４）とメモリセル（Ｍ１５）の間に存在する補助電極線（ＡＧ１）に低い負電圧、例えば−２Ｖを印加する。補助電極線（ＡＧ１）に負電圧を印加することで、メモリセル（Ｍ１４）とメモリセル（Ｍ１５）の間を確実にカットオフすることが可能となる。同じくタイミング（ｔ０）において、選択トランジスタのゲート信号（ＳＴＤ）を５Ｖ程度に設定する。これにより反転層配線（ＩＮＶ２）とデータ線（ＤＬ１）が接続され、反転層配線（ＩＮＶ２）の電位は、データ線（ＤＬ１）と同じ０Ｖに設定される。
続いてタイミング（ｔ１）において、選択ワード線（ＷＬ１）を正の高電圧、例えば１５Ｖに設定する。

この後、タイミング（ｔ２）において、選択トランジスタのゲート信号（ＳＴＤ）を５Ｖから０Ｖに立下げて、反転層配線（ＩＮＶ２）とデータ線（ＤＬ１）との接続を絶つ。また、選択トランジスタのゲート信号（ＳＴＤ）を０Ｖとすることで、反転層配線（ＩＮＶ４）とデータ線（ＤＬ２）との接続を絶つため、反転層配線（ＩＮＶ４）はフローティング状態となっている。

この後、タイミング（ｔ３）において、補助電極線（ＡＧ０）に高い正電圧、例えば８Ｖを印加すると、補助電極線（ＡＧ０）直下のＳｉ基板表面の電圧が自動的に昇圧される。これは、補助電極とシリコン基板（ＳＵＢ）の間に存在するゲート酸化膜容量と、シリコン基板（ＳＵＢ）直下に形成される空乏層容量とのカップリングによる効果である。補助電極線（ＡＧ０）に８Ｖを印加することにより、補助電極線（ＡＧ０）直下のシリコン基板（ＳＵＢ）表面、つまり反転層配線（ＩＮＶ４）は約４.５Ｖ程度に昇圧されることになる。この電圧は前述したソースサイドインジェクション書込みに十分な電圧である。

続いて、タイミング（ｔ４）において、補助電極線（ＡＧ３）を１Ｖ程度に立ち上げる。これにより、４.５Ｖ程度に昇圧された反転層配線（ＩＮＶ４）は、メモリセル（Ｍ１３）を介して０Ｖに設定されている反転層配線（ＩＮＶ２）と接続されることになる。選択トランジスタのゲート信号（ＳＴＤ）が０Ｖに設定されているため、反転層配線（ＩＮＶ４）および反転層配線（ＩＮＶ２）は共にデータ線（ＤＬ２）および（ＤＬ１）から切り離されフローティングな状態となっている。したがって、反転層配線（ＩＮＶ４）と反転層配線（ＩＮＶ２）の間で電荷が平衡状態になるまで移動することになる。この際、補助電極線（ＡＧ３）下の弱反転領域とメモリセル（Ｍ１３）下の反転層の境界で電界集中が起こり、ホットエレクトロンが発生する。発生したホットエレクトロンは選択ワード線（ＷＬ１）の電圧による基板垂直方向の電界に引かれ、近傍のメモリセル（Ｍ１３）の記憶ノードに飛び込む。ここで補助電極線（ＡＧ３）下の弱反転領域の抵抗が高いことから、反転層配線間（ＩＮＶ２）と反転層配線（ＩＮＶ４）の間を流れる電流はあまり大きくなく、流す電流に対する記憶ノードへの注入電子量の割合を大きく取れる。従って多くのセルを同時に書込む動作でも電流が大きくなりすぎることがなく、一度に大きなビット数の入出力を行うファイル応用に好適である。また、メモリセル（Ｍ１３）下を流れる電荷量は、補助電極線（ＡＧ３）を立ち上げることで反転層配線（ＩＮＶ４）が昇圧された電圧に依存するが、この電荷量はほぼ一定である。したがってメモリセル（Ｍ１３）の記憶ノードに注入される電荷量もほぼ一定となり、セル間の書込み特性ばらつきを抑制する効果がある。

タイミング（ｔ５）にて、補助電極線（ＡＧ３）を立下げることで書込みを終了する。書込み終了後、選択トランジスタのゲート信号（ＳＴＤ）を５Ｖ程度に設定し、データ線（ＤＬ２，ＤＬ１）をそれぞれ反転層配線（ＩＮＶ４，ＩＮＶ２）と接続し、反転層配線（ＩＮＶ４，ＩＮＶ２）をOＶに設定する。
その後、タイミング（ｔ６）にて、選択ワード線（ＷＬ１）を０Ｖに立下げ、補助電極線（ＡＧ２）と（ＡＧ０）を０Ｖとする。
最後に、タイミング（ｔ７）にて、非選択ワード線（ＷＬ０，ＷＬ２〜ＷＬｎ）と補助電極線（ＡＧ１）を負電圧から０Ｖにすることで書込み動作を終了する。

以上は、対象とするメモリセル（Ｍ１３）に書込みたい情報が“０１”の場合であるが、書込みたい情報が“０１”でない場合には、タイミング（ｔ０）でデータ線（ＤＬ１）に書き込み阻止用の電圧、例えば１.５Ｖを印加する。このようにすれば、メモリセル（Ｍ１２）及びメモリセル（Ｍ１３）はＯＮ状態であるが補助電極選（ＡＧ３）が１.５Ｖより低い１ＶであるためＯＮ状態とならず、反転層配線（ＩＮＶ２）と反転層配線（ＩＮＶ４）の間は導通しない。従って、電荷注入はおこらない。

この後読出し動作を行い、メモリセル（Ｍ１３）のしきい値電圧がＶ３よりも高くなっているかを検証する。読出し動作の詳細は後で述べる。書込みたい情報が“０１”でかつメモリセル（Ｍ１３）のしきい値電圧がＶ３よりも高くなっていない場合、再度図１２に示す書込み動作を行い、メモリセルへ書込みパルスを印加する。この後再び読出し検証動作を行い、必要なら書込みパルスを印加するというシーケンスを繰り返す。本アレイ構成では４つに一つのメモリセルに対して書込み動作を行うわけであるが、これら書込み対象セルが全て検証を通過した時点で“０１”書込みシーケンスは終了である。

次に“００”書込みシーケンスに移る。この場合も書込み対象セルに書込みたい情報が“００”なら、データ線（ＤＬ２）を０Ｖに設定し、そうでなければ書込み阻止電圧、例えば１.５Ｖ程度に設定する。各部の電圧設定は“０１”書込み時と同じで構わないが、選択ワード線（ＷＬ１）には、“０１”書込み時に用いた電圧よりも低い電圧、例えば１３Ｖを用いる。これにより、“０１”書込み時と同じパルス幅を用いても、ホットエレクトロンが記憶ノードに引き寄せられる電界が低下するため、注入される電荷量が少なく、より低いしきい値レベルへの書込みが可能である。検証も同様に行うが、違いは閾値をＶ２Ｌより高く、Ｖ２Ｈより低い値に設定する必要がある点である。ここでは最初の書込みパルスで電荷を注入しすぎないように設定し、二回目以降のパルス幅を小さくして過剰な電荷注入を防いでも良い。書込み対象セルが全て検証を通過した時点で“００”書込みシーケンスは終了し、“１０”書込みシーケンスに移る。

“１０”書込みでは、選択ワード線（ＷＬ１）の電圧を、“００”書込み時よりもさらに低い電圧、例えば１２Ｖに設定すること、目標のしきい値レベルが異なる他は“００”書込みと同様な動作である。この後“０１”書込みシーケンスを行ってこのセルの書込み動作は終了である。
ここでは各情報の書込みにおいて、シーケンスを通じてワード線（ＷＬ）に印加する書込みパルスの電圧を一定の値としたが、回数が増える程高い電圧を加えるようなパルス列を用いることで、書込みシーケンスを短時間で終わらせることが可能である。

また、図１２において補助電極線ＡＧ３は０Ｖをベースレベルとして、書込み時は１Ｖに設定されているが、図１３に示すように、タイミング（ｔ０）において一度、−２Ｖ程度の負電圧に設定した後、書込み時に１Ｖまで立ち上げるシーケンスを用いても良い。このようにした場合、反転層配線（ＩＮＶ４）を４.５Ｖに設定した後、タイミング（ｔ４）で書込みを開始するまでの間に、補助電極線（ＡＧ３）をより確実にカットオフすることができる。すなわち、書込み開始以前に補助電極線（ＡＧ３）を介して流れるリーク電流を抑制することが可能となり、書込み速度の低下を抑えることができるという効果がある。

次に、図１４を用いて読み出し動作を説明する。上記書込み動作説明で情報を書込んだメモリセル（Ｍ１３）の情報を読み出すこととする。
まず、タイミング（ｔ０）において、選択ワード線（ＷＬ１）に読出しまたはベリファイ時に必要な所定の電圧Ｖｒｅａｄを印加する。同時に、非選択ワード線（ＷＬ０，ＷＬ２〜ＷＬｎ）には０Ｖまたは、負の電圧例えば−２Ｖを印加する。書込みバイアス印加後にベリファイを行う際、非選択ワード線は既に０Ｖまたは負の電圧例えば−２Ｖに設定済みであるため、そのまま非選択ワード線電位を設定し直す必要はない。これにより、非選択ワード線上のメモリセルにおける不要なリーク電流を抑制することができ、高精度な読出しを実現することができる。また、これと同時に、補助電極線（ＡＧ１，ＡＧ２）に負電圧、例えば−２Ｖを印加する。これにより、選択メモリセル（Ｍ１３）と同一ワード線上で隣接するメモリセル（Ｍ１４）を介してリーク電流が流れることを抑制することが可能となり、高精度な読出しを実現することができる。

この後、タイミング（ｔ２）において、補助電極線（ＡＧ０，ＡＧ３）を４Ｖ程度の正電圧に設定し、補助電極線（ＡＧ０，ＡＧ３）直下のシリコン基板（ＳＵＢ）表面に反転層配線（ＩＮＶ４，ＩＮＶ３）をそれぞれ形成する。
続いてタイミング（ｔ３）おいて、データ線（ＤＬ２）を１.２Ｖ程度の正電圧にプリチャージし、プリチャージ完了後、データ線（ＤＬ２）をフローティング状態とする。この時、反転層配線（ＩＮＶ４）もデータ線（ＤＬ２）と共に１.２Ｖにプリチャージされることになる。

この後、タイミング（ｔ４）において、選択トランジスタのゲート信号（ＳＴＳ）を５Ｖ程度の正電圧に立ち上げると、反転層配線（ＩＮＶ３）と共通ソース線（ＣＳ）が接続され、反転層配線（ＩＮＶ３）は０Ｖとなる。ここで、メモリセル（Ｍ１３）のしきい値電圧が、選択ワード線に印加された電圧Ｖｒｅａｄより低い場合、メモリセル（Ｍ１３）はＯＮ状態となり、データ線（ＤＬ２）から反転層配線（ＩＮＶ４），メモリセル（Ｍ１３）及び反転層配線（ＩＮＶ３）を介して共通ソース線（ＣＳ）に電流が流れることになる。データ線（ＤＬ２）はフローティング状態のため、事前にプリチャージされた１.２Ｖの電位が低下することになる。一方、メモリセル（Ｍ１３）のしきい値電圧が選択ワード線に印加した電圧Ｖｒｅａｄよりも高い場合、メモリセル（Ｍ１３）はＯＦＦ状態となるため、データ線（ＤＬ２）は１.２Ｖにプリチャージされたまま、その電位は変わらない。

一定時間後、タイミング（ｔ５）にて選択トランジスタのゲート信号（ＳＴＤ）を０Ｖに立下げて、反転層配線（ＩＮＶ４）とデータ線（ＤＬ２）とを切断し、続くタイミング（ｔ６）にてデータ線（ＤＬ２）の状態をセンスアンプにて判別する。

４つのしきい値レベルを判別するためには、まず、しきい値レベル“００”のレベル以上すなわちＶ２Ｌ以上なのか、“１０”のレベル以下すなわちＶ１Ｈ以下なのかの判定を行う。このために、選択ワード線（ＷＬ１）にＶ１Ｈ＜Ｖｒｗ１＜Ｖ２Ｌなる電圧Ｖｒｗ１を印加する。メモリセル（Ｍ１３）のしきい値レベルがＶ１Ｈ以下ならばメモリセル（Ｍ１３）は導通状態となり、データ線（ＤＬ２）は０Ｖまで放電されることになる。また、メモリセル（Ｍ１３）のしきい値電圧がＶ２Ｌ以上ならば、メモリセル（Ｍ１３）は非導通あるいは高抵抗状態となり、データ線（ＤＬ２）はプリチャージされた１.２Ｖの状態を保持することになる。このデータ線（ＤＬ２）の状態の違いを利用して上位ビットが“０”なのか、“１”なのかの判定を行う。この結果がＶ１Ｈ以下ならば、続く読出し動作において、選択ワード線（ＷＬ１）にＶ０Ｈ＜Ｖｒｗ０＜Ｖ１Ｌなる電圧Ｖｒｗ０を印加し、流れる電流の違いを利用して“１１”か“１０”かの判定を行う。最初の読出し結果がＶ２Ｌ以上であった場合には、選択ワード線（ＷＬ１）に加える電圧はＶ２Ｈ＜Ｖｒｗ２＜Ｖ３なる電圧Ｖｒｗ２とする。流れる電流の違いを利用し“００”か“０１”かの判定を行う。

上述の読出し動作において、Ｖｒｗ１を用いた結果によって次に印加する電圧条件を変えるのではなく、Ｖｒｗ０，Ｖｒｗ１，Ｖｒｗ２による読出し動作を全て行って情報読出しを行う方法を用いることも可能である。前者は読出し電圧印加が２回で高速化に向いているのに対し、後者は３回の読出し動作が必要であるものの制御回路が簡単化できるという特徴がある。

図１４では、読出し経路とならない補助電極線（ＡＧ１，ＡＧ２）を共にタイミング（ｔ０）にて負電圧、例えば−２Ｖに設定する場合について述べたが、図１５に示すように、補助電極線（ＡＧ１）のみを負電圧、例えば−２Ｖに設定し、補助電極線（ＡＧ２）は０Ｖのまま読出しを行っても構わない。このようにすれば、図１２で示した書込み動作の直後にベリファイ読出しを行う場合、補助電極線（ＡＧ１）のみを書込み動作に引き続いて負電圧、例えば−２Ｖに設定しておくことができるため、書込み動作後、ベリファイ読出しを行う際のオーバーヘッド時間を短縮できる効果がある。
本実施例においても、例えば図９に示すブロックデコーダの構成をとることで、補助電極線ならびにワード線に正電圧または負電圧の所望の電圧を印加することが可能である。

以上では、記憶ノードが多結晶シリコンの連続膜を前提に説明してきたが、記憶ノードを複数の微小粒で形成することも可能である。また、他の半導体または金属の微小粒を用いてもよい。さらに電荷トラップを持つ絶縁体からなる微小粒を用いてもよい。微小粒を用いると、記憶ノードが互いに絶縁されているため、多結晶シリコンの連続膜で形成した記憶ノードのように加工によって切り離す必要がなく、加工が容易でプロセスマージンが増大するという特徴を持つ。また、このような加工容易性はＳｉＮのようなトラップを有する絶縁膜を用いても得られるためこれを用いてもよい。ＳｉＮはＳｉＯ_２膜に対し選択比を持つエッチングをすることが可能で、微小粒電荷蓄積領域よりもより加工性に優れているという特徴を持つ。一方で微小粒電荷蓄積領域を周囲をＳｉＯ_２のようなトラップを持たない他の絶縁材料で囲むことが可能であるため、一般に微小粒間での電荷移動が起こりにくい材料選択が可能であり、保持特性に優れる。このため閾値マージンの小さい多値記憶に適している。従って注入電荷量によって複数の情報を記憶し、特性変動を小さく抑えたい用途に好適である。また、記憶ノードとワード線の層間膜にＳｉＯ_２膜でなく、窒素添加のＳｉＯ_２膜を用いてもよい。単純なＳｉＯ_２膜よりも書換え時にトラップが生成されにくく、特性変動が少ないという特徴がある。またＳｉＯ_２とシリコンナイトライド膜の積層構造としてもよい。このような積層膜は高電界印加時に比較的電流が流れにくく、やはりメモリ素子の信頼性に優れるという特徴を持つ。上記電荷蓄積領域の構成や層間膜構成に関して述べたことは全て他の実施例でも同様である。

図１６〜図１８を用いて、本発明の第３の実施例について説明を行う。
図１６に示すメモリセルの断面構造は、実施例１の図１と比較して、記憶ノードと補助電極線の間のシリコン基板表面に拡散層配線（ＬＢＬ０，ＬＢＬ１，ＬＢＬ２）が形成されていることが特徴である。
このメモリセルの等価回路を図１７に示す。図１７には、メモリセル（Ｍ０１）に書込みを行う場合のバイアス条件の例を合わせて示している。
メモリセル（Ｍ０１）への書込みを行う場合、対応するワード線（ＷＬ０）には１５Ｖ程度の正の高電圧を印加し、拡散層配線（ＬＢＬ１）には０Ｖ、拡散層配線（ＬＢＬ２）には４.５Ｖを印加する。また補助電極線（ＡＧ１）を１Ｖに設定することで、拡散層配線（ＬＢＬ１）、（ＬＢＬ２）の間にはメモリセル（Ｍ０１）を介して電流が流れることになる。この際、補助電極線（ＡＧ１）下の弱反転領域とメモリセル（Ｍ０１）下の反転層の境界で電界集中が起こり、ホットエレクトロンが発生する。発生したホットエレクトロンは選択ワード線（ＷＬ０）の高電圧による基板垂直方向の電界に引かれ、近傍のメモリセル（Ｍ０１）の記憶ノードに飛び込む。ここで補助電極線（ＡＧ１）下の弱反転領域の抵抗が高いことから、拡散層配線（ＬＢＬ１）と拡散層配線（ＬＢＬ２）の間を流れる電流はあまり大きくなく、流す電流に対する記憶ノードへの注入電子量の割合を大きく取れる。従って、多くのセルを同時に書込む動作でも電流が大きくなりすぎることがなく、一度に大きなビット数の入出力を行うファイル応用に好適である。

上記のようにメモリセルへの書込みを行う際、補助電極線（ＡＧ０）を負電圧、例えば−２Ｖに設定することで、拡散層配線（ＬＢＬ２）からメモリセル（Ｍ０２）を介して拡散層配線（ＬＢＬ３）へリーク電流が流れることを抑制することが可能となる。これにより、書込み時の無駄な消費電流を抑えることができると共に、対象とするメモリセルの書込み特性が劣化することを抑制することができる効果がある。

図１８を用いてメモリセル（Ｍ０１）を読出す動作について説明する。
メモリセル（Ｍ０１）への読出しを行う場合、対応するワード線（ＷＬ０）には所定の電圧を印加する。ここで所定の電圧とは、例えば表１に示した電圧条件であってもよい。同時に、拡散層配線（ＬＢＬ１）には０Ｖ、拡散層配線（ＬＢＬ２）には１.２Ｖを印加し、補助電極線（ＡＧ１）を４Ｖ程度の正電圧に設定する。ここで、メモリセル（Ｍ０１）のしきい値電圧が、ワード線（ＷＬ０）に印加した電圧よりも高い場合は、メモリセル（Ｍ０１）はＯＦＦ状態であるため、拡散層配線（ＬＢＬ１）と拡散層配線（ＬＢＬ２）の間には電流は流れない。一方、メモリセル（Ｍ０１）のしきい値が選択ワード線（ＷＬ０）に印加した電圧よりも低い場合は、メモリセル（Ｍ０１）はＯＮ状態であり、拡散層配線（ＬＢＬ１）と拡散層配線（ＬＢＬ２）の間に電流が流れる。すなわち、拡散層配線（ＬＢＬ１）と拡散層配線（ＬＢＬ２）の間の電流量によって、メモリセル（Ｍ０１）のしきい値電圧を判別することが可能である。

上記のようにメモリセルの読出しを行う際、補助電極線（ＡＧ０）を負電圧、例えば−２Ｖに設定することで、拡散層配線（ＬＢＬ２）からメモリセル（Ｍ０２）を介して拡散層配線（ＬＢＬ３）へリーク電流が流れることを抑制することが可能となる。これにより、読出し対象のメモリセル以外の箇所で電流が流れることを抑制することが可能となり、高精度な読出し動作を実現できる効果がある。

本実施例では書込みおよび読出しのバイアス条件について述べたが、本実施例におけるメモリセルが１セルあたり２ビットの情報を保持することが可能な多値メモリの場合、実施例１で示したとおりの手順で書込みおよび読出し動作を行えばよい。

以上では、記憶ノードが多結晶シリコンの連続膜を前提に説明してきたが、記憶ノードを複数の微小粒で形成することも可能である。また、他の半導体または金属の微小粒を用いてもよい。さらに電荷トラップを持つ絶縁体からなる微小粒を用いてもよい。微小粒を用いると、記憶ノードが互いに絶縁されているため、多結晶シリコンの連続膜で形成した記憶ノードのように加工によって切り離す必要がなく、加工が容易でプロセスマージンが増大するという特徴を持つ。また、このような加工容易性はＳｉＮのようなトラップを有する絶縁膜を用いても得られるためこれを用いてもよい。ＳｉＮはＳｉＯ_２膜に対し選択比を持つエッチングをすることが可能で、微小粒電荷蓄積領域よりもより加工性に優れているという特徴を持つ。一方で微小粒電荷蓄積領域を周囲をＳｉＯ_２のようなトラップを持たない他の絶縁材料で囲むことが可能であるため、一般に微小粒間での電荷移動が起こりにくい材料選択が可能であり、保持特性に優れる。このため閾値マージンの小さい多値記憶に適している。従って注入電荷量によって複数の情報を記憶し、特性変動を小さく抑えたい用途に好適である。また、記憶ノードとワード線の層間膜にＳｉＯ_２膜でなく、窒素添加のＳｉＯ_２膜を用いてもよい。単純なＳｉＯ_２膜よりも書換え時にトラップが生成されにくく、特性変動が少ないという特徴がある。またＳｉＯ_２とシリコンナイトライド膜の積層構造としてもよい。このような積層膜は高電界印加時に比較的電流が流れにくく、やはりメモリ素子の信頼性に優れるという特徴を持つ。上記電荷蓄積領域の構成や層間膜構成に関して述べたことは全て他の実施例でも同様である。

図１９〜図２０を用いて、本発明の第４の実施例について説明を行う。
図１９に示した２ビット／セル型の高集積不揮発性半導体メモリ装置は、シリコン基板（ＳＵＢ）上に、多結晶シリコンで形成された記憶ノード（ＦＧ１，ＦＧ２）および制御ゲート電極（ＣＧ１）、（ＣＧ２）を有する２個のメモリセルが形成され、その外側にソース線／ビット線に接続される拡散層配線（ＬＢＬ１，ＬＢＬ２）が形成され、前記２個のメモリセルトランジスタの間に補助電極線（ＡＧ）を有するスイッチトランジスタが形成される構成となっている。

前記２個のメモリトランジスタは、前記１個のスイッチトランジスタを共有し、このスイッチトランジスタは、２つのメモリセルトランジスタ間に自己整合的に形成され、面積の増加をもたらさないように考慮されている。この２ビット／セルはビットあたり自己整合的な１.５トランジスタ構成の高集積を実現している。
本２ビット／セル型のメモリセルは、図１９の１セル内の２ビットのメモリに書込みと読出しを行う場合、チャネルに流れる電流の向きはお互い逆向きとなる。
図２０は、図１９に示したメモリセルを用いたアレイ構成の等価回路である。図中には、書込みおよび読出しのバイアス条件を合わせて記載している。

まず、書込み動作について説明する。ここでは、図２０におけるメモリセル（Ａ１）に書込みを行う場合について説明を行う。メモリセル（Ａ１）に書込みを行う場合、選択ワード線（ＷＬ２）に正の高電圧、例えば１３Ｖを印加し、また同じセル内のワード線（ＷＬ１）には正電圧、例えば８Ｖを印加する。それ以外のワード線（ＷＬ０，（ＷＬ３，ＷＬ４）には０Ｖまたは低い負電圧、例えば−２Ｖを印加する。また、メモリセル（Ａ１）のソースとなるローカルビット線（ＬＢＬ１）には０Ｖを、ドレインとなるローカルビット線（ＬＢＬ２）には４Ｖ程度の電圧を印加する。さらに、選択された補助電極線（ＡＧ１）には１.５Ｖ程度の電圧を印加することで、ローカルビット線（ＬＢＬ１）とローカルビット線（ＬＢＬ２）の間が導通し、メモリセル（Ａ１）には電流が流れることになる。この際、補助電極線（ＡＧ１）下の弱反転領域とメモリセル（Ａ１）下の反転層の境界で電界集中が起こり、ホットエレクトロンが発生する。発生したホットエレクトロンは選択ワード線（ＷＬ２）の電圧による基板垂直方向の電界に引かれ、近傍のメモリセル（Ａ１）の記憶ノードに飛び込む。ここで補助電極線（ＡＧ１）下の弱反転領域の抵抗が高いことから、ローカルビット線（ＬＢＬ１）とローカルビット線（ＬＢＬ２）の間を流れる電流はあまり大きくなく、流す電流に対する記憶ノードへの注入電子量の割合を大きく取れる。従って、多くのセルを同時に書込む動作でも電流が大きくなりすぎることがなく、一度に大きなビット数の入出力を行うファイル応用に好適である。

本発明では、上記書込み動作において、選択されている補助電極線（ＡＧ１）以外の補助電極線（ＡＧ０，ＡＧ２）を負電圧、例えば−２Ｖ程度に設定することが特徴である。このように、非選択の補助電極線（ＡＧ０，ＡＧ２）を負電圧に設定することで、選択されているメモリセル（Ａ１）と並列に設置されているメモリセル（Ｂ１）およびメモリセル（Ｂ１）と補助電極線を共有しているメモリセル（Ｂ２）を介して、ローカルビット線（ＬＢＬ１）とローカルビット線（ＬＢＬ２）の間にリーク電流が流れることを抑制する。これにより、書込み時の消費電流を抑制することができる効果、および書込み対象メモリセル（Ａ１）の書込み特性劣化を抑制する効果がある。

また本発明では、選択されているワード線（ＷＬ１，ＷＬ２）以外の非選択状態のワード線（ＷＬ０，ＷＬ３，ＷＬ４）を負電圧、例えば−２Ｖに設定することが特徴である。このように、非選択のワード線（ＷＬ０，ＷＬ３，ＷＬ４）を負電圧に設定することで、選択されているメモリセル（Ａ１）と補助電極線（ＡＧ１）を共有しているメモリセル（Ｃ１，Ｃ２）を介して、ローカルビット線（ＬＢＬ２）からローカルビット線（ＬＢＬ３）へリーク電流が流れることを抑制する。これにより、書込み時の消費電流を抑制することができる効果、および書込み対象メモリセル（Ａ１）の書込み特性劣化を抑制する効果がある。

次に、読出し動作について説明する。ここでは、図２０におけるメモリセル（Ａ１）を読出す場合について説明を行う。メモリセル（Ａ１）の読出しを行う場合、選択ワード線（ＷＬ２）に所定の読出し電圧、例えば４Ｖを印加し、また同じセル内のワード線（ＷＬ１）には正電圧、例えば８Ｖを印加する。ここでワード線（ＷＬ１）に、例えば８Ｖという、比較的高い電圧を印加したのは、メモリセル（Ａ２）のしきい値状態によらず、対象とするメモリセル（Ａ１）の読出しを行うためである。それ以外のワード線（ＷＬ０，ＷＬ３，ＷＬ４）には０Ｖまたは低い負電圧、例えば−２Ｖを印加する。また、メモリセル（Ａ１）のソースとなるローカルビット線（ＬＢＬ１）には０Ｖを、ドレインとなるローカルビット線（ＬＢＬ２）には１.２Ｖ程度の電圧を印加し、さらに選択された補助電極線（ＡＧ１）には４Ｖ程度の電圧を印加する。この際、メモリセル（Ａ１）のしきい値電圧が、ワード線（ＷＬ２）に印加した電圧（ここでは４Ｖ）よりも高い場合、メモリセル（Ａ１）はＯＦＦ状態となり、ローカルビット線（ＬＢＬ１）とローカルビット線（ＬＢＬ２）の間は非導通となる。一方、メモリセル（Ａ１）のしきい値電圧が、ワード線（ＷＬ２）に印加した電圧（ここでは４Ｖ）よりも低い場合、メモリセル（Ａ１）はＯＮ状態となって、ローカルビット線（ＬＢＬ１）とローカルビット線（ＬＢＬ２）の間が導通して電流が流れる。このように、ローカルビット線（ＬＢＬ１）とローカルビット線（ＬＢＬ２）の間に電流が流れるか否かで、メモリセル（Ａ１）のしきい値状態を判別することが可能となる。

本発明では、上記読出し動作において、選択されている補助電極線（ＡＧ１）以外の補助電極線（ＡＧ０，ＡＧ２）を負電圧、例えば−２Ｖ程度に設定することが特徴である。このように、非選択の補助電極線（ＡＧ０，ＡＧ２）を負電圧に設定することで、選択されているメモリセル（Ａ１）と並列に設置されているメモリセル（Ｂ１）およびメモリセル（Ｂ１）と補助電極線を共有しているメモリセル（Ｂ２）を介して、ローカルビット線（ＬＢＬ１）とローカルビット線（ＬＢＬ２）の間にリーク電流が流れることを抑制する。これにより、対象とするメモリセルの読出しを、より高精度に行うことができる効果がある。

また本発明では、選択されているワード線（ＷＬ１，ＷＬ２）以外の非選択状態のワード線（ＷＬ０，ＷＬ３，ＷＬ４）を負電圧、例えば−２Ｖに設定することが特徴である。このように、非選択のワード線（ＷＬ０，ＷＬ３，ＷＬ４）を負電圧に設定することで、選択されているメモリセル（Ａ１）と補助電極線（ＡＧ１）を共有しているメモリセル（Ｃ１，Ｃ２）を介して、ローカルビット線（ＬＢＬ２）からローカルビット線（ＬＢＬ３）へリーク電流が流れることを抑制する。これにより、対象とするメモリセルの読出しを、より高精度に行うことができる効果がある。

図２１〜図２２を用いて、本発明の第５の実施例について説明を行う。
図２１に示したメモリセルは、離散的にトラップを含むゲート絶縁膜（ＳｉＮ）およびメモリゲート電極（ＭＧ）を有するメモリセルトランジスタ部（Ｔｒｍｃ）を有し、その両側に補助電極線（ＡＧ１，ＡＧ２）を備えたスイッチトランジスタ部（Ｔｒｓｗ）を備えて構成される。このメモリセルは、情報電荷を蓄える蓄積部としての離散的にトラップを含むゲート絶縁膜（ＳｉＮ）に、局所的な書込みを行い、１つのメモリセルは少なくとも２ビット分の情報を蓄積する多値記憶を実現するものである。メモリセルはソースサイドインジェクションを実現するために補助電極線（ＡＧ１，ＡＧ２）を備えたスイッチトランジスタ部（Ｔｒｓｗ）を有し、メモリトランジスタ部（Ｔｒｍｃ）はそれと自己整合的に形成される。
図２２は、図２１に示したメモリセルを用いたアレイ構成の等価回路である。図中には、書込みおよび読出しのバイアス条件を合わせて記載している。

まず書込み動作について説明する。ここでは、図２２におけるメモリセル（Ａ１）に書込みを行う場合について説明を行う。メモリセル（Ａ１）に書込みを行う場合、選択ワード線（ＷＬ０）は６Ｖ程度に設定し、それ以外の非選択ワード線（ＷＬ１）は負電圧、例えば−２Ｖに設定する。また、選択されたメモリセル（Ａ１）のソース側の補助電極線（ＡＧ０）には１.５Ｖ、ドレイン側の補助電極線（ＡＧ１）には３Ｖ程度の電圧を印加すると共に、非選択の補助電極線（ＡＧ２）には負電圧、例えば−２Ｖを印加する。さらに、メモリセル（Ａ１）のソースとなるローカルビット線（ＬＢＬ０）には０Ｖを、ドレインとなるローカルビット線（ＬＢＬ１）には３Ｖ程度の電圧を印加する。このような電圧条件下では、ローカルビット線（ＬＢＬ０）とローカルビット線（ＬＢＬ１）の間が導通し、メモリセル（Ａ１）には電流が流れることになる。この際、補助電極線（ＡＧ０）下の弱反転領域とメモリセル（Ａ１）下の反転層の境界で電界集中が起こり、ホットエレクトロンが発生する。発生したホットエレクトロンは選択ワード線（ＷＬ０）の電圧による基板垂直方向の電界に引かれ、近傍のメモリセル（Ａ１）の記憶ノードに飛び込む。ここで補助電極線（ＡＧ０）下の弱反転領域の抵抗が高いことから、ローカルビット線（ＬＢＬ０）とローカルビット線（ＬＢＬ１）の間を流れる電流はあまり大きくなく、流す電流に対する記憶ノードへの注入電子量の割合を大きく取れる。従って多くのセルを同時に書込む動作でも電流が大きくなりすぎることがなく、一度に大きなビット数の入出力を行うファイル応用に好適である。

本発明では、上記書込み動作において、選択されている補助電極線（ＡＧ０）、（ＡＧ１）以外の補助電極線（ＡＧ２）を負電圧、例えば−２Ｖ程度に設定することが特徴である。このように、非選択の補助電極線（ＡＧ２）を負電圧に設定することで、選択されているメモリセル（Ａ１）と共通のワード線（ＷＬ０）に接続されているメモリセル（Ｄ１）およびメモリセル（Ｄ２）を介してローカルビット線（ＬＢＬ１）とローカルビット線（ＬＢＬ２）の間にリーク電流が流れることを抑制する。これにより、書込み時の消費電流を抑制することができる効果、および書込み対象メモリセル（Ａ１）の書込み特性劣化を抑制する効果がある。

また本発明では、選択されているワード線（ＷＬ０）以外の非選択状態のワード線（ＷＬ１）を負電圧、例えば−２Ｖに設定することが特徴である。このように、非選択のワード線（ＷＬ１）を負電圧に設定することで、選択されているメモリセル（Ａ１）と並列に設置されているメモリセル（Ｂ１）およびメモリセル（Ｂ２）を介して、ローカルビット線（ＬＢＬ１）からローカルビット線（ＬＢＬ０）へリーク電流が流れることを抑制する。これにより、書込み時の消費電流を抑制することができる効果、および書込み対象メモリセル（Ａ１）の書込み特性劣化を抑制する効果がある。

次に、読出し動作について説明する。ここでは、図２２におけるメモリセル（Ａ１）に読出しを行う場合について説明を行う。メモリセル（Ａ１）の読出しを行う場合、選択ワード線（ＷＬ０）に所定の読出し電圧、例えば３Ｖを印加し、非選択のワード線（ＷＬ１）には負電圧、例えば−２Ｖ程度を印加する。また、メモリセル（Ａ１）のソース側の補助電極線（ＡＧ０）に３Ｖ、ドレイン側の補助電極線（ＡＧ１）には４.５Ｖ程度の電圧を印加する。また非選択の補助電極線（ＡＧ２）には負電圧、例えば−２Ｖを印加する。同時にメモリセル（Ａ１）のソースとなるローカルビット線（ＬＢＬ０）には０Ｖを、ドレインとなるローカルビット線（ＬＢＬ１）には１.５Ｖ程度の電圧を印加する。この際、メモリセル（Ａ１）のしきい値電圧が、選択ワード線（ＷＬ０）に印加した電圧（ここでは３Ｖ）よりも高い場合、メモリセル（Ａ１）はＯＦＦ状態となり、ローカルビット線（ＬＢＬ０）とローカルビット線（ＬＢＬ１）の間は非導通となる。一方、メモリセル（Ａ１）のしきい値電圧が、選択ワード線（ＷＬ０）に印加した電圧（ここでは３Ｖ）よりも低い場合、メモリセル（Ａ１）はＯＮ状態となって、ローカルビット線（ＬＢＬ０）とローカルビット線（ＬＢＬ１）の間が導通して電流が流れる。このように、ローカルビット線（ＬＢＬ０）とローカルビット線（ＬＢＬ１）の間に電流が流れるか否かで、メモリセル（Ａ１）のしきい値状態を判別することが可能となる。

本発明では、上記読出し動作において、選択されている補助電極線（ＡＧ０）、（ＡＧ１）以外の補助電極線（ＡＧ２）を負電圧、例えば−２Ｖ程度に設定することが特徴である。このように、非選択の補助電極線（ＡＧ２）を負電圧に設定することで、選択されているメモリセル（Ａ１）と共通のワード線（ＷＬ０）に接続されているメモリセル（Ｄ１）およびメモリセル（Ｄ２）を介してローカルビット線（ＬＢＬ１）とローカルビット線（ＬＢＬ２）の間にリーク電流が流れることを抑制する。これにより、対象とするメモリセルの読出しを、より高精度に行うことができる効果がある。

また本発明では、選択されているワード線（ＷＬ０）以外の非選択状態のワード線（ＷＬ１）を負電圧、例えば−２Ｖに設定することが特徴である。このように、非選択のワード線（ＷＬ１）を負電圧に設定することで、選択されているメモリセル（Ａ１）と並列に設置されているメモリセル（Ｂ１）およびメモリセル（Ｂ２）を介して、ローカルビット線（ＬＢＬ１）からローカルビット線（ＬＢＬ０）へリーク電流が流れることを抑制する。これにより、対象とするメモリセルの読出しを、より高精度に行うことができる効果がある。

本発明は、半導体記憶装置に適用できる。

実施例１の半導体記憶装置のメモリセルアレイ部分断面構造について、書込み動作時のローカルビット線配置と合わせて示したものである。 実施例１の半導体記憶装置のメモリセルアレイ部分断面構造について、読出し動作時のローカルビット線配置と合わせてを示したものである。 実施例１の半導体記憶装置のメモリセルマット部分の上面図である。 実施例１の半導体記憶装置におけるメモリセルアレイの等価的な回路図である。 実施例１の半導体記憶装置におけるメモリセルアレイの書込み動作のタイミングチャートを示したものである。 実施例１の半導体記憶装置におけるメモリセルアレイの書込み動作のタイミングチャートを示したものである。図５とは補助電極線の動作が異なる。 実施例１の半導体記憶装置におけるメモリセルアレイの読出し動作のタイミングチャートを示したものである。 実施例１の半導体記憶装置におけるメモリセルアレイの読出し動作のタイミングチャートを示したものである。図５とは補助電極線の動作が異なる。 実施例１の半導体記憶装置におけるワードドライバならびに補助電極ドライバの回路ブロック構成を示したものである。 実施例２の半導体記憶装置のメモリセルマット部分の上面図である。 実施例２の半導体記憶装置におけるメモリセルアレイの等価的な回路図である。 実施例２の半導体記憶装置におけるメモリセルアレイの書込み動作のタイミングチャートを示したものである。 実施例２の半導体記憶装置におけるメモリセルアレイの書込み動作のタイミングチャートを示したものである。図５とは補助電極線の動作が異なる。 実施例２の半導体記憶装置におけるメモリセルアレイの読出し動作のタイミングチャートを示したものである。 実施例２の半導体記憶装置におけるメモリセルアレイの読出し動作のタイミングチャートを示したものである。図５とは補助電極線の動作が異なる。 実施例３の半導体記憶装置のメモリセルアレイ部分断面構造を示したものである。 実施例３の半導体記憶装置のメモリセルアレイの等価回路を書込み時の電圧条件と合わせて示したものである。 実施例３の半導体記憶装置のメモリセルアレイの等価回路を読出し時の電圧条件と合わせて示したものである。 実施例４の半導体記憶装置のメモリセルアレイ部分断面構造を示したものである。 実施例４の半導体記憶装置のメモリセルアレイの等価回路を書込み電圧条件および読出し電圧条件と合わせて示したものである。 実施例５の半導体記憶装置におけるメモリアレイ部分構造を示したものである。 実施例５の半導体記憶装置におけるメモリアレイ等価回路を書込み電圧条件および読出し電圧条件と合わせて示したものである。

符号の説明

ＳＵＢ…シリコン基板、
ＮＷ…ｎ型のウェル領域、
ＰＷ…Ｐ型のウェル領域、
ＡＧ０〜ＡＧ３，ＡＧ０(０)〜ＡＧ３(０)，ＡＧ０(ｍ)〜ＡＧ３(ｍ)…補助電極(線)、
ＣＧ，ＣＧ１，ＣＧ２…制御(ゲート)電極、
ＯＸ１，ＯＸ２，ＯＸ３…絶縁膜、
ＦＧ０〜ＦＧ５…電荷蓄積領域(記憶ノード)、
ＷＬ０〜ＷＬｎ，ＷＬ０(０)〜ＷＬｎ(０)，ＷＬｎ(ｍ)〜ＷＬｎ(ｍ)…ワード線、
ＣＴ２…結束、
Ｌ０〜Ｌ６…アクティブ領域(拡散層領域)、
ＣＴ１…コンタクト構造、
ＳＴＤ，ＳＴＳ…ゲート電極(ゲート信号)、
ＩＮＶ０，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ６…反転層(配線)、
ＤＬ０〜ＤＬ５…グローバルデータ線、
Ｍ００〜Ｍｎ５，Ａ１，Ａ２，Ｂ１，Ｂ２，Ｃ１，Ｃ２，Ｄ１，Ｄ２…メモリセル、
ＢＤ(０)〜ＢＤ(ｍ)…ブロックデコーダ、
ＷＤ(０)〜ＷＤ(ｍ)…ワードドライバ、
ＡＧＤ(０)〜ＡＧＤ(ｍ)…補助電極線ドライバ、
ＶＢＰ，ＶＡＧＰ０〜ＶＡＧＰｋ…正電圧発生回路からの出力、
ＶＮＮ，ＶＡＧＮ…負電圧発生回路からの出力、
ＬＢＬ０，ＬＢＬ１，ＬＢＬ２，ＬＢＬ３…拡散層配線(ローカルビット線)、
ＣＳ…共通ソース線、
ＳｉＮ…離散的にトラップを含むゲート絶縁膜、
ＭＧ…メモリゲート電極、
Ｔｒｍｃ…メモリセルトランジスタ部、
Ｔｒｓｗ…スイッチトランジスタ部。

Claims (20)

1. 半導体基板と、
   前記半導体基板上に形成され、各々が互いに平行に形成された第１，第２，第３，第４及び第５の電極と、
   前記第１乃至第５の電極上に形成され、前記第１乃至第５の電極の各々と交差して形成された第６の電極と、
   前記半導体基板と前記第６の電極の間で、かつ、前記第１の電極と前記第２の電極の間に、周囲を絶縁膜で覆われて形成された第１の電荷蓄積領域と、
   前記半導体基板と前記第６の電極の間で、かつ、前記第２の電極と前記第３の電極の間に、周囲を絶縁膜で覆われて形成された第２の電荷蓄積領域と、
   前記半導体基板と前記第６の電極の間で、かつ、前記第３の電極と前記第４の電極の間に、周囲を絶縁膜で覆われて形成された第３の電荷蓄積領域と、
   前記半導体基板と前記第６の電極の間で、かつ、前記第４の電極と前記第５の電極の間に、周囲を絶縁膜で覆われて形成された第３の電荷蓄積領域と、を有し、
   前記第３の電極と前記第３の電荷蓄積領域の間の前記半導体基板表面でホットエレクトロンを発生させ、これを前記第３の電荷蓄積領域に注入して情報の書込みを行う際に、
   前記第２の電極を第１の電位に設定することによって前記第２の電極下の前記半導体基板表面に第１の反転層を形成し、
   前記第１の反転層の電位を、前記第１の電位より低い第２の電位に設定し、
   前記第４の電極を第３の電位に設定することによって前記第４の電極下の前記半導体基板表面に第２の反転層を形成し、
   前記第２の反転層の電位を、前記第２の電位より高くかつ前記第３の電位より低い第４の電位に設定し、
   前記第３の電極の電位を、前記第４の電位より低い第５の電位に設定し、
   前記第６の電極の電位を、前記第４の電極より高い第６の電位に設定し、
   前記第５の電極を、負の電圧に設定することを特徴とする半導体記憶装置。
2. 前記情報の書込みを行う際に、前記第１の電極を、負の電圧に設定することを特徴とする請求項１に記載の半導体記憶装置。
3. 更に、前記第１乃至第５の電極上に形成され、前記第１乃至第５の電極と各々と交差して形成され、前記第６の電極と平行に形成された第７の電極を有し、
   前記情報の書込みを行う際に、前記第７の電極を、負の電圧に設定することを特徴とする請求項１に記載の半導体記憶装置。
4. 前記電荷蓄積領域に注入する電荷量を変えることによって、前記電荷蓄積領域に２ビット以上の情報を記憶することを特徴とする請求項１に記載の半導体記憶装置。
5. 半導体基板と、
   前記半導体基板上に形成され、各々が互いに平行に形成された第１，第２，第３及び第４の電極と、
   前記第１乃至第４の電極上に形成され、前記第１乃至第４の電極の各々と交差して形成された第５の電極と、
   前記半導体基板と前記第５の電極の間で、かつ、前記第１の電極と前記第２の電極の間に、周囲を絶縁膜で覆われて形成された第１の電荷蓄積領域と、
   前記半導体基板と前記第５の電極の間で、かつ、前記第２の電極と前記第３の電極の間に、周囲を絶縁膜で覆われて形成された第２の電荷蓄積領域と、
   前記半導体基板と前記第５の電極の間で、かつ、前記第３の電極と前記第４の電極の間に、周囲を絶縁膜で覆われて形成された第３の電荷蓄積領域と、を有し、
   前記第２の電荷蓄積領域に蓄積された電荷量に応じて、前記前記第２の電極下の前記半導体基板表面に形成した第１の反転層と前記第３の電極下の前記半導体基板表面に形成した第２の反転層の間のコンダクタンスが変化することを利用して情報の読出しを行う際に、
   前記第１の電極或いは前記第４の電極の少なくとも一方を、負の電圧に設定することを特徴とする半導体記憶装置。
6. 前記情報の読出しを行う際に、前記第１の電極及び前記第４の電極の双方を、負の電圧に設定することを特徴とする請求項５に記載の半導体記憶装置。
7. 更に、前記第１乃至第４の電極上に形成され、前記第１乃至第４の電極と各々と交差して形成され、前記第５の電極と平行に形成された第６の電極を有し、
   前記情報の読出しを行う際に、前記第６の電極を、負の電圧に設定することを特徴とする請求項５に記載の半導体記憶装置。
8. 前記電荷蓄積領域に注入する電荷量を変えることによって、前記電荷蓄積領域に２ビット以上の情報を記憶することを特徴とする請求項５に記載の半導体記憶装置。
9. 半導体基板と、
   前記半導体基板内に形成された第１および第２の拡散層と、
   前記第１および第２の各拡散層の間の前記半導体基板表面に形成された絶縁膜と、
   前記絶縁膜上に形成された第１の電極と、
   前記第１の電極と独立に制御可能な第２の電極と、
   前記第１の電極と前記第１の拡散層の間の前記半導体基板表面近傍に、周囲を絶縁物で囲われて形成された、電荷を保持する第１の電荷蓄積領域と、
   前記第１の電極と前記第２の拡散層の間の前記半導体基板表面近傍に、周囲を絶縁物で囲われて形成された、電荷を保持する第２の電荷蓄積領域と、
   前記第１の電極に電圧を印加することにより、前記第１の電極下の前記半導体基板表面に形成される反転層領域と、を備え、
   前記第１の電荷蓄積領域と前記第２の電荷蓄積領域の電位は、前記第２の電極で制御され、
   前記第１の電荷蓄積領域に蓄積された電荷量に応じて前記第１の拡散層と前記反転層領域の間のコンダクタンスが変化することを利用して、前記第１の電荷蓄積領域への情報の記憶を行い、
   前記第２の電荷蓄積領域に蓄積された電荷量に応じて前記第２の拡散層と前記反転層領域の間のコンダクタンスが変化することを利用して、前記第２の電荷蓄積領域への情報の記憶を行い、
   前記第１及び第２の電荷蓄積領域が、情報の書込み対象となっていない場合、前記第１の電極を負の電圧に設定することを特徴とする半導体記憶装置。
10. さらに、前記第２の電極を負の電圧に設定することを特徴とする請求項９に記載の半導体記憶装置。
11. 半導体基板と、
    前記半導体基板内に形成された第１および第２の拡散層と、
    前記第１および第２の各拡散層の間の前記半導体基板表面に形成された絶縁膜と、
    前記絶縁膜上に形成された第１の電極と、
    前記第１の電極と独立に制御可能な第２の電極と、
    前記第１の電極と前記第１の拡散層の間の前記半導体基板表面近傍に、周囲を絶縁物で囲われて形成された、電荷を保持する第１の電荷蓄積領域と、
    前記第１の電極と前記第２の拡散層の間の前記半導体基板表面近傍に、周囲を絶縁物で囲われて形成された、電荷を保持する第２の電荷蓄積領域と、
    前記第１の電極に電圧を印加することにより、前記第１の電極下の前記半導体基板表面に形成される反転層領域と、を備え、
    前記第１の電荷蓄積領域と前記第２の電荷蓄積領域の電位は、前記第２の電極で制御され、
    前記第１の電荷蓄積領域に蓄積された電荷量に応じて前記第１の拡散層と前記反転層領域の間のコンダクタンスが変化することを利用して、前記第１の電荷蓄積領域への情報の記憶を行い、
    前記第２の電荷蓄積領域に蓄積された電荷量に応じて前記第２の拡散層と前記反転層領域の間のコンダクタンスが変化することを利用して、前記第２の電荷蓄積領域への情報の記憶を行い、
    前記第１及び第２の電荷蓄積領域が、情報の読出し対象となっていない場合、前記第１の電極を負の電圧に設定することを特徴とする半導体記憶装置。
12. さらに、前記第２の電極を負の電圧に設定することを特徴とする請求項１１に記載の半導体記憶装置。
13. 半導体基板と、
    前記半導体基板内に形成された第１および第２の拡散層と、
    前記第１および第２の各拡散層の間の前記半導体基板表面に形成された絶縁膜と、
    前記絶縁膜上に前記第１の拡散層の一部と重なるように形成された第１の電極と、
    前記第１の電極と独立に制御可能な第２の電極と、
    前記第１の電極と前記第２の拡散層の間の前記半導体基板表面近傍に、周囲を絶縁物で囲われて形成された、電荷を保持する電荷蓄積領域と、を備え、
    前記電荷蓄積領域の電位は、前記第２の電極で制御され、
    前記電荷蓄積領域に蓄積された電荷量に応じて前記第１の拡散層と前記第２の拡散層の間のコンダクタンスが変化することを利用して、前記電荷蓄積領域への情報の記憶を行い、
    前記電荷蓄積領域が、書込み対象となっていない場合、前記第１の電極を負の電圧に設定することを特徴とする半導体記憶装置。
14. さらに、前記第２の電極を負の電圧に設定することを特徴とする請求項１３に記載の半導体記憶装置。
15. 前記電荷蓄積領域に注入する電荷量を変えることによって、前記電荷蓄積領域に２ビット以上の情報を記憶することを特徴とする請求項１３に記載の半導体記憶装置。
16. 半導体基板と、
    前記半導体基板内に形成された第１および第２の拡散層と、
    前記第１および第２の各拡散層の間の前記半導体基板表面に形成された絶縁膜と、
    前記絶縁膜上に前記第１の拡散層の一部と重なるように形成された第１の電極と、
    前記第１の電極と独立に制御可能な第２の電極と、
    前記第１の電極と前記第２の拡散層の間の前記半導体基板表面近傍に、周囲を絶縁物で囲われて形成された、電荷を保持する電荷蓄積領域と、を備え、
    前記電荷蓄積領域の電位は、前記第２の電極で制御され、
    前記電荷蓄積領域に蓄積された電荷量に応じて前記第１の拡散層と前記第２の拡散層の間のコンダクタンスが変化することを利用して、前記電荷蓄積領域への情報の記憶を行い、
    前記電荷蓄積領域が、読出し対象となっていない場合、前記第１の電極を負の電圧に設定することを特徴とする半導体記憶装置。
17. さらに、前記第２の電極を負の電圧に設定することを特徴とする請求項１６に記載の半導体記憶装置。
18. 前記電荷蓄積領域に注入する電荷量を変えることによって、前記電荷蓄積領域に２ビット以上の情報を記憶することを特徴とする請求項１６に記載の半導体記憶装置。
19. １個のメモリトランジスタ部と、２個のスイッチトランジスタ部と、２個の拡散層配線とからなるメモリセルを有する半導体集積回路であって、
    前記メモリトランジスタ部は、前記２個の拡散層配線の間に配置され、
    前記スイッチトランジスタ部は、前記メモリトランジスタ部と前記２個の拡散層配線の間に、各々配置され、
    前記メモリトランジスタ部は、離散的にトラップを含むゲート絶縁膜と、ワード線に接続されるメモリゲート電極とを有し、
    前記２個の拡散層配線の一方がソース線をなしている時には、他方がビット線をなし、
    前記スイッチトランジスタ部は、前記拡散層配線に沿って延在されてなるスイッチゲート電極を有し、
    前記メモリトランジスタ部が、書込み対象或いは読出し対象となっていない場合、前記スイッチゲート電極を負の電圧に設定することを特徴とする半導体記憶装置。
20. 情報の書込み或いは読出しを行う際、書込み対象或いは読出し対象となっていない前記メモリトランジスタ部の前記メモリゲート電極が接続されている前記ワード線を負の電圧に設定することを特徴とする請求項１９に記載の半導体記憶装置。

Images