JP2005510088A - 多結晶シリコンソースコンタクト構造を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイス - Google Patents

Abstract

トレンチＭＯＳＦＥＴデバイス及びその製造方法を提供する。トレンチＭＯＳＦＥＴデバイスは、（ａ）第１の伝導性を有するシリコン製の基板と、（ｂ）基板上に形成され、第１の伝導性を有し、基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層と、（ｃ）エピタキシャル層の上面からエピタキシャル層内に延びるトレンチと、（ｄ）トレンチの内壁の少なくとも一部を覆う絶縁層と、（ｅ）絶縁層に接し、トレンチ内に埋め込まれた導電領域と、（ｆ）エピタキシャル層の上部内にトレンチに隣接して形成された、第２の伝導性を有するボディ領域と、（ｇ）ボディ領域の上部内にトレンチに隣接して形成された、第１の伝導性を有するソース領域と、（ｈ）ボディ領域の上部内にソース領域に隣接して形成され、ボディ領域より高い不純物濃度による第２の伝導性を有する上部領域と、（ｉ）エピタキシャル層の上面上に配設され、（１）ソース領域に電気的に接触する、不純物がドープされた多結晶シリコンコンタクト領域と、（２）多結晶シリコンコンタクト領域に接し、ソース領域及び上部領域に電気的に接触する金属コンタクト領域とを有するソースコンタクト領域とを備える。

Description

本発明は、トレンチ金属酸化膜半導体電界効果トランジスタデバイスに関し、詳しくは、低いソース接触抵抗を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイスに関する。

トレンチ金属酸化膜半導体電界効果トランジスタ（metal-oxide-semiconductor field-effect transistor：以下、ＭＯＳＦＥＴという。）は、チャネルが縦に形成されるとともに、ゲートがソースとドレイン間に延びているトレンチ内に形成されたトランジスタである。トレンチは、内壁が酸化膜のような薄い絶縁層で覆われるとともに、多結晶シリコン（ポリシリコンとも呼ばれる。）のような導体で埋められており、電流の流れが余り制限されず、これにより固有オン抵抗値（specific on-resistance）をより小さくすることができる。トレンチＤＭＯＳトランジスタの具体例は、例えば米国特許第５，０７２，２６６号、第５，５４１，４２５号、第５，８６６，９３１号、第６，０３１，２６５号にも開示されており、これらは参照することにより、本願に援用される。

図１は、米国特許第５，０７２，２６６号に開示されている六角形の形状を有する従来のトレンチＭＯＳＦＥＴの構造体２１の半分を示している。この構造体２１は、ｎ^＋基板２３と、このｎ^＋基板２３上に、不純物が軽くドープされて成長された所定の厚さｄ_ｅｐｉのｎエピタキシャル層２５とを備える。ｎエピタキシャル層２５内には、ｐボディ領域２７（ｐ、ｐ^＋）が形成されている。この設計では、ｐボディ領域２７（中央の領域を除く）は、ｎエピタキシャル層２５の上面から距離ｄ_ｍｉｎの深さに実質的に平面状に形成されている。ｐボディ領域２７の大部分上には、デバイスのソースとして機能する別の（ｎ^＋）層２８が設けられている。ｎエピタキシャル層２５内には、六角形の形状を有する一連のトレンチ２９が設けられており、これらのトレンチ２９は、上面に向かって開き、所定の深さｄ_ｔｒを有している。通常、トレンチ２９の内壁は酸化物で覆われており、その内部には、導電性の多結晶シリコンが埋め込まれ、これによりＭＯＳＦＥＴデバイスのゲートが形成されている。トレンチ２９は、セル領域３１を画定し、これらのセル領域３１も水平断面において六角形の形状を有する。

典型的なＭＯＳＦＥＴデバイスは、単一の集積回路（chip、すなわち半導体ウェハの部分）内に並列に製造された多数の独立したＭＯＳＦＥＴトランジスタセルを備える。図１に示す集積回路は、多数の六角形状のセル３１を含んでいる（図１には、５つのセルの部分のみを示している）。このような六角形の構成以外のセル構成、例えば正方形の構成等も広く用いられている。図１に示す設計では、ｎ^＋基板２３の領域は、個々のＭＯＳＦＥＴセル３１の全てに対して、共通のドレインとして機能する。図には示していないが、ＭＯＳＦＥＴセル３１の全てのソースは、ｎ^＋ソース領域２８の上に配設された金属ソースコンタクトを介して、互いに短絡されている。ゲート領域がソース領域と短絡することを防止するために、通常、トレンチ２９内の多結晶シリコンと金属ソースコンタクト間には、例えばＢＰＳＧ（boro-phospho-silicate glass）からなる絶縁領域（図示せず）が設けられている。この結果、ゲートコンタクトを形成するために、トレンチ２９内の多結晶シリコンは、通常、ＭＯＳＦＥＴセル３１を越えて端子領域（termination region）まで延びるとともに、この多結晶シリコン上に金属ゲートコンタクトが形成されている。多結晶シリコンのゲート領域は、トレンチ２９を介して互いに接続されるので、この構成により、デバイスの全てのゲート領域に対して共通の単一のゲートコンタクトが実現される。この結果、集積回路は、個々のトランジスタセル３１のマトリクスからなるが、これらの複数のトランジスタセル３１は、１個の大きなトランジスタとして動作する。

ｐボディ領域上のシート抵抗が高くなると、ｐボディ領域を横断する電圧降下も大きくなり、偶発的に（incidentally）オン状態になりやすい寄生ＮＰＮトランジスタ（parasitic NPN transistor）が形成されることが分かっている。例えば、アバランシェ降伏の間、寄生トランジスタが偶発的にオンになり、これによりデバイスの全体的な性能が著しく劣化し、永久的な損傷がデバイスに残ることすらある。

トレンチＭＯＳＦＥＴデバイスにおいて、ボディ領域の抵抗（したがって、ボディ領域を横断する電圧降下）を低める一手法を図１に示す。セル領域３１内では、ｐボディ領域２７の中央部分がエピタキシャル層の表面に達するまで厚く形成され、セル領域３１の上面における水平断面に露呈したパターン３３が形成されている。ｐボディ領域２７の中央部分は、ｐ^＋にドープされており、すなわち、ｐボディ領域２７のチャネルに隣接する部分より高い濃度でｐ型不純物がドープされている。これにより、ｐボディ領域２７の寄生抵抗が低められ、トランジスタセルのロバスト性（robustness）が向上されている。これは、寄生抵抗の低減と同様に、デバイスのボディ領域２７を横断する電圧降下が低められ、寄生ＮＰＮトランジスタが偶発的にオン状態になる可能性が低められるためである。

（なお、図１に示す特定の設計では、ｐボディ領域２７のｐ^＋中央部分は、エピタキシャル層の上面から、トランジスタセルのトレンチの深さｄ_ｔｒよりも深いｄ_ｍａｘの深さまで延び、これにより、降伏電圧は、トレンチの表面ではなく、半導体物質の大部分にかかる。）
トレンチＭＯＳＦＥＴデバイスにおいて、ボディ領域の抵抗を小さくするための手法は、米国特許第６，０３１，２６５号にも開示されている。図２は、この文献に開示されている、トレンチＭＯＳＦＥＴの一部を示し、このトレンチＭＯＳＦＥＴでは、ｎ^＋基板１０５上にｎエピタキシャル層１１０が形成されている。このデバイスの各トランジスタセルは、トレンチゲート１２５と、ｎ^＋ソース領域１４０と、ｐボディ領域１３０とを備える。一般的なデバイスと同様に、絶縁層１４５も設けられている。各トランジスタセルは、更に、ｐボディ領域１３０内に形成された深いｐ^＋領域１３８を備える。深いｐ^＋領域１３８は、周囲のｐボディ領域１３０よりも高いｐ型不純物濃度を有し、これにより、ｐボディ領域１３０寄生抵抗が低められ、トランジスタセルのロバスト性が向上されている。更に、ｐボディ領域１３０には、浅いｐ^＋領域１３９が形成され、これにより、金属コンタクト１７０との接触抵抗が低められている。

とことで、ｐボディ領域の上部のｐ^＋領域（例えば、図１に示す露呈したｐ^＋パターン３３及び図２に示す浅いｐ^＋領域１３９）は、ソースコンタクト（例えば、図２の金属ソースコンタクト１７０）を有するｎ^＋ソース領域（例えば、図１の領域３１及び図２の領域１４０）と、接触面積（contact area）に関して競合してしまう。この接触面積の不足は、ダイサイズが縮小され、又はセル密度が高められた場合に更に深刻な問題となる。

更に、ボディ領域の上部のｐ^＋部分を形成する処理の間に、ｐ型不純物のｎソース領域への拡散が一般的に起こり、これによりｎソース領域内のｎ型不純物濃度が低下する。ｎソース領域のｎ型不純物濃度が低下すると、後に堆積される金属コンタクトとの有効なオーミックコンタクトを実現することが困難になる。この結果、接触抵抗が増加してしまう。

これらの問題（すなわち、接触面積の不足及び接触抵抗の増加）の両方に起因して、デバイスの全体的なドレイン−ソース抵抗Ｒ_ｄｓが増加してしまう。

本発明は、従来の技術におけるこれらの及びこの他の問題を解決することを目的とする。

本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタデバイスは、（ａ）第１の伝導性を有するシリコン製の基板と、（ｂ）基板上に形成され、第１の伝導性を有し、基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層と、（ｃ）エピタキシャル層の上面からエピタキシャル層内に延びるトレンチと、（ｄ）トレンチの内壁の少なくとも一部を覆う絶縁層と、（ｅ）絶縁層に接し、トレンチ内に埋め込まれた導電領域と、（ｆ）エピタキシャル層の上部内にトレンチに隣接して形成された、第２の伝導性を有するボディ領域と、（ｇ）ボディ領域の上部内にトレンチに隣接して形成された、第１の伝導性を有するソース領域と、（ｈ）ボディ領域の上部内にソース領域に隣接して形成され、第２の伝導性を有し、ボディ領域より高い不純物濃度を有する上部領域と、（ｉ）エピタキシャル層の上面上に配設され、（１）ソース領域に電気的に接触する、不純物がドープされた多結晶シリコンコンタクト領域と、（２）多結晶シリコンコンタクト領域に接し、ソース領域及び上部領域に電気的に接触する金属コンタクト領域とを有するソースコンタクト領域とを備える。

金属コンタクト領域は、好ましくは、アルミニウムを含む。不純物がドープされた多結晶シリコンコンタクト領域は、ｎ型多結晶シリコンコンタクト領域であり、より好ましくは、５×１０^１９〜１×１０^２０ｃｍ^−３の不純物濃度を有する。更に、不純物がドープされた多結晶シリコンコンタクト領域は、好ましくは、実質的に三角形の断面を有する。

トレンチ金属酸化膜半導体電界効果トランジスタデバイスは、好ましくは、導電領域上に堆積され、エピタキシャル層の上面上にまで延びる絶縁領域（例えば、ＢＰＳＧ（borophosphosilicate glass）領域）を更に備える。この場合、不純物がドープされた多結晶シリコンコンタクト領域は、好ましくは、絶縁領域に横方向に接して配設される。

幾つかの実施例においては、トレンチ金属酸化膜半導体電界効果トランジスタデバイスは、上部領域の下方に接し、第２の伝導性を有し、ボディ領域より高い不純物濃度を有する更なる領域を更に備える。

幾つかの実施例においては、（ａ）トレンチ金属酸化膜半導体電界効果トランジスタデバイスは、正方形又は六角形の形状を有する複数のトランジスタセルを備え、（ｂ）絶縁層は、酸化シリコン層であり、（ｃ）導電領域は、不純物がドープされた多結晶シリコンコンタクトを含み、及び／又は（ｄ）第１の伝導性は、ｎ型伝導性であり、第２の伝導性は、ｐ型伝導性である（より好ましくは、基板は、ｎ^＋基板であり、エピタキシャル層は、ｎエピタキシャル層であり、ボディ領域は、ｐ領域であり、ソース領域は、ｎ^＋領域であり、上部領域は、ｐ^＋領域である）。

本発明の他の実施例に基づくトレンチ金属酸化膜半導体電界効果トランジスタデバイスは、（ａ）ｎ型伝導性を有するシリコン製の基板と、（ｂ）基板上に形成され、ｎ型伝導性を有し、基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層と、（ｃ）エピタキシャル層の上面からエピタキシャル層内に延びるトレンチと、（ｄ）トレンチの内壁の少なくとも一部を覆う酸化シリコン絶縁層と、（ｅ）酸化シリコン絶縁層に接し、トレンチ内に埋め込まれた不純物がドープされた多結晶シリコンコンタクト導電領域と、（ｆ）エピタキシャル層の上部内にトレンチに隣接して形成された、ｐ型伝導性を有するボディ領域と、（ｇ）ボディ領域の上部内にトレンチに隣接して形成された、ｎ型伝導性を有するソース領域と、（ｈ）ボディ領域の上部内にソース領域に隣接して形成され、ボディ領域より高い不純物濃度を有するｐ型上部領域と、（ｉ）多結晶シリコンコンタクト導電領域上に形成され、エピタキシャル層の上面上に延びるＢＰＳＧ絶縁領域と、（ｊ）エピタキシャル層の上面上にＢＰＳＧ絶縁領域に横方向に接して配設され、ソース領域に電気的に接触する、ｎ型不純物がドープされた多結晶シリコンコンタクト領域と、多結晶シリコンコンタクト領域に接し、ソース領域及び上部領域に電気的に接触する金属コンタクト領域とを有するソースコンタクト領域とを備える。

また、本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法は、（ａ）第１の伝導性を有するシリコン製の基板を準備する工程と、（ｂ）基板上に、第１の伝導性を有し、基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層を成長させる工程と、（ｃ）エピタキシャル層の上面からエピタキシャル層内に延びるトレンチをエッチングする工程と、（ｄ）トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、（ｅ）絶縁層に接し、トレンチ内に埋め込まれた導電領域を形成する工程と、（ｆ）エピタキシャル層の上部内に、トレンチに隣接し、第２の伝導性を有するボディ領域を形成する工程と、（ｇ）ボディ領域の上部内に、トレンチに隣接し、第１の伝導性を有するソース領域を形成する工程と、（ｈ）ボディ領域の上部内に、ソース領域に隣接し、第２の伝導性を有し、ボディ領域より高い不純物濃度を有する上部領域を形成する工程と、（ｉ）エピタキシャル層の上面上に、ソース領域に電気的に接触する、不純物がドープされた多結晶シリコンコンタクト領域と、多結晶シリコンコンタクト領域に接し、ソース領域及び上部領域に電気的に接触する金属コンタクト領域とを有するソースコンタクト領域を形成する工程とを有する。

このトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法は、好ましくは、導電領域上に、エピタキシャル層の上面上にまで延びる絶縁領域（例えば、ＢＰＳＧ（borophosphosilicate glass）領域）を形成する工程を更に有する。この場合、ソースコンタクト領域を形成する工程は、（ａ）絶縁領域及びエピタキシャル層の上面上に不純物がドープされた多結晶シリコンコン層を形成する工程と、（ｂ）不純物がドープされた多結晶シリコンコン層をエッチングし（例えば、反応性イオンエッチングを用いる。）、エピタキシャル層の上面の一部を露出させ、不純物がドープされた多結晶シリコンコン層の絶縁層に接する部分を残す工程と、（ｃ）絶縁層と、エピタキシャル層の上面と、絶縁層に接する不純物がドープされた多結晶シリコンコン層の残された部分との上に金属層を堆積させる工程とを有する。

本発明により、デバイスの接触抵抗を低下させることができる。

更に、本発明より、デバイスの有効なソースコンタクト領域の面積を増大させることができる。

更に、本発明により、ドレイン−ソース間抵抗が改善されたトレンチ金属酸化膜半導体電界効果トランジスタデバイスを実現できる。

本発明のこれらの及び他の実施例及びその利点は、特許請求の範囲及び発明の実施の形態により、当業者にとって明らかとなる。

以下、本発明の好ましい実施例を示す図面を参照して、本発明を更に詳細に説明する。なお、本発明は、後述する実施例とは異なる形式で実現してもよく、したがって、これらの実施例によって限定されてるものではない。

本発明に基づくトレンチＭＯＳＦＥＴを図３Ａに示す。このトレンチＭＯＳＦＥＴは、ｎ^＋基板２００と、このｎ^＋基板２００上に成長されたエピタキシャル層２０１とを備える。

この実施例におけるｎ^＋基板２００は、シリコン基板からなり、その厚さは、例えば１０〜２５ミル（mil）であり、正味不純物濃度は、例えば１×１０^１９〜１×１０^２０ｃｍ^−３である。

この実施例ではシリコン層であるエピタキシャル層２００の下部には、ｎ領域２０２が形成されている。この実施例では、ｎ領域２０２の厚さは、例えば２〜８μｍであり、正味不純物濃度は、例えば１×１０^１５〜５×１０^１６ｃｍ^−３である。

エピタキシャル層２０１の中間部には、ｐボディ領域２０４ｂが形成されている。ここに示す実施例では、これらのｐボディ領域２０４ｂは、例えばエピタキシャル層２０１の上面から１〜２μｍの深さまで延び、正味不純物濃度は、例えば１×１０^１５〜５×１０^１６ｃｍ^−３である。

エピタキシャル層２０１の上部には、浅いｐ^＋領域２０４ｓが形成されている。この実施例では、これらの浅いｐ^＋領域２０４ｓは、例えばエピタキシャル層２０１の上面から０．２〜０．４μｍの深さまで延び、正味不純物濃度は、例えば１×１０^１５〜５×１０^１７ｃｍ^−３である。浅いｐ^＋領域２０４ｓの下方には、深いｐ^＋領域２０４ｄが形成されている。ここに示す実施例では、これらの深いｐ^＋領域２０４ｄは、エピタキシャル層２０１の上面から０．４〜１μｍの深さまで延び、正味不純物濃度は、例えば１×１０^１４〜１×１０^１６ｃｍ^−３である。理論に頼ることなく（Although not wishing to be bound by theory）、及び先に示した米国特許第６，０３１，２６５号にも開示されているように、深いｐ^＋領域２０４ｄによって、セルの寄生抵抗が低減されると考えられる。更に、浅いｐ^＋領域２０４ｓにより金属コンタクト部分２１８の接触抵抗が低減される。

エピタキシャル層２０１内に形成されたトレンチの内壁は、絶縁体２１０、代表的には酸化シリコンのような酸化物の絶縁体で覆われるとともに、トレンチには、導電体２１１、代表的には不純物がドープされた多結晶シリコンが埋め込まれ、これによりデバイスのゲート電極機能が実現されている。トレンチは、エピタキシャル層２０１の上面から例えば１．５〜３μｍの深さに延び、その幅は、例えば０．４〜０．８μｍである。酸化シリコン（代表的には、二酸化シリコン）を絶縁体２１０として用いる場合、その厚さは、例えば５００〜７００Åとすることができる。導電体２１１として多結晶シリコンを用いる場合、その抵抗率は、例えば１〜１５Ω／ｓｑとすることができる。トレンチ間の領域は、その形状から、「メサ」又は「トレンチメサ」と呼ばれることもある。これらの領域の幅は、例えば１〜５μｍである。

図３Ａに示すトレンチＭＯＳＦＥＴデバイスは、ｎ^＋ソース領域２１２を備え、このｎ^＋ソース領域２１２は、エピタキシャル層２０１の上面から、例えば０．３〜０．５μｍの深さまで延び、正味不純物濃度は、例えば１×１０^１９〜１×１０^２０ｃｍ^−３である。

図３Ａに示すデバイスのソースコンタクトは、金属コンタクト部分２１８と、不純物がドープされた多結晶シリコンコンタクト部分２１５の両方が含まれる。絶縁領域であるＢＰＳＧ（borophosphosilicate glass）領域２１６は、ゲート電極に関する不純物がドープされた多結晶シリコン領域２１１がソースコンタクトを介して、ｎ^＋ソース領域２１２に短絡することを防いでいる。

ソースコンタクトの金属コンタクト部分２１８は、ｎ^＋ソース領域２１２と浅いｐ^＋領域２０４ｓの両方に電気的に接触している。金属コンタクト部分２１８の好ましい材料としては、アルミニウム及び銅である。

ソースコンタクトの不純物がドープされた多結晶シリコンコンタクト部分２１５は、ｎ^＋ソース領域２１２と電気的に接触している。ここで用いるｎ型不純物としては、例えばヒ素が好ましい。不純物がドープされた多結晶シリコンコンタクト部分２１５の好ましい不純物濃度は、１〜１０Ω／ｓｑである。

不純物がドープされた多結晶シリコンのバルク抵抗率は金属より高いが、図３Ａに示すゲートコンタクトの全体的な抵抗値は、多結晶シリコンコンタクト部分２１５を設けない場合に比べて低減される。このことは、動作原理に頼ることなく、以下の理由によると考えられる。

多結晶シリコンコンタクト部分２１５とｎ^＋ソース領域２１２は同じ材料（すなわち、シリコン）によって形成されているため、これらの領域間の接触抵抗は非常に低く、関連した金属−シリコン界面における接触抵抗よりかなり低い。このことは、特に金属−シリコン界面におけるｎ^＋ソース領域２１２の不純物濃度が低い（例えば４×１０^１９ｃｍ^−３より低い）場合にあてはまり、図３Ａに示すような設計では、このような条件は、プロセスおける拡散が起因して、普通に経験することである。このように不純物濃度が低いと、金属とシリコンとの間にオーミックコンタクトを有効に形成することができない。ここで、比較的高濃度にドープされた多結晶シリコンコンタクト部分２１５を設けることにより、金属コンタクト部分２１８と多結晶シリコンコンタクト部分２１５との間に有効なオーミックコンタクトが実現される。同時に、上述したような理由により、多結晶シリコンコンタクト部分２１５とｎ^＋ソース領域２１２との間にも有効なコンタクトが実現される。

図３Ａに示すコンタクトの設計は、金属とシリコン間の界面面積が増加し、したがって接触抵抗が減少するという点でも有益である。例えば、図３Ａに示す実施例では、金属とシリコン（多結晶シリコン及び単結晶シリコンの両方）は、符号２１７ｂ、２１７ｃによって示す界面を形成する。また、符号２１７ａ、２１７ｃは、多結晶シリコンコンタクト部分２１５を設けない場合に、金属とシリコン間に形成される界面を示している。界面２１７ｂは、界面２１７ａより広い。（これは、多結晶シリコンコンタクト部分２１５の断面が実質的に三角形であるということからも理解される。したがって、界面２１７ａは、直角三角形の直角を挟む辺のいずれか一方（leg）と見なすことができ、界面２１７ｂは、同じ直角三角形の斜辺と見なすことができる。更に、界面２１７ｂは湾曲しているため、接触部分の面積が広くなるという効果がより強調される。）、この結果、多結晶シリコンコンタクト部分２１５を設けないと仮定した場合に比べて、金属とシリコンの間の界面面積を広くすることができる。

このデバイスを完成させるために、通常は、トレンチＭＯＳＦＥＴセルの領域の外側に位置する多結晶シリコン２１１のゲートランナ部分に、別の金属ゲートコンタクト（図示せず）が接続される。更に、通常、ｎ^＋基板２００に接する金属ドレインコンタクト（図示せず）も配設される。

図３Ｂに本発明の他の実施例を示す。図３Ｂに示す実施例は、深いｐ^＋領域２０４ｄを省略している点を除いて、図３Ａに示す実施例と基本的に同じである。

次に、本発明に基づき、図３Ａに示すようなトレンチＭＯＳＦＥＴを製造する製造方法について説明する。まず、図４Ａに示すように、ｎ^＋にドープされたｎ^＋基板２００上に（ｎにドープされた）エピタキシャル層２０１を成長させる。例えば、ｎ^＋基板２００の厚さを１０〜２５ミル（mil）とし、正味ｎ型不純物濃度は、１×１０^１９〜１×１０^２０ｃｍ^−３とする。エピタキシャル層２０１の正味ｎ型不純物濃度は、１×１０^１５〜５×１０^１６ｃｍ^−３とする。

次に、エピタキシャル層２０１内に、打込み及び拡散により、ｐボディ領域２０４ｂを形成する。例えば、エピタキシャル層２０１に、２０〜５０ｋｅＶで５×１０^１３〜１×１０^１４ｃｍ^−２のドーズ量でホウ素を打ち込み、１１００〜１２００℃の温度に３０〜１２０分間晒してホウ素を拡散させる。これにより、例えば、エピタキシャル層２０１の上面から１〜２μｍの深さまで延び、正味ｐ型不純物濃度が１×１０^１５〜１×１０^１６ｃｍ^−３であるｐボディ領域２０４ｂを形成することができる。この工程の後、エピタキシャル層２０１の一部はｎ型のまま残り（すなわち、ｎ領域２０２）、このｎ領域２０２の厚さは、例えば２〜８μｍとなる。ｎ領域２０２は、エピタキシャル層２０１について上述したｎ型不純物濃度を維持している。次に、パターン化されたマスク層２０３を形成する。これにより、図４Ａに示す構造が形成される。

次に、例えば異方性ドライエッチング処理によって、パターン化されたマスク層２０３の開口を介して、トレンチをエッチングする。この実施例におけるトレンチの深さは、約１．５〜３μｍとする。このトレンチ形成工程によって、分離した複数のｐボディ領域２０４ｂが画定される。次に、周知の手法により、トレンチ内に犠牲酸化物層を成長させて、取り除く。次に、例えば、３０〜６０分間、９００〜１１００℃でのウェット酸化又はドライ酸化を行うことにより、好ましくは５００〜７００Åの厚さを有する酸化物層２１０をトレンチ底部に形成する。この酸化物層２１０の一部は、最終的なデバイスのゲート酸化膜領域を構成する。

次に、好ましくは化学気相成長（chemical vapor deposition：以下、ＣＶＤという。）を用いて、多結晶シリコン層によりこの構造体を覆い、及びトレンチを埋め込む。多結晶シリコンには、その抵抗率を低減するために、通常、ｎ型不純物をドープする。ｎ型不純物のドーピングは、例えば、亜リン酸クロライド（phosphorous chloride）を用いたＣＶＤにより、若しくはヒ素又はリンを打ち込むことによって行うことができる。次に、例えば反応性イオンエッチングにより、多結晶シリコン層をエッチングする。トレンチ部分内のポリシリコン層は、エッチングの不均一性を鑑み、通常若干深めにエッチングし、これにより形成されるポリシリコンゲート領域２１１の上面は、隣接するｐボディ領域２０４の表面より０．１〜０．２μｍ低い位置に形成される。これにより、図４Ｂに示す構造が形成される。

次に、構造体上にパターン化されたソースマスク２０５を形成する。次に、ソースマスク２０５の開口を介して、例えばヒ素やリン等のｎ型不純物を打ち込むことにより、エピタキシャル層２０１の上部にｎ^＋ソース領域２１２を形成する。不純物の打込みは、打込みチャネリング効果（implant-channeling effects）、打込み損傷、及び後のソース領域の形成時における重金属汚染を避けるために、好ましくは打込み酸化物層を介して行う。例えば、この構造体に、１００〜１３０ｋｅＶで５×１０^１５〜８×１０^１５ｃｍ^−２のドーズ量でリンを打ち込む。これにより、図４Ｃに示す構造体が形成される。なお、図４Ｃでは、不純物が打ち込まれる領域を破線で示している。

次に、ソースマスク２０５を取り除く。次に、例えばプラズマＣＶＤ（plasma enhanced chemical vapor deposition：ＰＥＣＶＤ）により、好ましくはＢＰＳＧ（borophosphosilicate glass）層からなる絶縁層を構造体全体上に設ける。次に、ＢＰＳＧ層を、２０〜６０分間、９００〜１０００℃の温度でリフロー工程に晒す。このリフロー工程により、先に打ち込まれたｎ型不純物が拡散し、エピタキシャル層２０１の上面から０．３〜０．５μｍの深さまで延び、正味不純物濃度が１×１０^１９〜１×１０^２０ｃｍ^−３であるｎ^＋ソース領域２１２が形成される。

次に、パターン化されたマスク層（図示せず）を形成した後、例えば反応性イオンエッチングを用いて構造体をエッチングし、マスク層によって保護されていないＢＰＳＧ層及び酸化物の部分を除去する。これにより、分離されたＢＰＳＧ領域２１６及び分離された酸化物領域２１０が形成される。

次に、レジスト層を除去し、好ましくはＣＶＤを用いて、構造体上に不純物がドープされた多結晶シリコン層を形成する。上述のように、多結晶シリコンには、その抵抗率を低減するために、多くの場合ｎ型不純物をドープする。多結晶シリコンの好ましい抵抗率は、１〜１５Ω／ｓｑである。次に、例えば、反応性イオンエッチングを用いて、多結晶シリコン層をブランクエッチング（blank etch：すなわち、マスクを用いないエッチング）する。このエッチングは、エピタキシャル層２０１の上面が露出するまで行い、これにより、ＢＰＳＧ領域に接する分離された多結晶シリコン領域２１５が残る。

次に、多結晶シリコン領域２１５間の開口を介して、低エネルギ打込み工程（low energy implant step）及び高エネルギ打込み工程（high-energy implant step）の両方により、ホウ素を打ち込む。例えば、この構造体に対し、１００〜２００ｋｅＶで２×１０^１３〜２×１０^１４ｃｍ^−２のドーズ量で高エネルギ打込みを行った後、２０〜５０ｋｅＶで５×１０^１４〜１×１０^１５ｃｍ^−２のドーズ量で低エネルギ打込みを行ってもよい。これに代えて、高エネルギ打込みの前に低エネルギ打込みを行ってもよい。

次に、例えば、１〜２分間、９００〜１１００℃の温度による高速熱アニーリング（rapid thermal annealing）工程に構造体を晒す。これにより、高エネルギ打込み及び低エネルギ打込みによって打ち込まれたホウ素が最終的な分布となるように拡散し、深いｐ^＋領域２０４ｄと浅いｐ^＋領域２０４ｓがそれぞれ形成される。上述のように、深いｐ^＋領域２０４ｄは、エピタキシャル層２０１の上面から０．４〜１μｍの深さまで延び、正味不純物濃度は、例えば１×１０^１４〜１×１０^１６ｃｍ^−３である。一方、浅いｐ^＋領域２０４ｓは、エピタキシャル層２０１の上面から０．２〜０．４μｍの深さまで延び、正味不純物濃度は、例えば１×１０^１５〜５×１０^１７ｃｍ^−３である。これにより、図４Ｄに示す構造体が形成される。

図５Ａ及び図５Ｂに比較して示すように、多結晶シリコンコンタクト部分２１５の幅は、ＢＰＳＧ領域２１６の高さを増加させることによって増加させることができる。ＢＰＳＧ領域２１６の高さを変更しても、多結晶シリコンコンタクト部分２１５の形状は、（幾何学的観点から）相似形を保つため、この手法は有効である。代表的には、ＢＰＳＧ領域２１６の高さを０．３〜０．６μｍとし、多結晶シリコンコンタクト部分２１５の幅を０．１〜０．３μｍとする。

この時点で、金属コンタクト層を堆積させ、これにより図３Ａに示す構造体が形成される。金属コンタクト層は、図３Ａに示すように、金属コンタクト部分２１８を構成する。多くの場合、更に、ゲートコンタクト及びドレインコンタクト（図示せず）も形成する。

以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の実施例とは伝導性（conductivities）が逆の構造にも同様に適用することができる。

従来のトレンチＭＯＳＦＥＴデバイスの断面図である。 従来のトレンチＭＯＳＦＥＴデバイスの要部断面図である。 本発明に基づくトレンチＭＯＳＦＥＴデバイスの要部断面図である。 本発明に基づくトレンチＭＯＳＦＥＴデバイスの他の実施例の要部断面図である。 図３Ａに示すトレンチＭＯＳＦＥＴデバイスの製造工程を説明するための要部断面図である。 図３Ａに示すトレンチＭＯＳＦＥＴデバイスの製造工程を説明するための要部断面図である。 図３Ａに示すトレンチＭＯＳＦＥＴデバイスの製造工程を説明するための要部断面図である。 図３Ａに示すトレンチＭＯＳＦＥＴデバイスの製造工程を説明するための要部断面図である。 本発明の実施例として示すトレンチＭＯＳＦＥＴデバイスにおいて、不純物がドープされた多結晶シリコンコンタクト部分の幅を変更する手法を説明する要部断面図である。 本発明の実施例として示すトレンチＭＯＳＦＥＴデバイスにおいて、不純物がドープされた多結晶シリコンコンタクト部分の幅を変更する手法を説明する要部断面図である。

Claims (21)

1. 第１の伝導性を有するシリコン製の基板と、
   上記基板上に形成され、上記第１の伝導性を有し、上記基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層と、
   上記エピタキシャル層の上面から該エピタキシャル層内に延びるトレンチと、
   上記トレンチの内壁の少なくとも一部を覆う絶縁層と、
   上記絶縁層に接し、上記トレンチ内に埋め込まれた導電領域と、
   上記エピタキシャル層の上部内に上記トレンチに隣接して形成された、第２の伝導性を有するボディ領域と、
   上記ボディ領域の上部内に上記トレンチに隣接して形成された、第１の伝導性を有するソース領域と、
   上記ボディ領域の上部内に上記ソース領域に隣接して形成され、第２の伝導性を有し、該ボディ領域より高い不純物濃度を有する上部領域と、
   上記エピタキシャル層の上面上に配設され、（ａ）上記ソース領域に電気的に接触する、不純物がドープされた多結晶シリコンコンタクト領域と、（ｂ）上記多結晶シリコンコンタクト領域に接し、上記ソース領域及び上記上部領域に電気的に接触する金属コンタクト領域とを有するソースコンタクト領域とを備えるトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
2. 上記金属コンタクト領域は、アルミニウムを含むことを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
3. 上記不純物がドープされた多結晶シリコンコンタクト領域は、ｎ型多結晶シリコンコンタクト領域であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
4. 上記不純物がドープされた多結晶シリコンコンタクト領域は、５×１０^１９〜１×１０^２０ｃｍ^−３の不純物濃度を有することを特徴とする請求項３記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
5. 上記不純物がドープされた多結晶シリコンコンタクト領域は、実質的に三角形の断面を有することを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
6. 上記導電領域上に堆積され、上記エピタキシャル層の上面上にまで延びる絶縁領域を更に備える請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
7. 上記絶縁領域は、ＢＰＳＧ（borophosphosilicate glass）領域であることを特徴とする請求項６記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
8. 上記不純物がドープされた多結晶シリコンコンタクト領域は、上記絶縁領域に横方向に接して配設されていることを特徴とする請求項６記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
9. 上記不純物がドープされた多結晶シリコンコンタクト領域の厚さは、上記絶縁領域に接する部分が最大であり、該絶縁領域から離れるにつれて減少することを特徴とする請求項８記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
10. 上記上部領域の下方に接し、第２の伝導性を有し、上記ボディ領域より高い不純物濃度を有する更なる領域を更に備える請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
11. 正方形又は六角形の形状を有する複数のトランジスタセルを備える請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
12. 上記絶縁層は、酸化シリコン層であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
13. 上記導電領域は、不純物がドープされた多結晶シリコンを含むことを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
14. 上記第１の伝導性は、ｎ型伝導性であり、上記第２の伝導性は、ｐ型伝導性であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
15. 上記基板は、ｎ^＋基板であり、上記エピタキシャル層は、ｎエピタキシャル層であり、上記ボディ領域は、ｐ領域であり、上記ソース領域は、ｎ^＋領域であり、上記上部領域は、ｐ^＋領域であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
16. ｎ型伝導性を有するシリコン製の基板と、
    上記基板上に形成され、ｎ型伝導性を有し、上記基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層と、
    上記エピタキシャル層の上面から該エピタキシャル層内に延びるトレンチと、
    上記トレンチの内壁の少なくとも一部を覆う酸化シリコン絶縁層と、
    上記酸化シリコン絶縁層に接し、上記トレンチ内に埋め込まれた不純物がドープされた多結晶シリコンコンタクト導電領域と、
    上記エピタキシャル層の上部内に上記トレンチに隣接して形成された、ｐ型伝導性を有するボディ領域と、
    上記ボディ領域の上部内に上記トレンチに隣接して形成された、ｎ型伝導性を有するソース領域と、
    上記ボディ領域の上部内に上記ソース領域に隣接して形成され、該ボディ領域より高い不純物濃度を有するｐ型上部領域と、
    上記多結晶シリコンコンタクト導電領域上に形成され、上記エピタキシャル層の上面上に延びるＢＰＳＧ絶縁領域と、
    上記エピタキシャル層の上面上に上記ＢＰＳＧ絶縁領域に横方向に接して配設され、（ａ）上記ソース領域に電気的に接触する、ｎ型不純物がドープされた多結晶シリコンコンタクト領域と、（ｂ）上記多結晶シリコンコンタクト領域に接し、上記ソース領域及び上記上部領域に電気的に接触する金属コンタクト領域とを有するソースコンタクト領域とを備えるトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
17. 第１の伝導性を有するシリコン製の基板を準備する工程と、
    上記基板上に、上記第１の伝導性を有し、上記基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層を成長させる工程と、
    上記エピタキシャル層の上面から該エピタキシャル層内に延びるトレンチをエッチングする工程と、
    上記トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、
    上記絶縁層に接し、上記トレンチ内に埋め込まれた導電領域を形成する工程と、
    上記エピタキシャル層の上部内に、上記トレンチに隣接し、第２の伝導性を有するボディ領域を形成する工程と、
    上記ボディ領域の上部内に、上記トレンチに隣接し、第１の伝導性を有するソース領域を形成する工程と、
    上記ボディ領域の上部内に、上記ソース領域に隣接し、第２の伝導性を有し、該ボディ領域より高い不純物濃度を有する上部領域を形成する工程と、
    上記エピタキシャル層の上面上に、（ａ）上記ソース領域に電気的に接触する、不純物がドープされた多結晶シリコンコンタクト領域と、（ｂ）上記多結晶シリコンコンタクト領域に接し、上記ソース領域及び上記上部領域に電気的に接触する金属コンタクト領域とを有するソースコンタクト領域を形成する工程とを有するトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
18. 上記導電領域上に、上記エピタキシャル層の上面上にまで延びる絶縁領域を形成する工程を更に有する請求項１７記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
19. 上記絶縁領域は、ＢＰＳＧ（borophosphosilicate glass）領域であることを特徴とする請求項１８記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
20. 上記ソースコンタクト領域を形成する工程は、
    （ａ）上記絶縁領域及び上記エピタキシャル層の上面上に不純物がドープされた多結晶シリコンコン層を形成する工程と、
    （ｂ）上記不純物がドープされた多結晶シリコンコン層をエッチングし、上記エピタキシャル層の上面の一部を露出させ、上記不純物がドープされた多結晶シリコンコン層の上記絶縁層に接する部分を残す工程と、
    （ｃ）上記絶縁層と、上記エピタキシャル層の上面と、上記絶縁層に接する不純物がドープされた多結晶シリコンコン層の残された部分との上に金属層を堆積させる工程とを有することを特徴とする請求項１８記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
21. 上記不純物がドープされた多結晶シリコン層は、反応性イオンエッチングによってエッチングされることを特徴とする請求項２０記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
    

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