JP2005302770A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

【課題】 閾値電圧に関して要求される仕様を満たすトランジスタを備えるＳＲＡＭおよびＲＯＭを有する半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置１００は、半導体基板１０と、半導体基板１０上に設けられたＲＯＭ領域１とＳＲＡＭ領域３と周辺回路領域８とから構成されている。また、本実施形態では、ＲＯＭ領域１に隣接してコラムスイッチ領域２が設けられている。ＲＯＭ領域１のＭＯＳトランジスタ１ｔおよびＳＲＡＭ領域３のアクセストランジスタ４のチャネルが形成される領域のｐ型不純物濃度はほぼ等しくなっている。このため、トランジスタの閾値電圧がチャネル幅に大きく依存することを利用して、各トランジスタの閾値電圧が調整されている。
【選択図】図１

Description

本発明は、ＳＲＡＭとＲＯＭとを含む半導体集積回路装置およびその製造方法に関する。

ＬＳＩ（大規模集積回路）では、各ＭＯＳトランジスタがオフ状態のリーク電流（オフリーク）を低減することが重要な課題の１つとなっている。通常、オフリークを低減するためには、ＭＯＳトランジスタの閾値電圧を高く設定するという手法が採用されている。

ＭＯＳトランジスタの閾値電圧を高く設定するための具体的な方策としては、チャネルにおける不純物濃度を高くする方法、基板バイアスを制御する方法等が一般的に開示されている。例えば、下記特許文献１に記載されているように、回路上の特定のＭＯＳトランジスタの閾値電圧を選択的に高く設定する方法がある。

しかしながら、実際のＬＳＩでは、各ＭＯＳトランジスタは、閾値電圧が全て同じではなく、様々な閾値電圧を有することがほとんどである。このため、特定のＭＯＳトランジスタの閾値電圧を選択的に高く設定することは容易ではない。例えば、ＭＯＳトランジスタのチャネル幅が小さくなると、ＭＯＳトランジスタのゲート電極下の活性領域端部で電界集中が起き、このことによって生じる逆ナローチャネル効果の影響が強くなる。このため、ＭＯＳトランジスタの閾値電圧が、チャネル幅に依存して低下するおそれがある。

特に、ＳＲＡＭ、ＲＯＭ等と論理回路等とが混載されているＬＳＩでは、ＳＲＡＭ、ＲＯＭおよび論理回路に、それぞれ異なるチャネル幅のＭＯＳトランジスタを用いる。このため、逆ナローチャネル効果の影響も異なる。従って、各ＭＯＳトランジスタの閾値電圧が異なる。

そこで、例えば下記特許文献２に記載されているように、逆ナローチャネル効果を抑制するプロセスの改良を行なうことも提案されている。
特開平１１−１９５９７６号公報 特開２０００-１３３７０１号公報

ＳＲＡＭ、ＲＯＭと論理回路等とが混載されているＬＳＩでは、論理回路部などに比べて、ＳＲＡＭおよびＲＯＭは、設けられるＭＯＳトランジスタのサイズが小さい。このため、逆ナローチャネル効果によって閾値電圧が低下してオフリークが大きくなり、ビット線リークも大きくなって、ＳＲＡＭおよびＲＯＭの誤動作の可能性が大きくなる。

しかも、逆ナローチャネル効果はチャネル幅によって異なるため、ＳＲＡＭとＲＯＭとの間でも各ＭＯＳトランジスタのオフリークの値が異なる。そこで、オフリークを防止するために全体のＭＯＳトランジスタの閾値電圧をマージンを持って高くすると、ＳＲＡＭおよびＲＯＭのアクセス速度や、論理回路部の動作周波数が遅くなってしまう。

特に、ＲＯＭはメモリセルの高集積化が求められ、１本のビット線に接続されるメモリセルの数が一般には１０２４以上である。一方、同一ビット線にその１／４以下程度の数のメモリセルしか接続されないＳＲＡＭでは、１個のメモリセルあたりのオフリークに対する要求仕様がＲＯＭと異なるため、ＳＲＡＭとＲＯＭとでは、ＭＯＳトランジスタの閾値電圧に関して要求される仕様が異なる。

しかしながら、上記従来の方法で、論理回路部、ＳＲＡＭおよびＲＯＭの各ＭＯＳトランジスタに対して閾値電圧の調整を行なうことは、製造プロセスが複雑化するためにコストが上昇する。また、論理回路部、ＳＲＡＭおよびＲＯＭの各ＭＯＳトランジスタの閾値電圧の最適化にも限界がある。

本発明は、上記事情に鑑みてなされたものであり、閾値電圧に関して要求される仕様を満たすトランジスタを備えるＳＲＡＭおよびＲＯＭを有する半導体集積回路装置を提供することを目的とする。

本発明の半導体集積回路装置は、ＳＲＡＭ領域とＲＯＭ領域とを有する半導体基板と、上記ＳＲＡＭ領域に設けられ、フリップフロップと、上記フリップフロップに接続された第１導電型のアクセストランジスタ対と、上記アクセストランジスタ対で接続されたＳＲＡＭビット線対とを有する複数のＳＲＡＭメモリセルと、上記ＲＯＭ領域に設けられ、上記アクセストランジスタ対の一方と同濃度の不純物が注入された第１導電型のＲＯＭトランジスタと、上記ＲＯＭトランジスタで接続されたＲＯＭビット線とを有する複数のＲＯＭメモリセルとを備え、上記ＳＲＡＭビット線対に接続された上記ＳＲＡＭメモリセルの個数よりも、上記ＲＯＭビット線に接続された上記ＲＯＭメモリセルの個数が多く、上記ＲＯＭトランジスタのチャネル幅は、上記アクセストランジスタよりも大きい。

本発明によれば、ＳＲＡＭ領域とＲＯＭ領域との間では各トランジスタの要求される仕様の閾値電圧が異なる場合でも、不純物注入工程を増やすことなく、ＲＯＭ領域とＳＲＡＭ領域との間で、１ビット線に接続されるトランジスタの数および各トランジスタのチャネル幅を調整することによって、要求される仕様の閾値電圧で動作するトランジスタを備えるＳＲＡＭおよびＲＯＭを有する半導体集積回路装置が得られる。

上記アクセストランジスタ対の一方のオフリークと上記ＲＯＭトランジスタのオフリークとの差に応じて、上記ＳＲＡＭビット線対に接続された上記ＳＲＡＭメモリセルの個数と、上記ＲＯＭビット線に接続された上記ＲＯＭメモリセルの個数とが異なるように設定されている構成である。

このことによって、ＲＯＭ領域およびＳＲＡＭ領域のそれぞれに要求される仕様でビット線リークを設定することができる。

上記半導体基板は、上記ＲＯＭビット線に接続された第１導電型のスイッチングトランジスタからなるＲＯＭコラムスイッチを有するＲＯＭコラムスイッチ領域をさらに備え、上記スイッチングトランジスタは、その閾値電圧の絶対値が小さくなるように、上記ＲＯＭトランジスタとは異なる濃度で第２導電型不純物が注入されていることが好ましい。

ビット線のプリチャージ電位は、電源電圧からスイッチングトランジスタの閾値電圧を引いた電圧になるため、スイッチングトランジスタの閾値電圧の絶対値が小さくなると、ＲＯＭトランジスタのソース・ドレイン間電圧が大きくなる。このため、より大きなオン電流が得られ、ＲＯＭを低電圧でも安定動作させることができる。

上記ＲＯＭビット線は、メイン線と、上記メイン線に接続されたサブ線とで構成されており、上記スイッチングトランジスタは、上記メイン線に接続されている構成としてもよい。

上記スイッチングトランジスタに接続された第１導電型のＭＩＳトランジスタと、上記ＭＩＳトランジスタに接続された上記センスアンプとをさらに備え、上記ＭＩＳトランジスタは、上記スイッチングトランジスタと同濃度の第２導電型不純物が注入されていることが好ましい。

このことによって、ＲＯＭコラムスイッチとセンスアンプとの間のビット線の容量を無視できるようになる。

本発明の半導体集積回路装置の製造方法は、ＲＯＭ領域とＲＯＭコラムスイッチ領域とＳＲＡＭ領域と周辺回路領域とを有する半導体基板を用意し、上記ＲＯＭコラムスイッチ領域上に第１レジストを形成し、上記第１レジストをマスクとして第１導電型不純物の注入を行なうことによって、上記ＲＯＭ領域および上記ＳＲＡＭ領域からなる領域および上記周辺回路領域の最上部に不純物領域を形成する工程（ａ）と、上記ＲＯＭコラムスイッチ領域および上記周辺回路領域の上に第２レジストを形成し、上記第２レジストをマスクとして第１導電型不純物の注入を行なうことによって、上記ＲＯＭ領域および上記ＳＲＡＭ領域の最上部に高濃度不純物領域を形成する工程（ｂ）と、上記ＲＯＭ領域、上記ＲＯＭコラムスイッチ領域、上記ＳＲＡＭ領域および上記周辺回路領域にそれぞれ第２導電型のトランジスタを形成する工程（ｃ）とを含み、上記工程（ｃ）では、上記各トランジスタのチャネル幅を調整することによって、上記各トランジスタの閾値電圧を設定する。

本発明によれば、ＳＲＡＭ領域とＲＯＭ領域との間では各トランジスタの要求される仕様の閾値電圧が異なる場合でも、不純物注入工程を増やすことなく、ＲＯＭ領域とＳＲＡＭ領域との間で、１ビット線に接続されるトランジスタの数および各トランジスタのチャネル幅を調整することによって、要求される仕様の閾値電圧で動作するトランジスタを備えるＳＲＡＭおよびＲＯＭを有する半導体集積回路装置を提供することができる。

上記工程（ｃ）の後に、上記ＲＯＭ領域および上記ＳＲＡＭ領域のそれぞれに要求されるビット線リークに応じて１本のビット線あたりの接続トランジスタ数を設定し、上記ＲＯＭ領域および上記ＳＲＡＭ領域の各トランジスタにビット線を接続する工程（ｄ）をさらに含むことが好ましい。

上記工程（ｃ）では、上記ＲＯＭコラムスイッチ領域に、第２導電型のスイッチングトランジスタからなるＲＯＭコラムスイッチと、上記ＲＯＭ領域のトランジスタに接続されるビット線と上記スイッチングトランジスタとを接続する第２導電型のＭＩＳトランジスタを形成し、上記工程（ｄ）では、上記ＲＯＭ領域のトランジスタに接続されるビット線を、メイン線と、上記メイン線に接続されたサブ線とで構成してもよい。

本発明によれば、閾値電圧に関して要求される仕様を満たすトランジスタを備えるＳＲＡＭおよびＲＯＭを有する半導体集積回路装置を提供することができる。

以下、本発明の実施形態を、図を参照しながら詳細に説明する。

（実施形態１）
―半導体集積回路装置―
図１は、本実施形態の半導体集積回路装置の構成を表す上面図である。

本実施形態の半導体集積回路装置１００は、図１に示すように、半導体基板１０と、半導体基板１０上に設けられたＲＯＭ領域１とＳＲＡＭ領域３と周辺回路領域８とから構成されている。また、本実施形態では、ＲＯＭ領域１に隣接してコラムスイッチ領域２が設けられている。

次に、ＲＯＭ領域１およびコラムスイッチ領域２を、図２を参照しながら説明する。図２は、本実施形態のＲＯＭ領域１およびコラムスイッチ領域２の回路構成を表す図である。

ＲＯＭ領域１には、図２に示すように、ソース・ドレインが各ビット線ＢＬｒ（図２ではＢＬｒ０〜ＢＬｒ３）および接地線に接続され、ゲートが各ワード線ＷＬｒ（図２ではＷＬｒ０〜ＷＬｒ３）に接続されているｎチャネル型のＭＯＳトランジスタ１ｔがマトリクス状に設けられている。つまり、本実施形態では、ＲＯＭのメモリセルは、図２に示すように、１個のＭＯＳトランジスタ１ｔと、ＭＯＳトランジスタ１ｔに接続された接地線、ビット線ＢＬｒおよびワード線ＷＬｒから構成されている。

コラムスイッチ領域２には、図２に示すように、ソース・ドレインが各ビット線ＢＬｒ（図２ではＢＬｒ０〜ＢＬｒ３）およびセンスアンプ６に接続され、ゲートが各コラム選択線ＣＬｒ（図２ではＣＬｒ０〜ＣＬｒ３）に接続されているｎチャネル型のＭＯＳトランジスタ２ｔが、各ビット線に関して１つずつ設けられている。

なお、センスアンプ６は、本実施形態では図１に示す周辺回路領域８に設けられている。

次に、ＳＲＡＭ領域３を、図３を参照しながら説明する。図３は、本実施形態のＳＲＡＭ領域３の回路構成を表す図である。

ＳＲＡＭ領域３には、図３に示すように、ＣＭＯＳインバータをクロスカップル接続することによって構成した相補型のデータ記憶部Ｓ（フリップフロップ）と、データ記憶部Ｓに接続された電源線Ｖｄｄおよび接地線Ｖｓｓと、各ビット線対ＢＬｓおよび／ＢＬｓ（図３ではＢＬｓ０〜ＢＬｓ３および／ＢＬｓ０〜／ＢＬｓ３）および各ワード線ＷＬｓ（図３ではＷＬｓ０〜ＷＬｓ２）と、データ記憶部Ｓと各ビット線対とを接続する１対のｎチャネル型のアクセストランジスタ４とから構成されるＳＲＡＭのメモリセルがマトリクス状に設けられている。

各ビット線対ＢＬｓおよび／ＢＬｓは、図３に示すように、コラムスイッチに接続されており、コラムスイッチはセンスアンプに接続されている。なお、コラムスイッチとセンスアンプは、本実施形態では図１に示す周辺回路領域８に設けられている。

また特に、本実施形態の半導体集積回路装置１００では、ＲＯＭ領域１のＭＯＳトランジスタ１ｔおよびＳＲＡＭ領域３のアクセストランジスタ４のチャネルが形成される領域のｐ型不純物濃度がほぼ等しくなっている。このため、本実施形態では、トランジスタの閾値電圧がチャネル幅に大きく依存することを利用して、各トランジスタの閾値電圧が調整されている。

図４は、一般的なＭＯＳトランジスタの閾値電圧とオン電流（Ｉｄｓ）およびオフリーク（Ｉｏｆｆ）との関係を示す図である。図４に示すように、オフリークはＭＯＳトランジスタの閾値電圧の変動に極めて敏感であり、閾値電圧の低下に伴って指数関数的に増大する。ところが、上述の従来の方法で、ＭＯＳトランジスタに対して閾値電圧の調整を行なうことは、製造プロセスが複雑化するためにコストが上昇する。従って、本実施形態のように、チャネル幅を設定することによって閾値電圧を設定できることは、コストを大幅に増加させることが無いため非常に好ましい。

図５は、ＲＯＭ領域２およびＳＲＡＭ領域３における、ＭＯＳトランジスタ１ｔおよびアクセストランジスタ４のチャネル幅、閾値電圧およびオフリークと、１ビット線あたりの接続されているトランジスタ数および１ビット線あたりのオフリーク（ビット線リーク）とを比較して表す表である。

本実施形態では、図５に示す表の通り、ＲＯＭメモリセルのＭＯＳトランジスタ１ｔのチャネル幅（０．２０μｍ）は、アクセストランジスタ４（チャネル幅０．１０μｍ）よりも大きくなっている。このため、ＲＯＭ領域１およびＳＲＡＭ領域３では、上記各トランジスタのチャネル幅に応じて、それぞれの閾値電圧が、ＭＯＳトランジスタ１ｔで０．３０Ｖ、アクセストランジスタ４で０．２５Ｖと設定されている。また、１トランジスタあたりのオフリークは、ＭＯＳトランジスタ１ｔで２．５ｎＡ、アクセストランジスタ４で１０ｎＡとなっている。

本実施形態では、ＳＲＡＭビット線ＢＬｓに接続されたＳＲＡＭメモリセルのアクセストランジスタ４の個数よりも、ＲＯＭビット線ＢＬｒに接続されたＲＯＭメモリセルのＭＯＳトランジスタ１ｔの個数が多くなっている。具体的には、ＲＯＭ領域１では、図５に示すように、１ビット線あたりの接続トランジスタ数（すなわち、１つのビット線に接続されるメモリセル数）が１０２４個であり、一方、ＳＲＡＭ領域３では、図４に示すように、１ビット線あたりの接続トランジスタ数が２５６個である。つまり、１トランジスタあたりのオフリークが小さい（ここでは１／４）であるＲＯＭ領域１では、１ビット線あたりＳＲＡＭ領域３よりも多くのトランジスタ（ここでは４倍）が接続されている。このため、１つのビット線に接続される各メモリセルのオフリークの合計である、１ビット線あたりのオフリーク（以下、「ビット線リーク」と称する）は、ＲＯＭ領域１とＳＲＡＭ領域３との間で差が非常に小さく（ここでは、ほぼ等しく）なっている。

このように、１つのビット線に接続されるメモリセル数を適宜変更することによって、ＲＯＭ領域１およびＳＲＡＭ領域３のそれぞれに要求される仕様でビット線リークを設定することが可能である。なお、本実施形態では、ＲＯＭ領域１とＳＲＡＭ領域３との間で、ビット線リークの差がほぼ等しくなっているが、これに限定されず、ＲＯＭ領域１およびＳＲＡＭ領域３のそれぞれに要求される仕様でビット線リークが異なる場合でも、１つのビット線に接続されるメモリセル数を適宜変更すればよい。

従来の製造プロセスでは、不純物注入工程をさらに増やしてＳＲＡＭ領域とＲＯＭ領域とで別々にオフリークを決める閾値電圧を調整する。しかし、工程をさらに増やすことによる製造コストの上昇は避けられない。

一方、本実施形態によれば、不純物注入工程を増やすことなく、ＲＯＭ領域１とＳＲＡＭ領域３との間で、１ビット線に接続されるＭＯＳトランジスタの数および各ＭＯＳトランジスタのチャネル幅を調整することによって、要求される仕様の閾値電圧で動作するトランジスタを備えるＳＲＡＭおよびＲＯＭを有する半導体集積回路装置を提供することができる。

また、半導体基板１０のうちのコラムスイッチ領域２では、ＭＯＳトランジスタ２ｔが、その閾値電圧の絶対値が小さくなるように、ＲＯＭ領域１のＭＯＳトランジスタ１ｔとは異なる不純物濃度となっている。特に、本実施形態では、半導体基板１０のうちのコラムスイッチ領域２では、ＭＯＳトランジスタ２ｔの閾値電圧の絶対値が小さくなるようにｐ型不純物が注入されていない。このことによって、ＭＯＳトランジスタ２ｔのチャネル幅を大きくしても、閾値電圧を低く設定できる。

図６は、半導体基板１０の各領域における、ＭＯＳトランジスタのチャネル幅と閾値電圧との関係を表す図である。図中の線ＡはＲＯＭ領域１またはＳＲＡＭ領域３に形成されるＭＯＳトランジスタ１ｔまたはアクセストランジスタ４に、線Ｂは周辺回路領域８に形成されるＭＯＳトランジスタに、線Ｃはコラムスイッチ領域２に形成されるＭＯＳトランジスタ２ｔに対応している。

図６に示すように、コラムスイッチ領域２に形成されるＭＯＳトランジスタ２ｔは、他の領域のトランジスタに比べて閾値電圧が低くなる。本実施形態では、ＭＯＳトランジスタ２ｔのチャネル幅を０．３０μｍとしているため、ＭＯＳトランジスタ２ｔの閾値電圧は０．１８Ｖとなり、ＲＯＭ領域１のＭＯＳトランジスタ１ｔの閾値電圧よりも低く設定されている。

ビット線のプリチャージ電位は、電源電圧からコラムスイッチのＭＯＳトランジスタ２ｔの閾値電圧を引いた電圧になるため、例えば、省電力化のために電源電圧が０．７Ｖと低くなるとプリチャージ電位が低くなり過ぎる。従来は、コラムスイッチのＭＯＳトランジスタの閾値電圧は０．３５Ｖであり、ＲＯＭのメモリセルのＭＯＳトランジスタのソース・ドレイン間電圧が０．３５Ｖとなる。

しかし、本実施形態では、ＭＯＳトランジスタ２ｔの閾値電圧が０．１８Ｖであり、ＲＯＭのメモリセルのＭＯＳトランジスタ１ｔのソース・ドレイン間電圧が０．５２Ｖと、従来に比べて大きくなる。このため、より大きなオン電流が得られ、ＲＯＭを低電圧でも安定動作させることができる。

―製造方法―
次に、本実施形態の半導体集積回路装置１００の製造方法を、図７（ａ）〜（ｃ）を参照ながら説明する。図７（ａ）〜（ｃ）は、本実施形態の半導体集積回路装置１００の製造方法を表す工程断面図である。

まず、図７（ａ）に示す工程で、半導体基板１０を用意する。このとき、半導体基板１０を、ＲＯＭ領域１およびＳＲＡＭ領域３からなる領域と、コラムスイッチ領域２と、周辺回路領域８とに区画する。この後、コラムスイッチ領域２上にレジスト９を形成し、レジスト９をマスクとしてｐ型不純物の注入を行なうことによって、ＲＯＭ領域１およびＳＲＡＭ領域３からなる領域および周辺回路領域８の最上部に不純物領域１１を形成する。

次に、図７（ｂ）に示す工程で、コラムスイッチ領域２および周辺回路領域８の上にレジスト１２を形成し、レジスト１２をマスクとしてｐ型不純物の注入を行なうことによって、ＲＯＭ領域１およびＳＲＡＭ領域３からなる領域の最上部に高濃度不純物領域１１ａを形成する。

次に、図７（ｃ）に示す工程で、ＲＯＭ領域１およびＳＲＡＭ領域３からなる領域と、コラムスイッチ領域２と、周辺回路領域８とに、それぞれＭＯＳトランジスタ１ｔおよびアクセストランジスタ４と、ＭＯＳトランジスタ２ｔと、その他のＭＯＳトランジスタなどを形成する。このとき、ＭＯＳトランジスタのチャネル幅を調整することによって閾値電圧を設定する。さらにその後、ＲＯＭ領域１およびＳＲＡＭ領域３のそれぞれに要求される仕様に応じて、各領域のＭＯＳトランジスタ１ｔ、２ｔおよびアクセストランジスタ４と、各ビット線とを接続する。このとき、１つのビット線に接続されるトランジスタ数を適宜変更することによって、ＲＯＭ領域１およびＳＲＡＭ領域３のそれぞれに要求される仕様でビット線リークを設定することが可能である。

このように、図７（ａ）および（ｂ）に示す工程で、半導体基板１０の各領域の間で不純物濃度を変更することによって、各領域に形成されるＭＯＳトランジスタの閾値電圧を調整し、図７（ｃ）に示す工程で、ビット線リークを設定することによって、閾値電圧に関して要求される仕様を満たすトランジスタを備えるＳＲＡＭおよびＲＯＭを有する半導体集積回路装置１００を提供することができる。

―改変例―
次に、本実施形態の半導体集積回路装置１００のＲＯＭ領域１およびコラムスイッチ領域２が別の構成である場合を、図８を参照しながら説明する。

図８は、本実施形態のＲＯＭ領域１およびコラムスイッチ領域２の回路構成を表す図である。

ＲＯＭ領域１およびコラムスイッチ領域２は、図８に示すように、複数のサブＲＯＭ領域から構成されており、コラムスイッチ領域２は、ビット線ＢＬｒに接続されたサブコラムスイッチ領域から構成されている。図８では、代表的に２つのサブＲＯＭ領域１ａおよび１ｂと、２つのコラムスイッチ領域２ａおよび２ｂを示している。サブＲＯＭ領域１ａとコラムスイッチ領域２ａとは、それぞれサブビット線ｓｂ（図８ではｓｂ１−０〜ｓｂ１−３）によって接続されており、サブＲＯＭ領域１ｂとコラムスイッチ領域２ｂとは、それぞれサブビット線ｓｂ（図８ではｓｂ２−０〜ｓｂ２−３）によって接続されている。

サブＲＯＭ領域１ａおよび１ｂは、図８に示すように、ソース・ドレインが各サブビット線ｓｂおよび接地線に接続され、ゲートが各ワード線ＷＬｒ（図８ではＷＬｒ０〜ＷＬｒ３）に接続されているｎチャネル型のＭＯＳトランジスタ１ｔがマトリクス状に設けられている。つまり、上記実施形態１と同様に、ＲＯＭのメモリセルは、１個のＭＯＳトランジスタ１ｔと、ＭＯＳトランジスタ１ｔに接続された接地線、サブビット線ｓｂおよびワード線ＷＬｒから構成されている。

コラムスイッチ領域２ａおよび２ｂには、図８に示すように、ソース・ドレインが各サブビット線ｓｂおよびセンスアンプ６に接続され、ゲートが各コラム選択線ＣＬｒ（図８ではＣＬｒ１−０〜ＣＬｒ１−３およびＣＬｒ２−０〜ＣＬｒ２−３）に接続されているｎチャネル型のＭＯＳトランジスタ２ｔが、各ビット線に関して１つずつ設けられている。

なお、センスアンプ６は、上記実施形態１と同様に、図１に示す周辺回路領域８に設けられている。

本実施形態でも、ＲＯＭ領域１のＭＯＳトランジスタ１ｔおよびＳＲＡＭ領域３のアクセストランジスタ４のチャネルが形成される領域のｐ型不純物濃度がほぼ等しくなっている。このため、本実施形態では、トランジスタの閾値電圧がチャネル幅に大きく依存することを利用して、各トランジスタの閾値電圧が調整されている。

本実施形態の構成では、１本のビット線ＢＬｒあたりのオフリーク（ビット線リーク）が、選択されたサブビット線に接続されたメモリセルに限られる。このため、ビット線リークを抑制することができる。

また、本実施形態でも、上記実施形態と同様に、コラムスイッチ領域２ａおよび２ｂでは、ＭＯＳトランジスタ２ｔが、その閾値電圧の絶対値が小さくなるように、ＲＯＭ領域１のＭＯＳトランジスタ１ｔとは異なる不純物濃度となっている。具体的には、上記実施形態と同様に、コラムスイッチ領域２ａおよび２ｂでは、ＭＯＳトランジスタ２ｔの閾値電圧の絶対値が小さくなるようにｐ型不純物が注入されていない。このことによって、ＭＯＳトランジスタ２ｔのチャネル幅を大きくしても、閾値電圧を低く設定できる。

本実施形態の構成では、コラムスイッチ領域２ａおよび２ｂのコラムスイッチとセンスアンプ６との間のビット線ＢＬｒの容量が大きくなるので、上記のように、コラムスイッチを構成するＭＯＳトランジスタ２ｔの閾値電圧を低減することは、アクセスタイムの短縮に著効を奏する。

図９は、本実施形態のＲＯＭ領域１およびコラムスイッチ領域２の別の回路構成を表す図である。

図９に示すＲＯＭ領域１およびコラムスイッチ領域２の回路構成は、図８に示すものとほぼ同じ構成であり、コラムスイッチ領域２ａおよびコラムスイッチ領域２ｂと、センスアンプ６との間に、ゲートが電源線Ｖｄｄに接続されたｎチャネル型のＭＯＳトランジスタ５が設けられている点でのみ異なる。

この構成によって、コラムスイッチ領域２ａおよび２ｂのコラムスイッチとセンスアンプ６との間のビット線ＢＬｒの容量を無視できるようになる。

なお、ＭＯＳトランジスタ５も、コラムスイッチ領域２ａおよび２ｂ内に設け、ＭＯＳトランジスタ２ｔと同程度に、閾値電圧を低減しておくことが好ましい。このことによって、コラムスイッチとセンスアンプ６との間のビット線ＢＬｒの容量分離を実現すると同時に、ＭＯＳトランジスタ２ｔのソース・ドレイン間電圧が小さくなるのを防ぐことが可能になる。このため、ＲＯＭが高速で、且つ、低電圧でも安定動作が可能になる。

以上に、本発明の実施形態では、半導体基板１０にｐ型不純物を注入し、ｎチャネル型のＭＯＳトランジスタを用いた半導体集積回路装置を説明したが、本発明はこれに限定されず、半導体基板１０にｎ型不純物を注入し、ｐチャネル型のＭＯＳトランジスタを用いてもよい。また、本発明の実施形態ではＭＯＳトランジスタが用いられているが、本発明はこれに限られず、ＭＩＳトランジスタであれば用いることができる。

以上説明したように、本発明は、ＳＲＡＭおよびＲＯＭは勿論のこと、フラッシュメモリや、ＤＲＡＭなどのビット線と接続されるトランジスタのオフリークが動作に影響を及ぼす回路において、閾値電圧に関して要求される仕様を満たす半導体集積回路装置の製造に有用である。

図１は、本発明の実施形態に係る半導体集積回路装置を表す上面図である。 図２は、本発明の実施形態に係る半導体集積回路装置の回路構成を表す図である。 図３は、本発明の実施形態に係る半導体集積回路装置の回路構成を表す図である。 図４は、ＭＯＳトランジスタの閾値電圧とオン電流およびオフリークとの関係を示す図である。 図５は、本発明の実施形態に係る半導体集積回路装置における、トランジスタのチャネル幅、閾値電圧およびオフリークと、１ビット線あたりの接続されているトランジスタ数および１ビット線あたりのオフリーク（ビット線リーク）とを比較した表である。 図６は、本発明の実施形態に係る半導体集積回路装置における、トランジスタのチャネル幅と閾値電圧との関係を表す図である。 図７（ａ）〜（ｃ）は、本発明の実施形態に係る半導体集積回路装置の製造方法を表す工程断面図である。 図８は、本発明の実施形態に係る半導体集積回路装置の別の回路構成を表す図である。 図９は、本発明の実施形態に係る半導体集積回路装置の別の回路構成を表す図である。

符号の説明

１、１ａ、１ｂ ＲＯＭ領域
２、２ａ、２ｂ コラムスイッチ領域
３ ＳＲＡＭ領域
４ アクセストランジスタ
５ ＭＯＳトランジスタ
６ センスアンプ
８ 周辺回路領域
９、１２ レジスト
１０ 半導体基板
１１ 不純物領域
１１ａ 高濃度不純物領域

Claims (8)

1. ＳＲＡＭ領域とＲＯＭ領域とを有する半導体基板と、
   上記ＳＲＡＭ領域に設けられ、フリップフロップと、上記フリップフロップに接続された第１導電型のアクセストランジスタ対と、上記アクセストランジスタ対で接続されたＳＲＡＭビット線対とを有する複数のＳＲＡＭメモリセルと、
   上記ＲＯＭ領域に設けられ、上記アクセストランジスタ対の一方と同濃度の不純物が注入された第１導電型のＲＯＭトランジスタと、上記ＲＯＭトランジスタで接続されたＲＯＭビット線とを有する複数のＲＯＭメモリセルと、
   を備え、
   上記ＳＲＡＭビット線対に接続された上記ＳＲＡＭメモリセルの個数よりも、上記ＲＯＭビット線に接続された上記ＲＯＭメモリセルの個数が多く、
   上記ＲＯＭトランジスタのチャネル幅は、上記アクセストランジスタよりも大きい、半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置において、
   上記アクセストランジスタ対の一方のオフリークと上記ＲＯＭトランジスタのオフリークとの差に応じて、上記ＳＲＡＭビット線対に接続された上記ＳＲＡＭメモリセルの個数と、上記ＲＯＭビット線に接続された上記ＲＯＭメモリセルの個数とが異なるように設定されている、半導体集積回路装置。
3. 請求項１に記載の半導体集積回路装置において、
   上記半導体基板は、上記ＲＯＭビット線に接続された第１導電型のスイッチングトランジスタからなるＲＯＭコラムスイッチを有するＲＯＭコラムスイッチ領域をさらに備え、
   上記スイッチングトランジスタは、その閾値電圧の絶対値が小さくなるように、上記ＲＯＭトランジスタとは異なる濃度で第２導電型不純物が注入されている、半導体集積回路装置。
4. 請求項３に記載の半導体集積回路装置において、
   上記ＲＯＭビット線は、メイン線と、上記メイン線に接続されたサブ線とで構成されており、
   上記スイッチングトランジスタは、上記メイン線に接続されている、半導体集積回路装置。
5. 請求項４に記載の半導体集積回路装置において、
   上記スイッチングトランジスタに接続された第１導電型のＭＩＳトランジスタと、上記ＭＩＳトランジスタに接続された上記センスアンプとをさらに備え、
   上記ＭＩＳトランジスタは、上記スイッチングトランジスタと同濃度の第２導電型不純物が注入されている、半導体集積回路装置。
6. ＲＯＭ領域とＲＯＭコラムスイッチ領域とＳＲＡＭ領域と周辺回路領域とを有する半導体基板を用意し、上記ＲＯＭコラムスイッチ領域上に第１レジストを形成し、上記第１レジストをマスクとして第１導電型不純物の注入を行なうことによって、上記ＲＯＭ領域および上記ＳＲＡＭ領域からなる領域および上記周辺回路領域の最上部に不純物領域を形成する工程（ａ）と、
   上記ＲＯＭコラムスイッチ領域および上記周辺回路領域の上に第２レジストを形成し、上記第２レジストをマスクとして第１導電型不純物の注入を行なうことによって、上記ＲＯＭ領域および上記ＳＲＡＭ領域の最上部に高濃度不純物領域を形成する工程（ｂ）と、
   上記ＲＯＭ領域、上記ＲＯＭコラムスイッチ領域、上記ＳＲＡＭ領域および上記周辺回路領域にそれぞれ第２導電型のトランジスタを形成する工程（ｃ）とを含み、
   上記工程（ｃ）では、上記各トランジスタのチャネル幅を調整することによって、上記各トランジスタの閾値電圧を設定する、半導体集積回路装置の製造方法。
7. 請求項６に記載の半導体集積回路装置の製造方法において、
   上記工程（ｃ）の後に、上記ＲＯＭ領域および上記ＳＲＡＭ領域のそれぞれに要求される仕様に応じて１本のビット線あたりの接続トランジスタ数を設定し、上記ＲＯＭ領域および上記ＳＲＡＭ領域の各トランジスタにビット線を接続する工程（ｄ）をさらに含む、半導体集積回路装置の製造方法。
8. 請求項７に記載の半導体集積回路装置の製造方法において、
   上記工程（ｃ）では、上記ＲＯＭコラムスイッチ領域に、第２導電型のスイッチングトランジスタからなるＲＯＭコラムスイッチと、上記ＲＯＭ領域のトランジスタに接続されるビット線と上記スイッチングトランジスタとを接続する第２導電型のＭＩＳトランジスタを形成し、
   上記工程（ｄ）では、上記ＲＯＭ領域のトランジスタに接続されるビット線を、メイン線と、上記メイン線に接続されたサブ線とで構成する、半導体集積回路装置。

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