JP2005348041A - 固体撮像装置および撮像システム - Google Patents

Abstract

【課題】 画素からの出力の負荷を軽減しゲインの低下、速度の遅延などを抑圧する。
【解決手段】 1次元もしくは2次元に配列され、光電変換された信号を出力する複数の画素１と、一画素又は一列に配列された画素からの出力信号が、それぞれ出力される複数の出力線Pix-out1〜Pix-out3と、複数の出力線Pix-out1〜Pix-out3からの各出力信号を任意に加算して出力する加算回路２(トランジスタMX1〜MX3,コンデンサCA1〜CA3)と、複数の出力線Pix-out1〜Pix-out3からの各出力信号を非加算で出力する出力回路(トランジスタMX1〜MX3)と、を有する。
【選択図】 図１

Description

本発明は１次元もしくは２次元の画素加算手段を有する固体撮像装置および撮像システムに関する。

従来、固体撮像装置において、画素信号を加算する手法を開示するものとして、例えば特許文献１がある。図１４は従来例であり、（２Ｈラインメモリ＋２Ｈライン加算回路）６により２次元の画素の信号を加算することを表している。具体的な加算部分の構成回路は図１５に示され、例えば、画素信号を出力線8-1,8-2に受けＭＯＳスイッチ２３−１，２６−１を介して容量C2-1,C3-1などに画素信号を蓄積した後、MOSスイッチ２３−１，２６−１をONさせ、配線17-1にて加算（平均）出力を得るものである。
特開２０００−１０６６５３号公報

このように、従来例では画素加算手段の入力部が画素の通常出力（非加算）を行う出力線に共通に接続されている。

しかしながら、このような共通出力線において、通常出力は加算手段が無い場合と比べて、信号線の負荷が増加し、出力時間の遅延を招くことになる。以下、図１４、図１５の例について説明する。図において通常（非加算）出力は配線17-1に出力されるが、その際加算回路のMOSスイッチ23-1,23-2,23-3があるために、浮遊容量が付加されてしまう。上記の特許文献１ではスイッチの数を増やすに従って付加される浮遊容量の値は大きくなり、加算の程度により浮遊容量が大きく影響し信号ゲインの低下、応答速度の低下などが生ずることが予想される。

本発明の固体撮像装置は、1次元もしくは2次元に配列され、光電変換された信号を出力する複数の画素と、一画素又は一列に配列された複数の画素からの出力信号がそれぞれ出力される複数の出力線と、前記複数の出力線にそれぞれ接続され、前記画素からの信号を１を超えるゲインで増幅する複数の増幅器と、前記複数の増幅器からの各出力信号を任意に加算して出力する加算回路と、前記複数の増幅器からの各出力信号を非加算で出力する出力回路と、を有するものである。

本発明においては、画素出力から加算回路、出力回路へ送る経路を独立させることで、画素からの出力の負荷を軽減できゲインの低下、速度の遅延などを抑圧することができる。

本発明によれば、画素からの出力の負荷を軽減できゲインの低下、速度の遅延などを抑圧することができる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。
（第一実施形態）
図１は本発明を最もよく表す図であり、第一実施形態の固体撮像装置の一部構成を示す回路図である。図１に示す構成は、図１０に示す固体撮像装置の画素部の部分領域（３×３の画素からなる領域）とその部分領域についての加算回路、非加算回路（出力回路）、読出し回路及び走査回路を示すものである。図１０に示す固体撮像装置は、画素が２次元状に配列された複数の画素部、画素部の複数の画素を行ごとに制御する走査回路４’、加算回路及び非加算回路、読出し回路３、走査回路４、不図示の出力アンプ５から構成される。
なお、本実施形態及び後述する他の実施形態においては画素を２次元状に配列した例について説明しているが、画素を１次元状に配列した場合についても各実施形態の構成（第三の実施形態を除く）を適用することができることは勿論である（１次元に画素を配列する場合は、２次元に画素を配列する場合の一画素行が選択された場合と同様である）。

なお、図１においては不図示であるが、図７に示すように、共通出力線Pix-out1, Pix-out2, Pix-out3には、コンデンサＣ501〜Ｃ503、コンデンサＣ501〜Ｃ503が反転入力端子にそれぞれ接続され、１を超えるゲインの増幅器となるオペアンプ２５、オペアンプ２５の出力端子と反転入力端子との間に設けられたコンデンサＣ511〜Ｃ513、コンデンサＣ511〜Ｃ513に並列に接続されたスイッチトランジスタM51〜M53が設けられている。オペアンプ２５の非反転入力端子（＋）には参照電圧（Ｖref）が印加される。なお、後述する第二実施形態から第四実施形態においても、コンデンサＣ501〜Ｃ503、オペアンプ２５、コンデンサＣ511〜Ｃ513、スイッチトランジスタM51〜M53は省略されている。

図１において、１は画素であり、画素１はフォトダイオードＤ1、MOSトランジスタMS0,MS1,MS2,MS3から構成される。MOSトランジスタMS0はフォトダイオードD1より出力トランジスタMS2のゲート部およびその浮遊容量（FD）に電荷を送るためのトランジスタであり、MS1はFD部分をリセットするためのスイッチトランジスタ、MS3は出力トランジスタMS2により得られた信号を所望のタイミングで出力するためのスイッチトランジスタである。水平方向に配列された各画素のスイッチトランジスタMS3のゲートは信号SEL1〜SEL3がそれぞれ印加される（不図示の走査回路により順次信号SEL1〜SEL3がハイレベルとされる）信号線Ｌ１〜Ｌ３に共通接続され、垂直方向に配列された各画素のスイッチトランジスタMS3のソースは共通出力線Pix-out1, Pix-out2, Pix-out3に共通接続される。すなわち、信号SEL１がハイレベルとなって信号線Ｌ１に接続されるスイッチトランジスタMS3がオンされた場合、信号線Ｌ１に繋がる画素の出力がスイッチトランジスタMS3を介して共通出力線Pix-out1, Pix-out2, Pix-out3へ出力される。ここで説明した画素はCMOSセンサと呼ばれるものであるが、画素に特にCMOSセンサに限定されず、ＶＭＩＳ(Threshold Voltage Modulation Image Sensor)、ＢＣＡＳＴ(Buried Charge Accumulator and Sensing Transistor array)、ＬＢＣＡＳＴ(Lateral Buried Charge Accumulator and Sensing Transistor array)等も適用可能である。とくにＢＣＡＳＴやＬＢＣＡＳＴに対しては増幅用ＭＯＳトランジスタをＪＦＥＴトランジスタに置き換えることで、本質的な変更を伴わずに実現できる。また、光電変換部に蓄積された信号電荷を画素に備わったトランジスタの制御電極に導き、増幅された信号を主電極から出力するタイプのセンサが本実施形態の画素に用いることできる。増幅用トランジスタとしてSITを使ったSIT型イメージセンサ（A．Yusa、J．Nishizawa et al., “SIT image sensor: Design consideration and characteristics,” IEEE trans. Vol. ED-33, pp.735-742, June 1986.）、バイポーラトランジスタを使ったBASIS (N.Tanaka et al., “A 310K pixel bipolar imager (BASIS),” IEEE Trans. Electron Devices, vol.35, pp. 646-652, may 1990)、制御電極が空乏化するJFETを使ったCMD (中村ほか“ゲート蓄積型MOSフォトトランジスタイメージセンサ”,テレビ学会誌,41,11,pp.1075-1082 Nov．，1987)などがある。

共通出力線Pix-out1, Pix-out2, Pix-out3へ出力された画素の出力は、図７に示すように、コンデンサＣ501〜Ｃ503を介してオペアンプ２５の反転入力端子（−）に接続され、増幅されて出力線amp-out1, amp-out2, amp-out3へ出力され、加算回路とスイッチトランジスタMX1,MX2,MX3に入力される。コンデンサＣ501とコンデンサＣ511との容量比、コンデンサＣ502とコンデンサＣ512との容量比、コンデンサＣ503とコンデンサＣ513との容量比でゲインが決められる。

また、２は加算回路であり、加算回路２中コンデンサCA1,CA2,CA3は各々共通出力線Pix-out1, Pix-out2, Pix-out3上の画素信号をクランプするためのコンデンサである。クランプコンデンサCA1,CA2,CA3の一方の端子はスイッチトランジスタMA1,MA2,MA3を介して共通出力線Pix-out1, Pix-out2, Pix-out3に接続されており、クランプコンデンサCA1,CA2,CA3の他方の端子は共通接続されて後述する読み出し回路３のスイッチトランジスタMR0に接続されるとともに、スイッチトランジスタMA0を介して不図示の電圧源（電位VCL）に接続される。

クランプコンデンサCA1,CA2,CA3の他方の端子（共通端）は画素リセット時もしくはFDリセット時にVCLにクランプさせる。その後、画素信号を出力した際に共通端に共通出力線Pix-out1, Pix-out2, Pix-out3の加算（平均）出力が電位VCLを基準として現れる。スイッチトランジスタMA1、MA2,MA3は画素の共通出力線とクランプ回路を分離、結合するためのスイッチである。スイッチトランジスタMA1,MA2,MA3を適宜制御することで、共通出力線Pix-out1, Pix-out2, Pix-out3を選択して加算することもできる。例えばスイッチトランジスタMA1,MA3をオンし、スイッチトランジスタMA2をオフすれば共通出力線Pix-out1, Pix-out3の加算（平均）出力が得られる。

また、スイッチトランジスタMX1,MX2,MX3は前述の浮遊容量付加の課題を解決するために挿入したスイッチであり（スイッチトランジスタMX1,MX2,MX3は非加算で出力する出力回路（非加算回路）を構成する）、加算回路動作時にはスイッチトランジスタMX1,MX2,MX3をオフし、ノードa,b,cに係わる浮遊容量を排除し、非加算時にはスイッチトランジスタMA1,MA2,MA3をオフし加算回路の影響を排除する。スイッチトランジスタMX1,MX2,MX3とスイッチトランジスタMA1,MA2,MA3とに印加する加算、非加算の切り替え信号はセンサーの内部のタイミングジェネレーターで生成することができ、またカメラシステムやビデオシステムから発生することも可能である。一般的には、カメラシステムまたはビデオシステムよりモード切替信号を通信端子より送信し、センサーを直接或いは、タイミングジェネレーターを介して制御することが好ましい。ゲインの切り換えは例えば、使用者が切り換えスイッチ等で行うことができる。図１２に示したスチルカメラを例に取って説明すると、不図示の切り換えスイッチにより全体制御・演算部３０９にゲイン切り換え指示信号を送り、タイミング発生部３０８から固体撮像素子（固体撮像装置）のスイッチトランジスタMX1,MX2,MX3とスイッチトランジスタMA1,MA2,MA3とに加算、非加算の切り替え信号を送る。

３は読出し回路であり、加算回路２の出力、および、もしくは非加算時の出力をスイッチトランジスタMR0〜MR3を介して容量C0,C1,C2,C3にそれぞれ一時格納し、走査回路４の走査順にスイッチトランジスタMR4〜MR7が選択され順次出力アンプ５を介して出力される。

図２は加算回路を有効にした場合の駆動タイミングを示す図である。信号SEL1をハイレベルとして画素の１行目のスイッチトランジスタMS3をオンし、スイッチトランジスタMA1,MA2,MA3をオンした状態で、スイッチトランジスタMS1をオンさせ、画素内のFD（フローティングディフュージョン）部分を画素リセット電位Vresに固定すると同時にクランプ回路をオンし（スイッチトランジスタMA0をオン）、クランプコンデンサCA1,CA2,CA3の共通になっているノード（加算出力）を電位VCLに接続する。これにより、リセット後の各画素出力（固定パターンノイズ）がクランプコンデンサCA1,CA2,CA3に出力され、初期状態（各画素の固定パターンノイズがクランプコンデンサCA1,CA2,CA3に保持された状態）を保持する。次にスイッチトランジスタMS1、スイッチトランジスタMA0をオフした状態で、画素の１行目のトランジスタMS0をオンし、画素内フォトダイオードＤ1に蓄積された電荷をFDに転送する。その電荷に対応する各画素出力はクランプコンデンサCA1,CA2,CA3の一方の端子に出力され（この時の電位変化は画素出力から固定パターンノイズ分が減算された電位である）、クランプコンデンサCA1,CA2,CA3の他方の共通端子はノイズが除去された各画素からの信号の加算出力が現れる。この加算出力を、信号Preadをハイレベルにすることにより、スイッチトランジスタMR0を介してコンデンサC0へ加算結果を書き込む、その後、走査回路４を図２の斜線の区間走査しコンデンサC0の列のデータを出力アンプ５から読み出す。

この際、加算入力スイッチであるスイッチトランジスタMA1,MA2,MA3はオン、信号THRUはロウレベルでスイッチトランジスタMX1〜MX3はオフである。

図２、図３において×印で示した期間はスイッチがオフ（OFF）しているために不定となっている状態を表している。

図３は非加算状態のタイミングを示す図である。

加算回路が動作しないためスイッチトランジスタMA0はオフ、加算入力スイッチであるスイッチトランジスタMA1,MA2,MA3はオフ、信号THRU端子はハイレベルでスイッチトランジスタMX1〜MX3はオンである。図３中画素選択がSEL2になっているが、これは図２とは別の行を選択しているためである。画素の動作のMS1、Preadのタイミングは同一である。

信号SEL2をハイレベルとして画素の２行目のスイッチトランジスタMS3をオンし、信号ＴＨＲＵをハイレベルとしてスイッチトランジスタMX1,MX2,MX3をオンした状態で、スイッチトランジスタMS1をオンさせ、画素内のFD（フローティングディフュージョン）部分を画素リセット電位Vresに固定する。次にスイッチトランジスタMS1をオフした状態で、画素の２行目のトランジスタMS0をオンし、画素内フォトダイオードＤ1に蓄積された電荷をFDに転送する。その電荷に対応する各画素出力は信号Preadをハイレベルにすることにより、スイッチトランジスタMR1〜MR3を介してコンデンサC1〜C3へ書き込まれる、その後、走査回路４を図３の斜線の区間走査しコンデンサC1〜C3のデータを出力アンプ５から読み出す。

この際、加算入力スイッチであるスイッチトランジスタMA1,MA2,MA3はオフ、信号THRUはハイレベルでスイッチトランジスタMX1〜MX3はオンである。
（第二実施形態）
図４は本発明の第二実施形態の固体撮像装置の一部構成を示す回路図である。

基本的な構成およびその動作は第一実施形態と同様であるが、画素１２が転送を行わないタイプであること、加算回路２２が容量分割を用いて加算（平均）化を行っている点が異なる。

画素１２はフォトダイオードＤ1、MOSトランジスタMS1,MS2,MS3から構成される。図１の画素１に比べてMOSトランジスタMS0が削除されており、フォトダイオードD1からの信号電荷は出力トランジスタMS2のゲート部およびその浮遊容量（FD）に送られる。

加算回路２２は、スイッチトランジスタMA1〜MA3、スイッチトランジスタMA1〜MA3を介して共通出力線Pix-out1, Pix-out2, Pix-out3にそれぞれ接続される３つのコンデンサ、３つのコンデンサにそれぞれ接続され且つスイッチトランジスタMA1〜MA3にそれぞれ直列接続されるスイッチトランジスタMA11〜MA13から構成され、スイッチトランジスタMA11〜MA13をオンすることで３つのコンデンサに保持された信号を加算する。

第２の実施形態においても、第１の実施形態と同様に、加算、非加算の分別を行うことで出力線に纏わる浮遊容量を排除、抑圧している。
（第三実施形態）
図５は本発明の第三実施形態の固体撮像装置の一部構成を示す回路図である。

基本的な構成およびその動作は第１実施形態と同様であるが、加算回路３２がクランプした後、容量分割を用いて加算（平均）化を行っている点が異なる。クランプ回路により列（水平）方向加算を行い、サンプルホールドにより、行（垂直）方向加算を行うことができるため、2次元の加算結果を得ることができる。

加算回路２３において、クランプコンデンサCA1,CA2,CA3の一方の端子はスイッチトランジスタMA1,MA2,MA3を介して共通出力線Pix-out1, Pix-out2, Pix-out3に接続されており、クランプコンデンサCA1,CA2,CA3の他方の端子は共通接続されてスイッチトランジスタMA01〜MA03に共通接続される。

スイッチトランジスタMA01〜MA03は３つのコンデンサにそれぞれ接続され、３つのコンデンサにそれぞれ接続され且つスイッチトランジスタMA01〜MA03にそれぞれ直列接続されるスイッチトランジスタMA11〜MA13は、読み出し回路３のスイッチトランジスタMR0に接続される。

クランプコンデンサCA1,CA2,CA3の他方の共通端子はノイズが除去された各画素からの信号の加算出力が現れる。例えば、第１行目の画素からの信号が共通出力線Pix-out1, Pix-out2, Pix-out3に出力されると、スイッチトランジスタMA1〜MA3をオンすることで各画素からのノイズが除去された画素出力が加算され、スイッチトランジスタMA01をオンすることで第１のコンデンサに第１行目の画素の加算出力が保持される。次に第２行目の画素からの信号が共通出力線Pix-out1, Pix-out2, Pix-out3に出力されると、スイッチトランジスタMA1〜MA3をオンすることで各画素からのノイズが除去された画素出力が加算され、スイッチトランジスタMA02をオンすることで第２のコンデンサに第２行目の画素の加算出力が保持される。次に同様にして第３行目の画素からの画素出力がスイッチトランジスタMA03をオンすることでさらに第３のコンデンサに第３行目の画素の加算出力が保持される。スイッチトランジスタMA11〜MA13をオンすることで第１〜第３のコンデンサに保持された信号を加算する。

こうして、第１〜第３行、第１〜３列の３×３の画素の画素出力を加算して出力することができる。

スイッチトランジスタMA1,MA2,MA3、MA01,MA02,MA03、MA11,MA12,MA13を適宜制御することで、任意に垂直方向加算、水平方向加算、斜め方向加算、又はこれらの加算の組み合わせた加算を行うことができる。

第３の実施形態においても、画素出力における加算、非加算の分別を行うことで出力線に纏わる浮遊容量を排除、抑圧している。
（第四実施形態）
図６は本発明の第四実施形態の固体撮像装置の一部構成を示す回路図である。

基本的な構成は第一実施形態と同様であるが、加算回路２の出力をアンプ２４にて受けている点が異なる。クランプ回路の出力自体が高いインピーダンスのために駆動能力が乏く、コンデンサC0へ信号を伝搬すると容量分割になり、出力レベルが低下する。そのため、アンプ２４のようなインピーダンス変換手段を用いた。第４の実施形態においても、加算、非加算の分別を行うことで出力線に纏わる浮遊容量を排除、抑圧している。
（第五実施形態）
図１１は本発明の第六実施形態の固体撮像装置の一部構成を示す回路図である。ここでは簡易化のために、一つのメモリセル、一列分の読み出し手段について示してあるが、実際には画素数に対応してメモリセルは２次元状に配列されてメモリ部を構成し、読み出し手段は各列ごとに設けられている。画素数とメモリセル数は必要に応じて設定され、メモリセル数は画素数よりも少なくてもよい。例えば、複数の画素からの信号を加算或いは間引きしてメモリセルに蓄積させる場合には、メモリセル数は画素数よりも少なくてよい。

図１１において、オペアンプ２５は、その入力端子がクランプコンデンサとしての結合容量となるコンデンサＣ５０１に接続され、画素のクランプ信号を増幅する。オペアンプ２５は帰還型のアンプであり、その出力は負入力端子（−）にコンデンサＣ５１１を介して伝達される。それゆえ、オペアンプ２５のゲインはコンデンサＣ５０１とコンデンサＣ５１１との比で決められる。正入力端子（＋）はクランプ電位Ｖrefに固定されている。負入力端子（−）はパルスφCをスイッチトランジスタM51に印加してオンすることにより、クランプ電位Ｖrefにクランプされるが、これはオペアンプの入力端子がイマジナリショートの状態になっているからである。

コンデンサＣ５０１のクランプ動作はスイッチトランジスタM51をオンすることで、クランプ電位ＶrefにコンデンサＣ５０１のオペアンプ２５の反転入力（−）側を設定した状態で、図１に示す画素の増幅用トランジスタＭＳ２のゲート電極をリセット用トランジスタＭＳ１により所定の電位にリセットし、画素からのノイズをコンデンサＣ５０１に入力する。その後スイッチトランジスタM51をオフしてコンデンサＣ５０１のオペアンプ２５の反転入力側を浮遊状態にして、画素において、フォトダイオードＤ１から光信号を電荷転送トランジスタＭＳ０を介して増幅用トランジスタＭＳ２のゲート電極に送り、画素から増幅された信号をコンデンサＣ５０１に入力する。コンデンサＣ５０１の入力側端子の電位変化量は信号からノイズ成分が除去された量となり、画素からノイズが除去された信号がオペアンプ２５に入力されることになる。

オペアンプ２５により増幅された信号はメモリセル５０１に書き込まれる。メモリセル５０１は増幅用トランジスタ５０２、メモリ選択トランジスタ５０３、書き込みトランジスタ５００、そしてメモリセル容量５０４から成っている。電流供給用トランジスタ５０５は増幅用トランジスタ５０２がソースフォロワとして働くように、電流を供給する。本実施形態では増幅型フレームメモリを用いているが、書き込み（読み出しを兼ねる）トランジスタ５００、メモリセル容量５０４から成るDRAM型のメモリを用いてもよい。増幅型メモリを用いることでメモリから蓄積容量への読み出しにおいては、メモリセル５０１の持つ増幅作用のおかげで信号電圧の低下を被ることがない。

メモリセル５０１からの信号読み出しは、メモリ選択トランジスタ５０３、スイッチトランジスタMX1をオンさせることで行われる。選択されたメモリセルの出力はパルスφTSによりスイッチトランジスタ５０６をオンさせて蓄積容量５０８にサンプリングされる。次に、オペアンプ２５の反転入力端子と出力端子をスイッチトランジスタM51をオンすることで短絡し、オペアンプ２５のオフセットをメモリセル５０１に書き込む。メモリセルに書き込まれたオフセットの読み出しとサンプリングは、メモリセルに書き込まれた信号の読み出し、サンプリングと同様である。メモリセルからのオフセット出力の蓄積容量５０９へのサンプリングは、パルスφTNをスイッチトランジスタ８２に印加することで行われる。蓄積容量５０８上の電圧は増幅された画素信号とオペアンプ２５のオフセットとに加え、増幅トランジスタ５０２のオフセットを含んでいる。一方、蓄積容量５０９上の電圧はオペアンプ２５のオフセットとに加え、増幅トランジスタ５０２のオフセットを含んでいる。

上記動作に引き続いておこなわれる水平走査は、水平走査回路５１４によって行われる。水平走査回路５１４はスイッチペアであるトランジスタ５１０とトランジスタ５１１とを走査し、蓄積容量５１０と５１１上の電圧をそれぞれ、水平出力線５１２および５１３に転送する。差動アンプ５１５はオペアンプ２５及び増幅トランジスタ５０２のオフセットを除去し、高SN比を持つセンサ信号を出力する。

以上説明した各実施形態における加算回路、読出し回路はあくまでも一例であり、他にオペアンプを用いた加算器（図８）、ソースフォロワーを用いた読出し系（図９）などを用いても本発明の効果を実現することができることは言うまでも無い。図８において、スイッチトランジスタMA1〜MA3はコンデンサＣ1001〜Ｃ1003を介してオペアンプの反転入力端子に共通接続される。Ｃ1011はオペアンプの出力端子と反転入力端子との間に設けられたコンデンサ、M1001はコンデンサＣ1011に並列に接続されたスイッチトランジスタである。オペアンプの非反転入力端子には参照電圧（Ｖref）が印加される。図９において、ソースフォロワーはＭＯＳトランジスタMC112とMC113とで構成される。

各本実施形態において、固体撮像装置は同一半導体基板上に設けることができるが、差動増幅器５１５により生ずるノイズが他の回路部材に影響しないように差動増幅器５１５を基板外に設けてもよい。
また各本実施形態においては、一本の垂直出力線に着目すると二つにＭＯＳトランジスタMA1,MX1が接続するだけですみ、出力の負荷（浮遊容量）を減少させることができる。

図１２に基づいて、本発明に係わる固体撮像装置を動画対応のスチルカメラに適用した場合（撮像システム）の一実施形態について詳述する。

図１２は、本発明に係わる固体撮像装置を動画対応の「スチルビデオカメラ」に適用した場合を示すブロック図である。

図１２において、３０１はレンズのプロテクトとメインスイッチを兼ねるバリア、３０２は被写体の光学像を固体撮像素子（固体撮像装置）３０４に結像させるレンズ、３０３はレンズ３０２を通った光量を可変するための絞り、３０４はレンズ３０２で結像された被写体を画像信号として取り込むための固体撮像素子、３０６は固体撮像素子３０４より出力される画像信号のアナログ・デジタル変換を行うＡ／Ｄ変換器、３０７はＡ／Ｄ変換器３０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、３０８は撮像素子３０４、撮像信号処理回路３０５、Ａ／Ｄ変換器３０６、信号処理部３０７に、各種タイミング信号を出力するタイミング発生部、３０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、３１０は画像データを一時的に記憶する為のメモリ部、３１１は記録媒体に記録または読み出しを行うためのインターフェース部、３１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、３１３は外部コンピュータ等と通信する為のインターフェース部である。

次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。

バリア３０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器３０６などの撮像系回路の電源がオンされる。

それから、露光量を制御する為に、全体制御・演算部３０９は絞り３０３を開放にし、撮像素子３０４から出力された信号はＡ／Ｄ変換器３０６で変換された後、信号処理部３０７に入力される。そのデータを基に露出の演算を全体制御・演算部３０９で行う。

この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部３０９は絞りを制御する。

次に、撮像素子３０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部３０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。そして、合焦が確認された後に本露光が始まる。

露光が終了すると、撮像素子３０４から出力された画像信号はＡ／Ｄ変換器３０６でＡ／Ｄ変換され、信号処理部３０７を通り全体制御・演算部３０９によりメモリ部３１０に書き込まれる。

その後、メモリ部３１０に蓄積されたデータは、全体制御・演算部３０９の制御により記録媒体制御Ｉ／Ｆ部３１１を通り半導体メモリ等の着脱可能な記録媒体３１２に記録される。

また、外部Ｉ／Ｆ部３１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

また図１３に基づいて、本発明の固体撮像装置をビデオカメラに適用した場合（撮像システム）の例について詳述する。

図１３は、本発明の固体撮像装置をビデオカメラに適用した場合を示すブロック図で、４０１は撮影レンズで焦点調節を行うためのフォーカスレンズ４０１Ａ、ズーム動作を行うズームレンズ４０１Ｂ、結像用のレンズ４０１Ｃを備えている。

４０２は絞り、４０３は撮像面に結像された被写体像を光電変換して電気的な撮像信号に変換する固体撮像素子（固体撮像装置）、４０４は固体撮像素子４０３より出力された撮像信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。

４０５はサンプルホールド回路４０４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙおよびクロマ信号Ｃを出力する。プロセス回路４０５から出力されたクロマ信号Ｃは、色信号補正回路４２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。

また、プロセス回路４０５から出力された輝度信号Ｙと、色信号補正回路４２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）４２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいは電子ビューファインダ等のモニタＥＶＦへと供給される。

次いで、４０６はアイリス制御回路で有り、サンプルホールド回路４０４から供給される映像信号に基づいてアイリス駆動回路４０７を制御し、映像信号のレベルが所定レベルの一定値となるように、絞り４０２の開口量を制御すべくｉｇメータを自動制御するものである。４１３，４１４は、サンプルホールド回路４０４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出する異なった帯域制限のバンドパスフィルタ（ＢＰＦ）である。第一のバンドパスフィルタ４１３（ＢＰＦ１）、及び第二のバンドパスフィルタ４１４（ＢＰＦ２）から出力された信号は、ゲート回路４１５及びフォーカスゲート枠信号で各々でゲートされ、ピーク検出回路４１６でピーク値が検出されてホールドされると共に、論理制御回路４１７に入力される。

この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。

また、４１８はフォーカスレンズ４０１Ａの移動位置を検出するフォーカスエンコーダ、４１９はズームレンズ４０１Ｂの焦点距離を検出するズームエンコーダ、４２０は絞り４０２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路４１７へと供給される。論理制御回路４１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い焦点調節を行う。即ち、各々のバンドパスフィルタ４１３、４１４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ４０１Ａを駆動すべくフォーカス駆動回路４０９にフォーカスモータ４１０の回転方向、回転速度、回転／停止等の制御信号を供給し、これを制御する。

本発明は、１次元もしくは２次元の画素加算手段を有する固体撮像装置に適用され、動画対応のデジタルカメラ（スチルカメラ）、デジタルビデオカメラ等に好適に用いられるものである。

本発明の第一実施形態の固体撮像装置の一部構成を示す回路図である。 加算回路を有効にした場合の駆動タイミングを示す図である。 非加算状態のタイミングを示す図である。 本発明の第二実施形態の固体撮像装置の一部構成を示す回路図である。 本発明の第三実施形態の固体撮像装置の一部構成を示す回路図である。 本発明の第四実施形態の固体撮像装置の一部構成を示す回路図である。 本発明の第五実施形態の固体撮像装置の一部構成を示す回路図である。 オペアンプを用いた加算器を示す図である。 ソースフォロワーを用いた読出し回路を示す図である。 本発明の第一実施形態の固体撮像装置の構成を示すブロック図である。 本発明の第六実施形態の固体撮像装置の一部構成を示す回路図である。 本発明に係わる固体撮像装置を「スチルビデオカメラ」に適用した場合を示すブロック図である。 本発明に係わる固体撮像装置をビデオカメラに適用した場合を示すブロック図である。 従来の固体撮像装置の構成を示すブロック図である。 従来の固体撮像装置の加算部の構成を示す回路図である。

符号の説明

１ 画素
２，２２，２３ 加算回路
３ 読出し回路
４ 走査回路
５ 出力アンプ

Claims (15)

1. １次元もしくは２次元に配列され、光電変換された信号を出力する複数の画素と、一画素又は一列に配列された複数の画素からの出力信号がそれぞれ出力される複数の出力線と、前記複数の出力線にそれぞれ接続され、前記画素からの信号を１を超えるゲインで増幅する複数の増幅器と、前記複数の増幅器からの各出力信号を任意に加算して出力する加算回路と、前記複数の増幅器からの各出力信号を非加算で出力する出力回路と、を有する固体撮像装置。
2. 請求項１に記載の固体撮像装置において、前記加算回路又は／及び前記出力回路の後に増幅手段もしくはインピーダンス変換手段を有する固体撮像装置。
3. 請求項１又は２に記載の固体撮像装置において、前記加算回路は、前記複数の出力線に接続される複数のスイッチ手段と、前記複数のスイッチ手段に一方の端子がそれぞれ接続され、他方の端子が共通接続される複数の容量とを備えている固体撮像装置。
4. 請求項１又は２に記載の固体撮像装置において、前記加算回路は、前記複数の出力線に接続される複数の第１のスイッチ手段と、前記複数の第１のスイッチ手段に接続され、前記複数の出力線に出力された出力信号を蓄積する複数の蓄積容量と、前記複数の蓄積容量と共通線との間に設けられた複数の第２のスイッチ手段とを有する固体撮像装置。
5. 請求項１又は２に記載の固体撮像装置において、前記加算回路は、前記複数の出力線に接続される複数の第１のスイッチ手段と、前記複数の第１のスイッチ手段に一方の端子がそれぞれ接続され、他方の端子が共通接続される複数の容量と、共通接続された前記他方の端子に接続される複数の第２のスイッチ手段と、前記複数の第２のスイッチ手段に接続され、前記複数の出力線に出力された出力信号を蓄積する複数の蓄積容量と、前記複数の蓄積容量と共通線との間に設けられた複数の第３のスイッチ手段とを有する固体撮像装置。
6. 請求項１又は２に記載の固体撮像装置において、前記加算回路は、前記複数の出力線に接続される複数のスイッチ手段と、前記複数のスイッチ手段に一方の端子がそれぞれ接続され、他方の端子が共通接続される複数の容量と、共通接続された他方の端子が入力端子に接続され、出力端子と前記入力端子とが容量を介して接続される演算増幅器とを有する固体撮像装置。
7. 請求項１〜６のいずれか１項に記載の固体撮像装置において、前記出力回路は、前記複数の出力線に接続され、同時にオンオフ制御される複数の第４のスイッチ手段を有する固体撮像装置。
8. 請求項１〜７のいずれか１項に記載の固体撮像装置において、各出力線は、前記画素からの信号をクランプすることで前記画素のノイズを除去するための結合容量を介して前記増幅器に接続されることを特徴とする固体撮像装置。
9. 請求項８に記載の固体撮像装置において、前記結合容量を第１の結合容量としたとき、
   前記増幅器は、帰還型の増幅器であって、前記増幅器の出力端子と入力端子とを容量結合する第２の結合容量と、前記増幅器の出力端子と前記入力端子とを容量結合する第３の結合容量とを有し、前記第１の結合容量と前記第２の結合容量との比により前記第１のモードで読み出すときのゲインを決め、前記第１の結合容量と前記第３の結合容量との比により前記第２のモードで読み出すときのゲインを決めることを特徴とする固体撮像装置。
10. 請求項１〜９のいずれか１項に記載の固体撮像装置において、前記加算回路又は／及び前記出力回路の出力信号を保持するメモリ部を有することを特徴とする固体撮像装置。
11. 請求項１０に記載の固体撮像装置において、前記メモリ部は、少なくとも信号蓄積容量、信号を書き込むためのトランジスタ、及び該信号を増幅するためのトランジスタを備えた、前記複数の画素の少なくとも一部に対応した複数の増幅型メモリセルであることを特徴とする固体撮像装置。
12. 請求項１１に記載の固体撮像装置において、前記メモリ部の増幅型メモリセルの各列ごとに配列され、前記増幅器と前記メモリ部の増幅型メモリセルとの出力オフセット及び前記メモリ部の増幅型メモリセルからの信号を出力するための回路手段を有することを特徴とする固体撮像装置。
13. 請求項１２に記載の固体撮像装置において、前記回路手段は、前記出力オフセットを蓄積する第１の蓄積容量と、前記出力オフセットを前記第１の蓄積容量に転送する第１の転送トランジスタと、前記増幅型メモリセルからの信号を蓄積する第２の蓄積容量と、前記増幅型メモリセルからの信号を前記第２の蓄積容量に転送する第２の転送トランジスタと、を有する固体撮像装置。
14. 請求項１３に記載の固体撮像装置において、前記回路手段からの、前記出力オフセットと前記信号とを減算する手段を有する固体撮像装置。
15. 請求項１〜１４のいずれか１項に記載の固体撮像装置と、前記固体撮像装置へ光を結像する光学系と、前記固体撮像装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。

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