JP2005340550A - 半導体装置 - Google Patents

Abstract

【課題】リバースコントロールロジックのスイッチ回路装置では、制御端子と動作領域の接続手段である抵抗を、共通入力端子パッドとＦＥＴ間に配置している。各パッド周辺にはアイソレーション向上のため不純物領域が設けられており、これと抵抗など他の不純物領域が近接する領域では高周波信号が漏れ、挿入損失が大きくなる問題があった。
【解決手段】所定の電位が印加され、となりあう不純物領域間の基板表面にフローティング電位の浮遊不純物領域を配置する。これにより、隣り合う不純物領域間の基板への空乏層の延びを遮断できるので、高周波信号の漏れを抑制できる。特にスイッチ回路装置の共通入力端子パッドの周辺不純物領域と抵抗間に浮遊不純物領域を配置すると、入力端子から高周波ＧＮＤとなる制御端子への高周波信号の漏れを抑制し、挿入損失の増加を抑制できる。
【選択図】 図１

Description

本発明は、半導体装置、特にインサーションロスを低減した半導体装置に関する。

携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い（例えば、特開平９−１８１６４２号）。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。

図１０は、ＧａＡｓ ＦＥＴを用いたＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物半導体スイッチ回路装置の回路図を示している。

図１０（Ａ）は原理的な回路図であり、第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。

図１０（Ａ）に示すスイッチ回路のロジックでは、出力端子ＯＵＴ１に信号を通すときには出力端子ＯＵＴ１に近い制御端子Ｃｔｌ−１に例えば３Ｖを、制御端子Ｃｔｌ−２に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときには出力端子ＯＵＴ２に近い制御端子Ｃｔｌ−２に３Ｖ、Ｃｔｌ−１に０Ｖのバイアス信号を印加している。しかし、ユーザの要望によっては、その逆のロジックを組む必要もある。

図１０（Ｂ）は、図１０（Ａ）の化合物半導体スイッチ回路装置のリバースコントロールタイプのロジックパターンの回路構成である。

この回路では、ＦＥＴ１のゲートが抵抗Ｒ１を介してＦＥＴ１から遠い位置にある制御端子Ｃｔｌ−１に接続し、ＦＥＴ２のゲートが抵抗Ｒ２を介してＦＥＴ２から遠い位置にある制御端子Ｃｔｌ−２に接続している。このようにすることで、出力端子ＯＵＴ１に信号を通すときには出力端子ＯＵＴ１から遠い制御端子Ｃｔｌ−１に例えば３Ｖ、制御端子Ｃｔｌ−２に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときには出力端子ＯＵＴ２から遠い制御端子Ｃｔｌ−２に３Ｖ、Ｃｔｌ−１に０Ｖのバイアス信号を印加する。

図１１は、図１０（Ｂ）に示す化合物半導体スイッチ回路装置のリバースコントロールタイプのスイッチ回路を集積化した化合物半導体チップの１例を示しており、図１１（Ａ）は平面図、図１１（Ｂ）は図１１（Ａ）のｄ−ｄ線断面図である。

ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極１７に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２が基板の周辺で、ＦＥＴ１およびＦＥＴ２の周囲に設けられている。

なお、点線で示した第２層目の金属層は各ＦＥＴのゲート電極１７形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の金属層は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の金属層は基板にオーミックに接続するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するが、図１１では、パッド金属層と重なるために図示されていない。

動作領域１２は、一点鎖線で示す不純物領域であり、動作領域１２内には高濃度の不純物領域であるソース領域、ドレイン領域が配置され、それらにソース電極１５、ドレイン電極１６が接続し、動作領域１２表面にゲート電極１７がショットキー接続している。またゲート電極１７は、動作領域１２外でゲート配線２７により櫛歯が束ねられ、抵抗に接続している。

この場合、共通入力端子パッドＩはＦＥＴ１、ＦＥＴ２の２つのＦＥＴの共通パッドとなっており、各制御端子パッドＣ１、Ｃ２はそれぞれ遠い位置にあるＦＥＴと接続する。そして、それらの接続手段である抵抗Ｒ１、Ｒ２を共通入力端子パッドＩとＦＥＴの間に平行に配置する（例えば特許文献１参照）。
特開２００２−３６８１９４号公報

このように、図１１のスイッチ回路装置では、リバースコントロールタイプのスイッチ回路とするために、抵抗Ｒ１およびＲ２をチップの内部に延在し、共通入力端子パッドＩとＦＥＴの間に平行に配置している。

また図１１（Ｂ）のごとく、各パッド下方周辺部およびゲート配線２７下方周辺部には、パッドまたはゲート配線２７からの空乏層の広がりを抑えるため、ｎ＋型の周辺不純物領域４０が設けられており、また抵抗Ｒ１、Ｒ２も高濃度のｎ＋型不純物領域からなる。そして、窒化膜６０を開口して共通入力端子パッドＩが設けられ、共通入力端子パッドＩと、抵抗Ｒ１、Ｒ２が互いに隣接する部分の離間距離は４μｍとなっている。

これは実験的にＧａＡｓＦＥＴを用いた化合物半導体スイッチ回路装置の隣り合うｎ＋型不純物領域間において４μｍの離間距離があれば互いのアイソレーションは２０ｄＢ以上と十分確保できているとのデータが得られていることによるものである。

このように、抵抗Ｒ１およびＲ２を共通入力端子パッドＩとＦＥＴの間に平行に配置し、しかも４μｍの離間距離に近接して配置することができるため、リバースコントロールのパターンであってもチップの拡大を抑えることができる。

ここで、上記のスイッチ回路装置はＧａＡｓ基板に不純物をイオン注入することにより動作領域１２を形成したＦＥＴのパターンであるが、このパターンは基板構造が異なるＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）にも適用することができる。

しかし、ＧａＡｓＦＥＴに替えてＨＥＭＴを使用してスイッチ回路装置を上記と同じパターンで構成したところ、共通入力端子ＩＮから出力端子ＯＵＴ１へ信号を伝送したときの損失である挿入損失(Insertion Loss)が、共通入力端子パッドＩと抵抗Ｒ１が隣接する部分の離間距離が４μｍとなっているという、上記パターン形状の要因により、増加してしまうことが判った。

この理由は、リバースコントロールパターンでは、制御端子パッドＣ１から延在する抵抗Ｒ１が共通入力端子パッドＩに近接しているため、共通入力端子ＩＮに印加される入力信号の一部が、抵抗Ｒ１を介して高周波的にはＧＮＤ電位である制御端子Ｃｔｌ−１に漏れたためと考えられる。

すなわち、ＧａＡｓＦＥＴに比べＨＥＭＴの挿入損失が著しく小さいためＧａＡｓＦＥＴを使用したＭＭＩＣでは見えていなかった上記パターン形状要因による挿入損失の増加分がＨＥＭＴを使用したＭＭＩＣで顕在化した。ＧａＡｓＦＥＴを使用したＭＭＩＣにおいても潜在的にはＨＥＭＴを使用したＭＭＩＣと同じ程度、上記パターン形状要因による挿入損失の増加があったがＧａＡｓＦＥＴの挿入損失が大きいためその割合が無視できる程度であるため見えていなかった。

本発明は上述した諸々の事情に鑑み成されたもので、第１に、化合物半導体基板上に設けられた不純物領域からなる動作領域と、前記動作領域に接続し、所定の電位が印加される複数の金属層と、前記基板に設けられ前記金属層のいずれかと電気的に接続する他の不純物領域を具備し、所定の電位が印加され隣り合う前記いずれかの不純物領域間の前記基板表面にフローティング電位の不純物領域を設けることにより解決するものである。

また、前記金属層は、電極パッドまたは該パッドに接続する配線または動作領域に接続する配線であることを特徴とするものである。

第２に、化合物半導体基板上に設けられた不純物領域からなる動作領域と、該動作領域表面に接続するソース電極、ゲート電極およびドレイン電極を有する複数のＦＥＴと、少なくとも２つの前記ＦＥＴのソース電極あるいはドレイン電極に共通で接続する共通入力端子パッドと、少なくとも２つの前記ＦＥＴのドレイン電極あるいはソース電極にそれぞれ接続する第１および第２出力端子パッドと、前記ＦＥＴのゲート電極に接続手段を介して接続する第１および第２制御端子パッドと、前記基板に設けられ前記各パッドまたは該パッドに接続する配線または動作領域に接続する配線のいずれかと電気的に接続する他の不純物領域を具備し、所定の電位が印加されて隣り合う前記いずれかの不純物領域間の前記基板表面にフローティング電位の不純物領域を設けることにより解決するものである。

また、前記所定の電位が印加される不純物領域の少なくとも一方は、前記接続手段であることを特徴とするものである。

また、前記所定の電位が印加される不純物領域は、一方が前記共通入力端子パッド下方または該パッド周辺に配置され、他方が前記接続手段であることを特徴とするものである。

また、前記接続手段の少なくとも一部は抵抗であることを特徴とするものである。

また、前記ＦＥＴのゲート電極と該ＦＥＴから遠い位置に配置される前記第１または第２制御端子パッドとを接続することを特徴とするものである。

また、前記ＦＥＴは、ＨＥＭＴであることを特徴とするものである。

また、前記所定の電位が印加される不純物領域の少なくとも一方は、いずれか１つの前記パッド下方または該パッド周辺に配置されることを特徴とするものである。

また、前記所定の電位が印加される不純物領域の少なくとも一方は、いずれか１つの前記配線下方または該配線周辺に配置されることを特徴とするものである。

また、前記所定の電位が印加される不純物領域およびフローティング電位の不純物領域は、フローティング電位の不純物領域を挟んで隣り合う所定の電位が印加される不純物領域間において所定のアイソレーションが確保できる距離で離間して配置されることを特徴とするものである。

また、前記全ての不純物領域の周囲は、半絶縁基板の一部または絶縁化領域であることを特徴とするものである。

また、前記フローティング電位の不純物領域により前記所定の電位が印加される不純物領域から前記基板に延びる空乏層の広がりを抑制することを特徴とするものである。

また、前記所定の電位が印加される不純物領域の少なくとも一方に、高周波アナログ信号が伝搬することを特徴とするものである。

以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。

第１に、本実施形態では所定の電位が印加される金属層のいずれかと電気的に接続し、隣り合う不純物領域間の基板表面にフローティング電位の高濃度の不純物領域を設ける。これにより、所定の電位が印加される不純物領域から基板に延びる空乏層を遮断でき、両者の間での高周波信号の漏れを抑制することができる。

第２に、金属層は、電極パッドまたはパッドに接続する配線であり、所定の電位が印可される不純物領域はもともと当該金属層近傍において所定のアイソレーションを確保するための領域であるが所定の電位が印加される不純物領域同士が近接することによるアイソレーションの劣化をさらに抑制できる。

第３に、複数のＦＥＴを有するスイッチ回路装置において、所定の電位が印加されるパッドまたはパッドに接続する配線のいずれかと電気的に接続し、所定の電位が印加されて隣り合う不純物領域間の基板表面にフローティング電位の高濃度の不純物領域を設けることにより、両者間の基板に延びる空乏層を遮断できる。これにより、ＦＥＴの動作領域およびパッドまたは配線が近接するスイッチ回路装置において不純物領域が近接する領域での高周波信号の漏れを抑制することができる。

第４に、所定の電位が印加される不純物領域の少なくとも一方は、制御端子とＦＥＴとの接続手段であるので、当該不純物領域間にフローティング電位の不純物領域を設けることにより、高周波的にＧＮＤ電位となる制御端子への高周波信号の漏れを防止できる。

第５に、所定の電位が印加される不純物領域は、一方が共通入力端子パッド下方またはパッド周辺に配置され、他方が制御端子パッドに接続する接続手段であるので、高周波信号が入力される共通入力端子パッドと高周波的にＧＮＤ電位となる制御端子パッドの間での高周波信号の漏れを効果的に防止することができ、結果的に挿入損失の増加を抑制できる。

第６に、接続手段の少なくとも一部は抵抗であり、フローティング電位の不純物領域により高周波信号の漏れを防止できるので、共通入力端子パッドと制御端子パッドに接続する抵抗を近接して配置することができる。これにより、チップ内に抵抗を引き回すリバースコントロールパターンにおいて高周波信号の漏れを効果的に防止することができる。

第７に、所定の電位が印加される不純物領域の少なくとも一方は、ＦＥＴの動作領域であるので、ＦＥＴから基板に延びる空乏層による高周波信号の漏れを防止することができる。

第８に、スイッチ回路装置のＦＥＴのゲート電極は、当該ＦＥＴから遠い位置にある第１または第２の制御端子パッドと接続し、その接続手段が共通入力端子パッドの近傍に配置される。すなわち入力端子パッドとＦＥＴ間に接続手段としての抵抗を配置し、チップ面積の増大を抑制したリバースコントロールのスイッチ回路装置において、近接する入力端子と抵抗間の高周波信号の漏れを防止でき、結果として挿入損失の増大を抑制できる。

第９に、ＦＥＴは、基本デバイス自身の挿入損失が小さいＨＥＭＴであり、パターン形状におけるわずかな高周波信号の漏れをも防止することによりＨＥＭＴの低挿入損失特性を十分生かしたＭＭＩＣを形成できる。

第１０に、隣り合う第１不純物領域の少なくとも一方は、もともとスイッチ回路装置のパッド周辺のアイソレーションを確保する領域である。従来ではこのアイソレーションを確保するための領域と、電位の印加される不純物領域が近接することでわずかに高周波信号が漏れる場合があったが、本実施形態によれば、このわずかな高周波信号の漏れをも抑制することができる。

第１１に、所定の電位が印加される不純物領域の少なくとも一方は、スイッチ回路装置の配線の周囲のアイソレーションを確保する領域であるので、所定のアイソレーションを確保し、結果として挿入損失の増加を抑制することができる。

第１２に、所定の電位が印加される不純物領域およびフローティング電位の不純物領域は、フローティング電位の不純物領域を挟んで隣り合う所定の電位が印加される不純物領域間において所定のアイソレーションが確保できる距離で離間して配置されるので、アイソレーションを十分確保し結果として挿入損失の増加を抑制できる。

以下に本発明の実施の形態を詳細に説明する。尚、従来技術と同一構成要素は同一符号とする。

まず、図１および図２を用いて、本発明の第１の実施の形態としてＧａＡｓＭＥＳＦＥＴを用いたＳＰＤＴスイッチ回路装置を例に説明する。

図１は、第１の実施形態を示す平面である。この回路図は、図１０（Ｂ）と同様であるので、図示は省略するが、第１のＦＥＴ１と第２のＦＥＴ２のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。

そして、ＦＥＴ１のゲート電極はＦＥＴ１から遠い位置にある制御端子Ｃｔｌ−１に接続し、ＦＥＴ２のゲート電極は、ＦＥＴ２から遠い位置にある制御端子Ｃｔｌ−２に接続している。従って、このスイッチ回路のロジックでは、出力端子ＯＵＴ１に信号を通すときには出力端子ＯＵＴ１から遠い制御端子Ｃｔｌ−１に例えば３Ｖ、制御端子Ｃｔｌ−２に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときには出力端子ＯＵＴ２から遠い制御端子Ｃｔｌ−２に３Ｖ、Ｃｔｌ−１に０Ｖのバイアス信号を印加している。

図１のごとく、ＧａＡｓ基板に、スイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２を接続する。また共通入力端子ＩＮ、第１および第２出力端子ＯＵＴ１、ＯＵＴ２、第１および第２制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応するパッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２が基板の周辺でＦＥＴ１およびＦＥＴ２の周囲にそれぞれ設けられている。なお、点線で示した第２層目の金属層は各ＦＥＴのゲート電極１７形成時に同時に形成されるゲート金属層（Ｐｔ／Ｍｏ）２０である。尚ゲート電極はＰｔ埋め込み構造とし、Ｔｉ／Ｐｔ／Ａｕのゲートに比べ高耐圧と低ＯＮ抵抗を実現したＦＥＴとなっている。実線で示した第３層目の金属層は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の金属層は基板にオーミックに接続するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するが、図では、パッド金属層と重なるために図示されていない。

ＦＥＴ１のゲート電極１７と、ＦＥＴ１から遠い位置にある制御端子Ｃｔｌ−１は抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極１７とＦＥＴ２から遠い位置にある制御端子Ｃｔｌ−２は抵抗Ｒ２で接続されている。

動作領域１００ｃは、ＧａＡｓ基板にｎ型不純物をイオン注入した一点鎖線で囲まれる長方形の領域であり、動作領域１００ｃ内には高濃度のｎ型不純物領域でなるソース領域およびドレイン領域が選択的に形成されている。

チップ中心に向かって伸びる櫛歯状の９本の第３層目金属層のパッド金属層３０が共通入力端子パッドＩに接続されるソース電極１５（あるいはドレイン電極）であり、この下に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）があり、ソース領域（あるいはドレイン領域）とコンタクトしている。またチップ中心から外側に伸びる櫛歯状の９本の第３層目金属層のパッド金属層３０が出力端子パッドＯ１に接続されるドレイン電極１６（あるいはソース電極）であり、この下に第１層目金属層のオーミック金属層で形成されるドレイン電極（あるいはソース電極）があり、ドレイン領域（あるいはソース領域）とコンタクトしている。なお、共通入力端子パッドＩから伸びる真中の櫛歯のソース電極１６（あるいはドレイン電極）はＦＥＴ１とＦＥＴ２とで共用している。

この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２０で形成されるゲート電極１７が１７本の櫛歯形状に配置され、ソース領域およびドレイン領域間の動作領域１００ｃの一部とショットキー接合を形成している。ゲート電極１７は、動作領域１００ｃ外で櫛歯を束ねたゲート金属層（以下ゲート配線２７と称する）および抵抗Ｒ１またはＲ２を介して、制御端子パッドＣｔｌ−１またはＣｔｌ−２と接続する。

ここで、抵抗Ｒ１および抵抗Ｒ２は、それぞれ両ＦＥＴから延在し、共通入力端子パッドＩに接続する配線（パッド金属層３０）と窒化膜を介して交差して設けられたｎ＋型不純物領域１００ｂ１、１００ｂ２であり、第１制御端子パッドＣ１および第２制御端子パッドＣ２とそれぞれ電気的に接続する。

また、各パッドの周辺には、パッドから基板に延びる空乏層の広がりを抑制し、アイソレーションを向上するため、高濃度の不純物領域である周辺不純物領域１００ａが配置されている。更に、ゲート配線２７の周辺にもゲート配線２７と電気的に接続する周辺不純物領域１００ａが配置される。

本実施形態では、隣り合い、所定の電位が印加される不純物領域１００間の基板表面に、フローティング電位の不純物領域１２０を配置する。

ここで、本明細書において、ＧａＡｓ基板の不純物領域とは、ＧａＡｓ基板に不純物をイオン注入したすべての領域をいう。従って不純物領域以外の領域とは半絶縁基板の一部である。

そして、不純物領域には、所定の電位が印加される不純物領域１００とフローティング電位の不純物領域（以下浮遊不純物領域と称する）があり、所定の電位が印加される不純物領域１００は、動作領域１００ｃ、動作領域１００ｃ以外の他の不純物領域であるパッド（またはゲート配線２７）の周辺不純物領域１００ａ、抵抗１００ｂである。そして浮遊不純物領域１２０はいずれの電位も印加されないフローティング電位であり、島状に設けられた高濃度の不純物領域である。

つまり、図の如く例えば共通入力端子パッドＩの周辺不純物領域１００ａと抵抗Ｒ１（１００ｂ１）間、抵抗Ｒ１（１００ｂ１）と抵抗Ｒ２（１００ｂ２）間、抵抗Ｒ２（１００ｂ２）と動作領域１００ｃ間、出力端子パッドＯ１、Ｏ２とゲート配線２７のそれぞれの周辺不純物領域１００ａ間、ＦＥＴ１とＦＥＴ２の動作領域１００ｃ間に、それぞれ高濃度の浮遊不純物領域１２０を配置する。

図２を参照して更に説明する。図２（Ａ）は図１のａ−ａ線、図２（Ｂ）はｂ−ｂ線断面図、図２（Ｃ）は、ｃ−ｃ線断面図である。

図２（Ａ）のごとく、動作領域１００ｃは不純物（ｎ型）のイオン注入により形成された領域であり、同じくイオン注入により高濃度のｎ型不純物領域であるソース領域４５およびドレイン領域４６が配置される。ソース領域４５およびドレイン領域４６にはそれぞれ第１層目金属層のソース電極２５およびドレイン電極２６、第３層目金属層のソース電極１５およびドレイン電極１６が接続し、ソース領域４５およびドレイン領域４６間の動作領域１００ｃの一部にはゲート電極１７がショットキー接続する。

また、各パッドの周辺には、アイソレーション向上のため周辺不純物領域１００ａが配置されている。後に詳述するが、周辺不純物領域１００ａは、パッド金属層（各パッド）と電気的に接続し、パッド下の全面（またはパッド下周辺）にパッドよりはみ出して設けられる。またパッドから５μｍ以下程度離間してパッドの周辺に設けられてもよい。

同様の理由から図２（Ｂ）のごとくゲート配線２７の下方にもゲート配線２７と電気的に接続する周辺不純物領域１００ａが配置される。この場合もゲート配線２７の下全面（またはゲート配線下周辺）に配線よりはみ出して、または配線から５μｍ以下程度離間して周辺に設けられる。

また、リバースコントロールのロジックを実現するために、共通入力端子パッドＩと、ＦＥＴ１およびＦＥＴ２間に、抵抗１００ｂ１、１００ｂ２が配置されている。

そして、本実施形態では、所定の電位が印加され、隣り合う不純物領域１００間の、基板表面に浮遊不純物領域１２０を配置する。

浮遊不純物領域１２０は、高濃度（不純物濃度１〜５×１０^１８ｃｍ^−３程度）のｎ＋型領域であり、外部よりいかなる電位も印加されず、すなわちフローティング電位となっている。また、浮遊不純物領域１２０と、不純物領域１００間の離間距離は、浮遊不純物領域１２０を挟んで隣り合う不純物領域１００間の所定のアイソレーションが確保できる程度（例えば４μｍ程度）である。

すなわち、図２（Ａ）のごとく、共通入力端子パッドＩの周辺不純物領域１００ａ−抵抗１００ｂ１間、抵抗１００ｂ１−抵抗１００ｂ２間、抵抗１００ｂ２−動作領域１００ｃ間に、それぞれ４μｍの離間距離を確保して浮遊不純物領域１２０を配置する。化合物半導体スイッチ回路装置に要求されるアイソレーションが２０ｄＢ以上であり、実験的に４μｍの離間距離があれば２０ｄＢ以上のアイソレーションを確保できるが、わずかなインサーションロスの増大も防ぐため不純物領域１００から４μｍの距離に浮遊不純物領域１２０を例えば２μｍの幅で配置しさらに４μｍの距離に次の不純物領域１００を配置する。この浮遊不純物領域１２０の配置により浮遊不純物領域１２０を挟んで隣り合う不純物領域１００間において完全なアイソレーションを確保できる。

また、図２（Ｂ）のごとく、第２出力端子パッドＯ２の周辺不純物領域１００ａ−ゲート配線２７の周辺不純物領域１００ａ間にも、浮遊不純物領域１２０を配置する。尚、第１出力端子パッドＯ１側も同様である（図１参照）。尚、図ではパッドはパッド金属層３０の１層で構成されているが、これに限らずパッド金属層３０下にゲート金属層２０を配置する構造でもよい。

更に、図２（Ｃ）のごとく、ＦＥＴ１の動作領域１００ｃ−ＦＥＴ２の動作領域１００ｃ間に、浮遊不純物領域１２０を配置する。

このように、所定の電位が印加され、近接して隣り合う不純物領域１００間に、浮遊不純物領域１２０を配置することにより、不純物領域１００に印加される電位により基板に延びる空乏層の広がりを遮断することができる。従って、スイッチ回路装置において隣り合う所定の電位が印加される不純物領域が近接することにより空乏層の基板への延びによる高周波信号の漏れを抑制することができる。

特に、上記のリバースコントロールパターンのスイッチ回路装置では、高周波的にＧＮＤ電位となる制御端子パッドＣ１に接続する抵抗Ｒ１が、共通入力端子パッドＩに近接している。そこで、図２（Ａ）のごとく高周波アナログ信号の経路となる抵抗１００ｂと共通入力端子パッドＩの周辺不純物領域１００ａ間に浮遊不純物領域１２０を配置することで、共通入力端子ＩＮから制御端子Ｃｔｌ−１への高周波信号の漏れを抑制することができ、結果的に挿入損失を少なくすることができる。さらに抵抗Ｒ１−抵抗Ｒ２間、抵抗Ｒ２−動作層間、パッド−ゲート配線間、動作層間も同様に浮遊不純物領域１２０を配置することで高周波信号のアイソレーションを向上できる。

次に図３を参照して、本発明の第２の実施形態について説明する。

第２の実施形態は、基本デバイスがＨＥＭＴの場合であり、第１の実施形態に示したＧａＡｓＦＥＴの場合と同様なパターンとなる。すなわち、平面図は図１と同様であるので説明は省略し、図３の断面図を参照して説明する。尚図３（Ａ）は図１のａ−ａ線、図３（Ｂ）は図１のｂ−ｂ線断面図、図３（Ｃ）は図１のｃ−ｃ線断面図である。

ＨＥＭＴでは、半絶縁性ＧａＡｓ基板３１上にノンドープのバッファ層３２を積層する。バッファ層は複数の層で形成される場合が多い。そして、バッファ層３２上には、電子供給層となるｎ＋ＡｌＧａＡｓ層３３、チャネル（電子走行）層となるノンドープのＩｎＧａＡｓ層３５、電子供給層となるｎ＋ＡｌＧａＡｓ層３３を順次積層する。また、電子供給層３３と、チャネル層３５間には、スペーサ層３４が配置される。

電子供給層３３上には、障壁層となるノンドープのＡｌＧａＡｓ層３６を積層し所定の耐圧とピンチオフ電圧を確保し、更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。キャップ層３７には、パッド、ソース電極、ドレイン電極、または抵抗の取出し電極等の金属層が接続し、高濃度とすることにより、ソース抵抗、ドレイン抵抗を低減しオーミック性を向上させている。

ＨＥＭＴは、電子供給層であるｎ＋ＡｌＧａＡｓ層３３のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、チャネル層３５には電子移動度低下の原因となるドナー・イオンが存在しないため、クーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。

また、ＨＥＭＴでは、基板に選択的に形成された絶縁化領域５０で基板を分離することにより、必要なパターンを形成している。ここで、絶縁化領域５０とは、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアのトラップ準位を設け、絶縁化した領域である。つまり、動作領域１００ｃは、図１の一点鎖線の領域を絶縁化領域５０により分離して形成される。

そして図３（Ａ）のごとく、動作領域１００ｃの、ソース領域４５またはドレイン領域４６となる基板のキャップ層３７に第１層目金属層のオーミック金属層で形成されるソース電極２５（あるいはドレイン電極２６）が接続する。そしてその上層にはパッド金属層３０によりソース電極１５（あるいはドレイン電極１６）が形成される。

ゲート電極１７は、動作領域１００ｃの一部、すなわちソース領域４５およびドレイン領域４６間のキャップ層をエッチングして、露出したノンドープＡｌＧａＡｓ層３６に第２層目金属層のゲート金属層２０を設けることにより形成される。

また、各パッド（またはゲート配線２７）周辺には、周辺不純物領域１００ａおよび抵抗１００ｂ１、１００ｂ２が絶縁化領域５０により分離されることにより形成される。

そして、第２の実施形態においても、所定の電位が印加され、隣り合う不純物領域１００間の基板表面に、フローティング電位の浮遊不純物領域を配置する。

ここで、本明細書において、ＨＥＭＴの不純物領域とは、Ｂ＋注入で絶縁化しないすべての領域をいう。絶縁化領域５０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。つまり、本明細書では、Ｂ＋注入で絶縁化しない領域を、第１の実施形態のイオン注入による不純物領域に相当する領域とし、絶縁化領域５０は不純物領域ではないとする。

また、不純物領域には、所定の電位が印加される不純物領域１００と浮遊不純物領域１２０があり、所定の電位が印加される不純物領域１００は、動作領域１００ｃ、他の不純物領域であるパッド（またはゲート配線）の周辺不純物領域１００ａ、抵抗１００ｂである。浮遊不純物領域１２０はいずれの電位も印加されないフローティング電位の不純物領域である。また、浮遊不純物領域１２０の構造はＨＥＭＴのエピタキシャル構造と同じであり従ってキャップ層３７（不純物濃度１〜５×１０^１８ｃｍ^−３程度）を含んでおり、機能的には高濃度不純物領域といえる。

そして、図３（Ａ）のごとく、共通入力端子パッドＩの周辺不純物領域１００ａ−抵抗１００ｂ１間、抵抗１００ｂ１−抵抗１００ｂ２間、抵抗１００ｂ２−動作領域１００ｃ間に、それぞれ４μｍの離間距離を確保して浮遊不純物領域１２０を配置する。

さらに、図３（Ｂ）のごとく、第２出力端子パッドＯ２の周辺不純物領域１００ａ−ゲート配線２７の周辺不純物領域１００ａ間にも、浮遊不純物領域１２０を配置する。ＨＥＭＴの場合、ゲート電極１７またはゲート配線２７の直下は、耐圧とピンチオフ電圧を確保するためのノンドープＡｌＧａＡｓ層３６であり、ゲート電極１７またはゲート配線２７が電気的に接続する不純物領域１００は、周囲に配置されたキャップ層３７である。この距離はわずか０．２μｍ程度しかなく、直接固着してはいないが電気的に十分接続しているといえる。このように、不純物領域１００は、所定の電位が印加される金属層と直接固着する必要はなく、電気的に接続していればよいが、この詳細については後述する。

尚、第１出力端子パッドＯ１側も同様である（図１参照）。尚、図ではパッド構造としてパッド金属層３０が１層のみの構造を示したが、これに限らず下層にゲート金属層２０を配置した２層構造のパッドであってもよい。

更に図３（Ｃ）のごとく、ＦＥＴ（ＨＥＭＴ）１の動作領域１００ｃ−ＦＥＴ（ＨＥＭＴ２）の動作領域１００ｃ間に、浮遊不純物領域１２０を配置する。

ＨＥＭＴの場合は、ＧａＡｓＦＥＴと比較して基本デバイスの挿入損失が小さいため、チップ内の高周波信号経路において高周波信号がわずかでも漏れる箇所があると、スイッチ回路装置としての挿入損失の増加が顕著となる。

また、絶縁化領域５０も、電気的に完全な絶縁ではなく絶縁化領域５０中に空乏層が伸び、空乏層の変化により信号が漏れる。このような場合本実施形態の浮遊不純物領域１２０を配置することで、高周波信号経路において高周波信号の漏れを防止できるので、挿入損失の増加を抑制する上で非常に効果的である。

次に、図４および図５を参照して、所定の電位が印加される不純物領域１００に接続する金属層の種類について説明する。

前述の如く、不純物領域１００は、基板に設けられる各パッドまたは各パッドに接続する配線のいずれかと電気的に接続し、この形態には以下のものが考えられる。

図４は、例えばゲート配線２７や各パッドなど、不純物領域１００と金属層がショットキ接合を形成する場合であり、図５は第１層目金属層のソース電極１５およびドレイン電極１６など、オーミック接合を形成する場合である。ここでは便宜上、ショットキー接合の金属層Ｍ１、オーミック接合の金属層Ｍ２して説明する。そして、基板は、半絶縁基板１０を例に説明するが、図３に示すＨＥＭＴの基板構造であっても同様である。

図４（Ａ）は、金属層Ｍ１が、不純物領域１００表面とショットキ接合を形成するものであり、不純物領域１００が周辺不純物領域１００ａであり、金属層Ｍ１がパッド金属層３０（各パッド）あるいはゲート金属層２０（ゲート配線２７）の場合である。

金属層Ｍ１は、マスク合わせ精度及び不純物領域１００の抵抗成分を考慮し、不純物領域１００端部から０．１μｍから５μｍ内側の、不純物領域１００表面に設けられる。金属層Ｍ１は不純物領域１００上のみに設けられてもよい。これは、例えばパッド（配線）下全面に不純物領域１００を配置する構造である。

またその一部が半絶縁基板１０に延在され基板１０表面とショットキー接合を形成しても良く、例えば、パッド（配線）下周辺に不純物領域１００を配置する構造である。

図４（Ｂ）（Ｃ）は、不純物領域１００の上には金属層が設けられず、その外側の半絶縁基板１０と金属層Ｍ１がショットキー接合を形成する構造である。このように金属層Ｍ１は不純物領域１００とは直接接続されず、不純物領域１００端部から０μｍから５μｍ程度外側で基板とショットキー接合を形成する構造でもよい。例えば、図４（Ｃ）の如く不純物領域１００と金属層Ｍ１は接する必要はなく、５μｍ以内であれば半絶縁基板を介して不純物領域１００と金属層Ｍ１とは充分な接続を確保できる。

具体的には前述のＨＥＭＴのゲート電極１７またはゲート配線２７や、周辺不純物領域１００ａをパッドまたは配線から５μｍ程度離間して配置する場合などは、図４（Ｃ）の構造となる。ＨＥＭＴのゲート配線２７の場合は金属層Ｍ１の下はｎ＋ＧａＡｓ層３７がエッチングされノンドープＡｌＧａＡｓ層３６と金属層Ｍ１がショットキー接続される。そのため金属層Ｍ１と周辺のｎ＋ＧａＡｓ３７層が、ノンドープＡｌＧａＡｓ層３６を含めたｎ＋ＧａＡｓ層３７より下のエピタキシャル層を介して接続される。

一方図５には、不純物領域１００とオーミック接合を形成する金属層Ｍ２を示す。この場合の不純物領域１００は、ソース領域、ドレイン領域または抵抗であり、金属層Ｍ２は、第１層目金属層のソース電極１５、ドレイン電極１６または抵抗Ｒ１、Ｒ２を取り出すための金属層である。

半絶縁基板１０と金属層Ｍ２とはオーミック接合を形成することはできないので、この場合は隣接する基板１０上に金属層Ｍ２が延在することはなく、例えばパッド金属層などの他の金属層Ｍ３により配線される。

図６および図７を参照して、本発明の第３の実施形態を説明する。第３の実施形態は、上記のリバースコントロールパターンのＳＰＤＴスイッチ回路装置の他の形態であり、図６は回路概要図、図７は図６の回路を１チップに集積化したスイッチ回路装置である。

図６のごとく、この回路では、スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ−１とＯＵＴ−２と接地間にシャントＦＥＴ３、ＦＥＴ４を接続し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦＥＴ２とＦＥＴ１への制御端子Ｃｔｌ−２、Ｃｔｌ−１の相補信号を印可している。この結果、ＦＥＴ１がＯＮのときはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャントＦＥＴ３がＯＦＦしている。

この回路で、共通入力端子ＩＮ−出力端子ＯＵＴ−１の信号経路がオンし、共通入力端子ＩＮ−出力端子ＯＵＴ−２の信号経路がオフした場合は、シャントＦＥＴ４がオンしているので出力端子ＯＵＴ−２への入力信号の漏れは接地された外付けのコンデンサＣを介して接地に逃げ、アイソレーションが向上できる。

図７は、図６のスイッチ回路装置を集積化した化合物半導体スイッチ回路装置の一例を示す平面図である。

基板は、化合物半導体基板（例えばＧａＡｓ）であり、この基板にスイッチを行うＦＥＴ１およびＦＥＴ２（いずれもゲート幅６００μｍ）を左右の中央部に配置し、その下方にシャントＦＥＴ３およびシャントＦＥＴ４（いずれもゲート幅３００μｍ）を配置し、更にシャントＦＥＴ３およびシャントＦＥＴ４のソース電極は接続されて接地端子ＧＮＤに接続されている。各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が接続されており、共通入力端子ＩＮ、第１および第２出力端子ＯＵＴ１、ＯＵＴ２、第１および第２制御端子Ｃｔｌ−１、Ｃｔｌ−２、接地端子ＧＮＤに対応する電極パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２、Ｇが基板の周辺に設けられている。尚、図６に示すとおり接地のためのコンデンサＣが外付けで接地端子ＧＮＤに接続する。

なお、点線で示した第２層目の金属層は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層２０（Ｔｉ／Ｐｔ／Ａｕ）であり、実線で示した第３層目の金属層は各素子の接続およびパッドの形成を行うパッド金属層３０（Ｔｉ／Ｐｔ／Ａｕ）である。第１層目の金属層は基板にオーミックに接続するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するが、図では、パッド金属層と重なるために図示されていない。

各ＦＥＴの動作領域１００ｃは、一点鎖線の領域に形成された不純物領域である。ＦＥＴ１（ＦＥＴ２も同様）は、下側から伸びる６本の櫛歯状の第３層目金属層のパッド金属層３０が出力端子パッドＯ１に接続されるソース電極１５（あるいはドレイン電極１６）であり、この下に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）があり動作領域１００ｃのソース（ドレイン）領域にコンタクトしている。

また上側から伸びる櫛歯状の６本の第３層目金属層のパッド金属層３０が共通入力端子パッドＩに接続されるドレイン電極１６（あるいはソース電極１５）であり、この下に第１層目金属層のオーミック金属層で形成されるドレイン電極（あるいはソース電極）が動作領域１００ｃのドレイン（ソース）領域にコンタクトしている。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２０で形成されるゲート電極１７が櫛歯形状に配置されて、動作領域１００ｃの一部とショットキー接合を形成している。

また、シャントＦＥＴであるＦＥＴ３（ＦＥＴ４も同様）は、下側から伸びる櫛歯状の４本の第３層目金属層のパッド金属層３０が接地端子パッドＧに接続されるソース電極１５（あるいはドレイン電極）であり、この下に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）があり、動作領域１００ｃのソース（ドレイン）領域にコンタクトしている。

また上側から伸びる櫛歯状の４本の第３層目金属層のパッド金属層３０が出力端子パッドＯ１に接続されるドレイン電極１６（あるいはソース電極）であり、この下に第１層目金属層のオーミック金属層で形成されるドレイン電極（あるいはソース電極）が動作領域１００ｃのドレイン（ソース）領域とコンタクトしている。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２０で形成されるゲート電極１７が櫛歯形状に配置されて、動作領域１００ｃの一部とショットキー接合を形成している。

各ＦＥＴのゲート電極１７は、動作領域１００ｃ外でゲート配線２７により束ねられ、不純物領域である抵抗１００ｂ１〜１００ｂ４を介して、制御端子パッドＣ１、Ｃ２に接続する。またパッドまたはゲート配線２７は周辺不純物領域１００ａと電気的に接続している。

そして、所定の電位が印加され、隣り合う不純物領域１００間の基板表面にフローティング電位である浮遊不純物領域１２０を配置する。

具体的には、図７のごとく、共通入力端子パッドＩの周辺不純物領域１００ａ−抵抗１００ｂ２間、共通入力端子パッドＩの周辺不純物領域１００ａ−抵抗１００ｂ１間、第１出力端子パッドＯ１の周辺不純物領域１００ａ−抵抗１００ｂ３間、第２出力端子パッドＯ２の周辺不純物領域１００ａ−抵抗１００ｂ４間に、浮遊不純物領域１２０を配置する。

また、スイッチの動作を行うＦＥＴ１、ＦＥＴ２と、対向配置されるシャントＦＥＴであるＦＥＴ３、ＦＥＴ４の動作領域１００ｃ間に浮遊不純物領域１２０を配置する。尚、ＦＥＴ間の浮遊不純物領域１２０は、ＧＮＤ端子パッドＧに接続する配線の下方で連続していてもよい。

特に図７のパターンでは共通入力端子パッドＩと、高周波的にＧＮＤ電位である制御端子パッドＣ１、Ｃ２に接続する抵抗が接する距離が長く、ここでの高周波信号の漏れが挿入損失に大きく影響することが考えられる。しかし、浮遊不純物領域１２０を配置することにより、挿入損失の増加を抑制することができる。

なお、基本デバイスがＧａＡｓＦＥＴの場合を例に説明したが、基本デバイスがＨＥＭＴであっても同様である。すなわち、第２の実施形態と同様に絶縁化領域５０により分離されることにより、図に示す不純物領域１００、浮遊不純物領域１２０が形成される。

更に、図８および図９を参照して第４の実施形態を説明する。

第４の実施形態は、ハイパワー用途のスイッチ回路装置であり、ＦＥＴを複数段に直列接続するものである。

図８は、多段接続の化合物半導体スイッチ回路装置の一例を示す回路図である。このスイッチ回路装置もＳＰＤＴであり、外部端子は共通入力端子ＩＮ、第１および第２出力端子ＯＵＴ１、ＯＵＴ２、第１および第２制御端子Ｃｔｌ−１、Ｃｔｌ−２の５端子である。

図の如くスイッチ回路装置は、ＦＥＴを、例えばそれぞれ２段直列に接続した第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２からなる。また、第１のＦＥＴ群Ｆ１のＦＥＴ１−１のソース電極（あるいはドレイン電極）と第２のＦＥＴ群Ｆ２のＦＥＴ２−１のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続し、第１のＦＥＴ群Ｆ１の２つのＦＥＴのゲート電極がそれぞれ抵抗を介して第２制御端子Ｃｔｌ−１に接続し、第２のＦＥＴ群Ｆ２の２つのゲート電極がそれぞれ抵抗を介して第１制御端子Ｃｔｌ−２に接続する。

更に、第１のＦＥＴ群Ｆ１の、ＦＥＴ１−２のドレイン電極（あるいはソース電極）が第１の出力端子ＯＵＴ１に接続し、第２のＦＥＴ群Ｆ２の、ＦＥＴ２−２のドレイン電極（あるいはソース電極）が第２の出力端子ＯＵＴ２に接続したものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴ群がＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。

図９は、この化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。

ＧａＡｓ基板にスイッチを行う２つのＦＥＴ群Ｆ１、ＦＥＴ群Ｆ２を配置する。ＦＥＴ群Ｆ１は例えばＦＥＴ１−１、ＦＥＴ１−２を直列に接続したものである。ＦＥＴ群Ｆ２は、ＦＥＴ２−１、ＦＥＴ２−２を直列に接続したものである。各ＦＥＴ群を構成する４つのゲート電極にはそれぞれ、不純物領域１００ｂ１〜１００ｂ４からなる抵抗Ｒ１−１、Ｒ１−２、Ｒ２−１、Ｒ２−２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応する電極パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２が基板の周辺に設けられている。なお、点線で示した第２層目の金属層は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｐｔ／Ｍｏ）２０であり、実線で示した第３層目の金属層は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の金属層は基板にオーミックに接続するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するが、図９では、パッド金属層と重なるために図示されていない。

ＦＥＴ群Ｆ１およびＦＥＴ群Ｆ２はチップの中心線に対して対称に配置されており、構成は同様であるので、以下ＦＥＴ群Ｆ１について説明する。動作領域１００ｃは、一点鎖線で示す領域に形成された不純物領域である。ＦＥＴ１−１は上側から伸びる櫛歯状の８本の第３層目金属層のパッド金属層３０が共通入力端子パッドＩに接続されるソース電極１５（あるいはドレイン電極１６）であり、この下に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）が、動作領域１００ｃのソース（ドレイン）領域とコンタクトする。

また下側から伸びる櫛歯状の９本の第３層目金属層のパッド金属層３０がＦＥＴ１−１のドレイン電極１６（あるいはソース電極１５）であり、この下に第１層目金属層のオーミック金属層で形成されるドレイン電極（あるいはソース電極）が動作領域１００ｃのドレイン（ソース）領域とコンタクトする。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２０で形成されるゲート電極１７が１６本の櫛歯形状に配置され、動作領域１００ｃの一部とショットキー接合を形成する。

ゲート電極１７は動作領域１００ｃ外でゲート配線２７により束ねられ、不純物領域で形成された抵抗１００ｂ１を介してＦＥＴ１−１から遠い位置にある制御端子パッドＣ１と接続する。また、ＦＥＴ１−２のゲート電極は、ＦＥＴ１−１およびＦＥＴ１−２間に延在する抵抗１００ｂ４を介して、制御端子パッドＣ１に接続する。また、ゲート配線２７またはパッド付近には周辺不純物領域１００ａが設けられる。

そして、共通入力端子パッドＩの周辺不純物領域１００ａ−抵抗１００ｂ１間、共通入力端子パッドＩの周辺不純物領域１００ａ−抵抗１００ｂ３間に、それぞれ４μｍの離間距離を確保して浮遊不純物領域１２０を配置する。

また、ＦＥＴ１−１の動作領域１００ｃ−ＦＥＴ２−１の動作領域１００ｃ間に、浮遊不純物領域１２０を配置する。またＦＥＴ１−２の動作領域１００ｃ−ＦＥＴ２−２の動作領域１００ｃ間に浮遊不純物領域を配置する。

さらには、ＦＥＴ１−１およびＦＥＴ２−１の動作領域１００ｃ−抵抗１００ｂ４間、抵抗１００ｂ２−抵抗１００ｂ４間、抵抗１００ｂ２−ＦＥＴ１−２およびＦＥＴ２−２の動作領域１００ｃ間に、浮遊不純物領域１２０を配置する。

これにより、動作領域１００ｃ、周辺不純物領域１００ａおよび抵抗１００ｂ1〜ｂ４が近接して配置される領域において、高周波信号の漏れを防止し、挿入損失の増加を抑制することができる。

なお、基本デバイスがＧａＡｓＦＥＴの場合を例に説明したが、基本デバイスがＨＥＭＴであっても同様である。すなわち、第２の実施形態と同様に絶縁化領域５０により分離されることにより、図に示す不純物領域１００、浮遊不純物領域１２０が形成される。

つまりＧａＡｓＦＥＴの場合はドーズ量や加速電圧などイオン注入条件が異なるなどにより異なるシート抵抗の抵抗が混在していても良いし、ＨＥＭＴの場合はキャップ層有りとキャップ層無しの抵抗が混在していても良い。いずれの抵抗も所定の電位が印加される不純物領域であり、これらが近接する場合には浮遊不純物領域をその間に配置することにより高周波信号のアイソレーションを向上できる。

尚、ＨＥＭＴのエピタキシャル構造は上記のものに限らず、キャップ層３７と障壁層３６の間にさらにノンドープのＡｌＧａＡｓ層３６、ｎ＋ＧａＡｓ層３７の繰り返しがあるエピタキシャル構造の場合も同様に実施できる。

本発明を説明するための平面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための回路概要図である。 本発明を説明するための平面図である。 本発明を説明するための回路概要図である。 本発明を説明するための平面図である。 従来技術および本発明を説明するための回路図である。 従来技術を説明するための（Ａ）平面図、(Ｂ)断面図である。

符号の説明

１０ 基板
１５ ソース電極
１６ ドレイン電極
１７ ゲート電極
２０ ゲート金属層
２５ ソース電極
２６ ドレイン電極
２７ ゲート配線
３０ パッド金属層
３１ ＧａＡｓ基板
３２ バッファ層
３３ 電子供給層
３４ スペーサ層
３５ チャネル層
３６ 障壁層
３７ キャップ層
４０ 周辺不純物領域
４５ ソース領域
４６ ドレイン領域
５０ 絶縁化領域
１００ 不純物領域
１００ａ 周辺不純物領域
１００ｂ１、ｂ２、ｂ３、ｂ４ 抵抗
１００ｃ 動作領域
１２０ 浮遊不純物領域
ＩＮ 共通入力端子
Ｃｔｌ−１ 制御端子
Ｃｔｌ−２ 制御端子
ＯＵＴ１ 出力端子
ＯＵＴ２ 出力端子
Ｉ 共通入力端子パッド
Ｃ１ 第１制御端子パッド
Ｃ２ 第２御端子パッド
Ｏ１ 第１出力端子パッド
Ｏ２ 第２出力端子パッド
Ｍ１ ショットキー金属層
Ｍ２ オーミック金属層

Claims (14)

1. 化合物半導体基板上に設けられた不純物領域からなる動作領域と、
   前記動作領域に接続し、所定の電位が印加される複数の金属層と、
   前記基板に設けられ前記金属層のいずれかと電気的に接続する他の不純物領域を具備し、
   所定の電位が印加され隣り合う前記いずれかの不純物領域間の前記基板表面にフローティング電位の不純物領域を設けることを特徴とする半導体装置。
2. 前記金属層は、電極パッドまたは該パッドに接続する配線または動作領域に接続する配線であることを特徴とする請求項１に記載の半導体装置。
3. 化合物半導体基板上に設けられた不純物領域からなる動作領域と、該動作領域表面に接続するソース電極、ゲート電極およびドレイン電極を有する複数のＦＥＴと、
   少なくとも２つの前記ＦＥＴのソース電極あるいはドレイン電極に共通で接続する共通入力端子パッドと、
   少なくとも２つの前記ＦＥＴのドレイン電極あるいはソース電極にそれぞれ接続する第１および第２出力端子パッドと、
   前記ＦＥＴのゲート電極に接続手段を介して接続する第１および第２制御端子パッドと、
   前記基板に設けられ前記各パッドまたは該パッドに接続する配線または動作領域に接続する配線のいずれかと電気的に接続する他の不純物領域を具備し、
   所定の電位が印加されて隣り合う前記いずれかの不純物領域間の前記基板表面にフローティング電位の不純物領域を設けることを特徴とする半導体装置。
4. 前記所定の電位が印加される不純物領域の少なくとも一方は、前記接続手段であることを特徴とする請求項３に記載の半導体装置。
5. 前記所定の電位が印加される不純物領域は、一方が前記共通入力端子パッド下方または該パッド周辺に配置され、他方が前記接続手段であることを特徴とする請求項３に記載の半導体装置。
6. 前記接続手段の少なくとも一部は抵抗であることを特徴とする請求項４または請求項５に記載の半導体装置。
7. 前記ＦＥＴのゲート電極と該ＦＥＴから遠い位置に配置される前記第１または第２制御端子パッドとを接続することを特徴とする請求項３に記載の半導体装置。
8. 前記ＦＥＴは、ＨＥＭＴであることを特徴とする請求項３に記載の半導体装置。
9. 前記所定の電位が印加される不純物領域の少なくとも一方は、いずれか１つの前記パッド下方または該パッド周辺に配置されることを特徴とする請求項２または請求項３に記載の半導体装置。
10. 前記所定の電位が印加される不純物領域の少なくとも一方は、いずれか１つの前記配線下方または該配線周辺に配置されることを特徴とする請求項２または請求項３に記載の半導体装置。
11. 前記所定の電位が印加される不純物領域およびフローティング電位の不純物領域は、フローティング電位の不純物領域を挟んで隣り合う所定の電位が印加される不純物領域間において所定のアイソレーションが確保できる距離で離間して配置されることを特徴とする請求項１または請求項３に記載の半導体装置。
12. 前記全ての不純物領域の周囲は、半絶縁基板の一部または絶縁化領域であることを特徴とする請求項１または請求項３に記載の半導体装置。
13. 前記フローティング電位の不純物領域により前記所定の電位が印加される不純物領域から前記基板に延びる空乏層の広がりを抑制することを特徴とする請求項１または請求項３に記載の半導体装置。
14. 前記所定の電位が印加される不純物領域の少なくとも一方に、高周波アナログ信号が伝搬することを特徴とする請求項１または請求項３に記載の半導体装置。
    

Images