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JP2005235360A - 記憶装置 - Google Patents

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Abstract

【課題】 多値データの記録を高速で行うことが可能であり、比較的簡単な構成の駆動回路で多値データの記録を可能にする記憶装置を提供する。
【解決手段】 電気抵抗の状態により情報を記憶・保持する記憶素子と、この記憶素子と直列に接続され負荷となるＭＩＳトランジスタとを有してメモリセルが構成されており、記憶素子を抵抗値の高い状態から低い状態へ変化させる動作を書き込み、低い状態から高い状態へ変化させる動作を消去、とそれぞれ定義したとき、書き込みの際に、ＭＩＳトランジスタに印加されるゲート電圧ＶＧ１，ＶＧ２，ＶＧ３等を制御することにより、書き込み後の記憶素子の抵抗値が異なる複数のレベルに設定され、この複数のレベル及び消去後の抵抗値が高い状態にそれぞれ異なる情報が割り当てられて、各メモリセルの記憶素子に対してそれぞれ３値以上の情報を記憶することが可能である記憶装置を構成する。
【選択図】 図４

Description

本発明は、電気抵抗の状態により情報を記憶・保持する記憶素子を用いて、メモリセルが構成された記憶装置に係わる。
フラッシュメモリ等の半導体不揮発性メモリは小型であり、電源をオフにしても記録が保持されることから、動画画像や音声の記録媒体として広く利用されている。
不揮発性メモリにおいては、より多くの記録容量や記録密度を実現することが求められている。
これを実現する構成として、多値記録、即ち一つのメモリセルに対して２ビット以上のデータを記憶することが可能な構成の、不揮発性メモリが提案されている。
このとき、例えば２ビットのデータが記録できるという場合には、メモリセルを構成する記憶素子が４つの状態の保持が可能であることを意味する。
このような多値化技術を実現するメモリとしては、フラッシュメモリや、記憶素子の抵抗値の変化により情報を記録する抵抗変化型メモリが知られている。
抵抗変化型メモリでは、例えば、記憶素子に電圧パルスを印加することにより、情報の記録を行っている（例えば、非特許文献１参照）。
そして、この電圧パルスを印加する回数を変更することにより、記憶素子の抵抗値を異ならせて、多値記録を実現している。
Ｗ．Ｗ．Ｚｈｕａｎｇ他著，「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)」，Technical Digest"International Electron Devices Meeting"，２００２年，ｐ．１９３
しかしながら、フラッシュメモリの書き込み動作は、フローティングゲートと呼ばれる端子への段階的な電荷注入によって実行されるため、フラッシュメモリで多値記録を行うように構成した場合は、１ビット記録（単値記録）を行う場合と比較して、著しく時間がかかることになる。
また、上述した抵抗変化型メモリで多値記憶を行う場合においても、多値記録を実現するための段階的な抵抗変化を、端子への電圧パルスの印加回数で制御するため、同様に時間がかかり、動作速度を高速化することが困難である。
上述した多値記録が可能な記憶素子に対して情報の記録動作を行う場合には、複数のビットを入力して、入力された複数のビットに対応する電荷注入もしくはパルス印加回数を実行する必要があるため、この入力される複数のビットと記録する多値の情報との関係に応じた記録動作（電荷注入もしくはパルス印加回数）を、簡便かつ面積効率の優れた回路で実現することが望まれる。
従って、多値記録を速く行うことができると共に、駆動回路を簡便かつ面積効率の優れた回路により構成した記憶装置が望まれる。
上述した問題の解決のために、本発明においては、多値データの記録を高速で行うことが可能であり、比較的簡単な構成の駆動回路で多値データの記録を可能にする記憶装置を提供するものである。
本発明の記憶装置は、電気抵抗の状態により情報を記憶・保持する記憶素子と、この記憶素子と直列に接続された負荷となる回路素子とを有してメモリセルが構成され、記憶素子の抵抗値が高い状態から抵抗値が低い状態へ変化させる動作を書き込みと定義し、記憶素子の抵抗値が低い状態から抵抗値が高い状態へ変化させる動作を消去と定義したとき、書き込みの際に回路素子又は記憶素子に印加される電圧又は電流を制御することにより、書き込み後の記憶素子の抵抗値が異なる複数のレベルに設定され、記憶素子は、抵抗値が低い状態の複数のレベル及び消去後の抵抗値が高い状態に、それぞれ異なる情報が割り当てられ、各メモリセルの記憶素子に対してそれぞれ３値以上の情報を記憶することが可能であるものである。
上述の本発明の記憶装置の構成によれば、記憶素子に負荷となる回路素子が直列に接続されてメモリセルが構成されているため、メモリセルの両端に記憶素子の書き込み閾値電圧以上の電圧を印加すると、記憶素子の抵抗値が変化して記憶素子に書き込みが行われるが、書き込み後の記憶素子の抵抗値は、記憶素子の電流−電圧特性（Ｉ−Ｖ特性）及び回路素子の電流−電圧特性（Ｉ−Ｖ）により決まる状態（動作点）に設定され、それ以上は変化しなくなる。これにより、回路素子又は記憶素子に印加される電圧又は電流の大きさを変更することにより、設定される書き込み後の記憶素子の抵抗値を、変更することが可能になる。
そして、本発明の記憶装置では、書き込みの際に回路素子又は記憶素子に印加される電圧又は電流を制御することにより、書き込み後の記憶素子の抵抗値が異なる複数のレベルに設定され、記憶素子は、抵抗値が低い状態の複数（Ｎ種類；Ｎ≧２）のレベル及び消去後の抵抗値が高い状態に、それぞれ異なる情報が割り当てられ、各メモリセルの記憶素子に対してそれぞれ３値以上の情報を記憶することが可能であることから、記憶素子に対して、低抵抗の複数（Ｎ種類の）のレベルと高抵抗の状態との合計（Ｎ＋１）種類の状態に、情報の記録後の抵抗値を制御することが可能になる。これにより、（Ｎ＋１）値以上、即ち３値以上の情報を記憶素子に記憶することが可能である。
このように、３値以上と、通常の２値（データ“０”及び“１”）を記憶する記憶素子よりも多い、いわゆる多値記録を行うことが可能になる。
これにより、回路素子又は記憶素子に印加される電圧や電流を制御することにより、メモリセルの両端へ印加される電圧パルスの回数を変化させなくても、例えば１回の電圧パルスで、３値以上の情報を記憶素子に記録することが可能になり、パルス幅の制御や多数回のパルスが必要なくなる。
従って、短い時間で多値記録を行うことが可能である。
上記本発明の記憶装置において、記録素子に直列に接続される回路素子がＭＩＳトランジスタから成り、このＭＩＳトランジスタにより各メモリセルの記憶素子へのアクセスが制御されると共に、書き込みの際にＭＩＳトランジスタのゲートに印加されるゲート電圧が制御されることにより、書き込み後の記憶素子の抵抗値が異なる複数のレベルに設定される構成とすることも可能である。
このように構成したときには、ゲート電圧を変更することにより、ＭＩＳトランジスタのオン抵抗を変化させて、書き込み後の記憶素子の抵抗値の状態を変更することが可能であり、これにより前述した多値記録を行うことができる。
また、ＭＩＳトランジスタは、メモリセルの選択を行うためのアクセス用の能動素子としても作用するため、メモリセルに特別に他の回路素子を追加しなくても、多値情報を記録することが可能になる。
上記本発明の記憶装置において、さらに、メモリセルが行列状に配置され、行方向のメモリセルのゲートに共通して配線（例えばワード線）が接続され、メモリセルの行毎に接続された配線から特定の配線を選択する選択手段（例えばロウデコーダ）が設けられ、選択手段に配線の電位制御回路が接続されている、或いは、選択手段が配線の電位制御回路を含む構成とすることも可能である。
このように構成したときには、選択手段に配線の電位制御回路が接続されているか、或いは、選択手段が配線の電位制御回路を含む（内蔵する）ことにより、簡素な構成でメモリセルのＭＩＳトランジスタのゲート電圧を制御して、多値記録を行うことができる。
上記本発明の記憶装置において、記録素子に直列に接続される回路素子がＭＩＳトランジスタから成り、このＭＩＳトランジスタにより各メモリセルの記憶素子へのアクセスが制御されると共に、書き込みの際にＭＩＳトランジスタのソース・ドレイン又は記憶素子に印加される電圧又は電流が制御されることにより、書き込み後の記憶素子の抵抗値が異なる複数のレベルに設定される構成とすることも可能である。
このように構成したときには、ソース・ドレイン又は記憶素子に印加される電圧又は電流を変更することにより、メモリセルの両端にかかる電圧（電位差）を変化させて、書き込み後の記憶素子の抵抗値の状態を変更することが可能であり、これにより前述した多値記録を行うことができる。
また、ＭＩＳトランジスタは、メモリセルの選択を行うためのアクセス用の能動素子としても作用するため、メモリセルに特別に他の回路素子を追加しなくても、多値情報を記録することが可能になる。
上記本発明の記憶装置において、さらに、メモリセルが行列状に配置され、行方向のメモリセル又は列方向のメモリセルに共通して接続された配線（例えばビット線、ソース線）から、特定の配線を選択する選択手段（例えばビットデコーダ、ソースデコーダ）が設けられ、選択手段内のスイッチング素子又は可変抵抗素子の抵抗値を変化させることにより、ＭＩＳトランジスタのソース・ドレイン又は記憶素子に印加される電圧又は電流の制御がなされる構成とすることも可能である。
このように構成したときには、選択手段内に通常設けられている、選択手段内のスイッチング素子又は可変抵抗素子の抵抗値を変化させることにより、比較的簡素な構成でメモリセルの両端に印加される電圧やメモリセルに流れる電流を制御して、多値記録を行うことができる。
上記本発明の記憶装置において、さらにまた、行方向の前記メモリセルのゲートに共通して接続された第２の配線（例えばワード線）から、特定の第２の配線を選択する第２の選択手段（例えばロウデコーダ）が設けられ、第２の選択手段に第２の配線の電位制御回路が接続されている、或いは、第２の選択手段が第２の配線の電位制御回路を含む（内蔵する）構成とすることも可能である。
このように構成したときには、第２の選択手段に第２の配線の電位制御回路が接続されているか、或いは、第２の選択手段が第２の配線の電位制御回路を含む（内蔵する）ことにより、簡素な構成でメモリセルのＭＩＳトランジスタのゲート電圧を制御することができる。そして、メモリセルの両端に印加される電圧やメモリセルに流れる電流を制御すると共に、メモリセルのＭＩＳトランジスタのゲート電圧を制御して、多値記録を行うことができる。
上述の本発明によれば、短い時間で多値記録を行うことが可能であるため、多値記録を高速で行うことが可能になる。
また、メモリセルの選択用の能動素子等の回路素子や配線の電位制御回路、可変抵抗素子又はスイッチング素子等によって、簡素な構成により多値記録を行うことが可能である。
従って、本発明により、多値記録を高速で行うことが可能であり、比較的簡単な構成の駆動回路で多値記録を可能にする記憶装置を実現することができる。
以下、本発明の記憶装置の実施の形態を説明する。本発明では、抵抗変化型記憶素子をメモリセルに使用して記憶装置を構成する。
まず、本発明の記憶装置の一実施の形態において、記憶装置に使用する抵抗変化型記憶素子の電圧−電流変化を図１に示す。
即ち、この抵抗変化型記憶素子は、初期状態は抵抗値が大きく電流が流れにくい状態（ＳＴ１）であるが、書き込み閾値電圧（図１の＋１．１Ｘ［Ｖ］、例えば数１００ｍＶ）以上印加すると、電流が流れて抵抗値が低下していく（ＳＴ２）。
そして、記憶素子がオーミック特性へと変化し（ＳＴ３）、電流が電圧に比例して流れる状態となる。
その後、電圧を０Ｖに戻してもその抵抗値（低い抵抗値）を保持し続ける。
次に、負の電圧を記憶素子に印加し、印加電圧を大きくしていくと、消去閾値電圧（図１の−１．１Ｘ［Ｖ］、例えば数１００ｍＶ）で電流が減少し（ＳＴ４）、初期状態と同じ高抵抗へと変化する。
その後、電圧を０Ｖに戻してもその抵抗値（高い抵抗値）を保持し続ける（ＳＴ５）。
なお、図１では印加電圧の範囲を−２Ｘ〜＋２Ｘとしているが、印加電圧をそれ以上に大きくしても、この記憶素子では、抵抗値はほとんど変化しない。
上述した電圧−電流特性を有しているため、この抵抗変化型記憶素子は、従来の抵抗変化型記憶素子と同様に、１ビット情報を記録する不揮発性メモリを実現することが可能である。この抵抗変化型記憶素子は、単独でも記憶装置のメモリセルＣを構成することが可能なものである。
図１に示したようなＩ−Ｖ特性を有する抵抗変化型記憶素子としては、例えば、第１の電極と第２の電極との間（例えば下部電極と上部電極との間）に記憶層が挟まれて構成された記憶素子において、記憶層が例えば希土類酸化膜等のアモルファス薄膜から成るものが挙げられる。
この構成の記憶素子においては、希土類酸化膜中において、Ｃｕ，Ａｇ，或いはＺｎのようなイオン化が容易な金属を含有していることが望ましい。
本実施の形態では、特に、この抵抗変化型記憶素子に対して、この記憶素子へのアクセスを制御する能動素子としてＭＩＳトランジスタを用いる。そして、図２に回路図を示すように、抵抗変化型記憶素子Ａに対してＭＩＳトランジスタＴを直列に接続して、記憶装置のメモリセルＣを構成する。これにより、ＭＩＳトランジスタＴが、抵抗変化型記憶素子Ａに対する負荷としても作用することになる。
即ち図２に示すように、抵抗変化型記憶素子ＡのＭＩＳトランジスタＴに接続された端子とは反対側の端子に端子電圧Ｖ１が印加され、ＭＩＳトランジスタＴの抵抗変化型記憶素子Ａに接続された端子とは反対側の一方（例えばソース側）の端子に端子電圧Ｖ２が印加され、ＭＩＳトランジスタＴのゲートにゲート電圧ＶＧＳが印加される構成となっている。
そして、メモリセルＣを構成する抵抗変化型記憶素子Ａ及びＭＩＳトランジスタＴの両端にそれぞれ端子電圧Ｖ１，Ｖ２が印加されることにより、両端子間に電位差Ｖ（＝｜Ｖ２−Ｖ１｜）を生じる。
なお、ＭＩＳトランジスタＴのオン抵抗値は、抵抗変化型記憶素子Ａの高い抵抗値よりは低いことが望ましい。より望ましくは、抵抗変化型記憶素子Ａの高い抵抗値の例えば数分の１以下として、充分低くなるようにする。
これは、ＭＩＳトランジスタＴのオン抵抗値が高いと、端子間に印加した電位差がほとんどＭＩＳトランジスタＴにかかるため、電力がロスしてしまい、印加した電圧を効率良く記憶素子Ａの抵抗の変化に使用することができないからである。
次に、本実施の形態の記憶装置の電気回路図を図３に示す。この電気回路図は、図２の各電圧（Ｖ１，Ｖ２，ＶＧＳ）を印加するための電圧制御回路を含んでいる。
この記憶装置１００は、（ｍ＋１）行・（ｎ＋１）列のメモリセルＣが、マトリクス状に配置されて構成されている。メモリセルＣは、図２に示したように、抵抗変化型記憶素子Ａの一端がトランジスタＴの一端（ここではドレイン）に接続されて構成されている。
トランジスタＴ（Ｔ００〜Ｔｍｎ）のゲートは、ワード線Ｗ（Ｗ０〜Ｗｍ）に接続されている。抵抗変化型記憶素子Ａの他端は、ビット線Ｂ（Ｂ０〜Ｂｎ）に接続されている。また、トランジスタＴの他端（ソース）は、ソース線Ｓ（Ｓ０〜Ｓｍ）に接続されている。
さらに、ビット線Ｂ（Ｂ０〜Ｂｎ）は、その電圧制御回路であるビットデコーダＢＤ（ＢＤ０〜ＢＤｎ）に接続されている。ワード線Ｗ（Ｗ０〜Ｗｍ）は、その電圧制御回路であるロウデコーダＲＤ（ＲＤ０〜ＲＤｍ）に接続されている。ソース線Ｓ（Ｓ０〜Ｓｍ）は、その電圧制御回路であるソースデコーダＳＤ（ＳＤ０〜ＳＤｍ）に接続されている。
このように構成されている本実施の形態の記憶装置１００では、例えば次のようにして、情報の記録を行うことができる。
情報の記録を行うべきメモリセルＣに対応するワード線Ｗに対して、ロウデコーダＲＤによりゲート電圧ＶＧＳを印加して、ＭＩＳトランジスタＴのゲートをオンにする。そして、そのメモリセルＣに対応するビット線Ｂ及びソース線Ｓに対して、ビットデコーダＢＤ及びソースデコーダＳＤにより、図２に示した端子電圧Ｖ１，Ｖ２を印加する。これにより、メモリセルＣ内の抵抗変化型記憶素子Ａ及びＭＩＳトランジスタＴに、電圧Ｖを印加することができる。
このように電圧Ｖを印加したときに、抵抗変化型記憶素子Ａの両端にかかる電圧が、前述した抵抗変化型記憶素子Ａの書き込み閾値電圧よりも大きくなっていれば、抵抗変化型記憶素子Ａの抵抗値が高抵抗の状態から低下して、低抵抗の状態へと遷移する。
これにより、抵抗変化型記憶素子Ａへ情報の記録（以下、この場合を書き込みとする）を行うことができる。
また、抵抗変化型記憶素子Ａの抵抗値が低抵抗の状態であるときに、ＭＩＳトランジスタＴのゲートをオンにすると共に、メモリセルＣ内の抵抗変化型記憶素子Ａ及びＭＩＳトランジスタＴに、書き込み時とは逆極性の電圧Ｖを印加すると、抵抗変化型記憶素子Ａの両端にかかる電圧が、前述した抵抗変化型記憶素子Ａの消去閾値電圧よりも大きくなっていれば、抵抗変化型記憶素子Ａの抵抗値が低抵抗の状態から増大して、高抵抗の状態へと遷移する。
これにより、抵抗変化型記憶素子Ａへ情報の記録（以下、この場合を消去とする）を行うことができる。
なお、このとき、ワード線Ｗが各行のメモリセルＣで共通になっているため、同一行の全てのメモリセルＣにおいて、ＭＩＳトランジスタＴのゲートがオンになる。
従って、例えば同一行のメモリセルＣ群のうち一部のメモリセルＣにだけ情報の記録を行う場合には、情報の記録を行わない他のメモリセルＣについては、ビット線Ｂの電位を、ソース線Ｓの電位と同じ、又はソース線Ｓとの電位差が抵抗変化型記憶素子Ａの閾値電圧（書き込み閾値電圧或いは消去閾値電圧）よりも充分小さくなるように設定して、記録が行われないようにする。
次に、メモリセルＣの両端に電圧を印加したときの変化について、その概略を説明する。
メモリセルＣの両端に印加した電圧Ｖは、記憶素子ＡとＭＩＳトランジスタＴとに分圧される。
このとき、前述したようにＭＩＳトランジスタＴのオン抵抗値が記憶素子Ａの高い抵抗値よりも充分低い構成であれば、記憶素子Ａの抵抗値が高抵抗である状態では、印加した電圧のほとんどが記憶素子Ａの両端に加わる。即ち、記憶素子Ａの両端に加わる電圧ＶＡについて、ほぼＶＡ＝Ｖとなる。
ここで、記憶素子Ａの閾値電圧Ｖｔｈよりも印加電圧Ｖが大きい（Ｖ＞Ｖｔｈ）場合には、記録動作が開始され、記憶素子Ａの抵抗値Ｒ１が低下していく。この記憶素子Ａの抵抗値Ｒ１の低下とともに、記憶素子Ａの両端の電圧ＶＡも減少していく。
やがて、記憶素子Ａの両端の電圧ＶＡがある電圧Ｖｍｉｎ（≧Ｖｔｈ）まで減少すると、記憶素子Ａの抵抗値Ｒ１の減少が止まり、それ以上は抵抗値Ｒ１が減少しなくなる。これにより、記憶素子Ａの両端の電圧ＶＡもＶｍｉｎで停止する。
これは、記憶素子Ａの抵抗値Ｒ１の低下により記憶素子Ａの両端の電圧ＶＡが減少していくと、記憶素子Ａに流れる電流Ｉと記憶素子Ａの両端の電圧ＶＡとの関係が、記憶素子ＡのＩ−Ｖ特性に近づいていき、この記憶素子ＡのＩ−Ｖ特性に達したときにそれ以上は変化できなくなるからである。即ち、記憶素子ＡのＩ−Ｖ特性に達した後に、記憶素子Ａの抵抗値Ｒ１をさらに減少させるためには、今度は記憶素子Ａの両端の電圧ＶＡを増やす必要があるが、この電圧ＶＡを増やすと記憶素子Ａに流れる電流Ｉも増加し、記憶素子Ａに直列接続されたＭＩＳトランジスタＴにも同じ電流Ｉが流れるため、電流Ｉの増加に対応してＭＩＳトランジスタＴの両端にかかる電圧（Ｖ−ＶＡ）も増加する。しかし、メモリセルＣへの印加電圧Ｖが一定であり、各素子Ａ，Ｔの両端にかかる電圧（ＶＡ，Ｖ−ＶＡ）はこの印加電圧Ｖを分圧しているので、両方を共に増やすことは不可能である。
このため、記憶素子ＡのＩ−Ｖ特性に達した状態で、記憶素子Ａの抵抗値Ｒ１の低下が止まり、各素子Ａ，Ｔの両端にかかる電圧（ＶＡ，Ｖ−ＶＡ）がそれぞれ一定値となる。
以下、この状態をこのメモリセルＣの動作点と呼ぶ。本実施の形態の記憶装置１００のメモリセルＣでは、この動作点において、情報の記録動作（書き込み動作）が停止することになる。
この動作点における各素子Ａ，Ｔの両端の電圧及びメモリセルＣを流れる電流は、記憶素子ＡのＩ−Ｖ特性とＭＩＳトランジスタＴのＩ−Ｖ特性とにより求めることができる。具体的には、例えば０側を起点として抵抗変化型記憶素子ＡのＩ−Ｖ特性（電圧−電流変化）を描き、例えばＶ側を起点としてＭＩＳトランジスタＴのＩ−Ｖ特性（電圧−電流変化）を描き、これらのＩ−Ｖ特性（電圧−電流変化）の線の交点が動作点となる。なお、逆に０側を起点としてＭＩＳトランジスタＴのＩ−Ｖ特性（電圧−電流変化）を描き、Ｖ側を起点として抵抗変化型記憶素子ＡのＩ−Ｖ特性（電圧−電流変化）を描いても、同様に動作点を求めることができる。
次に、印加電圧Ｖの極性を逆にして、情報の記録（消去）を行うときには、記憶素子Ａの抵抗値が低いため、記憶素子Ａの両端にかかる電圧ＶＡが記憶素子Ａの消去閾値電圧よりも大きくなるように印加電圧Ｖを設定する。
記憶素子Ａの両端にかかる電圧ＶＡが記憶素子Ａの消去閾値電圧よりも大きければ、情報の記録（消去）が開始され、記憶素子Ａの抵抗値が増大していく。記憶素子Ａの抵抗値の増大に伴って記憶素子Ａの分圧即ち記憶素子Ａの両端にかかる電圧ＶＡも増大するため、記憶素子Ａの抵抗値の増大がさらに進行していく。記憶素子Ａの抵抗値がある程度大きく（高抵抗に）なると、それ以上は抵抗値の増大が進行しなくなるため、ここで情報の記録動作（消去動作）が停止することになる。
この状態における各素子Ａ，Ｔの両端の電圧及びメモリセルＣを流れる電流も、上述の動作点と同様に、記憶素子ＡのＩ−Ｖ特性とＭＩＳトランジスタＴのＩ−Ｖ特性とにより求めることができる。
このようにメモリセルＣの両端に電圧Ｖを印加することにより、そのメモリセルＣの記憶素子Ａに情報の記録、即ち書き込みや消去を行うことができる。
上述した情報の記録についての説明では、記憶素子Ａの抵抗値が高い状態と低い状態の２つの状態を利用して情報の記録を行うようにしているため、例えばデータ“０”とデータ“１”といった、２値（１ビット）の情報の記録を行うことができる。
本実施の形態の記憶装置では、さらにこれを応用して、３値や４値（２ビット）以上の多値記録を行うものである。
以下、本実施の形態における多値記録について説明する。
ＭＩＳトランジスタＴは、ゲートに印加されるゲート電圧ＶＧＳの大きさによって、オン抵抗が変化し、Ｉ−Ｖ特性も変化する。
そこで、メモリセルＣのＭＩＳトランジスタＴのゲート電圧ＶＧＳを変更することにより、ＭＩＳトランジスタＴのＩ−Ｖ特性を変化させて、これにより動作点の位置を変えることが可能になる。
即ち、図４に示すように、ＭＩＳトランジスタＴのゲート電圧ＶＧＳを、ＶＧ１，ＶＧ２，ＶＧ３（ＶＧ１＞ＶＧ２＞ＶＧ３）と変えることにより、ＭＩＳトランジスタＴのＩ−Ｖ特性が変化する。ＭＩＳトランジスタＴのゲート電圧ＶＧＳが大きいほど、電流がよく流れ、オン抵抗が低くなることから、Ｉ−Ｖ特性の曲線が図４中で上方になる。
そして、ＭＩＳトランジスタＴのゲート電圧ＶＧＳを、ＶＧ１，ＶＧ２，ＶＧ３と変えることにより、動作点もそれぞれＰ１，Ｐ２，Ｐ３と異なる点になり、動作点における記憶素子Ａの抵抗値も異なることになる。
そして、例えば、各動作点Ｐ１，Ｐ２，Ｐ３を、それぞれ２ビット情報の“１１”，“１０”，“０１”に割り当て、高い抵抗値の状態（書き込み前及び消去後）を“００”に割り当てることにより、記憶素子Ａに２ビット情報を記憶させることが可能になる。
このように、書き込みを行った素子の抵抗値に対して、複数のビット情報を割り当てることにより、多値記録を実現することができる。
なお、実際の記憶装置では、メモリセルＣ毎のＭＩＳトランジスタＴに若干の特性の違いが存在することがあるため、このことを考慮して、図４に示した動作点Ｐ１，Ｐ２，Ｐ３だけでなく、動作点Ｐ１，Ｐ２，Ｐ３付近のある程度幅のある範囲（記憶素子Ａの抵抗値の範囲）を、それぞれの情報（例えば、“０１”，“１０”，“１１”の各データ）に割り当てる。
例えば、記憶素子Ａの抵抗値が、３ｋΩ以下である場合を２ビット情報の“１１”、３ｋΩ〜６ｋΩである場合を“１０”、６ｋΩ〜９ｋΩである場合を“０１”、９ｋΩ以上である場合を“００”、といったように割り当てる。
同様にして、さらに細かく抵抗値の範囲を区切ることにより、３ビット情報（８値）、４ビット情報（１６値）も記録することが可能である。
上述のように多値記録を行った記憶素子Ａに記録された情報を読み出す場合には、読み出し用の電流をメモリセルＣに流して、この電流が記憶素子Ａの抵抗値に比例して流れるため、記憶素子Ａの抵抗値を検出して、情報の内容を検出することができる。
ただし、この読み出し時において、記憶素子Ａの抵抗値を低下させないようにする必要がある。
そのために、読み出し時において、ＭＩＳトランジスタＴのゲートに、比較的高い電圧、例えば電源電圧ＶＤＤを印加する。これにより、ＭＩＳトランジスタＴのオン抵抗が小さくなるため、読み出し用の電流を流したときに記憶素子Ａの両端にかかる電圧ＶＡが小さくなり、記憶素子Ａの抵抗値を低下させてしまうことがない。
この他に、例えば、読み出し時において、メモリセルＣの両端への印加電圧をその情報の記録に対応する動作点の書き込み時のメモリセルＣの両端への印加電圧よりも小さくすることも考えられるが、上述のようにゲート電圧に電源電圧を印加する方法が電圧を制御しやすい点で優れている。
また、記憶素子Ａを低抵抗の状態から高抵抗の状態に遷移させるとき、即ち消去を行うときにも、ＭＩＳトランジスタＴのゲート電圧ＶＧＳを、比較的高い電圧、例えば電源電圧ＶＤＤにすることが望ましい。これにより、ＭＩＳトランジスタＴのオン抵抗が小さくなるため、メモリセルＣの両端への印加電圧Ｖを大きくしなくても、記憶素子Ａの両端にかかる電圧ＶＡを消去閾値以上に大きくすることが可能になる。
従って、比較的小さい印加電圧Ｖで消去を行うことが可能になるため、消去に必要となるメモリセルＣへの印加電圧Ｖを低減して、配線や素子にかかる負担を低減することができる。
なお、図５に示すように、メモリセルＣの両端に印加する電圧Ｖを変更しても、同様に動作点を異ならせることができるため、これにより多値記録を行うことが可能である。
図５では、メモリセルＣの両端に印加する電圧Ｖを、２．０Ｖ，１．０Ｖ，０．６５Ｖと変更することにより、動作点をＰ１，Ｐ２，Ｐ３と異ならせている。
また、ＭＩＳトランジスタＴのゲート電圧ＶＧＳと、メモリセルＣの両端に印加する電圧Ｖとを、両方とも変更してもよい。
このようにしても、多値記録を行うことが可能である。この構成は、例えばメモリセルＣの両端に印加する印加電圧Ｖを大きく（幅広く）変化させることが難しい場合に好適である。
なお、本実施の形態では、記憶素子Ａが図１に示したＩ−Ｖ特性を有するため、記憶素子Ａの抵抗値を低くする方向では、ゲート電圧ＶＧＳやメモリセルＣへの印加電圧Ｖを変化させることにより、記憶素子Ａの抵抗値が低くなるため、図４のＰ２からＰ１へ遷移させるというように、動作点同士で直接遷移させることが可能である。
一方、記憶素子Ａの抵抗値を高くする方向（例えば図４のＰ１からＰ２への遷移）では、ゲート電圧ＶＧＳやメモリセルＣへの印加電圧Ｖを変化させても、記憶素子Ａの抵抗値が高くならないため、動作点同士で直接遷移させることができない。
そこで、一旦逆極性の電圧を印加して低抵抗の状態（オーミック特性）から高抵抗の状態へ遷移させ、その後に改めて所望の抵抗値に遷移させる。この場合には、２段階の遷移が必要になるが、それでもパルスの回数によって抵抗値を規定する構成の記憶装置と比較すると、充分に短い時間で情報の記録を行うことができる。
上述の本実施の形態の記憶装置１００によれば、抵抗変化型記憶素子ＡとＭＩＳトランジスタＴとを直列に接続してメモリセルＣを構成し、ＭＩＳトランジスタＴのゲート電圧ＶＧＳやメモリセルＣの両端への印加電圧Ｖを変更することにより、動作点を変えて記憶素子Ａの情報の記録（書き込みや消去）後の抵抗値を複数のレベル（点もしくは範囲）に制御して、記憶素子Ａに３値以上の情報の記録、即ち多値記録を行うことができる。
そして、本実施の形態の記憶装置では、ＭＩＳトランジスタＴのゲート電圧ＶＧＳやメモリセルＣの両端への印加電圧Ｖを変更するだけで、情報の記録後の記憶素子Ａの抵抗値を変更することができるため、多値記録を行う場合でも、１クロックの電圧パルス・電流パルスで済み、パルス幅の制御や多数回のパルスが必要なくなる。
これにより、短い時間で多値記録を行うことが可能である。
また、本実施の形態の記憶装置では、メモリセルＣの選択を行うためにメモリセルＣ内に設けられているアクセス用のＭＩＳトランジスタＴを、メモリセルＣの動作点を制御するための回路素子として利用しているため、メモリセルＣ内にさらに回路素子を追加しなくても、多値情報を記録することが可能である。
即ち、本実施の形態の記憶装置では、簡素な構成により、多値記録を行うことが可能である。
さらに、本実施の形態の記憶装置では、図３に示したように、各行のメモリセルＣのＭＩＳトランジスタＴのゲートに共通のワード線Ｗが接続され、このワード線ＷがロウデコーダＲＤに接続されている。
このため、このロウデコーダＲＤにワード線Ｗの電位制御を行う回路を接続するか、ロウデコーダＲＤ内にワード線Ｗの電位制御を行う回路を内蔵することにより、簡素な構成でメモリセルＣのＭＩＳトランジスタＴのゲート電圧ＶＧＳを制御することができる。
そして、前述したように、メモリセルＣのＭＩＳトランジスタＴのゲート電圧ＶＧＳを変更することによって、ＭＩＳトランジスタＴのＩ−Ｖ特性及びオン抵抗を変化させて、これにより動作点を変更することができることから、多値記録を行うことができる。
即ち、本実施の形態の記憶装置では、簡素な構成により、メモリセルＣのＭＩＳトランジスタＴのゲート電圧ＶＧＳを制御して、多値記録を行うことが可能である。
また、このようにロウデコーダＲＤに対してワード線Ｗの電位制御を行う回路を設けることにより、ワード線Ｗの電位を一定とすることによって、同一行のメモリセルに対して一括して読み出しを行うことが可能になる。
また、図５に示したように、メモリセルＣの両端に印加する電圧Ｖを変更するには、例えば、図６Ａに電気回路図を示すように、ビットデコーダＢＤ０にデコーダ抵抗制御信号ＳＤＲ０を供給するように構成し、このデコーダ抵抗制御信号ＳＤＲ０により、ビットデコーダＢＤ０内の可変抵抗素子Ｒ０又はスイッチング素子の抵抗値を制御すればよい。このビットデコーダＢＤ０内の可変抵抗素子Ｒ０又はスイッチング素子も、ＭＩＳトランジスタＴ００と同じく、記憶素子Ａ００に対する負荷抵抗となるものである。
そして、ビットデコーダＢＤ０は、通常可変抵抗素子Ｒ０又はスイッチング素子を内部に備えているため、新たな構成を追加しなくても簡易な構成で、メモリセルＣの両端に印加する電圧Ｖを変更することができる。
なお、行方向のメモリセルＣに共通に接続されたソース線Ｓから特定のソース線Ｓを選択するソースデコーダＳＤに対して、ソース線Ｓの電位制御を行う回路を設けたり、ソースデコーダＳＤ内の可変抵抗素子又はスイッチング素子の抵抗値を制御したりしても、同様にメモリセルＣの両端に印加する電圧Ｖを制御することが可能である。
また、ＭＩＳトランジスタＴのゲート電圧ＶＧＳと、メモリセルＣの両端に印加する電圧Ｖとを、両方とも変更する場合には、例えば、図６Ｂに電気回路図を示すように、図６Ａの場合と同様にビットデコーダＢＤ０にデコーダ抵抗制御信号ＳＤＲ０を供給すると共に、例えば、ロウデコーダＲＤ０に接続されたワード線Ｗ０の電位制御を行う回路（図示せず）から、ワード線Ｗ０の電位を制御する信号ＳＷ０をロウデコーダＲＤ０に供給して、ＭＩＳトランジスタＴのゲート電圧ＶＧＳを制御するように構成すればよい。或いは、ロウデコーダＲＤ０に、ワード線Ｗ０の電位制御を行う回路を内蔵させてもよい。
なお、図６Ａ及び図６Ｂの各電気回路図では、図面を簡略化にするために、１つのメモリセルについて示しているが、他の行や他の列のメモリセルも同様に構成される。
従って、本実施の形態によれば、簡素な構成であり、かつ多値記録を行うことが可能である記憶装置を実現することができる。
（実施例）
次に、実際に記憶装置のメモリセルを作製して、多値記録を行ってみた。
図２に回路図を示したように記憶素子ＡとＭＩＳトランジスタＴとを直列接続したメモリセルＣを作製した。
次に、このメモリセルＣに対して、図４に示したと同様に、メモリセルＣの両端への印加電圧を一定（１．０Ｖ）として、ＭＩＳトランジスタＴのゲート電圧ＶＧＳを４つの値（０．７４Ｖ，０．７６Ｖ，０．８０Ｖ，１．２０Ｖ）で変化させて、それぞれの条件のもとで、記憶素子Ａを高抵抗の状態から低抵抗の状態に遷移させて、書き込みを行った。
これにより、各ゲート電圧ＶＧＳの値に対応して、４箇所の動作点が得られた。
そして、各動作点において、記憶素子Ａの抵抗値（書き込み後の抵抗値）と、ＭＩＳトランジスタＴのオン抵抗値とを、それぞれ測定した。
ＭＩＳトランジスタＴのゲート電圧ＶＧＳと、記憶素子Ａの抵抗値との関係を図７Ａに示す。
図７Ａより、ＭＩＳトランジスタのゲート電圧ＶＧＳの増大に従い、記憶素子Ａの抵抗値が低下していくことがわかる。
また、ＭＩＳトランジスタＴのオン抵抗値と、記憶素子Ａの抵抗値（書き込み後の抵抗値）との関係を図７Ｂに示す。
図７Ｂより、ＭＩＳトランジスタＴのオン抵抗値が大きいほど、記録後の記憶素子Ａの抵抗値も大きくなることがわかる。
上述の実施の形態では、ＭＩＳトランジスタＴを記憶素子Ａに直列に接続してメモリセルＣを構成していたが、本発明は、記憶素子に直列に接続する回路素子は、ＭＩＳトランジスタに限定されるものではない。
記憶素子に直列に接続する回路素子として、例えばバイポーラトランジスタを用いることも可能である。その場合も、バイポーラトランジスタのベース電流又はメモリセルの両端への印加電圧を変更することにより、多値記録を行うことが可能である。
さらに、記憶素子に直列に接続する回路素子として、例えばダイオード等の能動素子や抵抗素子を使用することも可能である。
これらダイオードや抵抗素子を使用した場合には、メモリセルの両端に印加する電圧を変更することによって、多値記録を行うことが可能になる。
なお、トランジスタやダイオード等の能動素子を記憶素子に直列に接続する回路素子として用いた場合には、メモリセルの選択を能動素子で行うことが可能になる。
上述の実施の形態では、記憶素子Ａが図１に示したＩ−Ｖ特性を有する構成であったが、本発明では、メモリセルを構成する記憶素子の構成は、図１に示したＩ−Ｖ特性と同様の傾向の特性を有する記憶素子に限らず、抵抗変化型記憶素子一般に広く適用することが可能である。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
本発明の記憶装置の一実施の形態において、記憶装置に使用する抵抗変化型記憶素子の電圧−電流変化を示す図である。 本発明の記憶装置の一実施の形態において、抵抗変化型記憶素子を用いて構成したメモリセルの回路図である。 本発明の記憶装置の一実施の形態の電気回路図である。 図２のＭＩＳトランジスタのゲート電圧を変更したときの動作点の変化を説明する図である。 図２のメモリセルの両端への印加電圧を変更したときの動作点の変化を説明する図である。 Ａ ビットデコーダの抵抗値を制御する場合の記憶装置の電気回路図である。 Ｂ ビットデコーダの抵抗値及びワード線の電位を制御する場合の記憶装置の電気回路図である。 Ａ ＭＩＳトランジスタのゲート電圧と動作点における記憶素子の抵抗値との関係を示す図である。 Ｂ 動作点におけるＭＩＳトランジスタのオン抵抗値と記憶素子の抵抗値との関係を示す図である。
符号の説明
Ｃ メモリセル、１００ 記憶装置、Ａ （抵抗変化型）記憶素子、Ｔ ＭＩＳトランジスタ、ＶＧＳ ゲート電圧

Claims (8)

  1. 電気抵抗の状態により情報を記憶・保持する記憶素子と、
    前記記憶素子と直列に接続された、負荷となる回路素子とを有してメモリセルが構成され、
    前記記憶素子の抵抗値が高い状態から抵抗値が低い状態へ変化させる動作を書き込みと定義し、前記記憶素子の抵抗値が低い状態から抵抗値が高い状態へ変化させる動作を消去と定義したとき、
    前記書き込みの際に、前記回路素子又は前記記憶素子に印加される電圧又は電流を制御することにより、前記書き込み後の前記記憶素子の抵抗値が、異なる複数のレベルに設定され、
    前記記憶素子は、抵抗値が低い状態の前記複数のレベル及び前記消去後の抵抗値が高い状態に、それぞれ異なる情報が割り当てられ、
    各前記メモリセルの前記記憶素子に対して、それぞれ３値以上の情報を記憶することが可能である
    ことを特徴とする記憶装置。
  2. 前記回路素子がＭＩＳトランジスタから成り、前記ＭＩＳトランジスタにより各前記メモリセルの前記記憶素子へのアクセスが制御されると共に、前記書き込みの際に、前記ＭＩＳトランジスタのゲートに印加されるゲート電圧が制御されることにより、前記書き込み後の前記記憶素子の抵抗値が、前記異なる複数のレベルに設定されることを特徴とする請求項１に記載の記憶装置。
  3. 前記記憶素子に記録された情報を読み出す際に、前記ゲートに電源電圧が印加されることにより、前記記憶素子の抵抗値の状態の判別が行われることを特徴とする請求項２に記載の記憶装置。
  4. 前記消去の際に、前記ゲートに電源電圧が印加されることを特徴とする請求項２に記載の記憶装置。
  5. 前記メモリセルが行列状に配置され、行方向の前記メモリセルの前記ゲートに共通して配線が接続され、前記メモリセルの行毎に接続された前記配線から特定の前記配線を選択する選択手段が設けられ、前記選択手段に前記配線の電位制御回路が接続されている、或いは、前記選択手段が前記配線の電位制御回路を含むことを特徴とする請求項２に記載の記憶装置。
  6. 前記回路素子がＭＩＳトランジスタから成り、前記ＭＩＳトランジスタにより各前記メモリセルの前記記憶素子へのアクセスが制御されると共に、前記書き込みの際に、前記ＭＩＳトランジスタのソース・ドレイン又は前記記憶素子に印加される電圧又は電流が制御されることにより、前記書き込み後の前記記憶素子の抵抗値が、前記異なる複数のレベルに設定されることを特徴とする請求項１に記載の記憶装置。
  7. 前記メモリセルが行列状に配置され、行方向の前記メモリセル又は列方向の前記メモリセルに共通して接続された配線から、特定の前記配線を選択する選択手段が設けられ、前記選択手段内のスイッチング素子又は可変抵抗素子の抵抗値を変化させることにより、前記ＭＩＳトランジスタのソース・ドレイン又は前記記憶素子に印加される電圧又は電流の制御がなされることを特徴とする請求項６に記載の記憶装置。
  8. 行方向の前記メモリセルの前記ゲートに共通して接続された第２の配線から、特定の前記第２の配線を選択する第２の選択手段が設けられ、前記第２の選択手段に前記第２の配線の電位制御回路が接続されている、或いは、前記第２の選択手段が前記第２の配線の電位制御回路を含むことを特徴とする請求項７に記載の記憶装置。
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