産業上の利用分野Industrial application fields
この発明はコンピューターのメモリーに関する。 The present invention relates to a memory of a computer.
発明の概要Summary of the Invention
この発明は、コンピューターのメモリーにおいて、コンデンサ−等の従来のメモリー素子を用いず、ゲート電圧で電流を制御できるＧＴＯ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ）サイリスタを使用することで電流モードのメモリー機能を持たせ、抵抗によって電流−電圧変換を行い、電圧出力を得られるようにしたものである。 The present invention provides a current mode memory function by using a GTO (Gate Turn Off) thyristor that can control the current with a gate voltage without using a conventional memory element such as a capacitor in a memory of a computer. Is used to obtain a voltage output by performing current-voltage conversion.
コンピュ−タ−のデ−タ処理のスピ−ドはＣＰＵの処理速度によっており、その処理時間の大部分をメモリ−とのデ−タの入出力に取られている。そのメモリ−セルは、Ｄ−ＲＡＭでのメモリー素子はコンデンサであり、自然放電に対するリフレシュ動作とそのアクセス方法によるセンスアンプの安定化までのプリチャージタイムがメモリーアクセス高速化への問題であった。また、Ｓ−ＲＡＭでは、メモリー機能がフリップフロップによる結線構造にあり、出力はラインを読むだけで済むのでアクセスは速いのだが、ＲＡＭセルの構成素子数が多いのと配線が多少複雑なので占有面積が大きく、また、１ビット当たりのコストもＤ−ＲＡＭよりも大きいので、コスト面からコンピューターへの大量使用は敬遠されていた。
そこで、ＲＡＭセルのメモリー素子をサイリスタ素子に変えることでリフレシュ動作とプリチャージタイムにかかる時間を省き、また、Ｓ−ＲＡＭよりもクロス配線等のＲＡＭセルの配線を簡素化することもできる。
［発明の開示］The speed of the data processing of the computer depends on the processing speed of the CPU, and most of the processing time is taken into the data input / output with the memory. In the memory cell, the memory element in the D-RAM is a capacitor, and the refresh operation against the natural discharge and the precharge time until the sense amplifier is stabilized by the access method are problems for increasing the memory access speed. In addition, in the S-RAM, the memory function is a connection structure using flip-flops, and the output is only required to read the line, so the access is fast. However, since the number of constituent elements of the RAM cell is large and the wiring is somewhat complicated, the occupied area In addition, since the cost per bit is larger than that of the D-RAM, the large-scale use for a computer has been avoided.
Therefore, by changing the memory element of the RAM cell to a thyristor element, the time required for the refresh operation and the precharge time can be omitted, and the wiring of the RAM cell such as the cross wiring can be simplified as compared with the S-RAM.
[Disclosure of the Invention]
発明が解決しようとする問題点Problems to be solved by the invention
近年、コンピューターのシステム・クロックは次第に速くなり、ＣＰＵがメモリーをアクセスする時にＷａｉｔを掛けるのは避けられない状況となっている。それは、Ｄ−ＲＡＭがメモリーセルからデータを呼び出すのに ６０ｎｓ〜８０ｎｓ程時間がかかり、この時間がシステム・クロックの一周期の時間より遅いためにこうなるのである。
この発明は、ＣＰＵのメモリーへのアクセスにＷａｉｔを掛ける為に遅くなる問題点を解決しようとするものである。また、リフレッシュ動作なし、プリチャ−ジタイム無しのためにＤ−ＲＡＭよりも速くアクセス出来るためである。In recent years, computer system clocks have become increasingly faster, and it is inevitable that the CPU will multiply the wait when accessing the memory. This is because it takes about 60 ns to 80 ns for the D-RAM to recall data from the memory cell, and this time is slower than the period of one cycle of the system clock.
The present invention is intended to solve the problem of slowness due to the wait for CPU access to memory. This is also because access is faster than D-RAM because there is no refresh operation and no precharge time.
問題点を解決するための手段Means to solve the problem
この為、この発明においては、ＣＰＵのメモリーへのアクセスにおいてＷａｉｔを入れないように、メモリーの書き込み、読み出し動作を速くしている。 For this reason, in the present invention, the writing and reading operations of the memory are speeded up so that no wait is entered when the CPU accesses the memory.
発明の効果The invention's effect
この発明によりＣＰＵのメモリ−へのアクセスがＷａｉｔ無しで出来るようになり、また、Ｄ−ＲＡＭのようにリフレシュ動作も必要なく、結果としてＣＰＵは数倍の速さでメモリ−をアクセス出来るようになる。 According to the present invention, the CPU memory can be accessed without waiting, and no refresh operation is required unlike the D-RAM. As a result, the CPU can access the memory several times faster. Become.
図１が本発明のＲＡＭセルである。
回路図はメモリー機能を持つＧＴＯ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ）サイリスタと電流制限をする抵抗代用のＦＥＴ、サイリスタのゲ−ト抵抗用のＦＥＴ、それにメモリ−セルからデ−タの入出力を受け持つトランジスタ（ＦＥＴ）の４チップから構成されている。
このＲＡＭセルに１を書き込むとＧＴＯサイリスタがＯＮとなり、電流を制限する抵抗代用のＦＥＴに電圧が発生し、ＲＡＭセルのロジックとしては１になる。この１を入出力用のトランジスタ（ＦＥＴ）で読みだす。また、このＲＡＭセルに０を書き込むとＧＴＯサイリスタがＯＦＦとなり、出力線は抵抗代用ＦＥＴでプル・ダウンされ、ＲＡＭセルのロジックとしては０になり、読みだすときはこの０を入出力用のＦＥＴで読みだす。電流制限用のＦＥＴはディプレッション型を用い、この抵抗値はＧＴＯサイリスタの保持電流と出力レベルに密接な関係がある。さらに、ＧＴＯサイリスタに電流を供給するＩ線が必要となる。しかし、このＲＡＭセルに対しての配線はＧＴＯサイリスタに電流を供給するＩ線とセルを選択するセレクター線、それにデータを入出力するビット線の３本だけですむ。FIG. 1 shows a RAM cell of the present invention.
The circuit diagram shows a GTO (Gate Turn Off) thyristor with a memory function, a resistance substitute FET for current limiting, a thyristor gate resistance FET, and a transistor (FET) that handles data input / output from the memory cell. ) 4 chips.
When 1 is written in the RAM cell, the GTO thyristor is turned on, a voltage is generated in the resistor substitute FET that limits the current, and the RAM cell logic becomes 1. This 1 is read out by an input / output transistor (FET). Also, when 0 is written to this RAM cell, the GTO thyristor is turned OFF, and the output line is pulled down by the resistor substitute FET, and the logic of the RAM cell becomes 0. When reading, this 0 is input / output FET. Read it out. A depletion type FET is used as the current limiting FET, and the resistance value is closely related to the holding current of the GTO thyristor and the output level. Furthermore, an I line for supplying current to the GTO thyristor is required. However, there are only three wirings for this RAM cell: an I line that supplies current to the GTO thyristor, a selector line that selects the cell, and a bit line that inputs and outputs data.