JP2005202365A - 表示装置及びその駆動方法、並びに素子基板 - Google Patents

Abstract

【課題】 高画質化と高精細化を実現する表示装置及びその駆動方法、並びに素子基板の提供、発光素子の劣化を改善する表示装置及びその駆動方法、並びに素子基板の提供を課題とする。
【解決手段】 本発明の表示装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、発光素子と、ソースドライバと、第１のゲートドライバと、第２のゲートドライバとを有する。第１のトランジスタのゲート電極はゲート線に接続し、ソース電極及びドレイン電極の一方はソース線に接続し、ソース電極及びドレイン電極の他方は第３のトランジスタのゲート電極に接続し、発光素子と、第２のトランジスタと、第３のトランジスタとは、第１の電源と第２の電源の間に直列に接続し、第２のトランジスタのゲート電極は第３の電源に接続し、ソースドライバはソース線に接続し、第１のゲートドライバと第２のゲートドライバはゲート線に接続することを特徴とする。
【選択図】 図１

Description

本発明は、自発光素子を有する表示装置及びその駆動方法に関する。また、絶縁表面上に素子を有する素子基板に関する。

近年、エレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）素子を代表とする自発光素子を有する表示装置の研究開発が進められており、自発光型ゆえの高画質、広視野角、バックライトが不必要であることによる薄型、軽量等の利点を活かして、幅広い利用が期待されている。発光素子を有する表示装置は、１ゲート信号線選択期間内に、異なる複数段の画素に信号を書き込むことを特徴とするものがある（例えば、特許文献１参照。）。
特開２００１−３２４９５８号公報

特許文献１に記載の画素回路は、発光素子に流れる電流値を制御する駆動用ＴＦＴのゲート・ソース間電圧が、近接配置されたソース線やゲート線等の電位変動の際に、容量結合等によって変動し、その結果、駆動用ＴＦＴを流れる電流値が変動してしまうため、自然画表示等におけるグラデーション部分で階調反転が生じることがあった。

上記の実情を鑑み、本発明は、高画質化と高精細化を実現する表示装置及びその駆動方法、並びに素子基板の提供を課題とする。また本発明は、発光素子の劣化を改善する表示装置及びその駆動方法、並びに素子基板の提供を課題とする。

上述した従来技術の課題を解決するために、本発明は下記構成を有する表示装置、素子基板及び前記表示装置の駆動方法を提供する。

本発明の表示装置は、ソース電極及びドレイン電極の一方がソース線に接続し、なお且つゲート電極がゲート線に接続する第１のトランジスタと、第１の電源と第２の電源の間に直列に接続する発光素子並びに第２及び第３のトランジスタと、前記ソース線に接続するソースドライバと、前記ゲート線に接続する第１のゲートドライバ及び第２のゲートドライバとを有する。第２のトランジスタのゲート電極は第３の電源に接続し、第３のトランジスタのゲート電極は第１のトランジスタのソース電極及びドレイン電極の他方に接続する。

本発明の表示装置は、シフトレジスタ、ラッチ及びスイッチを有するソースドライバを含む。
スイッチは、書き込み消去選択信号（ＷｒｉｔｅＥｒａｓｅ信号、以下ＷＥ信号と表記、図面ではＷＥと表記）を伝達する選択信号線に接続する。より詳しくは、消去用トランジスタと、ラッチとソース線の間に配置するアナログスイッチとを有するスイッチを含む。消去用トランジスタのゲート電極は選択信号線に接続し、ソース電極及びドレイン電極の一方はソース線に接続し、他方は第４の電源に接続する。アナログスイッチの制御ノードは、選択信号線に接続する。より詳しくは、アナログスイッチの２つの制御ノードのうち、一方は選択信号線に直接接続し、他方はインバータを介して選択信号線に電気的に接続する。またアナログスイッチの入力ノードはラッチに接続し、出力ノードはソース線に接続する。

本発明の表示装置は、シフトレジスタ及びスイッチを有する第１のゲートドライバを含む。また、本発明の表示装置は、シフトレジスタ及びスイッチを有する第２のゲートドライバを含む。
スイッチは、選択信号線に接続する。より詳しくは、スイッチは、例えばトライステートバッファであり、トライステートバッファの入力ノードはシフトレジスタに接続し、制御ノードは選択信号線に接続する。トライステートバッファの出力ノードはゲート線に接続する。

また本発明の表示装置は、第１のトランジスタと、直列に接続された発光素子並びに第２及び第３のトランジスタとを含む画素を複数有する表示領域と、ソースドライバと、第１のゲートドライバ及び第２のゲートドライバを有する。第１のゲートドライバ及び第２のゲートドライバは、表示領域を挟んで対向して配置する。

さらに本発明の表示装置は、上記構成に加えて、ソース電極及びドレイン電極の一方が発光素子の画素電極に接続する第４のトランジスタを有する。第４のトランジスタのゲート電極と、ソース電極及びドレイン電極の他方は、共に第１の電源に接続する。または、第４のトランジスタのゲート電極は第１の電源に接続し、ソース電極及びドレイン電極の他方は第３の電源に接続する。または、上記構成に加えて、第３のゲートドライバを設けて、第４のトランジスタのゲート電極は第３のゲートドライバに接続し、ソース電極及びドレイン電極の他方は第１の電源に接続する。

また本発明は、上記構成を有する表示装置において、発光素子の画素電極までを形成した状態である素子基板を提供する。より詳しくは、素子基板は、絶縁表面上に、トランジスタと、前記トランジスタに接続する画素電極までを形成した状態のものであり、電界発光層と対向電極を形成していない状態に相当する。

本発明の表示装置の駆動方法は、複数のゲート選択期間の各々が第１のサブゲート選択期間と第２のサブゲート選択期間を有するように動作させる。
第１のサブゲート選択期間において、選択信号線から伝達されるＷＥ信号に従って、第１のゲートドライバが含むスイッチが動作状態となり、第２のゲートドライバが含むスイッチが不定状態となり、第１のゲートドライバによりゲート線が選択される。また、ソースドライバが含む消去用トランジスタのソース電極及びドレイン電極の一方の電位が第３のトランジスタのゲート電極に伝達され、発光素子が含む２つの電極の電位は同電位となる。つまり、発光素子が含む２つの電極間には電流が流れず、非発光となる消去動作が行われる。

一方、第２のサブゲート選択期間において、選択信号線から伝達されるＷＥ信号に従って、第１のゲートドライバが含むスイッチが不定状態となり、第２のゲートドライバが含むスイッチが動作状態となり、第２のゲートドライバによりゲート線が選択される。また、ラッチに保持されるビデオ信号の電位が第３のトランジスタのゲート電極に伝達され、前記ビデオ信号の電位に従って、発光素子が含む２つの電極の電位は、互いに異なる電位又は同じ電位となる。つまり、ビデオ信号に従って、発光素子の両電極間に電流が流れるか、流れないかが決定し、前記発光素子が発光又は非発光となる書き込み動作が行われる。

また本発明の表示装置の駆動方法は、１フレーム期間に複数のサブフレーム期間を有し、前記複数のサブフレーム期間の各々は書き込み期間と点灯期間とを有するように動作させる。書き込み期間は複数のゲート選択期間を有し、前記複数のゲート選択期間の各々は、第１のサブゲート選択期間と第２のサブゲート選択期間を有するように動作させる。

また、選択信号線から伝達されるＷＥ信号の周期は、第１のゲートドライバ及び第２のゲートドライバに入力されるクロック信号の周期の２倍である。

上記構成を有する本発明は、駆動用ＴＦＴのゲート電極と他のノードとの容量結合による駆動用ＴＦＴのゲート・ソース間電圧の変動が解消され、発光素子に供給される電流値のばらつきを抑えることが出来る。その結果、階調反転等の不良の軽減を実現し、高画質化を実現する。

また、一つの画素が含むトランジスタの個数が３つである構成は、レイアウト上有利であり、高開口率化と高精細化を実現する。さらに、逆方向バイアスを印加するためのトランジスタを設けた構成は、発光素子の劣化を改善する。

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）

本発明の表示装置の構成について説明する。本発明の表示装置は、複数のソース線Ｓ１〜Ｓｍ（ｍは自然数）と、複数のゲート線Ｇ１〜Ｇｎ（ｎは自然数）がマトリクス状に配置された表示領域３４を有する（図１、２参照）。表示領域３４は、ソース線Ｓｘ（ｘは自然数、１≦ｘ≦ｍ）とゲート線Ｇｙ（ｙは自然数、１≦ｙ≦ｎ）が絶縁体を介して交差する領域に複数の素子を含む画素３３を複数有する。

画素３３は、発光素子１６と３つのトランジスタを有する（図１（Ａ）参照）。３つのトランジスタのうち、１つはビデオ信号の入力を制御する第１のトランジスタ１３（以下、スイッチ用ＴＦＴ１３と表記）であり、１つは発光素子１６に流れる電流値を決定する第２のトランジスタ１７（以下、駆動用ＴＦＴ１７と表記）であり、１つはビデオ信号によって、発光素子１６の発光、非発光を決定する第３のトランジスタ１８（以下、電流制御用ＴＦＴ１８と表記）である。
スイッチ用ＴＦＴ１３のゲート電極はゲート線１２に接続し、ソース電極及びドレイン電極の一方はソース線１１に接続し、他方は電流制御用ＴＦＴ１８のゲート電極に接続する。駆動用ＴＦＴ１７のゲート電極は第３の電源２２に接続し、ソース電極及びドレイン電極の一方は発光素子１６の画素電極に接続し、他方は電流制御用ＴＦＴ１８のソース電極及びドレイン電極の一方に接続する。電流制御用ＴＦＴ１８のソース電極及びドレイン電極の他方は第１の電源１４に接続する。発光素子１６の対向電極は第２の電源１５に接続する。

スイッチ用ＴＦＴ１３の導電型は制約されず、Ｎ型、Ｐ型のどちらの導電型でもよい。また、駆動用ＴＦＴ１７と電流制御用ＴＦＴ１８の導電型も制約されないが、両者とも同じ導電型が好ましい。
また、駆動用ＴＦＴ１７は飽和領域で動作させて、電流制御用ＴＦＴ１８は線形領域で動作させるとよい。そのために、駆動用ＴＦＴ１７のチャネル長Ｌ₁、チャネル幅Ｗ₁、電流制御用ＴＦＴ１８のチャネル長Ｌ₂、チャネル幅Ｗ₂は、Ｌ₁／Ｗ₁：Ｌ₂／Ｗ₂＝５〜６０００：１を満たすように形成するとよい。

なお、図１、２、５では、画素３３が含むトランジスタの導電型がＮ型の場合を示す。しかしながら、上述の通り、トランジスタの導電型はＮ型に制約されず、Ｎ型とＰ型のどちらの導電型でもよい。但し、スイッチ用ＴＦＴ１３の導電型は、オフ電流が低く、オン電流が高いＮ型のトランジスタが好適である。
また、図面では、第１の電源１４、第２の電源１５、第３の電源２２等の電源は、白抜きの丸印で示す。

第１の電源１４と第２の電源１５の電位も特に制約されないが、互いに異なる電位に設定して、前記第１の電源１４と前記第２の電源１５の間に電位差が生じるように設定する。
また、第３の電源２２の電位は、駆動用ＴＦＴ１７をオン状態にする電位である必要がある。従って、駆動用ＴＦＴ１７がＮ型ＴＦＴの場合は第３の電源２２の電位はＨレベルとし、駆動用ＴＦＴ１７がＰ型ＴＦＴの場合は第３の電源２２の電位はＬレベルとする。

上記構成では、電流制御用ＴＦＴ１８のゲート・ソース間電圧を保持する容量として、電流制御用ＴＦＴ１８のゲート容量を用いている。必要に応じて、電流制御用ＴＦＴ１８のゲート・ソース間電圧を保持する容量素子を設けてもよい。

第１の電源１４、第２の電源１５、第３の電源２２の各々は、パネルの外部に設けられ、配線（導電体）を介して、各電極に接続する。そこで、各電源に接続する配線を設けたときの等価回路について説明する（図５（Ａ）参照）。駆動用ＴＦＴ１７のゲート電極は電源線４４を介して第３の電源２２と接続する。電流制御用ＴＦＴ１８のソース電極及びドレイン電極の一方は電源線４０を介して第１の電源１４に接続する。発光素子１６の対向電極は、電源線３９を介して第２の電源１５と接続する。

上記構成の画素回路を有する本発明は、電流制御用ＴＦＴ１８のゲート・ソース間電圧の変動が解消されることから、階調反転等の不良の軽減を実現する。また、一つの画素３３が含むトランジスタの個数が３つであることから、レイアウト上有利であり、高開口率化と高精細化を実現する。

また、本発明の表示装置は、ソースドライバ１９と、表示領域３４を挟んで対向して配置する第１のゲートドライバ２０、第２のゲートドライバ２１を有する（図１、２参照）。
ソースドライバ１９は、シフトレジスタ２３、ラッチ２４及びスイッチ２５を有する。ラッチ２４は、第１のラッチ３５、第２のラッチ３６を有する。スイッチ２５は、第５のトランジスタ２９（以下消去用トランジスタ２９）と、アナログスイッチ３０を有する。消去用トランジスタ２９とアナログスイッチ３０は、各ソース線Ｓｘに対応して、各列に設けられる。
消去用トランジスタ２９のゲート電極は選択信号線２６に接続し、ソース電極及びドレイン電極の一方はソース線Ｓｘに接続し、他方は第４の電源３１に接続する。アナログスイッチ３０は、第２のラッチ３６とソース線Ｓｘの間に配置される。つまり、アナログスイッチ３０の入力ノードはラッチ２４に接続し、出力ノードはソース線Ｓｘに接続する。アナログスイッチ３０の２つの制御ノードは、一方は選択信号線２６に接続し、他方はインバータ４１を介して選択信号線２６に接続する。
第４の電源３１の電位は、画素３３が含む電流制御用ＴＦＴ１８をオフ状態にする電位であることが必要となる。従って、電流制御用ＴＦＴ１８がＮ型の場合は第４の電源３１の電位をＬレベルとし、電流制御用ＴＦＴ１８がＰ型の場合は第４の電源３１の電位をＨレベルとする。

第１のゲートドライバ２０はシフトレジスタ２７とスイッチ２８を有する。第２のゲートドライバ２１はシフトレジスタ３７とスイッチ３８を有する（図１（Ｃ）、図２参照）。スイッチ２８、３８は、選択信号線２６に接続する。但し、スイッチ３８は、インバータ４３を介して選択信号線２６に接続する。つまり、スイッチ２８、３８に入力される信号は、互いに反転した関係にある。

スイッチ２８、３８の各々はトライステートバッファ（Ｔｒｉ−Ｓｔａｔｅ Ｂｕｆｆｅｒ）に相当する。トライステートバッファの入力ノードはシフトレジスタ２７又はシフトレジスタ３７に接続し、制御ノードは選択信号線２６に接続する。トライステートバッファの出力ノードはゲート線Ｇｙに接続する。トライステートバッファは、選択信号線２６から伝達される信号がＨレベルのときに動作状態となり、Ｌレベルのときに不定状態となる。トライステートバッファの構成の具体例は、実施例２において説明する。

なお、ソースドライバ１９の構成は上記の記載に制約されず、第２のラッチ３６とスイッチ２５の間にレベルシフタやバッファを設けてもよい。また、第１のゲートドライバ２０及び第２のゲートドライバ２１の構成も上記の記載に制約されず、シフトレジスタ２７とスイッチ２８の間にレベルシフタやバッファを設けてもよい。

また本発明は、上記構成を有する表示装置において、発光素子１６の画素電極までを形成した状態である素子基板を提供する。より詳しくは、素子基板は、絶縁表面上に、トランジスタと、前記トランジスタに接続する画素電極までを形成した状態のものであり、電界発光層と対向電極を形成していない状態に相当する。

次に、上記構成を有する本発明の表示装置の動作について説明する。まず、ソースドライバ１９の動作について説明する（図１〜３参照）。シフトレジスタ２３には、クロック信号（以下ＳＣＫと表記）、クロック反転信号（以下ＳＣＫＢと表記）及びスタートパルス（以下ＳＳＰと表記）が入力され、これらの信号のタイミングに従って、第１のラッチ３５にサンプリングパルスを出力する。データが入力される第１のラッチ３５は、サンプリングパルスが入力されるタイミングに従って、１列目から最終列目までビデオ信号を保持する。第２のラッチ３６は、ラッチパルスが入力されると、第１のラッチ３５に保持されていたビデオ信号を、一斉に第２のラッチ３６に転送する。

ここで、選択信号線２６から伝達されるＷＥ信号がＬレベルのときを期間Ｔ１とし、ＷＥ信号がＨレベルのときを期間Ｔ２として、各期間におけるスイッチ２５の動作について説明する。期間Ｔ１、Ｔ２は水平走査期間の半分の期間に相当し、期間Ｔ１を第１のサブゲート選択期間、期間Ｔ２を第２のサブゲート選択期間ともよぶ。

期間Ｔ１（第１のサブゲート選択期間）において、選択信号線２６から伝達されるＷＥ信号はＬレベルであり、消去用ＴＦＴ２９はオン状態、アナログスイッチ３０は非導通状態となる。そうすると、複数の信号線Ｓ１〜Ｓｎは、各列に配置された消去用ＴＦＴ２９を介して、第４の電源３１と電気的に接続する。つまり、複数のソース線Ｓ１〜Ｓｍは、第４の電源３１と同電位になる。
このとき、画素３３が含むスイッチ用ＴＦＴ１３はオン状態であり、前記スイッチ用ＴＦＴ１３を介して、第４の電源３１の電位が電流制御用ＴＦＴ１８のゲート電極に伝達される。そうすると、電流制御用ＴＦＴ１８はオフ状態となり、発光素子１６が含む２つの電極は同電位となる。つまり、発光素子１６が含む両電極間には電流が流れず非発光となる。このように、第４の電源３１の電位が電流制御用ＴＦＴ１８のゲート電極に伝達されて、前記電流制御用ＴＦＴ１８がオフ状態になり、発光素子１６が含む２つの電極の電位が同電位になる動作を消去動作とよぶ。

期間Ｔ２（第２のサブゲート選択期間）において、選択信号線２６から伝達されるＷＥ信号はＨレベルであり、消去用ＴＦＴ２９はオフ状態、アナログスイッチ３０は導通状態となる。そうすると、第２のラッチ３６に保持されたビデオ信号は、１行分が同時に複数のソース線Ｓ１〜Ｓｍに伝達される。このとき、画素３３が含むスイッチ用ＴＦＴ１３はオン状態であり、前記スイッチ用ＴＦＴ１３を介して、ビデオ信号が電流制御用ＴＦＴ１８のゲート電極に伝達される。そうすると、入力されたビデオ信号に従って、電流制御用ＴＦＴ１８はオン状態又はオフ状態となり、発光素子１６が含む２つの電極は、互いに異なる電位又は同電位となる。より詳しくは、電流制御用ＴＦＴ１８がオン状態になると、発光素子１６が含む２つの電極は互いに異なる電位となり、前記発光素子１６に電流が流れる。つまり、発光素子１６は発光する。一方、電流制御用ＴＦＴ１８がオフ状態になると、発光素子１６が含む２つの電極は同電位となり、前記発光素子１６に電流は流れない。つまり、発光素子１６は非発光となる。このように、ビデオ信号に従って、電流制御用ＴＦＴ１８がオン状態又はオフ状態になり、発光素子１６が含む２つの電極の電位が互いに異なる電位又は同電位となる動作を書き込み動作とよぶ。

次に、第１のゲートドライバ２０及び第２のゲートドライバ２１の動作について説明する（図１、２、４参照）。シフトレジスタ２７には、Ｇ１ＣＫ、Ｇ１ＣＫＢ、Ｇ１ＳＰが入力され、これらの信号のタイミングに従って、スイッチ２８に順次パルスを出力する。シフトレジスタ３７には、Ｇ２ＣＫ、Ｇ２ＣＫＢ、Ｇ２ＳＰが入力され、これらの信号のタイミングに従って、スイッチ３８に順次パルスを出力する。図４には、ｉ行目、ｊ行目、ｋ行目、ｐ行目（ｉ、ｊ、ｋ、ｐは自然数、１≦ｉ、ｊ、ｋ、ｐ≦ｎ）の各行のスイッチ２８、３８に供給されるパルスの電位を示す。

ここで、ソースドライバ１９の動作の説明と同様に、選択信号線２６から伝達されるＷＥ信号がＬレベルのときを期間Ｔ１とし、ＷＥ信号がＨレベルのときを期間Ｔ２として、各期間における第１のゲートドライバ２０が含むスイッチ２８と第２のゲートドライバ２１が含むスイッチ３８の動作について説明する。
なお、図４のタイミングチャートでは、第１のゲートドライバ２０から信号が伝達されたゲート線Ｇｙ（ｙは自然数、１≦ｙ≦ｎ）の電位をＧｙ２０と表記し、第２のゲートドライバ２１から信号が伝達されたゲート線の電位をＧｙ２１と表記する。そして、言うまでもなく、Ｇｙ２０とＧｙ２１は、同じ配線を示す。

期間Ｔ１（第１のサブゲート選択期間）において、選択信号線２６から伝達されるＷＥ信号はＬレベルである。
第１のゲートドライバ２０が含むスイッチ２８には、ＬレベルのＷＥ信号が入力され、前記スイッチ２８は不定状態となる。
一方、第２のゲートドライバ２１が含むスイッチ３８には、ＷＥ信号が反転したＨレベルの信号が入力され、前記スイッチ３８は動作状態となる。つまり、スイッチ３８はＨレベルの信号（行選択信号）をｉ行目のゲート線Ｇｉ２１に伝達し、前記ゲート線ＧｉはＨレベルの信号と同電位となる。つまり、第２のゲートドライバ２１によりｉ行目のゲート線Ｇｉが選択される。
そうすると、画素３３が含むスイッチング用ＴＦＴ１３はオン状態となる。そして、ソースドライバ１９が含む第４の電源３１の電位が電流制御用ＴＦＴ１８のゲート電極に伝達され、前記電流制御用ＴＦＴ１８はオフ状態となり、発光素子１６の両電極の電位は同電位となる。つまり、この期間では、発光素子１６が非発光となる消去動作が行われる。

期間Ｔ２（第２のサブゲート選択期間）において、選択信号線２６から伝達されるＷＥ信号はＨレベルである。
そうすると、第１のゲートドライバ２０が含むスイッチ２８には、ＨレベルのＷＥ信号が入力され、前記スイッチ２８は動作状態となる。つまり、スイッチ２８はＨレベルの信号をｉ行目のゲート線Ｇｉ２０に伝達し、前記ゲート線ＧｉはＨレベルの信号と同電位となる。つまり、第１のゲートドライバ２０により、ｉ行目のゲート線Ｇｉが選択される。
そうすると、画素３３が含むスイッチング用ＴＦＴ１３はオン状態となる。そして、ソースドライバ１９が含む第２のラッチ３６からビデオ信号が電流制御用ＴＦＴ１８のゲート電極に伝達され、前記電流制御用ＴＦＴ１８はオン状態又はオフ状態となり、発光素子１６が含む２つの電極の電位は、互いに異なる電位又は同電位となる。つまり、この期間では、発光素子１６は発光又は非発光となる書き込み動作が行われる。
一方、第２のゲートドライバ２１が含むスイッチ３８には、Ｌレベルの信号が入力され、不定状態となる。

このように、ゲート線Ｇｙは、期間Ｔ１（第１のサブゲート選択期間）において第１のゲートドライバ２０により選択され、期間Ｔ２（第２のサブゲート選択期間）において第２のゲートドライバ２１により選択される。つまり、ゲート線は、第１のゲートドライバ２０及び第２のゲートドライバ２１により、相補的に制御される。そして、第１のサブゲート選択期間及び第２のサブゲート選択期間において、一方で消去動作を行って、他方で書き込み動作を行う。

また、第１のゲートドライバ２０がｉ行目のゲート線Ｇｉを選択する期間では、第２のゲートドライバ２１は動作していない状態（スイッチ３８が不定状態）、又はｉ行目を除く他の行のゲート線に行選択信号を伝達する。同様に、第２のゲートドライバ２１がｉ行目のゲート線Ｇｉに行選択信号を伝達する期間は、第１のゲートドライバ２０は不定状態、又はｉ行目を除く他の行のゲート線に行選択信号を伝達する。

上記のような動作を行う本発明は、電流制御用ＴＦＴ１８のゲート・ソース間電圧を保持する容量素子の両電極間の電位を放電するためのＴＦＴを設けることなく、発光素子１６を強制的にオフ状態にすることができる。従って、デューティ比の向上を実現する。

なお、本発明は、ゲート選択期間を２分割する上記の形態に制約されない。特開２００１−３２４９５８号公報に記載の通り、ゲート選択期間を３つ以上に分割してもよい。
（実施の形態２）

本実施の形態では、発光素子１６に逆方向バイアスを印加するためのトランジスタを新たに設けた画素３３の回路構成について説明する。

画素３３は、発光素子１６と４つのトランジスタを有する。４つのトランジスタのうち、１つはビデオ信号の入力を制御するスイッチ用ＴＦＴ１３であり、１つは発光素子１６に流れる電流値を決定する駆動用ＴＦＴ１７であり、１つはビデオ信号によって、発光素子１６の発光、非発光を決定する電流制御用ＴＦＴ１８であり、１つは発光素子１６に対する逆方向バイアスの印加を決定する第４のトランジスタ５１（以下、逆バイアス用ＴＦＴ５１と表記、逆方向バイアス用ＴＦＴ、交流用ＴＦＴともいう）である（図５（Ｂ）参照）。

逆バイアス用ＴＦＴ５１の役割は、発光素子１６の両電極間に、通常の発光時に印加する順方向バイアス電圧とは逆の電位差を有する、逆方向バイアス電圧を印加することである。逆バイアス用ＴＦＴ５１がオンすると、発光素子１６の画素電極がある電源線と導通する。この電源線の電位は、発光素子１６の対向電極の電位よりも低い電位とする。また、このとき、発光素子１６の対向電極の電位は通常の動作時のときよりも高い電位に設定する。この動作により、発光素子１６に逆方向バイアスが印加される。

スイッチ用ＴＦＴ１３のゲート電極はゲート線１２に接続し、ソース電極及びドレイン電極の一方はソース線１１に接続し、他方は電流制御用ＴＦＴ１８のゲート電極に接続する。駆動用ＴＦＴ１７のゲート電極は第３の電源２２に接続し、ソース電極及びドレイン電極の一方は発光素子１６の画素電極に接続し、他方は電流制御用ＴＦＴ１８のソース電極及びドレイン電極の一方に接続する。電流制御用ＴＦＴ１８のソース電極及びドレイン電極の他方は第１の電源１４に接続する。逆バイアス用ＴＦＴ５１のソース電極及びドレイン電極の一方は、発光素子１６の画素電極に接続する。

第１の電源１４、第２の電源１５、第３の電源２２の各々は、パネルの外部に設けられ、配線を介して、各電極に接続する。そこで、各電源に接続する配線を設けたときの構成について説明する（図５（Ｃ）〜（Ｅ）参照）。駆動用ＴＦＴ１７のゲート電極は電源線４４を介して第３の電源２２と接続する。電流制御用ＴＦＴ１８のソース電極及びドレイン電極の一方は電源線４０を介して第１の電源１４に接続する。発光素子１６の対向電極は、電源線３９を介して第２の電源１５と接続する。

逆バイアス用ＴＦＴ５１のゲート電極とソース電極及びドレイン電極の他方の接続は、以下のように３つの場合がある。
１つは、逆バイアス用ＴＦＴ５１のゲート電極と、ソース電極及びドレイン電極の他方は、共に電源線４０を介して、第１の電源１４に接続する場合である。（図５（Ｃ）参照）。
もう１つは、逆バイアス用ＴＦＴ５１のゲート電極は電源線４０を介して第１の電源１４に接続し、ソース電極及びドレイン電極の他方は、電源線４４を介して第３の電源２２に接続する場合である（図５（Ｄ）参照）。

上記の２つの場合、逆バイアス用ＴＦＴ５１は、逆方向バイアスを印加するとき以外はオフ状態とする。つまり、逆バイアス用ＴＦＴ５１は、第１の電源１４の電位により、オフ状態になるＴＦＴである必要がある。従って、第１の電源１４の電位がＨレベルの場合、逆バイアス用ＴＦＴ５１はＰ型ＴＦＴとする。一方、第１の電源１４の電位がＬレベルの場合、逆バイアス用ＴＦＴ５１はＮ型ＴＦＴとする。

なお、図５（Ｃ）（Ｄ）に示す構成はあくまで一例であり、他の接続形態でも構わない。例えば、逆バイアス用ＴＦＴ５１のソース電極及びドレイン電極の一方は、電源線４４を介して第３の電源２２に接続するが、ソース線１１に接続してもよい。
また、図５（Ｃ）（Ｄ）に示す構成では、逆バイアス用ＴＦＴ５１の制御は、電源線４０を介して接続する第１の電源１４により行う。この場合、発光素子１６に逆方向バイアスを印加する際、第１の電源１４と第３の電源２２の電位を、通常の動作時よりも、低い電位に設定する。そうすると、全ての画素において同時に逆バイアス用ＴＦＴ５１がオンする。そして、発光素子１６に逆方向バイアスを印加する。

そして、最後の１つは、新たに第３のゲートドライバ５４とゲート線５５を設ける場合である（図５（Ｅ）参照）。この場合、逆バイアス用ＴＦＴ５１のゲート電極は、ゲート線５５を介して第３のゲートドライバ５４に接続し、ソース電極及びドレイン電極の他方は電源線４０を介して第１の電源１４に接続する。また、この場合の逆バイアス用ＴＦＴ５１の導電型は特に制約されない。

また、上記の３つの場合に加えて、第３のゲートドライバ５４と、ゲート線５５と、電源線５６とを設ける場合がある（図１５参照）。この場合、逆バイアス用ＴＦＴ５１のソース電極及びドレイン電極の他方は、電源線５６に接続する。第３のゲートドライバ５４は、ゲート線５５と電源線５６を制御する。つまり、第３のゲートドライバ５４を用いて、ゲート線５５と電源線５６を制御することにより、１行目から最終行目まで、順番に、発光素子１６に逆方向バイアスを印加することができる。

また、ゲート線５５は、全ての行で同時に切り替わるように、１つのスイッチによって制御されていてもよい。この場合、第３のゲートドライバ５４は不要である。

さらに、逆バイアス用ＴＦＴ５１のソース電極及びドレイン電極の他方は、電源線５６ではなく、図５（Ｃ）（Ｄ）と同様に、電源線４０を介して、第１の電源１４に接続すればよい。

次に、上記構成における画素３３の動作について簡単に説明する。ここでは、発光素子１６に逆方向バイアスを印加するときの動作について説明する。
まず、画素３３に対する消去動作を行って、電流制御用ＴＦＴ１８をオフ状態にする。次に、逆バイアス用ＴＦＴ５１をオン状態にし、第１の電源１４と第２の電源１５の電位を反転させて、発光素子１６に逆方向バイアスを印加する。逆バイアス用ＴＦＴ５１は、第１の電源１４と第２の電源１５の電位を反転すればオン状態になる場合（図５（Ｃ）（Ｄ））と、第３のゲートドライバ５４によりオン状態になる場合（図５（Ｅ））がある。

つまり、第１の電源１４と第２の電源１５の電位の大小を逆にして、逆バイアス用ＴＦＴ５１をオンにして、発光素子１６に逆方向バイアスを印加する。第１の電源１４と第２の電源１５の電位の大小を逆にするとは、例えば、互いの電位を反転させるということに相当する。

逆方向バイアスを印加するためのトランジスタを設けた構成は、発光素子の劣化を改善することができる。本実施の形態は、上記の実施の形態と自由に組み合わせることができる。

なお、発光素子の不良の一例として、発光素子の電極間にショート（短絡）が発生する不良等が挙げられる。これは、発光素子の作製過程における画素電極の表面のゴミの付着や、画素電極に生じた突起等により、電界発光層の形成に不良が生じ、発光素子の両電極が電界発光層を介することなく接触してしまうことによって生ずる。このような場合、発光素子に順方向バイアスの電圧が印加されている状態では、発光素子の全面に電流が流れて発光するが、ショート箇所においては、電極間を貫通する電流が流れ、発光しない。

また、発光素子の作製工程におけるゴミの付着等により、電界発光層の膜厚が薄くなるといった不良も挙げられる。この場合、初期段階は発光するが、膜厚の薄い部分は周辺部よりもストレスが大きく、やがて前述のショートと同様の不良が生じる。この場合、実際の駆動時間に伴った進行性の不良のため、初期エージング等では対応出来ないことがある。そこで、発光素子に逆方向バイアスを印加すると、発光素子は電気的特性としてダイオードのような整流性を有するため、逆方向の電流は流れないが、ショート箇所には電流が流れることを利用する。そして、ショート箇所に集中的に電流を流すことで、ショート箇所を焼き切る等といったリペアが可能となる。以上の通り、発光素子に逆方向バイアスを印加することで、初期段階のショート箇所と、進行性のショート箇所の両者を絶縁化し、不良をリペアすることができる。従って、信頼性を向上させた表示装置及びその駆動方法を提供することができる。

本発明の構成要素である発光素子の構造について説明する。発光素子は、ガラス、石英、金属や有機物等からなる絶縁表面を有する基板の一表面に設けられた導電層、電界発光層及び導電層の積層体に相当する。発光素子は、電界発光層が複数の層からなる積層型、電界発光層が一つの層からなる単層型、電界発光層が複数の層からなるがその境界が明確ではない混合型のいずれでもよい。また、発光素子の積層構造には、下から陽極に相当する導電層＼電界発光層＼陰極に相当する導電層を積層する順積み構造、下から陰極に相当する導電層＼電界発光層＼陽極に相当する導電層を積層する逆積み構造があるが、光の発する方向に従って、適切な構造を選択するとよい。電界発光層には有機材料（低分子、高分子、中分子）、有機材料と無機材料を組み合わせた材料、シングレット材料、トリプレット材料又はそれらを組み合わせた材料のいずれを用いてもよい。

発光素子が光を発する方向は、以下の３つに分別することが可能であり、１つは、発光素子が基板側に発光する場合（下面出射、下面出射方式）、１つは基板と対向する対向基板側に発光する場合（上面出射、上面出射方式）、１つは基板側と対向基板側に発光する場合、つまり基板の一表面及び反対の表面に発光する場合（両面出射、両面出射方式）である。両面出射を行う場合、基板及び対向基板は透光性を有することが必須の要件となる。また発光素子から発せられる光には、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあり、本発明はその一方又は両方を用いることができる。

なお、発光素子に電流が流れて発光する状態とは、発光素子の両電極間に順方向バイアスの電圧が印加された状態である。

発光素子は、広視野角、バックライトを必要としないことによる薄型、軽量を実現し、また応答速度が速いために動画の表示に適する。このような発光素子を用いた表示装置を用いることにより、高機能化と高付加価値化が実現する。本実施例は、上記の実施の形態と自由に組み合わせることができる。

本発明の構成要素の一例であるトライステートバッファの構成について説明する。トライステートバッファは、ＮＡＮＤ８１、ＮＯＲ８２、インバータ８３、直列に接続されたＰ型ＴＦＴ８４及びＮ型ＴＦＴ８５から構成される（図６（Ａ）参照）。ＮＡＮＤ８１の２つの入力ノードは、一方は選択信号線２６に接続し、他方はシフトレジスタに接続する。つまり、ＮＡＮＤ８１の２つの入力ノードは、一方はＷＥ信号が入力され、他方はパルスが入力される。ＮＯＲ８２の２つの入力ノードは、一方はインバータ８３を介して選択信号線２６に接続し、他方はシフトレジスタに接続する。つまり、ＮＯＲ８２の２つの入力ノードは、一方はＷＥ信号の反転信号が入力され、他方はパルスが入力される。またＰ型ＴＦＴ８４のソース電極は高電位電源８６に接続し、Ｎ型ＴＦＴ８５のソース電極は低電位電源８７に接続する。

上記構成によると、トライステートバッファの制御ノードは、選択信号線２６に接続されたノードに相当し、具体的には、ＮＡＮＤ８１の一方の入力ノード、インバータ８３の入力ノードに相当する。トライステートバッファの入力ノードは、ＮＡＮＤ８１の他方の入力ノードとＮＯＲ８２の一方の入力ノードに相当する。トライステートバッファの出力ノードは、Ｐ型ＴＦＴ８４及びＮ型ＴＦＴ８５のドレインに相当する。

なお、ゲートドライバの末端に設けたトライステートバッファは、一方がゲート線の充放電を行う際に、他方の出力がそれを阻害しないようにするものである。従って、アナログスイッチやクロックドインバータ等を用いても同様に制御することができる。

シフトレジスタから供給されるパルスをＩｎ、ＮＡＮＤ８１の出力ノードの電位をＡ、ＮＯＲ８２の出力ノードの電位をＢ、Ｐ型ＴＦＴ８４及びＮ型ＴＦＴ８５のドレイン電極の電位をＯＵＴとすると、図示する真偽値表が完成する（図６（Ｂ）参照）。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。

本発明の表示装置に採用する時間階調方式について説明する。つまり、本発明の表示装置の駆動（動作）について説明する。縦軸が走査線、横軸が時間のタイミングチャート（図７（Ａ）（Ｃ））と、ｉ行目のゲート線Ｇｉ（１≦ｉ≦ｎ）のタイミングチャート（図７（Ｂ）（Ｄ））を用いて説明する。フレーム周波数は、通常６０Ｈｚ程度であり、画面の描画を１回行う期間は１フレーム期間と呼ばれる。時間階調方式では、１フレーム期間を複数のサブフレーム期間に分割する。このときの分割数は、階調ビット数に等しい場合が大半であり、ここでは分割数が階調ビット数に等しい場合を示す。

なお、図７に示すタイミングチャートは一例に過ぎず、疑似輪郭等の軽減のため、サブフレーム期間をさらに分割してもよい。

まず、逆バイアス印加期間ＦＲＢを含まない場合について説明する（図７（Ａ）（Ｂ）参照）。また、３ビット階調（８階調）を表現する場合、つまり、１フレーム期間を３つのサブフレーム期間ＳＦ１〜ＳＦ３に分割する場合について説明する。

なお、図７（Ａ）（Ｂ）に示すタイミングチャートは、図５（Ａ）に示す画素を用いた場合である。

各サブフレーム期間は、書き込み動作及び消去動作を行う書き込み期間（アドレス期間ともいう、以下アドレス期間と表記）Ｔａと、画素が点灯又は非点灯する（画素が点灯又は非点灯して画像の表示を行う）点灯期間（サステイン期間、発光期間ともいう、）Ｔｓを有する。アドレス期間Ｔａは、複数のゲート選択期間を有する。前記複数のゲート選択期間の各々は、第１のサブゲート選択期間及び第２のサブゲート選択期間を有する。第１のサブゲート選択期間及び第２のサブゲート選択期間の一方では消去動作を行い、他方では書き込み動作を行う。図面では、第１のサブゲート選択期間において消去動作を行い、第２のサブゲート選択期間において書き込み動作を行う場合を例示する。点灯期間Ｔｓ１〜Ｔｓ３は、その長さの比をＴｓ１：Ｔｓ２：Ｔｓ３＝４：２：１とする。ｎビット階調を表現する場合、ｎ個の点灯期間は、その長さの比を２^(n-1)：２^(n-2)：・・・：２¹：２⁰とする。

つまり、点灯期間Ｔｓは、各ビットで長さが異なる。例えば、発光期間の比を２のべき乗の比とすると、各ビットの発光期間の組み合わせによって、１６階調の線形的な階調表現が可能である。本発明によると、アドレス期間は、ゲート選択期間の前後で分割され、それぞれの分割期間で書き込みあるいは消去が行われる。

次に、逆バイアス印加期間ＦＲＢを含む場合について説明する（図７（Ｃ）（Ｄ）参照）。逆バイアス印加期間ＦＲＢは消去動作のみを行うアドレス期間ＴａＲＢと、陽極と陰極の電位を反転させて、全ての画素に同時に逆方向バイアスを印加する逆方向バイアス印加期間ＲＢを有する。
なお、逆方向バイアス印加期間ＲＢは、各フレーム期間に設ける必要はなく、複数のフレーム期間毎に設けてもよい。また、サブフレーム期間ＳＦ１〜ＳＦ３と逆方向バイアス印加期間ＦＲＢを別に設ける必要はなく、あるサブフレーム期間の点灯期間Ｔｓ１〜ＴＳ３中に設けてもよい。

なお、図７（Ｃ）（Ｄ）に示すタイミングチャートは、図５（Ｂ）〜（Ｄ）に示す画素を用いた場合である。

また、サブフレーム期間の順序は、上位ビットから下位ビットの順序に出現する上記記載に制約されず、１フレーム期間中、ランダムに並んでいても良い。さらにフレーム期間毎に、その順序が変化してもよい。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。

また、４ビット階調（１６階調）を表現する場合、つまり、１フレーム期間を４つのサブフレーム期間ＳＦ１〜ＳＦ４に分割する場合について説明する。

まず、図５（Ａ）に示す画素を用いた場合のタイミングチャートについて、図１０（Ａ）を用いて説明する。図１０（Ａ）において、アドレス期間７０１においては、１ビット目の書き込みが行われ、発光期間７０２で１ビット目の表示が行われる。以後、２ビット目も同様に、アドレス期間７０３においては２ビット目の書き込みが行われ、発光期間７０４で２ビット目の表示が行われる。また、３ビット目も同様に、アドレス期間７０５においては３ビット目の書き込みが行われ、発光期間７０６で３ビット目の表示が行われる。但し、３ビット目においては、発光期間７０６が短いため、４ビット目の書き込み前に消去動作が必要となる。よって、アドレス期間７０７で消去が行われ、非発光期間７０８を経て、アドレス期間７０９において、４ビット目の書き込みが行われる。４ビット目においても、同様に消去を行うアドレス期間７１１と、非発光期間７１２を有する。

次に、図５（Ｂ）〜（Ｄ）に示す画素を用いた場合であって、発光素子に逆方向バイアスを印加する場合のタイミングチャートについて、図１０（Ｂ）を用いて説明する。ここでは、４ビット目の表示および消去が完了した後、画面全体で一斉に逆方向バイアスを印加する期間７２１を設けている。このため、図７（Ａ）に比べ、若干ではあるが表示デューティ（発光期間の合計／１フレーム期間）が低下する。

次に、図５（Ｅ）に示した画素を用いる場合であって、逆方向バイアス印加のタイミングが行ごとに制御することができる場合のタイミングチャートについて、図１０（Ｃ）を用いて説明する。ここでは、図１０（Ｃ）に示すように、４ビット目の発光期間の後、新たに設けた第３のゲートドライバを用いて逆方向バイアス印加用の走査期間７３１を設け、その後、行ごとに順次逆方向バイアスが印加される（期間７３２参照）。このようにすると、図７（Ｂ）に比べ、より効率的に逆方向バイアス期間を設けることが出来る。逆に、図７（Ｂ）と同等の長さで逆方向バイアスを印加すれば良い場合には、表示デューティをより高くすることが可能である。本実施例は、上記の実施の形態、実施例と自由に組み合わせることが可能である。

本発明の表示装置には、アナログのビデオ信号、デジタルのビデオ信号のどちらを用いてもよい。但し、デジタルのビデオ信号を用いる場合、そのビデオ信号が電圧を用いているのか、電流を用いているのかで異なる。つまり、発光素子の発光時において、画素に入力されるビデオ信号は、定電圧のものと、定電流のものがある。ビデオ信号が定電圧のものには、発光素子に印加される電圧が一定のものと、発光素子に流れる電流が一定のものとがある。またビデオ信号が定電流のものには、発光素子に印加される電圧が一定のものと、発光素子に流れる電流が一定のものとがある。この発光素子に印加される電圧が一定のものは定電圧駆動であり、発光素子に流れる電流が一定のものは定電流駆動である。定電流駆動は、発光素子の抵抗変化によらず、一定の電流が流れる。本発明の表示装置には、電圧のビデオ信号、電流のビデオ信号のどちらを用いてもよく、また定電圧駆動、定電流駆動のどちらを用いてもよい。

本発明の表示装置の一形態である、表示領域及びドライバを搭載したパネルについて説明する。基板４０５上には、発光素子を含む画素を複数含む表示領域４０４、ソースドライバ４０３、第１のゲートドライバ４０１及び第２のゲートドライバ４０２、接続端子４１５及び接続フィルム４０７が設けられる（図８（Ａ）（Ｂ）参照）。接続端子４１５は、導電性粒子を介して、接続フィルム４０７と接続する。接続フィルム４０７はＩＣチップと接続する。

図８（Ｂ）はパネルのＡ−Ａ’における断面図を示し、表示領域４０４に設けられた電流制御用ＴＦＴ４０９及び駆動用ＴＦＴ４１０と、ソースドライバ４０３に設けられたＣＭＯＳ回路４１４を示す。また、表示領域４０４に設けられた導電層４１１、電界発光層４１２及び導電層４１３を示す。導電層４１１は駆動用ＴＦＴ４１０のソース電極又はドレイン電極に接続する。また、導電層４１１は画素電極として機能し、導電層４１３は対向電極として機能する。導電層４１１、電界発光層４１２及び導電層４１３の積層体は発光素子に相当する。

表示領域４０４とドライバ４０１〜４０３の周囲にはシール材４０８が設けられ、発光素子は、該シール材４０８と対向基板４０６により封止される。この封止処理は、発光素子を水分から保護するための処理であり、ここではカバー材（ガラス、セラミックス、プラスチック、金属等）により封止する方法を用いるが、熱硬化性樹脂や紫外光硬化性樹脂を用いて封止する方法、金属酸化物や窒化物等のバリア能力が高い薄膜により封止する方法を用いてもよい。

基板４０５上に形成される素子は、非晶質半導体に比べて移動度等の特性が良好な結晶質半導体（ポリシリコン）により形成されること好適であり、そうすると、同一表面上におけるモノリシック化が実現される。上記構成を有するパネルは、接続する外部ＩＣの個数が減少するため、小型・軽量・薄型が実現される。

また、図８（Ｂ）において、導電層４１１は透明導電膜で形成し、導電層４１３は反射膜で形成される。よって、電界発光層４１２から発せられる光は、矢印で示すとおり、導電層４１１を透過して、基板４０５側に出射される。一般的にこのような構成は下面出射方式と呼ばれる。

これに対し、導電層４１１を反射膜で形成し、導電層４１３を透明導電膜で形成することにより、図１１（Ａ）に示すように、電界発光層４１２から発せられる光を対向基板４０６側に出射させる構成も可能である。一般的にこのような構成は上面出射方式と呼ばれる。

また、駆動用ＴＦＴ４１０のソース電極又はドレイン電極と導電層４１１とは、絶縁層を介することなく、同一の層に積層形成され、薄膜が重なることによって直接接続されている。よって、導電層４１１の形成領域は、駆動用ＴＦＴ４１０等が配置されている領域を除いた領域となるため、画素の高精細化等に伴い、開口率の低下が避けられない。よって、図１１（Ｂ）に示すように、層間膜４１６を追加し、独立した層に画素電極を設け、上面出射方式とすることにより、ＴＦＴ等が形成されている領域も有効に発光領域として活用出来る。このとき、電界発光層４１２の膜厚によっては、画素電極である導電層４１１と駆動用ＴＦＴ４１０のソース電極又はドレイン電極とのコンタクト領域において、導電層４１１と導電層４１３とのショートが生ずる可能性があるので、バンク４１７等を設け、ショートを防止する構成が望ましい。

さらに、図１２に示すように、導電層４１１と導電層４１３とをいずれも透明導電膜で形成することにより、基板４０５側と対向基板４０６側の両方に電界発光層４１２からの出射光を取り出す構成も可能である。このような構成は両面出射方式と呼ばれる。

図１２の場合、上面出射側と下面出射側の発光面積はおおむね等しいが、前述のように、層間膜を追加して画素電極の面積を大きくすれば、上面出射側の開口率を高くすることができる。

但し、本発明は上記の実施例に制約されない。例えば、表示領域４０４は絶縁表面上に形成された非晶質半導体（アモルファスシリコン）をチャネル部としたＴＦＴにより構成し、ドライバ４０１〜４０３はＩＣチップにより構成してもよい。ＩＣチップは、ＣＯＧ方式により基板上に貼り合わせたり、基板に接続する接続フィルムに貼り合わせたりしてもよい。非晶質半導体は、ＣＶＤ法を用いることで、大面積の基板に簡単に形成することができ、かつ結晶化の工程が不要であることから、安価なパネルの提供を可能とする。また、この際、インクジェット法に代表される液滴吐出法により導電層を形成すると、より安価なパネルの提供を可能とする。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。

発光素子を含む表示領域を備えた電子機器として、テレビ装置、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（携帯電話機）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、モニター、ノート型パソコン、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。以下にはその具体例について説明する。

図９（Ａ）は携帯情報端末であり、本体９２０１、表示部９２０２等を含む。図９（Ｂ）はデジタルビデオカメラであり、表示部９７０１、９７０２等を含む。図９（Ｃ）は携帯端末であり、本体９１０１、表示部９１０２等を含む。図９（Ｄ）は携帯型テレビ装置であり、本体９３０１、表示部９３０２等を含む。図９（Ｅ）は携帯型コンピュータであり、本体２２０２、表示部２２０３等を含む。図９（Ｆ）はテレビ装置であり、本体２００１、表示部２００３等を含む。本発明は、表示部を含む表示装置の構成に適用される。本発明の適用により、高画質化と高精細化を実現した表示画面を提供することができるため、高機能化と高付加価値化を実現した電子機器を提供することができる。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。

図１３（Ａ）は、本発明の表示装置を構成する画素のレイアウト例を示す。画素の構成は、図５（Ａ）に示す画素と同様である。但し、図１３（Ａ）に示す画素は、隣接する２つの画素間で、電源線４０を共有した構成であり、図１３（Ｂ）にその回路図を示す。なお、図１３（Ａ）では、対向電極である第２の電源１５は図示していない。

上記のようなレイアウトとすることにより、表示領域（画素領域ともいう）において、配置する配線の本数を減少させることができるため、開口率の向上を実現する。なお、隣接する２つの画素間で、電源線４４を共有してもよい。ただし、電源線４０、４４は、発光素子１６に供給する電流値の調整をするために、共有せずに、独立で設けて、その電位を調整可能にしておくのが望ましい。特にカラー表示の場合、ホワイトバランス調整等が必須となるため、隣接する画素間で共有する電源線は、ホワイトバランス調整に影響しない適当なものを選択するとよい。具体的には、電源線４４の電位を調整することによって、駆動用ＴＦＴ１７のゲート電位を変えて、発光素子１６に供給する電流値を決定する場合には、電源線４４は隣接間での共有は不可能である。また、電源線４０の電位を調整することによって、駆動用ＴＦＴ１７のＶＧＳを変え、発光素子１６に供給する電流値を決定する場合には、電源線４０の隣接間での共有は不可能となる。

なお、図１３（Ａ）において、電流制御用ＴＦＴ１８は、ゲート電極の電位保持のため、電源線４０の下部に保持容量を設けている。図１３（Ｂ）の回路図には保持容量は明示していないが、必要に応じて設ける場合もある。図１３（Ａ）のレイアウトでは、保持容量の配置領域として、実際に発光領域として寄与しない、電源線の配置領域を利用することにより、開口率を低下することなく、機能付加が可能となる。

図１４（Ａ）も同様、画素のレイアウト例を示す。画素の構成は、図５（Ｄ）に示す画素と同様であり、図１３（Ａ）に示す画素に逆バイアス用ＴＦＴ５１が追加されている。前述と同様、図１３（Ａ）に示したように、隣接する２つの画素間で、電源線を共有とすることにより、開口率の向上を実現する。図５（Ｄ）に示す画素構成の場合、逆バイアス用のＴＦＴの追加を伴うため、このような手法は、開口率の向上の点から、大変有効である。

発光素子は、一対の電極間に、様々な材料からなる単数又は複数の層（以下電界発光層と称する）が挟まれた構造を有する。発光素子は、以下に示すような要因により、陽極と陰極が短絡する初期不良が生じることがある。第１の要因として、異物（ゴミ）の付着による陽極と陰極の短絡、第２の要因として、陽極の微細な突起（凸凹）により電界発光層にピンホールが生じ、このピンホールに起因した陽極と陰極の短絡、第３の要因として、電界発光層が均一に成膜されずに、前記電界発光層にピンホールが生じ、このピンホールに起因した陽極と陰極の短絡などがある。第３の要因は、そもそも電界発光層の膜厚が薄いことも関係する。このような初期不良が発生した画素では、信号に応じた点灯及び非点灯が行われず、電流のほとんどすべてが短絡部を流れて素子全体が消光する現象が生じたり、特定の画素が点灯又は非点灯しない現象が生じたりして、画像の表示が良好に行われないという問題が発生する。上記問題を鑑み、上述したように、本発明は、発光素子に逆方向バイアスを印加することができる表示装置及びその駆動方法を提供する。逆方向バイアスの印加により、陽極と陰極の短絡部のみに局所的に電流が流れ、該短絡部は発熱する。そうすると、短絡部は酸化又は炭化して絶縁化する。その結果、初期不良が生じても、その不良を解消し、画像の表示を良好に行うことができる表示装置を提供することができる。なお、このような初期不良の絶縁化は、出荷前に行うとよい。

また、発光素子は、上述の初期不良とは別に、進行性不良が生じることがある。進行性不良とは、時間の経過に伴って、新たに発生した陽極と陰極の短絡である。このように、時間の経過に伴って新たに発生した陽極と陰極の短絡は、陽極の微細な突起により発生する。つまり、一対の電極間に電界発光層が挟まれた積層体には、時間の経過に伴って、陽極と陰極の短絡が発生する。上記問題を鑑み、上述したように、本発明は、出荷前だけではなく、定期的に逆方向バイアスを印加する表示装置及びその駆動方法を提供する。逆方向バイアスの印加により、陽極と陰極の短絡部のみに局所的に電流が流れ、短絡部は絶縁化する。その結果、進行性不良が生じても、その不良を解消し、画像の表示を良好に行うことができる表示装置及びその駆動方法を提供することができる。

また一対の電極間に電界発光層が挟まれた積層体には、順方向バイアスの電圧を印加しても発光しない箇所がある。このような非発光性の不良はダークスポットとよばれ、また、時間の経過に伴って進行するため、進行性不良ともよばれる。ダークスポットは、電界発光層と陰極との接触不良により生じるもので、前記電界発光層と前記陰極の間に微少な空隙があり、その空隙が広がっていくことにより進行すると考えられている。しかしながら、逆方向バイアスを印加すると、その空隙の広がりを抑制することができる。つまり、ダークスポットの進行を抑制することができる。従って、上述したように、逆方向バイアスを印加する本発明は、ダークスポットの進行を抑制する表示装置及びその駆動方法を提供することができる。

本発明の表示装置の構成を説明する図。 本発明の実施の形態１を説明する図。 本発明の実施の形態１を説明する図。 本発明の実施の形態１を説明する図。 本発明の実施の形態２を説明する図。 本発明の実施例２を説明する図。 本発明の実施例３を説明する図。 本発明の実施例４を説明する図。 本発明の実施例５を説明する図。 本発明の実施例４を説明する図。 本発明の実施例４を説明する図。 本発明の実施例５を説明する図。 本発明の実施例５を説明する図。 本発明の実施の形態２を説明する図。 本発明の実施の形態２を説明する図。

符号の説明

１１ ソース線
１２ ゲート線
１３ 第１のトランジスタ（スイッチ用ＴＦＴ）
１４ 第１の電源
１５ 第２の電源
１６ 発光素子
１７ 第２のトランジスタ（駆動用ＴＦＴ）
１８ 第３のトランジスタ（電流制御用ＴＦＴ）
１９ ソースドライバ
２０ 第１のゲートドライバ
２１ 第２のゲートドライバ
２２ 第３の電源
２３ シフトレジスタ
２４ ラッチ
２５ スイッチ
２６ 選択信号線
２７、３７ シフトレジスタ
２８、３８ スイッチ
２９ 消去用トランジスタ（第５のトランジスタ）
３０ アナログスイッチ
３１ 第４の電源
４１ インバータ
４２ トライステートバッファ

Claims (22)

1. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、発光素子、ソースドライバ、第１のゲートドライバ及び第２のゲートドライバを有し、
   前記第１のトランジスタのゲート電極はゲート線に接続され、ソース電極及びドレイン電極の一方はソース線に接続され、ソース電極及びドレイン電極の他方は前記第３のトランジスタのゲート電極に接続され、
   前記発光素子、前記第２のトランジスタ及び前記第３のトランジスタは、第１の電源と第２の電源の間に直列に接続され、
   前記第２のトランジスタのゲート電極は第３の電源に接続され、前記ソースドライバは前記ソース線に接続され、前記第１のゲートドライバと前記第２のゲートドライバは前記ゲート線に接続されることを特徴とする表示装置。
2. 複数の画素を有する表示領域、ソースドライバ、第１のゲートドライバ及び第２のゲートドライバを有し、
   前記複数の画素の各々は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び発光素子を有し、
   前記第１のトランジスタのゲート電極はゲート線に接続され、ソース電極及びドレイン電極の一方はソース線に接続され、ソース電極及びドレイン電極の他方は前記第３のトランジスタのゲート電極に接続され、
   前記発光素子、前記第２のトランジスタ及び前記第３のトランジスタは、第１の電源と第２の電源の間に直列に接続され、
   前記第２のトランジスタのゲート電極は第３の電源に接続され、前記ソースドライバは前記ソース線に接続され、前記第１のゲートドライバと前記第２のゲートドライバは前記ゲート線に接続され、前記第１のゲートドライバと前記第２のゲートドライバは、前記表示領域を挟んで対向して配置されていることを特徴とする表示装置。
3. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、発光素子、ソースドライバ、第１のゲートドライバ及び第２のゲートドライバを有し、
   前記第１のトランジスタのゲート電極はゲート線に接続され、ソース電極及びドレイン電極の一方はソース線に接続され、ソース電極及びドレイン電極の他方は前記第３のトランジスタのゲート電極に接続され、
   前記発光素子、前記第２のトランジスタ及び前記第３のトランジスタは、第１の電源と第２の電源の間に直列に接続され、
   前記第２のトランジスタのゲート電極は第３の電源に接続され、前記第４のトランジスタのソース電極及びドレイン電極の一方は前記発光素子の画素電極に接続され、前記ソースドライバは前記ソース線に接続され、前記第１のゲートドライバと前記第２のゲートドライバは前記ゲート線に接続されることを特徴とする表示装置。
4. 複数の画素を有する表示領域、ソースドライバ、第１のゲートドライバ及び第２のゲートドライバを有し、
   前記複数の画素の各々は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ及び発光素子を有し、
   前記第１のトランジスタのゲート電極はゲート線に接続され、ソース電極及びドレイン電極の一方はソース線に接続され、ソース電極及びドレイン電極の他方は前記第３のトランジスタのゲート電極に接続され、
   前記発光素子、前記第２のトランジスタ及び前記第３のトランジスタは、第１の電源と第２の電源の間に直列に接続され、
   前記第２のトランジスタのゲート電極は第３の電源に接続され、前記第４のトランジスタのソース電極及びドレイン電極の一方は前記発光素子の画素電極に接続され、前記ソースドライバは前記ソース線に接続され、前記第１のゲートドライバと前記第２のゲートドライバは前記ゲート線に接続され、前記第１のゲートドライバと前記第２のゲートドライバは、前記表示領域を挟んで対向して配置されていることを特徴とする表示装置。
5. 請求項１乃至請求項４のいずれか一項において、前記ソースドライバは、シフトレジスタ、ラッチ及びスイッチを有することを特徴とする表示装置。
6. 請求項１乃至請求項４のいずれか一項において、前記ソースドライバは、シフトレジスタ、ラッチ、及び選択信号線に接続されたスイッチを有することを特徴とする表示装置。
7. 請求項１乃至請求項４のいずれか一項において、
   前記ソースドライバは、シフトレジスタ、ラッチ及びスイッチを有し、
   前記スイッチは、消去用トランジスタと、前記ラッチと前記ソース線の間に配置されたアナログスイッチを有し、
   前記消去用トランジスタのゲート電極は選択信号線に接続され、ソース電極及びドレイン電極の一方は前記ソース線に接続され、ソース電極及びドレイン電極の他方は第４の電源に接続され、
   前記アナログスイッチの制御ノードは、前記選択信号線に接続されることを特徴とする表示装置。
8. 請求項１乃至請求項４のいずれか一項において、前記第１のゲートドライバと第２のゲートドライバの各々は、シフトレジスタとスイッチを有することを特徴とする表示装置。
9. 請求項１乃至請求項４のいずれか一項において、前記第１のゲートドライバと第２のゲートドライバの各々は、シフトレジスタと、選択信号線に接続されたスイッチを有することを特徴とする表示装置。
10. 請求項１乃至請求項４のいずれか一項において、
    前記第１のゲートドライバと第２のゲートドライバの各々は、シフトレジスタとトライステートバッファを有し、
    前記トライステートバッファの入力ノードは前記シフトレジスタに接続され、制御ノードは選択信号線に接続され、出力ノードは前記ゲート線に接続されることを特徴とする表示装置。
11. 請求項３又は請求項４において、前記第４のトランジスタのゲート電極と、ソース電極及びドレイン電極の他方は、前記第１の電源に接続されることを特徴とする表示装置。
12. 請求項３又は請求項４において、前記第４のトランジスタのゲート電極は前記第１の電源に接続され、前記第４のトランジスタのソース電極及びドレイン電極の他方は前記第３の電源に接続されることを特徴とする表示装置。
13. 請求項３又は請求項４において、
    第３のゲートドライバを有し、
    前記第４のトランジスタのゲート電極は前記第３のゲートドライバに接続され、前記第４のトランジスタのソース電極及びドレイン電極の他方は前記第１の電源に接続されることを特徴とする表示装置。
14. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、発光素子、ソースドライバ、第１のゲートドライバ及び第２のゲートドライバを有し、
    前記ソースドライバは、シフトレジスタ、ラッチ及び選択信号線に接続されたスイッチを有し、
    前記第１のゲートドライバと前記第２のゲートドライバの各々は、シフトレジスタと、前記選択信号線に接続されたスイッチを有し、
    前記選択信号線から伝達される書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが動作状態となり、前記第２のゲートドライバが含むスイッチが不定状態となって、前記第１のゲートドライバによりゲート線が選択され、
    前記選択信号線から伝達される書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが不定状態となり、前記第２のゲートドライバが含むスイッチが動作状態となって、前記第２のゲートドライバにより前記ゲート線が選択されることを特徴とする表示装置の駆動方法。
15. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、発光素子、ソースドライバ、第１のゲートドライバ及び第２のゲートドライバを有し、
    前記ソースドライバは、シフトレジスタ、ラッチ及び選択信号線に接続されたスイッチを有し、
    前記第１のゲートドライバと前記第２のゲートドライバの各々は、シフトレジスタと、前記選択信号線に接続されたスイッチを有し、
    前記選択信号線から伝達される書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが動作状態となり、前記第２のゲートドライバが含むスイッチが不定状態となって、前記第１のゲートドライバによりゲート線が選択され、前記ソースドライバが含む消去用トランジスタのソース電極及びドレイン電極の一方の電位が前記第３のトランジスタのゲート電極に伝達され、前記発光素子が非発光となる消去動作が行われ、
    前記選択信号線から伝達される書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが不定状態となり、前記第２のゲートドライバが含むスイッチが動作状態となって、前記第２のゲートドライバにより前記ゲート線が選択され、前記ラッチに保持されるビデオ信号の電位が前記第３のトランジスタのゲート電極に伝達され、前記ビデオ信号の電位に従って、前記発光素子が発光又は非発光となる書き込み動作が行われることを特徴とする表示装置の駆動方法。
16. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、発光素子、ソースドライバ、第１のゲートドライバ及び第２のゲートドライバを有し、
    前記ソースドライバは、シフトレジスタ、ラッチ及び選択信号線に接続されたスイッチを有し、
    前記第１のゲートドライバと前記第２のゲートドライバの各々は、シフトレジスタと、前記選択信号線に接続されたスイッチを有し、
    １フレーム期間は、複数のサブフレーム期間を有し、
    前記複数のサブフレーム期間の各々は、書き込み期間と点灯期間とを有し、
    前記書き込み期間は、複数のゲート選択期間を有し、
    前記複数のゲート選択期間の各々は、第１のサブゲート選択期間と第２のサブゲート選択期間を有し、
    前記第１のサブゲート選択期間において、前記選択信号線から伝達される書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが動作状態となり、前記第２のゲートドライバが含むスイッチが不定状態となって、前記第１のゲートドライバによりゲート線が選択され、
    前記第２のサブゲート選択期間において、前記選択信号線から伝達される書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが不定状態となり、前記第２のゲートドライバが含むスイッチが動作状態となって、前記第２のゲートドライバにより前記ゲート線が選択されることを特徴とする表示装置の駆動方法。
17. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、発光素子、ソースドライバ、第１のゲートドライバ及び第２のゲートドライバを有し、
    前記ソースドライバは、シフトレジスタ、ラッチ及び選択信号線に接続されたスイッチを有し、
    前記第１のゲートドライバと前記第２のゲートドライバの各々は、シフトレジスタと、前記選択信号線に接続されたスイッチを有し、
    １フレーム期間は、複数のサブフレーム期間を有し、
    前記複数のサブフレーム期間の各々は、書き込み期間と点灯期間とを有し、
    前記書き込み期間は、複数のゲート選択期間を有し、
    前記複数のゲート選択期間の各々は、第１のサブゲート選択期間と第２のサブゲート選択期間を有し、
    前記第１のサブゲート選択期間において、前記選択信号線から伝達される書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが動作状態となり、前記第２のゲートドライバが含むスイッチが不定状態となって、前記第１のゲートドライバにより前記ゲート線が選択され、前記ソースドライバが含む消去用トランジスタのソース電極及びドレイン電極の一方の電位が前記第３のトランジスタのゲート電極に伝達され、前記発光素子が非発光となる消去動作が行われ、
    前記第２のサブゲート選択期間において、前記選択信号線から伝達される書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが不定状態となり、前記第２のゲートドライバが含むスイッチが動作状態となって、前記第２のゲートドライバにより前記ゲート線が選択され、前記ラッチに保持されるビデオ信号の電位が前記第３のトランジスタのゲート電極に伝達され、前記ビデオ信号の電位に従って、前記発光素子が発光又は非発光となる書き込み動作が行われることを特徴とする表示装置の駆動方法。
18. 請求項１４乃至請求項１８のいずれか一項において、
    前記書き込み消去選択信号の周期は、前記第１のゲートドライバと前記第２のゲートドライバに入力されるクロック信号の周期の２倍であることを特徴とする表示装置の駆動方法。
19. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、画素電極、ソースドライバ、第１のゲートドライバ及び第２のゲートドライバを有し、
    前記第１のトランジスタのゲート電極はゲート線に接続され、ソース電極及びドレイン電極の一方はソース線に接続され、ソース電極及びドレイン電極の他方は前記第３のトランジスタのゲート電極に接続され、
    前記画素電極、前記第２のトランジスタ及び前記第３のトランジスタは、第１の電源と第２の電源の間に直列に接続され、
    前記第２のトランジスタのゲート電極は第３の電源に接続され、前記ソースドライバは前記ソース線に接続され、前記第１のゲートドライバと前記第２のゲートドライバは前記ゲート線に接続されることを特徴とする素子基板。
20. 複数の画素を有する表示領域、ソースドライバ、第１のゲートドライバ及び第２のゲートドライバを有し、
    前記複数の画素の各々は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び画素電極を有し、
    前記第１のトランジスタのゲート電極はゲート線に接続され、ソース電極及びドレイン電極の一方はソース線に接続され、ソース電極及びドレイン電極の他方は前記第３のトランジスタのゲート電極に接続され、
    前記画素電極、前記第２のトランジスタ及び前記第３のトランジスタは、第１の電源と第２の電源の間に直列に接続され、
    前記第２のトランジスタのゲート電極は第３の電源に接続され、前記ソースドライバは前記ソース線に接続され、前記第１のゲートドライバと前記第２のゲートドライバは前記ゲート線に接続され、前記第１のゲートドライバと前記第２のゲートドライバは、前記表示領域を挟んで対向して配置されることを特徴とする素子基板。
21. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、画素電極、ソースドライバ、第１のゲートドライバ及び第２のゲートドライバを有し、
    前記第１のトランジスタのゲート電極はゲート線に接続され、ソース電極及びドレイン電極の一方はソース線に接続され、ソース電極及びドレイン電極の他方は前記第３のトランジスタのゲート電極に接続され、
    前記画素電極、前記第２のトランジスタ及び前記第３のトランジスタは、第１の電源と第２の電源の間に直列に接続され、
    前記第２のトランジスタのゲート電極は第３の電源に接続され、前記第４のトランジスタのソース電極及びドレイン電極の一方は前記画素電極に接続され、前記ソースドライバは前記ソース線に接続され、前記第１のゲートドライバと前記第２のゲートドライバは前記ゲート線に接続されることを特徴とする素子基板。
22. 複数の画素を有する表示領域、ソースドライバ、第１のゲートドライバ及び第２のゲートドライバを有し、
    前記複数の画素の各々は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ及び画素電極を有し、
    前記第１のトランジスタのゲート電極はゲート線に接続され、ソース電極及びドレイン電極の一方はソース線に接続され、ソース電極及びドレイン電極の他方は前記第３のトランジスタのゲート電極に接続され、
    前記画素電極、前記第２のトランジスタ及び前記第３のトランジスタは、第１の電源と第２の電源の間に直列に接続され、
    前記第２のトランジスタのゲート電極は第３の電源に接続され、前記第４のトランジスタのソース電極及びドレイン電極の一方は前記画素電極に接続され、前記ソースドライバは前記ソース線に接続され、前記第１のゲートドライバと前記第２のゲートドライバは前記ゲート線に接続され、前記第１のゲートドライバと前記第２のゲートドライバは、前記表示領域を挟んで対向して配置されることを特徴とする素子基板。

Images