JP2005243664A

JP2005243664A - 半導体装置およびその製造方法

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Publication number: JP2005243664A
Application number: JP2004047209A
Authority: JP
Inventors: Masaru Kadoshima; 勝門島
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-02-24
Filing date: 2004-02-24
Publication date: 2005-09-08

Abstract

【課題】半導体装置の信頼性や性能を向上させる。
【解決手段】半導体基板１上にゲート絶縁膜５を形成してから、半導体基板１上に金属元素を構成元素として含む導体膜６およびシリコン膜を形成し、それらをパターニングする。それから、ｎ⁻型半導体領域１２、ｐ⁻型半導体領域１３、サイドウォール１４、ｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６を形成した後、半導体基板１上に金属膜を形成して熱処理することで、金属膜とシリコン膜、ｎ^＋型半導体領域１５の上部およびｐ^＋型半導体領域１６の上部とを反応させて金属シリサイド膜２２ａ，２２ｂ，２２ｃを形成する。導体膜６および導体膜６上の金属シリサイド膜２２ａにより、ｎチャネル型ＭＩＳＦＥＴ２３のゲート電極１１ａおよびｐチャネル型ＭＩＳＦＥＴ２４のゲート電極１１ｂが形成される。
【選択図】図６

Description

本発明は、半導体装置およびその製造方法に関し、特に、金属含有膜によりＭＩＳＦＥＴのゲート電極を形成した半導体装置およびその製造技術に適用して有効な技術に関する。

半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ電界効果トランジスタ、ＭＩＳトランジスタ）を形成することができる。

ＭＩＳＦＥＴのゲート電極としてポリシリコン膜を用いることができるが、この場合、素子の小型化に伴いポリシリコンからなるゲート電極中の空乏化の影響が生じてくるので、ＭＩＳＦＥＴのゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。

特開２００２−２５２２８５号公報には、金属ゲート電極を用いてＣＭＯＳＦＥＴを形成する技術が記載されている（特許文献１参照）。
特開２００２−２５２２８５号公報

本発明者の検討によれば、次のような問題があることを見出した。

ＭＩＳＦＥＴのゲート電極としてポリシリコン膜を用いた場合、ポリシリコンからなるゲート電極中の空乏化の影響が生じ得るが、ゲート電極を金属材料（金属元素を構成元素として含む導体材料）により形成することで、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができる。このため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。

しかしながら、メタルゲート電極に用いられる金属材料は、半導体基板との熱膨張係数差が比較的大きいため、メカニカルなストレスが生じやすい。このストレスは、ＭＩＳＦＥＴ素子の電気的特性の劣化やメタルゲート電極の剥離などの問題を引き起こす可能性があり、半導体装置の信頼性を低下させる。このようなストレスを抑制するには、メタルゲート電極の薄膜化が有効であるが、メタルゲート電極を薄膜化すると、シート抵抗が上昇するという問題が生じ、応答速度が低下するなど半導体装置の性能が低下する可能性がある。

本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。

本発明の他の目的は、半導体装置の性能を向上させることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、ゲート電極を、金属元素を構成元素として含む導体膜と、この導体膜上に形成された金属シリサイド膜とにより形成したものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体装置の信頼性を向上することができる。また、半導体装置の性能を向上することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図１〜図７は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）、の製造工程中の要部断面図である。

図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備し、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。

次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型ウエル３を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域にｎ型ウエル４を形成する。ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成され、ｎ型ウエル４は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成される。

次に、ｐ型ウエル３およびｎ型ウエル４の表面にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。また、ゲート絶縁膜５として、例えば、酸化ハフニウム、アルミナ（酸化アルミニウム）、ハフニウムアルミネ−ト、ジルコニア（酸化ジルコニウム）、窒化シリコン、Ｌａ_２Ｏ_３などの希土類酸化物などのいわゆるＨｉｇｈ−ｋ膜や酸窒化シリコン膜などを用いることもできる。

次に、図２に示されるように、半導体基板１上にＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて、金属元素を構成元素として含む導体膜（金属膜、金属含有膜）６を形成する。それから、導体膜６上にシリコン膜７を形成する。そして、シリコン膜７上に酸化シリコンなどからなる絶縁膜（ハードマスク層）８を形成する。導体膜６は、金属元素を構成元素として含む導体材料からなり、例えばＴａＮ（タンタルナイトライド、窒化タンタル）などからなる。導体膜６の他の材料として、例えばＴａＳｉＮ（タンタルシリコンナイトライド），ＴａＳｉ（タンタルシリサイド），ＨｆＮ（ハフニウムナイトライド），ＨｆＳｉ（ハフニウムシリサイド），ＨｆＳｉＮ（ハフニウムシリコンナイトライド），ＺｒＮ（ジルコニウムナイトライド），ＺｒＳｉ（ジルコニウムシリサイド），ＺｒＳｉＮ（ジルコニウムシリコンナイトライド），ＴｉＮ（チタンナイトライド），ＴｉＳｉ（チタンシリサイド），ＴｉＳｉＮ（チタンシリコンナイトライド），Ｗ（タングステン），ＷＳｉ（タングステンシリサイド），Ｍｏ（モリブデン），ＭｏＳｉ（モリブデンシリサイド），Ｐｔ（プラチナ），ＰｔＳｉ（プラチナシリサイド）などを用いることができ、要求される仕事関数などを考慮して選択することができる。また、導体膜６の成膜法としてＣＶＤ法を用いれば、ゲート絶縁膜５などにダメージを与えることなく導体膜６を形成することができる。導体膜６の膜厚は、例えば３０ｎｍ程度とすることができる。また、シリコン膜７として、例えば多結晶シリコン（ポリシリコン）膜またはアモルファスシリコン（非晶質シリコン）膜を用いることができる。また、絶縁膜８は、不要であれば、その形成を省略することもできる。

次に、図３に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、導体膜６、シリコン膜７および絶縁膜８からなる積層膜をパターニング（パターン化、加工、選択的に除去）する。例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などを用いてパターニングすることができる。パターニングされた導体膜６およびシリコン膜７により、擬似的なゲート電極１１が形成される。このゲート電極１１は、後述するシリサイド化の工程（サリサイド工程）を経て、ＭＩＳＦＥＴのゲート電極（ゲート電極１１ａ，１１ｂ）となる。

次に、図４に示されるように、ｐ型ウエル３のゲート電極１１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｐ型ウエル３のゲート電極１１に整合して（一対の）ｎ⁻型半導体領域１２を形成し、ｎ型ウエル４のゲート電極１１の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｎ型ウエル４のゲート電極１１に整合して（一対の）ｐ⁻型半導体領域１３を形成する。

次に、ゲート電極１１の側壁上に、例えば窒化シリコンなどの絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１４を形成する。サイドウォール１４は、例えば、半導体基板１上に窒化シリコン膜を堆積し、この窒化シリコン膜を異方性エッチングすることによって形成することができる。酸化シリコン膜、あるいは酸化シリコン膜と窒化シリコン膜との積層膜によりサイドウォール１４を形成することもできる。

サイドウォール１４の形成後、（一対の）ｎ^＋型半導体領域１５（ソース、ドレイン）が、例えば、ｐ型ウエル３のゲート電極１１およびサイドウォール１４の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｐ型ウエル３のゲート電極１１のサイドウォール１４に整合して形成され、（一対の）ｐ^＋型半導体領域１６（ソース、ドレイン）が、例えば、ｎ型ウエル４のゲート電極１１およびサイドウォール１４の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｎ型ウエル４のゲート電極１１のサイドウォール１４に整合して形成される。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行う。シリコン膜７が成膜時にアモルファスシリコン膜であった場合には、このアニール処理などにより、アモルファスシリコン膜からなるシリコン膜７が多結晶シリコン膜になり得る。ｎ^＋型半導体領域１５は、ｎ⁻型半導体領域１２よりも不純物濃度が高く、ｐ^＋型半導体領域１６は、ｐ⁻型半導体領域１３よりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ^＋型半導体領域１５およびｎ⁻型半導体領域１２により形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ^＋型半導体領域１６およびｐ⁻型半導体領域１３により形成される。また、この段階のｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６の深さ（接合深さ、半導体基板１の主面に垂直な方向の深さ）Ｄ_１がシリコン膜７の膜厚ｔ_１よりも大きい（すなわちＤ_１＞ｔ_１である）ことが好ましい。

次に、図５に示されるように、エッチング（例えば希フッ酸などを用いたウェットエッチング）などによりゲート電極１１上の絶縁膜８などを除去し、シリコン膜７、ｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６の表面（上面）を露出させた後、シリコン膜７、ｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６上を含む半導体基板１上に金属膜２１を形成（堆積）する。金属膜２１として、例えばＮｉ（ニッケル）膜などを用いることができ、例えばスパッタリング法などを用いて金属膜２１を成膜することができる。金属膜２１の他の材料として、例えばＣｏ（コバルト）膜またはＴｉ（チタン）膜などを用いることもできる。

次に、図６に示されるように、熱処理を行うことにより、金属膜２１と、金属膜２１の下のシリコン膜７、ｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６とを反応させて、金属シリサイド膜２２ａ，２２ｂ，２２ｃを形成する。すなわち、熱処理により、シリコン膜７と金属膜２１とが反応して導体膜６上に金属シリサイド膜（第１の金属シリサイド膜）２２ａが形成され、不純物を導入したシリコン領域からなるｎ^＋型半導体領域１５の上部と金属膜２１とが反応してｎ^＋型半導体領域１５の上部に金属シリサイド膜（第２の金属シリサイド膜）２２ｂが形成され、不純物を導入したシリコン領域からなるｐ^＋型半導体領域１６の上部と金属膜２１とが反応してｐ^＋型半導体領域１６の上部に金属シリサイド膜（第２の金属シリサイド膜）２２ｃが形成される。

この際、ゲート電極１１を構成するシリコン膜７の全部が金属膜２１と反応してシリサイド化し、金属シリサイド膜２２ａとなるようにする。これは、例えばシリコン膜７と金属膜２１との膜厚の比を調節することによって実現することができる。例えば金属膜２１の膜厚を、シリコン膜７の膜厚の約０．７倍以上にすることで、シリコン膜７をほぼ完全にシリサイド化することが可能となる。また、例えば、シリコン膜７の堆積膜厚を５０ｎｍ程度とし、Ｎｉ（ニッケル）膜などからなる金属膜２１の堆積膜厚を３５ｎｍ程度以上とすることで、例えば８０〜９０ｎｍ程度の厚みの金属シリサイド膜２２ａを導体膜６上に形成することができる。

また、ｎ^＋型半導体領域１５かつｎ⁻型半導体領域１２およびｐ^＋型半導体領域１６かつｐ⁻型半導体領域１３の領域内で金属シリサイド膜２２ｂ，２２ｃが形成するように、シリコン膜７の堆積時の膜厚ｔ_１を、金属シリサイド膜２２ａ，２２ｂ，２２ｃ形成前のｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６の深さ（接合深さ、ソース・ドレインの接合深さ）Ｄ_１よりも薄く（小さく）しておく（すなわちｔ_１＜Ｄ_１としておく）ことが好ましい。これにより、シリコン膜７の全部を金属膜２１と反応させて導体膜６上に金属シリサイド膜２２ａを形成したときに、ｎ^＋型半導体領域１５の上部とｐ^＋型半導体領域１６の上部が金属膜２１と反応して金属シリサイド膜２２ｂ，２２ｃとなり、ｎ^＋型半導体領域１５の下部とｐ^＋型半導体領域１６の下部とがシリコン領域（不純物を導入または拡散したシリコン領域）として残存して、このシリコン領域（不純物を導入または拡散したシリコン領域）によりソース・ドレイン領域を形成することができる。

熱処理によるシリサイド化（金属シリサイド膜２２ａ，２２ｂ，２２ｃの形成工程）の後、未反応の金属膜２１は例えばエッチングなどにより除去する。なお、図６には、未反応の金属膜２１を除去した状態が示されている。このように、サリサイド工程（サリサイドプロセス）により、金属シリサイド膜２２ａ，２２ｂ，２２ｃが形成される。このため、金属シリサイド膜２２ａを構成する金属元素と、金属シリサイド膜２２ｂを構成する金属元素と、金属シリサイド膜２２ｃを構成する金属元素とは同じであり、金属膜２１を構成する金属元素に対応する。例えば、金属膜２１としてニッケル（Ｎｉ）膜を用いた場合は、金属シリサイド膜２２ａ，２２ｂ，２２ｃはニッケルシリサイド（ＮｉＳｉ）膜であり、金属膜２１としてコバルト（Ｃｏ）膜を用いた場合は、金属シリサイド膜２２ａ，２２ｂ，２２ｃはコバルトシリサイド（ＣｏＳｉ_２）膜であり、金属膜２１としてチタン（Ｔｉ）膜を用いた場合は、金属シリサイド膜２２ａ，２２ｂ，２２ｃはチタンシリサイド（ＴｉＳｉ_２）膜である。

このようにして、ｐ型ウエル３にｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２３が形成され、ｎ型ウエル４にｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２４が形成される。ｎチャネル型ＭＩＳＦＥＴ２３のゲート電極１１ａは、導体膜６および導体膜６上の金属シリサイド膜２２ａにより形成され、ｐチャネル型ＭＩＳＦＥＴ２４のゲート電極１１ｂは、導体膜６および導体膜６上の金属シリサイド膜２２ａにより形成される。すなわち、導体膜６およびシリコン膜７の積層体からなる擬似的なゲート電極１１のシリコン膜７が金属膜２１と反応して金属シリサイド膜２２ａとなることで、導体膜６および金属シリサイド膜２２ａの積層体からなるｎチャネル型ＭＩＳＦＥＴ２３のゲート電極１１ａとｐチャネル型ＭＩＳＦＥＴ２４のゲート電極１１ｂとが形成されている。金属シリサイド膜２２ａの抵抗率は導体膜６の抵抗率よりも低い（小さい）ことが好ましい。ゲート電極１１ａ，１１ｂを構成する導体膜６の上部に低抵抗（低抵抗率）の金属シリサイド膜２２ａを形成することにより、ゲート電極１１ａ，１１ｂの低抵抗化が可能になる。また、ｎチャネル型ＭＩＳＦＥＴ２３のソースまたはドレイン用のｎ^＋型半導体領域１５の上部に金属シリサイド膜２２ｂを形成し、ｐチャネル型ＭＩＳＦＥＴ２４のソースまたはドレイン用のｐ^＋型半導体領域１６の上部に金属シリサイド膜２２ｃを形成したことにより、ｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６の拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。

次に、図７に示されるように、半導体基板１上に絶縁膜３１を形成する。すなわち、ゲート電極１１ａ，１１ｂを覆うように、金属シリサイド膜２２ａ，２２ｂ，２２ｃ上を含む半導体基板１上に絶縁膜３１を形成する。絶縁膜３１は、例えば、窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる。絶縁膜３１は層間絶縁膜として機能することができる。絶縁膜３１の成膜後、必要に応じて、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などによる絶縁膜３１の上面の平坦化処理を行うこともできる。

次に、フォトリソグラフィ法を用いて絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３１をドライエッチングすることにより、ｎ^＋型半導体領域１５（ソース、ドレイン）、ｐ^＋型半導体領域１６（ソース、ドレイン）またはゲート電極１１ａ，１１ｂの上部などにコンタクトホール（開口部）３２を形成する。コンタクトホール３２の底部では、半導体基板１の主面の一部、例えばｎ^＋型半導体領域１５（の表面上の金属シリサイド膜２２ｂ）の一部、ｐ^＋型半導体領域１６（の表面上の金属シリサイド膜２２ｃ）の一部またはゲート電極１１ａ，１１ｂ（の金属シリサイド膜２２ａ）の一部などが露出される。なお、図７の断面図においては、ｎ^＋型半導体領域１５（の表面上の金属シリサイド膜２２ｂ）の一部とｐ^＋型半導体領域１６（の表面上の金属シリサイド膜２２ｃ）の一部とがコンタクトホール３２の底部で露出しているが、図示しない領域（断面）において、ゲート電極１１ａ，１１ｂ上にもコンタクトホール３２が形成され、ゲート電極１１ａ，１１ｂ（の金属シリサイド膜２２ａ）の一部がそのコンタクトホール３２の底部で露出する。

次に、コンタクトホール３２内に、タングステン（Ｗ）などからなるプラグ３３が形成される。プラグ３３は、例えば、コンタクトホール３２の内部を含む絶縁膜３１上にバリア膜（例えば窒化チタン膜）３３ａを形成した後、タングステン膜をＣＶＤ（Chemical Vapor Deposition）法などによってバリア膜３３ａ上にコンタクトホール３２を埋めるように形成し、絶縁膜３１上の不要なタングステン膜およびバリア膜３３ａをＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去することにより形成することができる。

次に、プラグ３３が埋め込まれた絶縁膜３１上に、配線（第１配線層）３４を形成する。例えば、チタン膜３４ａ、窒化チタン膜３４ｂ、アルミニウム膜３４ｃ、チタン膜３４ｄおよび窒化チタン膜３４ｅをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線３４を形成することができる。アルミニウム膜３４ｃは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。配線３４はプラグ３３を介して、ｎチャネル型ＭＩＳＦＥＴ２３のソースまたはドレイン用のｎ^＋型半導体領域１５、ｐチャネル型ＭＩＳＦＥＴ２４のソースまたはドレイン用のｐ^＋型半導体領域１６、ｎチャネル型ＭＩＳＦＥＴ２３のゲート電極１１ａまたはｐチャネル型ＭＩＳＦＥＴ２４のゲート電極１１ｂなどと電気的に接続される。配線３４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。

上記のようにして製造された本実施の形態の半導体装置は、半導体基板１の主面に形成されたｎチャネル型ＭＩＳＦＥＴ２３およびｐチャネル型ＭＩＳＦＥＴ２４のようなＭＩＳＦＥＴを備えており、それらＭＩＳＦＥＴのゲート電極１１ａ，１１ｂが、ゲート絶縁膜５上に形成された金属元素を構成元素として含む導体膜（金属膜、金属含有膜）６と、導体膜６上に形成された金属シリサイド膜２２ａとを有している。金属シリサイド膜２２ａの抵抗率は導体膜６の抵抗率よりも低いことが好ましい。また、それらＭＩＳＦＥＴのソースまたはドレインとしてのｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６上に金属シリサイド膜２２ｂ，２２ｃが形成されている。上記のように、金属シリサイド膜２２ａと金属シリサイド膜２２ｂ，２２ｃとを同じ工程（サリサイド工程）で形成した場合、金属シリサイド膜２２ａを構成する金属元素と金属シリサイド膜２２ｂ，２２ｃを構成する金属元素とは同じになる。例えば、金属シリサイド膜２２ａがニッケルシリサイド膜の場合は、金属シリサイド膜２２ｂ，２２ｃもニッケルシリサイド膜となり、金属シリサイド膜２２ａがコバルトシリサイド膜の場合は、金属シリサイド膜２２ｂ，２２ｃもコバルトシリサイド膜となり、金属シリサイド膜２２ａがチタンシリサイド膜の場合は、金属シリサイド膜２２ｂ，２２ｃもチタンシリサイド膜となる。

本実施の形態では、ゲート電極１１ａ，１１ｂを構成する導体膜６は金属元素を構成元素として含む導体膜（金属膜、金属含有膜）であり、ゲート電極１１ａ，１１ｂはいわゆるメタルゲート電極（金属ゲート電極）であり、この導体膜６上に金属シリサイド膜２２ａを形成した構造を有している。本実施の形態とは異なり、ＭＩＳＦＥＴのゲート電極としてポリシリコン膜（不純物を導入したポリシリコン膜）を用いた場合、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）に伴いポリシリコンからなるゲート電極中の空乏化の影響が生じてくる。本実施の形態では、ゲート電極１１ａ，１１ｂをポリシリコンゲート電極ではなくメタルゲート電極構造としたことにより、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができる。ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になり、半導体装置の小型化や高集積化に有利になる。

また、メタルゲート電極に用いられる金属材料は、半導体基板との熱膨張係数差が比較的大きいため、メカニカルなストレスが生じやすい。このストレスは、電気的特性の劣化やメタルゲート電極の剥離などの問題を引き起こす可能性がある。このようなストレスを抑制または防止するには、メタルゲート電極の薄膜化が有効であるが、メタルゲート電極を薄膜化すると、シート抵抗が上昇するという問題が生じてしまう。またゲート絶縁膜へのダメージが少ないメタルゲート電極の成膜法としてＣＶＤ法でメタルゲート電極を成膜することが考えられるが、スパッタリング法などに比較して、ＣＶＤ法で成膜したメタルゲート電極は、抵抗率が高くなりやすい。

本実施の形態では、ゲート電極１１ａ，１１ｂを構成する導体膜６上に金属シリサイド膜２２ａを形成している。金属シリサイド膜２２ａの抵抗率は、導体膜６の抵抗率よりも低いことが好ましい。これにより、ゲート電極１１ａ，１１ｂの低抵抗化が可能になる。本発明者の実験によれば、例えば、ＣＶＤ法で形成したＴａＮの単体膜だけでゲート電極を形成した場合には、（ゲート電極の）シート抵抗は１ｋΩ／ｓｑ．（１ｋΩ／□）程度であったが、本実施の形態のようにＴａＮ膜（導体膜６）上にサリサイド工程を用いてＮｉＳｉ層（金属シリサイド膜２２ａ）を形成してＴａＮ膜（導体膜６）およびＮｉＳｉ層（金属シリサイド膜２２ａ）の積層体からなるゲート電極（ゲート電極１１ａ，１１ｂ）を形成することで、（ゲート電極の）シート抵抗を５Ω／ｓｑ．（５Ω／□）以下に低減することができた。本実施の形態では、導体膜６上に導体膜６よりも抵抗率（またはシート抵抗）が低い金属シリサイド膜２２ａを形成してゲート電極１１ａ，１１ｂを形成することで、ゲート電極１１ａ，１１ｂを低抵抗化でき、半導体装置の性能を向上させることができる。例えば、応答速度の速い半導体装置を得ることができる。

また、本実施の形態では、導体膜６上に金属シリサイド膜２２ａを形成することでゲート電極１１ａ，１１ｂの低抵抗化を図れるので、導体膜６の膜厚を薄くすることが可能になる。例えば導体膜６の膜厚を約３０ｎｍ以下にすることもできる。導体膜６の薄膜化により、半導体基板１と導体膜６の熱膨張係数の差などに起因したストレス（応力）を低減することができる。これにより、ＭＩＳＦＥＴ素子などの電気的特性の劣化やゲート電極の剥離などが生じるのを抑制または防止することができ、半導体装置の信頼性を向上させることができる。

また、本実施の形態では、ゲート電極１１ａ，１１ｂの金属シリサイド膜２２ａは、ソースまたはドレイン用のｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６上に金属シリサイド膜２２ｂ，２２ｃを形成する工程（サリサイド工程）と同じ工程で形成できるので、製造工程数を低減できる。このため、半導体装置の製造コストも低減できる。また、サリサイド工程を用いてゲート電極１１ａ，１１ｂの導体膜６上に金属シリサイド膜２２ａを形成できるので、半導体装置の製造工程が複雑化せず、また新たな半導体製造装置を導入する必要もない。このため、半導体装置の製造ラインへの導入が容易である。

また、導体膜６をＣＶＤ法で形成した場合、スパッタリング法などに比較して、成膜した導体膜６の抵抗率が、残留不純物などのために高くなりやすい。本実施の形態では、導体膜６上に金属シリサイド膜２２ａを形成することでゲート電極１１ａ，１１ｂの低抵抗化が可能なので、導体膜６をＣＶＤ法を用いて形成しても、ゲート電極１１ａ，１１ｂの抵抗値が高くなるのを抑制または防止することができる。また、導体膜６をＣＶＤ法を用いて形成することにより、ゲート絶縁膜５にダメージを与えることなく導体膜６を形成することが可能になる。このため、半導体装置の信頼性を向上することができる。

また、金属膜２１としては、例えばニッケル（Ｎｉ）膜、コバルト（Ｃｏ）膜またはチタン（Ｔｉ）膜を用いることができる（この場合、金属シリサイド膜２２ａ，２２ｂ，２２ｃはニッケルシリサイド膜、コバルトシリサイド膜またはチタンシリサイド膜になる）が、金属膜２１としてニッケル（Ｎｉ）膜を用いて金属シリサイド膜２２ａ，２２ｂ，２２ｃをニッケルシリサイド膜として形成すれば、より好ましい。ニッケル（Ｎｉ）膜は、例えば４００〜４５０℃程度の比較的低い温度（の熱処理）でシリサイド化（サリサイド工程）が可能である。このため、サリサイド工程（金属シリサイド膜２２ａ，２２ｂ，２２ｃの形成工程）の熱処理がゲート電極１１ａ，１１ｂ（の導体膜６）にダメージを与えるのを防止することができる。

また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴ２３のゲート電極１１ａを構成する導体膜６とｐチャネル型ＭＩＳＦＥＴ２４のゲート電極１１ｂを構成する導体膜６とを同じ材料膜（金属元素を構成元素として含む導体膜）により形成したが、他の形態として、ｎチャネル型ＭＩＳＦＥＴ２３のゲート電極１１ａを構成する導体膜６とｐチャネル型ＭＩＳＦＥＴ２４のゲート電極１１ｂを構成する導体膜６とを異なる材料膜（金属元素を構成元素として含む導体膜）により形成することもできる。このような構成は、例えば、半導体基板１上に導体膜６、シリコン膜７および絶縁膜８を成膜してパターニングすることでｐ型ウエル３およびｎ型ウエル４の一方に先に導体膜６およびシリコン膜７の積層体からなる擬似的なゲート電極１１を形成し、このゲート電極１１をフォトレジスト膜などで覆ってから、半導体基板１上に先の導体膜６とは異なる材料からなる導体膜６、シリコン膜７および絶縁膜８を成膜してパターニングすることで、ｐ型ウエル３およびｎ型ウエル４の他方に、異なる材料からなる導体膜６およびシリコン膜７の積層体からなる擬似的なゲート電極１１を形成し、その後のサリサイド工程でｐ型ウエル３のゲート電極１１のシリコン膜７およびｎ型ウエル４のゲート電極１１のシリコン膜７と金属膜２１とを反応させて金属シリサイド膜２２ａを形成することで実現できる。

（実施の形態２）
図８〜図１３は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図１までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図１に続く製造工程について説明する。

上記実施の形態１と同様にして図１の構造が得られた後、図８に示されるように、上記実施の形態１と同様にして半導体基板１上にＣＶＤ法などを用いて金属元素を構成元素として含む導体膜６を形成する。本実施の形態では、導体膜６の形成後、シリコン膜７の形成前に、導体膜６上にバリア導体膜（反応バリア層）４１を形成する。

このバリア導体膜４１は、サリサイド工程の熱処理（金属膜２１の形成後、金属シリサイド膜２２ａ，２２ｂ，２２ｃを形成するために行う熱処理）またはそれ以前の熱処理に伴うシリコン膜７と導体膜６との間の反応（シリサイド化反応）を抑制または防止する機能を有している。また、バリア導体膜４１は、サリサイド工程の熱処理で金属膜２１の金属が導体膜６に拡散するのを抑制または防止する機能を有している。このため、バリア導体膜４１は、熱処理によってシリコンと反応し難い材料膜により形成し、また金属膜２１の金属に対するバリア性を有する材料膜により形成することができる。バリア導体膜４１の材料として、高融点金属合金などを用いることができ、例えばＴｉＮ（チタンナイトライド），ＴｉＡｌＮ（チタンアルミニウムナイトライド），ＴｉＳｉＮ（チタンシリコンナイトライド），ＴａＮ（タンタルナイトライド），ＴａＳｉＮ（タンタルシリコンナイトライド），ＷＮ（タングステンナイトライド），ＷＳｉＮ（タングステンシリコンナイトライド）などの高融点金属窒化物や高融点金属窒化物にシリコン（Ｓｉ）またはアルミニウム（Ａｌ）を添加した材料などを用いることができる。

バリア導体膜４１の膜厚は、導体膜６やシリコン膜７の膜厚よりも薄くすることができ、例えば１ｎｍ〜１０ｎｍ程度にすることができる。これにより、バリア導体膜４１のバリア性を確保し、またゲート電極の抵抗の増加を防止できる。

バリア導体膜４１の形成後、バリア導体膜４１上に、上記実施の形態１と同様にシリコン膜７を形成する。そして、シリコン膜７上に酸化シリコンなどからなる絶縁膜（ハードマスク層）８を形成する。

次に、図９に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、導体膜６、バリア導体膜４１、シリコン膜７および絶縁膜８からなる積層膜をパターニングする。パターニングされた導体膜６、バリア導体膜４１およびシリコン膜７により、擬似的なゲート電極１１が形成される。

それ以降の製造工程は、上記実施の形態１とほぼ同様である。すなわち、図１０に示されるように、ｐ型ウエル３のゲート電極１１の両側の領域にイオン注入などにより、（一対の）ｎ⁻型半導体領域１２を形成し、ｎ型ウエル４のゲート電極１１の両側の領域にイオン注入などにより、（一対の）ｐ⁻型半導体領域１３を形成する。それから、ゲート電極１１の側壁上にサイドウォール１４を形成する。サイドウォール１４の形成後、（一対の）ｎ^＋型半導体領域１５（ソース、ドレイン）が、ｐ型ウエル３のゲート電極１１およびサイドウォール１４の両側の領域にイオン注入などにより形成され、（一対の）ｐ^＋型半導体領域１６（ソース、ドレイン）が、ｎ型ウエル４のゲート電極１１およびサイドウォール１４の両側の領域にイオン注入などにより形成される。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行う。

本実施の形態では、導体膜６とシリコン膜７との間にバリア導体膜４１を形成しているので、この不純物の活性化の熱処理（ソース・ドレイン形成のためのイオン注入後のアニール処理）の際に、シリコン膜７と導体膜６との間にシリサイド化の反応が生じるのを抑制または防止することができる。

それから、図１１に示されるように、上記実施の形態１と同様に、エッチングなどによりゲート電極１１上の絶縁膜８などを除去し、シリコン膜７、ｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６の表面（上面）を露出させた後、半導体基板１上に金属膜２１を形成（堆積）する。その後、図１２に示されるように、熱処理を行うことにより、金属膜２１と、金属膜２１の下のシリコン膜７、ｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６とを反応させて、金属シリサイド膜２２ａ，２２ｂ，２２ｃを形成する。すなわち、熱処理により、シリコン膜７と金属膜２１とが反応してバリア導体膜４１上に金属シリサイド膜２２ａが形成され、シリコンからなるｎ^＋型半導体領域１５の上部と金属膜２１とが反応してｎ^＋型半導体領域１５の上部に金属シリサイド膜２２ｂが形成され、シリコンからなるｐ^＋型半導体領域１６の上部と金属膜２１とが反応してｐ^＋型半導体領域１６の上部に金属シリサイド膜２２ｃが形成される。

本実施の形態では、導体膜６とシリコン膜７との間にバリア導体膜４１を形成しているので、このシリサイド化のための熱処理（サリサイド工程での熱処理、金属シリサイド膜２２ａ，２２ｂ，２２ｃ形成のための熱処理）の際に、シリコン膜７と導体膜６との間にシリサイド化の反応が生じるのを抑制または防止することができ、また、金属膜２１の金属が導体膜６に拡散するのを抑制または防止することができる。

熱処理によるシリサイド化（金属シリサイド膜２２ａ，２２ｂ，２２ｃの形成工程）の後、未反応の金属膜２１をエッチングなどにより除去する。なお、図１２には、未反応の金属膜２１を除去した状態が示されている。

このようにして、ｐ型ウエル３にｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２３が形成され、ｎ型ウエル４にｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２４が形成される。本実施の形態では、ｎチャネル型ＭＩＳＦＥＴ２３のゲート電極１１ａは、導体膜６、導体膜６上のバリア導体膜４１およびバリア導体膜４１上の金属シリサイド膜２２ａにより形成され、ｐチャネル型ＭＩＳＦＥＴ２４のゲート電極１１ｂは、導体膜６、導体膜６上のバリア導体膜４１およびバリア導体膜４１上の金属シリサイド膜２２ａにより形成される。すなわち、導体膜６、バリア導体膜４１およびシリコン膜７の積層体からなる擬似的なゲート電極１１のシリコン膜７が金属膜２１と反応して金属シリサイド膜２２ａとなることで、導体膜６、バリア導体膜４１および金属シリサイド膜２２ａの積層体からなるｎチャネル型ＭＩＳＦＥＴ２３のゲート電極１１ａとｐチャネル型ＭＩＳＦＥＴ２４のゲート電極１１ｂとが形成されている。

その後、図１３に示されるように、上記実施の形態１と同様にして、半導体基板１上に絶縁膜３１を形成し、絶縁膜３１にコンタクトホール３２を形成し、コンタクトホール３２内にプラグ３３を形成し、プラグ３３が埋め込まれた絶縁膜３１上に、配線（第１配線層）３４を形成する。

本実施の形態においても、上記実施の形態１と同様の効果を得ることができる。例えば、導体膜６上に金属シリサイド膜２２ａを形成してゲート電極を形成したことで、ゲート電極を低抵抗化でき、半導体装置の性能を向上することができる。また、ゲート電極の金属シリサイド膜２２ａを、ソースまたはドレイン用のｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６上に金属シリサイド膜２２ｂ，２２ｃを形成する工程（サリサイド工程）と同じ工程で形成するので、製造工程数を低減でき、半導体装置の製造コストも低減できる。

更に、本実施の形態では、バリア導体膜４１を設けたことにより、サリサイド工程の熱処理またはそれ以前の熱処理に伴うシリコン膜７と導体膜６との間のシリサイド化の反応を抑制または防止でき、また、サリサイド工程の熱処理で金属膜２１の金属が導体膜６に拡散するのを抑制または防止できる。このため、形成されたｎチャネル型ＭＩＳＦＥＴ２３やｐチャネル型ＭＩＳＦＥＴ２４の閾値などが変動するのを防止することができる。従って、半導体装置の性能や信頼性を向上することができる。

また、本実施の形態においても、ｎチャネル型ＭＩＳＦＥＴ２３のゲート電極１１ａを構成する導体膜６とｐチャネル型ＭＩＳＦＥＴ２４のゲート電極１１ｂを構成する導体膜６とを異なる材料膜（金属元素を構成元素として含む導体膜）により形成することもできる。

（実施の形態３）
図１４〜図２０は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図１までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図１に続く製造工程について説明する。

上記実施の形態１と同様にして図１の構造が得られた後、図１４に示されるように、上記実施の形態１と同様にして半導体基板１上に例えばＣＶＤ法などを用いて金属元素を構成元素として含む導体膜６を形成する。導体膜６の成膜法としてＣＶＤ法を用いれば、ゲート絶縁膜５などにダメージを与えることなく導体膜６を形成することができる。それから、上記実施の形態２と同様にして、導体膜６上にバリア導体膜（反応バリア層）４１を形成する。そして、バリア導体膜４１上に、例えば多結晶シリコンなどからなるシリコン膜（第１のシリコン膜）７ａを形成する。本実施の形態で形成されるシリコン膜７ａの膜厚は、上記実施の形態１，２のシリコン膜７に比較して薄くすることができる。このシリコン膜７ａは、後述するようにシリコン膜７ａ上にシリコンをエピタキシャル成長（選択成長）する際の下地層としての機能を有している。また、上記実施の形態１のようにバリア導体膜４１の形成を省略して、導体膜６上にシリコン膜７ａを形成することもできる。

次に、シリコン膜７ａ上に絶縁膜（ハードマスク層）８を形成する。

次に、図１５に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、導体膜６、バリア導体膜４１、シリコン膜７ａおよび絶縁膜８からなる積層膜をパターニングする。パターニングされた導体膜６、バリア導体膜４１およびシリコン膜７ａにより、擬似的なゲート電極１１が形成される。

次に、図１６に示されるように、上記実施の形態１と同様に、ｐ型ウエル３のゲート電極１１の両側の領域にイオン注入などにより、（一対の）ｎ⁻型半導体領域１２を形成し、ｎ型ウエル４のゲート電極１１の両側の領域にイオン注入などにより、（一対の）ｐ⁻型半導体領域１３を形成する。それから、ゲート電極１１の側壁上にサイドウォール１４を形成する。サイドウォール１４の形成後、（一対の）ｎ^＋型半導体領域１５（ソース、ドレイン）が、ｐ型ウエル３のゲート電極１１およびサイドウォール１４の両側の領域にイオン注入などにより形成され、（一対の）ｐ^＋型半導体領域１６（ソース、ドレイン）が、ｎ型ウエル４のゲート電極１１およびサイドウォール１４の両側の領域にイオン注入などにより形成される。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行う。導体膜６とシリコン膜７ａとの間にバリア導体膜４１を形成していれば、この不純物の活性化のための熱処理の際に、シリコン膜７ａと導体膜６との間にシリサイド化の反応が生じるのを抑制または防止することができる。

次に、図１７に示されるように、エッチングなどによりゲート電極１１上の絶縁膜８などを除去し、シリコン膜７ａ、ｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６の表面（上面）を露出させた後、エピタキシャル成長などにより、シリコン膜７ａの表面上、不純物を導入したシリコン領域からなるｎ^＋型半導体領域１５の表面上および不純物を導入したシリコン領域からなるｐ^＋型半導体領域１６の表面上にシリコン膜５１（シリコン膜５１ａ，５１ｂ，５１ｃ）を選択的に形成する（選択成長させる）。すなわち、シリコン膜７ａ上にシリコン膜（第２のシリコン膜）５１ａを（選択的に）形成し、ソースまたはドレイン用のｎ^＋型半導体領域１５上にシリコン膜（第３のシリコン膜）５１ｂを（選択的に）形成し、ソースまたはドレイン用のｐ^＋型半導体領域１６上にシリコン膜（第３のシリコン膜）５１ｃを（選択的に）形成する。

次に、図１８に示されるように、シリコン膜５１ａ，５１ｂ，５１ｃ上を含む半導体基板１上に金属膜５２を形成（堆積）する。この金属膜５２は、上記実施の形態１，２における金属膜２１に対応し、金属膜２１と同様の材料により同様の手法で形成することができる。その後、図１９に示されるように、熱処理を行うことにより、金属膜５２と、金属膜５２の下のシリコン膜７ａ，５１ａ，５１ｂ，５１ｃとを反応させて、金属シリサイド膜５３ａ，５３ｂ，５３ｃを形成する。すなわち、熱処理により、シリコン膜７ａおよびシリコン膜５１ａと金属膜５２とが反応してバリア導体膜４１上に金属シリサイド膜５３ａが形成され、ｎ^＋型半導体領域１５上のシリコン膜５１ｂと金属膜５２とが反応してｎ^＋型半導体領域１５上に金属シリサイド膜５３ｂが形成され、ｐ^＋型半導体領域１６上のシリコン膜５１ｃと金属膜５２とが反応してｐ^＋型半導体領域１６上に金属シリサイド膜５３ｃが形成される。導体膜６とシリコン膜７ａとの間にバリア導体膜４１を形成しているので、このシリサイド化のための熱処理（金属シリサイド膜５３ａ，５３ｂ，５３ｃ形成のための熱処理）の際に、シリコン膜７ａ，５１ａと導体膜６との間にシリサイド化の反応が生じるのを抑制または防止することができ、また、金属膜５２の金属が導体膜６に拡散するのを抑制または防止することができる。

熱処理によるシリサイド化（金属シリサイド膜５３ａ，５３ｂ，５３ｃの形成工程）の後、未反応の金属膜５２をエッチングなどにより除去する。なお、図１９には、未反応の金属膜５２を除去した状態が示されている。

このようにして、ｐ型ウエル３にｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２３が形成され、ｎ型ウエル４にｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２４が形成される。本実施の形態では、ｎチャネル型ＭＩＳＦＥＴ２３のゲート電極１１ａは、導体膜６、導体膜６上のバリア導体膜４１およびバリア導体膜４１上の金属シリサイド膜５３ａにより形成され、ｐチャネル型ＭＩＳＦＥＴ２４のゲート電極１１ｂは、導体膜６、導体膜６上のバリア導体膜４１およびバリア導体膜４１上の金属シリサイド膜５３ａにより形成される。すなわち、導体膜６、バリア導体膜４１、シリコン膜７ａおよびシリコン膜５１ａの積層体のうちのシリコン膜７ａとシリコン膜５１ａとが金属膜５２と反応して金属シリサイド膜５３ａとなることで、導体膜６、バリア導体膜４１および金属シリサイド膜５２ａの積層体からなるｎチャネル型ＭＩＳＦＥＴ２３のゲート電極１１ａとｐチャネル型ＭＩＳＦＥＴ２４のゲート電極１１ｂとが形成されている。また、ｎ^＋型半導体領域１５上に形成したシリコン膜５１ｂが金属膜５２と反応してｎチャネル型ＭＩＳＦＥＴ２３のソースまたはドレインとしてのｎ^＋型半導体領域１５上に金属シリサイド膜５３ｂが形成され、ｐ^＋型半導体領域１６上に形成したシリコン膜５１ｃが金属膜５２と反応してｐチャネル型ＭＩＳＦＥＴ２４のソースまたはドレインとしてのｐ^＋型半導体領域１６上に金属シリサイド膜５３ｃが形成されている。

その後、図２０に示されるように、上記実施の形態１と同様にして、半導体基板１上に絶縁膜３１を形成し、絶縁膜３１にコンタクトホール３２を形成し、コンタクトホール３２内にプラグ３３を形成し、プラグ３３が埋め込まれた絶縁膜３１上に、配線（第１配線層）３４を形成する。

本実施の形態においても、上記実施の形態１，２と同様の効果を得ることができる。例えば、導体膜６上に金属シリサイド膜５３ａを形成してゲート電極を形成したことで、ゲート電極を低抵抗化でき、半導体装置の性能を向上することができる。また、ゲート電極の金属シリサイド膜５３ａを、ソースまたはドレイン用のｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６上に金属シリサイド膜５３ｂ，５３ｃを形成する工程（サリサイド工程）と同じ工程で形成するので、製造工程数を低減でき、半導体装置の製造コストも低減できる。また、バリア導体膜４１を設けたことにより、サリサイド工程の熱処理またはそれ以前の熱処理に伴うシリコン膜７ａ，５１ａと導体膜６との間のシリサイド化の反応を抑制または防止でき、また、サリサイド工程の熱処理で金属膜５２の金属が導体膜６に拡散するのを抑制または防止できる。このため、形成されたｎチャネル型ＭＩＳＦＥＴ２３やｐチャネル型ＭＩＳＦＥＴ２４の閾値などが変動するのを防止でき、半導体装置の性能や信頼性を向上することができる。

更に、本実施の形態では、金属膜５２の形成前に、シリコン膜７ａ、ｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６の表面上にシリコン膜５１（シリコン膜５１ａ，５１ｂ，５１ｃ）を選択的に形成し（選択成長させ）、その後金属膜５２を形成し、熱処理により金属膜５２とシリコン膜７ａ，５１ａ，５１ｂ，５１ｃを反応させて金属シリサイド膜５３ａ，５３ｂ，５３ｃを形成する。ソースまたはドレインとしてのｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６上にシリコン膜５１ｂ，５１ｃを形成して、このシリコン膜５１ｂ，５１ｃを金属膜５２と反応させるので、ｎ^＋型半導体領域１５やｐ^＋型半導体領域１６が金属膜５２と反応するのを抑制することができる。このため、ｎ^＋型半導体領域１５およびｐ^＋型半導体領域１６の深さ（接合深さ、半導体基板１の主面に垂直な方向の深さまたは厚み）が、サリサイド工程で減少してしまうのを抑制または防止することができる。従って、イオン注入などにより形成するｎ^＋型半導体領域１５やｐ^＋型半導体領域１６の深さ（接合深さ）を浅くすることが可能になる。これにより、ＭＩＳＦＥＴ素子の更なる小型化が可能になり、半導体装置の小型化や高集積化により有利になる。また、シリコン膜５１ａ，５１ｂ，５１ｃの厚みを厚くすることで、金属シリサイド膜５３ａ，５３ｂ，５３ｃの厚みを厚くすることができ、更なる低抵抗化が可能になる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

前記実施の形態では、ＣＭＩＳＦＥＴを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、ＭＩＳＦＥＴを有する種々の半導体装置に適用することができる。例えば、ｎチャネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴの一方（ＣＭＩＳＦＥＴではなく単体のＭＩＳＦＥＴ）を有する半導体装置にも適用できる。

本発明は、金属含有膜によりＭＩＳＦＥＴのゲート電極を形成した半導体装置およびその製造技術に適用して有効である。

本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。図１に続く半導体装置の製造工程中における要部断面図である。図２に続く半導体装置の製造工程中における要部断面図である。図３に続く半導体装置の製造工程中における要部断面図である。図４に続く半導体装置の製造工程中における要部断面図である。図５に続く半導体装置の製造工程中における要部断面図である。図６に続く半導体装置の製造工程中における要部断面図である。本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図８に続く半導体装置の製造工程中における要部断面図である。図９に続く半導体装置の製造工程中における要部断面図である。図１０に続く半導体装置の製造工程中における要部断面図である。図１１に続く半導体装置の製造工程中における要部断面図である。図１２に続く半導体装置の製造工程中における要部断面図である。本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図１４に続く半導体装置の製造工程中における要部断面図である。図１５に続く半導体装置の製造工程中における要部断面図である。図１６に続く半導体装置の製造工程中における要部断面図である。図１７に続く半導体装置の製造工程中における要部断面図である。図１８に続く半導体装置の製造工程中における要部断面図である。図１９に続く半導体装置の製造工程中における要部断面図である。

符号の説明

１半導体基板
２素子分離領域
３ｐ型ウエル
４ｎ型ウエル
５ゲート絶縁膜
６導体膜
７シリコン膜
７ａシリコン膜
８絶縁膜
１１ゲート電極
１１ａゲート電極
１１ｂゲート電極
１２ｎ⁻型半導体領域
１３ｐ⁻型半導体領域
１４サイドウォール
１５ｎ^＋型半導体領域
１６ｐ^＋型半導体領域
２１金属膜
２２ａ金属シリサイド膜
２２ｂ金属シリサイド膜
２２ｃ金属シリサイド膜
２３ｎチャネル型ＭＩＳＦＥＴ
２４ｐチャネル型ＭＩＳＦＥＴ
３１絶縁膜
３２コンタクトホール
３３プラグ
３３ａバリア膜
３４配線
３４ａチタン膜
３４ｂ窒化チタン膜
３４ｃアルミニウム膜
３４ｄチタン膜
３４ｅ窒化チタン膜
４１バリア導体膜
５１シリコン膜
５１ａシリコン膜
５１ｂシリコン膜
５１ｃシリコン膜
５２金属膜
５３ａ金属シリサイド膜
５３ｂ金属シリサイド膜
５３ｃ金属シリサイド膜

Claims

ＭＩＳＦＥＴを備え、前記ＭＩＳＦＥＴのゲート電極が、前記ＭＩＳＦＥＴのゲート絶縁膜上に形成された金属元素を構成元素として含む導体膜と、前記導体膜上に形成された第１の金属シリサイド膜とを有することを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記ＭＩＳＦＥＴのソースまたはドレインとしての半導体領域上に第２の金属シリサイド膜が形成されており、前記第１の金属シリサイド膜を構成する金属元素と前記第２の金属シリサイド膜を構成する金属元素とが同じであることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記第１の金属シリサイド膜が、ニッケルシリサイド膜、コバルトシリサイド膜またはチタンシリサイド膜からなることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記導体膜の抵抗率よりも前記第１の金属シリサイド膜の抵抗率が低いことを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記ゲート電極が、前記導体膜と前記第１の金属シリサイド膜との間に形成されたバリア導体膜を更に有することを特徴とする半導体装置。
請求項５記載の半導体装置において、
前記バリア導体膜は、高融点金属合金膜からなることを特徴とする半導体装置。
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上に、金属元素を構成元素として含む導体膜を形成する工程、
（ｄ）前記導体膜上にシリコン膜を形成する工程、
（ｅ）前記導体膜および前記シリコン膜をパターニングする工程、
（ｆ）パターニングされた前記シリコン膜上を含む前記半導体基板上に金属膜を形成する工程、
（ｇ）前記金属膜と前記シリコン膜とを反応させて前記導体膜上に第１の金属シリサイド膜を形成して、前記導体膜と前記第１の金属シリサイド膜とからなるゲート電極を形成する工程。
請求項７記載の半導体装置の製造方法において、
前記（ｃ）工程では、ＣＶＤ法により前記導体膜を形成することを特徴とする半導体装置の製造方法。
請求項７記載の半導体装置の製造方法において、
前記（ｃ）工程後で前記（ｄ）工程前に、前記導体膜上にバリア導体膜を形成する工程を更に有し、
前記（ｄ）工程では、前記バリア導体膜上に前記シリコン膜を形成し、
前記（ｅ）工程では、前記導体膜、前記バリア導体膜および前記シリコン膜をパターニングし、
前記（ｇ）工程では、前記金属膜と前記シリコン膜とを反応させて前記バリア導体膜上に前記第１の金属シリサイド膜を形成して、前記導体膜と前記バリア導体膜と前記第１の金属シリサイド膜とからなる前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
請求項７記載の半導体装置の製造方法において、
前記（ｆ）工程前に、
（ｆ１）前記半導体基板にソースまたはドレインとしての半導体領域を形成する工程、
を更に有し、
前記（ｆ）工程では、前記シリコン膜上および前記半導体領域上を含む前記半導体基板上に金属膜を形成し、
前記（ｇ）工程では、前記シリコン膜と前記金属膜とを反応させて前記導体膜上に前記第１の金属シリサイド膜を形成し、前記半導体領域の上部と前記金属膜とを反応させて前記半導体領域の上部に第２の金属シリサイド膜を形成することを特徴とする半導体装置の製造方法。
請求項１０記載の半導体装置の製造方法において、
前記（ｄ）工程で形成される前記シリコン膜の膜厚は、前記（ｆ１）工程で形成される前記半導体領域の深さよりも薄いことを特徴とする半導体装置の製造方法。
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上に、金属元素を構成元素として含む導体膜を形成する工程、
（ｄ）前記導体膜上に第１のシリコン膜を形成する工程、
（ｅ）前記導体膜および前記第１のシリコン膜をパターニングする工程、
（ｆ）前記半導体基板に、ソースまたはドレインとしての半導体領域を形成する工程、
（ｇ）前記第１のシリコン膜上に第２のシリコン膜を選択的に形成し、前記半導体領域上に第３のシリコン膜を選択的に形成する工程、
（ｈ）前記第２および第３のシリコン膜上を含む前記半導体基板上に金属膜を形成する工程、
（ｉ）前記第１および第２のシリコン膜と前記金属膜とを反応させて前記導体膜上に第１の金属シリサイド膜を形成して前記導体膜と前記第１の金属シリサイド膜とからなるゲート電極を形成し、前記第３のシリコン膜と前記金属膜とを反応させて前記半導体領域上に第２の金属シリサイド膜を形成する工程。
請求項１２記載の半導体装置の製造方法において、
前記（ｃ）工程では、ＣＶＤ法により前記導体膜を形成することを特徴とする半導体装置の製造方法。
請求項１２記載の半導体装置の製造方法において、
前記（ｃ）工程後で前記（ｄ）工程前に、前記導体膜上にバリア導体膜を形成する工程を更に有し、
前記（ｄ）工程では、前記バリア導体膜上に前記第１のシリコン膜を形成し、
前記（ｅ）工程では、前記導体膜、前記バリア導体膜および前記第１のシリコン膜をパターニングし、
前記（ｉ）工程では、前記第１および第２のシリコン膜と前記金属膜とを反応させて前記バリア導体膜上に前記第１の金属シリサイド膜を形成して前記導体膜と前記バリア導体膜と前記第１の金属シリサイド膜とからなる前記ゲート電極を形成し、前記第３シリコン膜と前記金属膜とを反応させて前記半導体領域上に前記第２の金属シリサイド膜を形成することを特徴とする半導体装置の製造方法。