JP2005012188A - 半導体素子の製造方法 - Google Patents

Abstract

【課題】 歩留まりの低下を防止できると共に、複数の半導体素子に分離することができる半導体素子の製造方法を提供する。
【解決手段】 半導体素子の製造方法は、母材基板上に、能動層を含む半導体層を形成する。次に、半導体層の上に、金属層を形成する。次に、金属層を形成した後に、半導体層から母材基板を分離する。次に、半導体層における母材基板が分離されて露出した表面側から、金属層における所望の領域を除去することにより、半導体層を含んでなる互いに分離された複数個の半導体素子を形成する。
【選択図】 図１

Description

本発明は、青色域から紫外域で発光する窒化物半導体発光素子の製造方法に関するものである。

現在、各種表示用若しくは大型ディスプレイ、又は信号機等において、III族窒化物を用いた発光ダイオードが広く実用化されている。また、ＧａＮ系ＬＥＤと蛍光体とを組み合わせた白色ＬＥＤも商品化されており、将来的に発光効率が改善されれば、現状の照明の置き換えも期待されている。

一般的に、ＧａＮ等よりなるIII族窒化物半導体（以下、単に窒化物半導体と記す）はサファイア基板上に形成されるのが主流である。しかしながら、サファイア基板は導電性を有していないので、ｐ型電極及びｎ型電極をＧａＮ成長層における同一の平面上に形成する必要がある。このため、電流パスが長くなることによって直列抵抗が大きくなるという問題、さらに、デバイスサイズが大きくなるという問題が生じる。

ところで、前述の問題を解決するために、レーザリフトオフ（Ｌａｓｅｒ Ｌｉｆｔ−Ｏｆｆ：以下、ＬＬＯと記す）という技術が開発されている。

ＬＬＯ技術とは、サファイア基板上にＧａＮ層を成長させた後、ＧａＮ層におけるサファイア基板が形成されている側から、ＧａＮ層に対してレーザ照射を行なって、ＧａＮ層におけるサファイア基板との界面近傍部分を熱分解させることにより、サファイア基板とＧａＮ層とを分離する方法である。

以下に、ＬＬＯ技術を用いた第１の従来例に係る半導体素子の製造方法について、図７（ａ）〜（ｆ）を参照しながら説明する（例えば特許文献１参照）。

まず、図７（ａ）に示すように、サファイア基板１０１上にＧａＮ層１０２を成膜する。

次に、図７（ｂ）に示すように、ＧａＮ層１０２の上に電極層１０３を形成した後、該電極層１０３の上の所定領域に絶縁膜１０４を形成する。

次に、図７（ｃ）に示すように、電極層１０３の上に、厚さが５０μｍ程度であるＣｕメッキ１０５を形成する。なお、この場合、絶縁膜１０４の上にはＣｕはメッキされずに、電極層１０３の上に、同図に示すような形状を有するＣｕメッキ１０５が形成される。

次に、図７（ｄ）に示すように、Ｃｕメッキ１０５の上に保持金属１０６を形成する。

次に、図７（ｅ）に示すように、ＬＬＯ技術を用いて、ＧａＮ層１０２からサファイア基板１０１を分離した後、ＧａＮ層１０２の上の所定領域に電極層１０７を形成する。続いて、Ｃｕメッキ１０５から保持金属１０６を分離する。なお、図７（ｅ）及び後述する図７（ｆ）では、前述した図７（ａ）〜（ｄ）に示した上下方向を逆にして示している。

次に、図７（ｆ）に示すように、ＧａＮ層１０２にけがきを入れて、ＧａＮ層１０２を劈開することにより、チップを分離する。この場合、Ｃｕメッキ１０５の接合部１０５ａは、接合強度が比較的弱いので、ＧａＮ層１０２が劈開されることにより、Ｃｕメッキ１０５も容易に分離される。

以下に、ＬＬＯ技術を用いた第２の従来例に係る半導体素子の製造方法について、図８（ａ）〜（ｆ）を参照しながら説明する（例えば特許文献２参照）。

まず、図８（ａ）に示すように、サファイア基板２０１上にＧａＮ層２０２を成膜する。

次に、図８（ｂ）に示すように、ＧａＮ層２０２の上に電極層２０３を形成した後、厚さが１０μｍ以上であるＡｕメッキ２０４を形成する。

次に、図８（ｃ）に示すように、ＬＬＯ技術を用いて、ＧａＮ層２０２からサファイア基板２０１を分離する。

次に、図８（ｄ）に示すように、ＧａＮ層におけるサファイア基板２０１が除去されて露出した面の上に、電極層２０５を形成する。

次に、図８（ｅ）に示すように、Ａｕメッキ２０４の上にレジストパターン２０６を形成した後パターニングを行なって、Ａｕメッキ２０４におけるチップ分離領域となる部分を除去する。この場合、Ａｕメッキ２０４におけるＧａＮ層２０２が形成されていない面側から、ウェットエッチングにより除去している。

次に、図８（ｆ）に示すように、レジストパターン２０６を有機洗浄によって除去した後、ＧａＮ層２０２を劈開したり又はダイシングブレードを用いて切削することにより、チップを分離する。

以上の第１及び第２の従来例に示したようにして、ＬＬＯ技術を用いて窒化物半導体素子が作製されている。
特開２００１−２７４５０７号公報 特願２００２−１８３９１９号公報

しかしながら、前記第１及び第２の従来例に係る半導体素子の製造方法によると、次に示すような問題が発生する。

まず、第１の従来例に係る半導体素子の製造方法においては、Ｃｕメッキ１０５の接合強度が非常に弱い場合、薄膜であるＧａＮ層１０２の保持材としての機能が低下するので、劈開を行なう工程において自然とＧａＮ層１０２が割れてしまう場合がある。このように自然に割れたチップにはがたつきが多いので、デバイスとして用いることはできない。したがって、歩留まりが低下する原因となる。一方、Ｃｕメッキ１０５の接合強度が強い場合、薄膜であるＧａＮ層１０２が劈開により分離しても、Ｃｕメッキ１０５が分離されない場合がある。したがって、この場合にも歩留まりが低下する原因となる。このように、第１の従来例に係る半導体素子の製造方法では、Ｃｕメッキの接合強度の厳密な制御が要求される。

また、第２の従来例に係る半導体素子の製造方法においては、前記図８（ｅ）を用いた説明の通り、厚膜であるＡｕメッキ２０４の上にレジストパターンを形成する。しかしながら、Ａｕメッキ２０４の膜厚が厚いと、パターニングの際にＡｕメッキ２０４の下地となる層を確認することが困難であり、マスク合わせが困難となる。したがって、歩留まりが低下する原因となる。また、Ａｕメッキ２０４におけるチップ分離領域となる部分を除去した段階で、薄膜であるＧａＮ層２０２が自然に分離する場合もあり、この場合には、第１の従来例の場合と同様に、歩留まりが低下する原因となる。以上のように、第２の従来例に係る半導体素子の製造方法においても、高歩留まりを実現することが困難である。

前記に鑑み、本発明の目的は、歩留まりの低下を防止できると共に、複数の半導体素子に分離することができる半導体素子の製造方法を提供することである。

前記の課題を解決するために、本発明の半導体素子の製造方法は、母材基板上に、能動層を含む半導体層を形成する工程と、半導体層の上に、金属層を形成する工程と、金属層を形成した後に、半導体層から母材基板を分離する工程と、半導体層における母材基板が分離されて露出した表面側から、金属層における所望の領域を除去することにより、半導体層を含んでなる互いに分離された複数個の半導体素子を形成する工程とを有する。

本発明の半導体素子の製造方法によると、従来例と異なって完全に繋がった金属層を保持材として用いると共に、劈開ではなく金属層を除去することにより素子を分離するので、従来例に示したような劈開の際の問題を解消して、歩留まりを向上させることができる。また、金属層を除去する際には、金属層上ではなく半導体層上にレジストパターンを形成してパターニングを行ない、半導体層における母材基板が分離されて露出した表面側から金属層を除去するため、マスク合わせが非常に容易になるので、歩留まりを向上させることができる。

本発明の半導体素子の製造方法において、金属層は、Ａｕ、Ａｇ、又はＣｕよりなることが好ましい。

これらの材料は熱伝導率が高いので、デバイスの放熱特性が向上する。

本発明の半導体素子の製造方法において、金属層は、メッキにより形成されることが好ましい。

本発明の半導体素子の製造方法において、金属層は、１０μｍ以上の膜厚を有することが好ましい。

このようにすると、金属層の半導体層に対する保持能力として十分な効果を得ることができる。

本発明の半導体素子の製造方法において、母材基板を分離する工程は、半導体層に対して、該半導体層における母材基板が形成されている側からレーザを照射することにより行なうことが好ましい。

このようにすると、短時間で且つ容易な制御で母材基板を分離することができる。

本発明の半導体素子の製造方法において、母材基板を分離する工程は、研磨により行なってもよい。

本発明の半導体素子の製造方法において、半導体層を形成する工程と母材基板を分離する工程との間に、半導体層における母材基板が形成されている側とは反対の側から、半導体層の一部を除去することにより、半導体層を複数の領域に分離する工程をさらに備え、複数個の半導体素子の各々は、複数の領域の各々を含む。

このように、母材基板を分離する前に半導体層を複数の領域に分離しているため、母材基板を分離する際に半導体層が割れやすいという傾向を抑制することができる。その結果、例えばレーザ照射を用いて母材基板を分離する場合には、レーザ照射条件のマージンを大きくとることが可能となり、歩留まりを向上させることができる。

本発明の半導体素子の製造方法において、金属層を形成する工程と複数個の半導体素子を形成する工程との間に、金属層における半導体層が形成されている側の面とは反対の面の上に、接着性を有する高分子材料フィルムを形成する工程をさらに備えることが好ましい。

このようにすると、後の工程で分離される複数個の半導体素子がばらばらになることを防止することができる。

本発明の半導体素子の製造方法において、高分子材料フィルムは、伸縮性を有する材料よりなることが好ましい。

このようにすると、デバイス完了後、高分子フィルムをエキスパンドシートとして使用することができるので、製造工程数を減少させることができる。

本発明の半導体素子の製造方法において、金属層を形成する工程と母材基板を分離する工程との間に、金属層における半導体層が形成されている側の面とは反対の面の上に、劈開性を有する半導体基板を形成する工程をさらに備える。

このようにすると、母材基板を分離した後における半導体層に対する保持能力を高めることができるので、歩留まり良く、複数の半導体素子に分離することができる。

本発明の半導体素子の製造方法において、半導体基板は、Ｓｉ又はＳｉＣよりなることが好ましい。

このようにすると、半導体素子を実装する際に、半導体素子がヒートシンクとして機能するので、実装工程の簡素化できる。

本発明の半導体素子の製造方法において、複数個の半導体素子を形成する工程は、金属層における所望の領域を除去することにより露出された半導体基板の表面に、溝部を形成する工程と、溝部が形成された半導体基板を劈開することにより複数個の半導体素子を形成する工程を含む。

このようにすると、溝部に沿って半導体基板の劈開が起きるので、半導体基板をより容易に劈開することができる。これにより、歩留まりを一層向上させることができる。

本発明の半導体素子の製造方法において、半導体層は、III族窒化物半導体よりなることが好ましい。

本発明の半導体素子の製造方法によると、従来例と異なって完全に繋がった金属層を保持材として用いると共に、劈開ではなく金属層を除去することにより素子を分離するので、従来例に示したような劈開の際の問題を解消して、歩留まりを向上させることができる。また、金属層を除去する際には、金属層上ではなく半導体層上にレジストパターンを形成してパターニングを行ない、半導体層における母材基板が分離されて露出した表面側から金属層を除去するため、マスク合わせが非常に容易になるので、歩留まりを向上させることができる。

以下、本発明の各実施形態について、図面を参照しながら説明する。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体素子の製造方法、具体的には、窒化物半導体よりなる青色面発光素子の製造方法を一例として、図１（ａ）〜（ｈ）を参照しながら説明する。

なお、ＧａＮ層を成長させる装置としては、ＭＯＶＰＥ（有機金属気相成長）装置を用いる。また、Ｇａ原料としてはトリメチルガリウムを用い、Ｎ原料としてはＮＨ₃ を用いる。また、ドナー不純物であるＳｉの原料としてはＳｉＨ₄ を用い、キャリアガスとしてはＨ₂ を用いる。

まず、図１（ａ）に示すように、２インチ（０００１）サファイア基板１上に、低温緩衝層（図示せず）を形成した後、該低温緩衝層の上に膜厚が４μｍとなるようにｎ型ＧａＮ層２を成長させる。この場合、ＧａＮ層２の成長温度は１０３０℃である。次に、キャリアガスとしてＮ₂ に切り替えると共に成長温度を８００℃に降温して、ＧａＮ層２の上に膜厚が２０ｎｍとなるようにＩｎＧａＮよりなる活性層３を成長させる。ここで、本実施形態では、ＩｎＧａＮよりなる活性層３からは波長が４７０ｎｍの青色発光が生じる。Ｉｎの原料としてはトリメチルインジウムを用いる。また、本実施形態では、活性層３がＳＱＷ構造である場合としたが、ＭＱＷ構造であっても良い。次に、成長温度を再び１０２０℃まで昇温して、活性層３の上に膜厚が０．８μｍとなるようにｐ型ＧａＮ層４を成長させる。なお、アクセプタ不純物であるＭｇの原料としては、シクロペンタジエニルマグネシウムを用いる。

次に、ｐ型ＧａＮ層４を成長させた後、アニーリング装置を用いて、窒素雰囲気中であって且つ７５０℃で２０分間アニーリングを行なうことにより、ｐ型ＧａＮ層４をさらに低抵抗化する。

次に、図１（ｂ）に示すように、ＥＢ蒸着により、ｐ型ＧａＮ層４の上にｐ型コンタクト電極５としてＮｉ／Ａｕよりなる積層膜を形成する。その後、酸素雰囲気中、６００℃でシンタを行なう。

次に、図１（ｃ）に示すように、ＥＢ蒸着により、試料表面全面にＡｕメッキの下地膜６としてＴｉ／Ａｕよりなる積層膜を形成する。その後、下地膜６の上に、膜厚が３０μｍとなるＡｕメッキ７を形成する。ここで、後工程において、膜厚が５μｍ程度のｎ型ＧａＮ層２からサファイア基板１を除去する際、Ａｕメッキ７はｎ型ＧａＮ層２の保持材として作用する。Ａｕメッキ７は、膜厚が厚くなればなる程保持能力は高まるが、膜厚が厚くなりすぎるとデバイスの放熱特性を悪化させることになる。したがって、Ａｕメッキ７の膜厚は１０〜１５０μｍ程度であることが好ましい。なお、本実施形態では、前述したように、Ａｕメッキ７の膜厚は３０μｍとしている。また、膜厚が厚い金属層の材料としては、熱伝導率が高い材料であることが望ましく、Ａｕの他にＡｇ又はＣｕが候補として挙げられる。また、本実施形態ではメッキによりＡｕメッキを形成したが、メッキ以外の方法で形成しても良い。

次に、図１（ｄ）に示すように、ｎ型ＧａＮ層２からサファイア基板１を除去する。サファイア基板１を除去する方法としては、研磨法又はレーザリフトオフ法（ＬＬＯ法）等がある。サファイア基板１は非常に強固であるので、研磨法を用いてサファイア基板１を除去する場合には、長時間を要すると共に制御が困難であるという問題を有している。そこで、本実施形態では、レーザリフトオフ法を用いてサファイア基板１を除去している。具体的には、サファイア基板１におけるｎ型ＧａＮ層２が形成されている側の面とは反対の面側から、サファイア基板１に対してＹＡＧレーザの照射を行なうことにより、ｎ型ＧａＮ層２におけるサファイア基板１との界面近傍部を熱により分解させて、ｎ型ＧａＮ層２とサファイア基板１との分離を行なう。なお、レーザリフトオフ後には、ｎ型ＧａＮ層２における界面近傍に分解されたＧａ金属が付着するので、塩酸で除去を行なう。ここで、レーザリフトオフ後の表面は荒れているので、表面が平坦である場合よりもＬＥＤの光取り出し効率が向上する。また、光取り出し効率をより高める目的で、更に表面を荒らしてもよい。

次に、図１（ｅ）に示すように、ｎ型ＧａＮ層２におけるサファイア基板１が分離されて剥き出しになった面上にマスクを形成した後、ｎ型ＧａＮ層２、活性層３及びｐ型ＧａＮ層４におけるチップ分離領域に存在している窒化物半導体層をドライエッチングにより完全に除去することにより、ｎ型ＧａＮ層２、活性層３及びｐ型ＧａＮ層４に、チップ分離領域となる開口径が１５μｍの開口部ａ１を形成する。その後、用いたマスクを除去する。ここで、ドライエッチングする際のエッチングガスとしては例えば塩素系ガスを用いる。また、マスクとしてはドライエッチングに対してエッチングされにくい材料であることが望ましく、ＳｉＯ₂ 等の誘電体膜又はＮｉ等よりなる金属膜であれば良い。また、レジストを用いる場合は、膜厚が厚いレジストを用いることが望ましい。なお、前述した図１（ａ）〜（ｄ）と図１（ｅ）とでは、図面の上下方向を反対にして示している。また、後述の図１（ｆ）〜（ｈ）についても同様である。

次に、図１（ｆ）に示すように、ＣＶＤ法又はスパッタ法により、試料全面にＳｉＯ₂ 膜よりなるパッシベーション膜８を形成した後、パッシベーション膜８におけるデバイスの光取り出し部となる部分を除去する。次に、ｎ型ＧａＮ層２におけるパッシベーション膜８が除去されて露出している部分に、ｎ型電極９としてＴｉ／Ａｕよりなる積層膜を形成した後、窒素雰囲気中、６００℃でシンタを行なう。なお、ｎ型電極９としてはＩＴＯ又はβ−Ｇａ₂Ｏ₃等の透明電極を用いても良い。

次に、図１（ｇ）に示すように、パッシベーション膜８、ｎ型ＧａＮ層２及びｎ型電極９の上の全面にレジストマスク１０を形成した後、レジストマスク１０におけるチップ分離領域の一部に開口部ｂ１を形成する。本実施形態では、チップ分離領域の幅が１５μｍとしているのに対して、その領域の中心となる領域の５μｍだけ開口するように、開口部ｂ１を形成する。次に、Ａｕメッキ７における窒化物半導体層が形成されている側の面とは反対の面上にシート１１を貼りつける。シート１１は、次工程で分離されるチップがばらばらになることを防止する。また、シート１１は高分子材料フィルムよりなり、接着性を有している。また、シート１１として伸縮性を有する高分子フィルムを用いることにより、デバイス完了後、エキスパンドシートとして使用することも可能となるので、製造工程数を減少させることができる。また、シート１１はＬＬＯ法を用いてサファイア基板１を分離する直前又は直後に取り付けることも可能であり、そのようにすることにより、サファイア基板１の分離時又はｎ型電極９を形成するプロセス時にｎ型ＧａＮ層２の保持能力を向上させることができる。

次に、図１（ｈ）に示すように、ＢＨＦを用いて、開口部ｂ１の底部及びその下側に位置しているパッシベーション膜８と下地膜６を構成するＴｉ膜とを除去して、下地膜６を構成するＡｕを露出させる。次に、ヨードを用いて、露出した下地膜６を構成するＡｕと該Ａｕの下側に位置するＡｕメッキ７とをウェットエッチングすることにより、窒化物半導体層を含んでなる２つのチップに分離する。その後、レジストマスク１０を例えば有機洗浄で除去することより、青色ＬＥＤを作製することができる。

以上のように、本発明の第１の実施形態に係る半導体素子の製造方法によると、保持材として、従来例と異なり完全に繋がったＡｕメッキを用いると共に、素子分離として、劈開を行なうのではなくＡｕメッキをウェットエッチングで除去することにより行なう。このため、従来例に示したように、劈開を行なう場合であれば、膜厚が薄い窒化物半導体層が自然に割れてしまったり又はメッキ層が繋がったままの状態になって素子分離がなされないという問題が生じていたが、本実施形態によると、これらの問題を解決することができ、歩留まりを向上させることができる。また、Ａｕメッキをエッチングする際には、窒化物半導体層上にレジストパターンを形成しパターニングを行ない、窒化物半導体層におけるサファイア基板が形成されていた面側からＡｕメッキのエッチングを行なう。このため、従来例に示したように、Ａｕメッキの上にレジストパターンを形成する場合であればマスク合わせが困難であったが、本実施形態によると、マスク合わせが容易になるので、歩留まりを向上させることができる。

このように、歩留まりに優れた青色ＬＥＤを作製することが可能となる。また、作製されたデバイスは膜厚が３０μｍという薄膜のＡｕメッキを介して放熱されるので、放熱性にも非常に優れている。

なお、本実施形態では、サファイア基板１の上にＧａＮ層を成長させる場合について説明したが、基板及び成長層共にその他の材料よりなる半導体であっても同様に適用可能である。

（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体素子の製造方法について、具体的には、窒化物半導体よりなる青色面発光素子の製造方法を一例に用いて、図２（ａ）〜（ｈ）を参照しながら説明する。なお、図２（ａ）〜（ｈ）では、前述の図面において示された構成部分と対応する部分には、同一の符号を付している。

まず、図２（ａ）に示すように、サファイア基板１の上に、ｎ型ＧａＮ層２、活性層３及びｐ型ＧａＮ層４を順に成膜し、アニーリングを行なうまでの工程は、第１の実施形態において図１（ａ）を用いた説明と同様である。

次に、図２（ｂ）に示すように、ｐ型ＧａＮ層４の上にマスクを形成した後、ｎ型ＧａＮ層２、活性層３及びｐ型ＧａＮ層４におけるチップ分離領域に存在している窒化物半導体層をエッチングにより除去することにより、開口部ａ２を形成する。この場合、エッチングの方法としては、ＲＩＥ又はＥＣＲ等のドライエッチングが望ましい。また、エッチングガスとしては塩素系のガスを用いることが望ましい。その後、用いたマスクを除去する。また、マスクとしてはドライエッチングに対してエッチングされにくい材料であることが望ましく、ＳｉＯ₂ 等の誘電体膜又はＮｉ等よりなる金属膜であれば良い。また、レジストを用いる場合には、膜厚が厚いレジストを用いることが望ましい。

次に、図２（ｃ）に示すように、ＣＶＤ法又はスパッタ法により、開口部ａ２を含む試料全面にＳｉＯ₂ 膜よりなるパッシベーション膜８を形成した後、パッシベーション膜８における電流導波部分を除去する。次に、ＥＢ蒸着により、ｐ型ＧａＮ層４におけるパッシベーション膜８が除去されて露出している部分に、ｐ型電極５としてＮｉ／Ａｕよりなる積層膜を形成した後、酸素雰気中、６００℃でシンタを行なう。

次に、図２（ｄ）に示すように、ＥＢ蒸着により、試料表面の全面に、Ａｕメッキの下地膜６としてＴｉ／Ａｕよりなる積層膜を形成した後、該下地膜６の上に膜厚が３０μｍとなるようにＡｕメッキ７を形成する。ここで、後工程において、薄膜であるｎ型ＧａＮ層２からサファイア基板１を除去する際、Ａｕメッキ７はｎ型ＧａＮ層２の保持材として作用する。

次に、図２（ｅ）に示すように、ｎ型ＧａＮ層２からサファイア基板１を除去する。サファイア基板１を除去する方法としては、研磨法又はレーザリフトオフ法（ＬＬＯ法）等がある。サファイア基板１は非常に強固であるので、研磨法を用いてサファイア基板１を除去する場合には、長時間を要すると共に制御が困難であるので、本実施形態では、レーザリフトオフ法を用いてサファイア基板１を除去している。具体的には、サファイア基板１におけるｎ型ＧａＮ層２が形成されている側の面とは反対の面側から、サファイア基板１に対してＹＡＧレーザの照射を行なうことにより、ｎ型ＧａＮ層２におけるサファイア基板１との界面近傍部を熱により分解させて、ｎ型ＧａＮ層２とサファイア基板１との分離を行なう。なお、レーザリフトオフ後には、ｎ型ＧａＮ層２における界面近傍に分解されたＧａ金属が付着するので、塩酸で除去を行なう。ここで、レーザリフトオフ後の表面は荒れているので、表面が平坦である場合よりもＬＥＤの光取り出し効率が向上する。また、光取り出し効率をより高める目的で、更に表面を荒らしてもよい。

このようにして、本実施形態では、レーザリフトオフによってサファイア基板１を分離する前にドライエッチングを行なうことにより、レーザリフトオフ時にはｎ型ＧａＮ層２が一素子分の大きさに分割されている。第１の実施形態のように２インチという大面積のｎ型ＧａＮ層２からサファイア基板１をレーザリフトオフによって分離すると、レーザリフトオフの際にｎ型ＧａＮ層２が割れやすい傾向があるので、レーザ照射条件のマージンが非常に小さくなる。しかしながら、本実施の形態では、一素子分のｎ型ＧａＮ層２からレーザリフトオフによりサファイア基板１を分離するため、レーザ照射条件のマージンを大きくとることが可能となるので、歩留まりを向上させることができる。

次に、図２（ｆ）に示すように、ＥＢ蒸着により、ｎ型ＧａＮ層２におけるサファイア基板１が分離されて剥き出しになっている面上に、ｎ型電極９としてＴｉ／Ａｕよりなる積層膜を形成した後、Ｎ₂ 雰囲気中、６００℃でシンタを行なう。なお、図２（ａ）〜（ｅ）と図２（ｆ）とでは、図面の上下方向を反対にして示している。また、図２（ｇ）及び（ｈ）についても同様である。

次に、図２（ｇ）に示すように、ｎ型電極９を覆うようにレジストマスク１０を形成した後、該レジストマスク１０にチップ分離領域の一部を開口させるような開口部ｂ２を形成する。次に、Ａｕメッキ７における窒化物半導体層が形成されている側の面とは反対の面上に、接着性を有するシート１１を貼りつける。

次に、図２（ｈ）に示すように、ＢＨＦを用いて、開口部ａ２の内部に形成されているパッシベーション膜８と下地膜６を構成するＴｉ膜とを除去した後、ヨードを用いて、下地膜６を構成するＡｕと該Ａｕの下側に位置するＡｕメッキ７とをウェットエッチングすることにより、窒化物半導体層を含んでなる２つのチップに分離する。その後、レジストマスク１０を例えば有機洗浄で除去することより、青色ＬＥＤを作製することができる。

以上のように、本発明の第２の実施形態に係る半導体素子の製造方法によると、保持材として、従来例と異なり完全に繋がったＡｕメッキを用いると共に、素子分離として、劈開を行なうのではなくＡｕメッキをウェットエッチングで除去することにより行なう。このため、従来例に示したように、劈開を行なう場合であれば、膜厚が薄い窒化物半導体層が自然に割れてしまったり又はメッキ層が繋がったままの状態になって素子分離がなされないという問題が生じていたが、本実施形態によると、これらの問題を解決することができ、歩留まりを向上させることができる。また、Ａｕメッキをエッチングする際には、窒化物半導体層上にレジストパターンを形成してパターニングを行ない、窒化物半導体層におけるサファイア基板が形成されていた面側からＡｕメッキのエッチングを行なう。このため、従来例に示したように、Ａｕメッキの上にレジストパターンを形成する場合であればマスク合わせが困難であったが、本実施形態によると、マスク合わせが容易になるので、歩留まりを向上させることができる。さらに、レーザリフトオフを行なう際には、窒化物半導体層自体はドライエッチングによって１デバイス分のサイズに分割されているので、レーザリフトオフ時にウェハが割れる恐れを防止でき、歩留まりを向上させることができる。

このように、歩留まりに優れた青色ＬＥＤを作製することが可能となる。また、作製されたデバイスは膜厚が３０μｍという薄膜のＡｕメッキを介して放熱されるので、放熱性にも非常に優れている。

なお、本実施形態では、サファイア基板１の上にＧａＮ層を成長させる場合について説明したが、基板及び成長層共にその他の材料よりなる半導体であっても同様に適用可能である。

（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体素子の製造方法について、具体的には、窒化物半導体よりなる青色面発光素子の製造方法を一例として、図３（ａ）〜（ｉ）を参照しながら説明する。なお、図３（ａ）〜（ｉ）では、前述の図面において示された構成部分と対応する部分には、同一の符号を付している。

なお、ＧａＮ層を成長させる装置としては、ＭＯＶＰＥ（有機金属気相成長）装置を用いる。また、Ｇａ原料としてはトリメチルガリウムを用い、Ａｌ原料としてはトリメチルアルミニウムを用い、Ｎ原料としてはＮＨ₃ を用いる。また、ドナー不純物であるＳｉの原料としてはＳｉＨ₄ を用い、キャリアガスとしてはＨ₂ を用いる。また、アクセプタ不純物であるＭｇの原料としてはシクロペンタジエニルマグネシウムを用いる。

まず、図３（ａ）に示すように、２インチ（０００１）サファイア基板１上に、低温緩衝層（図示せず）を形成した後、該低温緩衝層の上に、ｎ−ＧａＮ層、ｎ−Ａｌ_0.15Ｇａ_0.85Ｎクラッド層、及びｎ−Ａｌ_0.07Ｇａ_0.93Ｎガイド層が順に積層されてなるｎ型層２ａを形成する。次に、該ｎ型層２ａの上に、ＭＱＷ構造を有するＩｎＧａＮよりなる活性層３を形成した後、該活性層３の上に、ｐ−Ａｌ_0.07Ｇａ_0.93Ｎガイド層、ｐ−Ａｌ_0.15Ｇａ_0.85Ｎクラッド層、及びｐ−ＧａＮコンタクト層が順に積層されてなるｐ型層４ａを形成する。ここで、本実施形態では、ＭＱＷ構造を有するＩｎＧａＮよりなる活性層３からは波長が４０５ｎｍの青色発光が生じる。

次に、図３（ｂ）に示すように、ｐ型層４ａの上にマスクを形成した後、ｎ型層２ａ、活性層３及びｐ型層４ａにおけるチップ分離領域に存在している窒化物半導体層をエッチングにより除去することにより、開口部ａ３を形成する。この場合、エッチングの方法としては、ＲＩＥ又はＥＣＲ等のドライエッチングが望ましい。また、エッチングガスとしては塩素系のガスを用いることが望ましい。その後、用いたマスクを除去する。また、マスクとしてはドライエッチングに対してエッチングされにくい材料であることが望ましく、ＳｉＯ₂ 等の誘電体膜又はＮｉ等よりなる金属膜であれば良い。また、レジストを用いる場合には、膜厚が厚いレジストを用いることが望ましい。

次に、図３（ｃ）に示すように、ＣＶＤ法又はスパッタ法により、試料全面にＳｉＯ₂ 膜よりなるパッシベーション膜８を形成した後、パッシベーション膜８におけるデバイスの光取り出し部分及び電流導波部分を除去する。次に、ＥＢ蒸着により、ｐ型層４ａにおけるパッシベーション膜８が除去されて露出している部分であって光導波路以外の部分に、ｐ型電極５としてＮｉ／Ａｕよりなる積層膜を形成した後、酸素雰気中、６００℃でシンタを行なう。

次に、図３（ｄ）に示すように、ｐ型層４ａにおける露出している部分であって光導波路となる部分に、誘電体ＤＢＲミラー１２を形成する。誘電体ＤＢＲミラー１２は波長４０５ｎｍの光に対して反射率が９９.５％以上になるように構成する。

次に、図３（ｅ）に示すように、ＥＢ蒸着により、試料表面の全面に、Ａｕメッキの下地膜６としてＴｉ／Ａｕよりなる積層膜を形成した後、該下地膜６の上に膜厚が３０μｍとなるようにＡｕメッキ７を形成する。ここで、後工程において、薄膜であるｎ型ＧａＮ層２からサファイア基板１を除去する際、Ａｕメッキ７はｎ型層２ａの保持材として作用する。

次に、図３（ｆ）に示すように、ｎ型層２ａからサファイア基板１を除去する。サファイア基板１を除去する方法としては、研磨法又はレーザリフトオフ法（ＬＬＯ法）等がある。サファイア基板１は非常に強固であるので、研磨法を用いてサファイア基板１を除去する場合には、長時間を要すると共に制御が困難であるので、本実施形態では、レーザリフトオフ法を用いてサファイア基板１を除去している。具体的には、サファイア基板１におけるｎ型層２ａが形成されている側の面とは反対の面側から、サファイア基板１に対してＹＡＧレーザの照射を行なうことにより、ｎ型層２ａにおけるサファイア基板１との界面近傍部を熱により分解させて、ｎ型層２ａとサファイア基板１との分離を行なう。なお、レーザリフトオフ後には、ｎ型層２ａにおける界面近傍に分解されたＧａ金属が付着するので、塩酸で除去を行なう。このように、レーザリフトオフによってサファイア基板１を分離する前にドライエッチングを行なうことにより、一素子分のｎ型層２ａからレーザリフトオフによりサファイア基板１を分離するため、第２の実施形態と同様に、レーザ照射条件のマージンを大きくとることが可能となるので、歩留まりを向上させることができる。

次に、図３（ｇ）に示すように、ＥＢ蒸着により、ｎ型層２ａにおけるサファイア基板１が分離されて剥き出しになっている面上であって光導波路以外の部分に、ｎ型電極９としてＴｉ／Ａｕよりなる積層膜を形成した後、窒素雰囲気中、６００℃でシンタを行なう。その後、ｎ型層２ａにおけるサファイア基板１が分離されて剥き出しになっている面上であって光導波路の部分に、誘電体ＤＢＲミラー１３を形成する。誘電体ＤＢＲミラー１３としては波長４０５ｎｍに対して反射率が９９％以上となるように構成する。また、本実施形態では、ｎ型層２ａ上のＤＢＲミラーとして誘電体材料を用いて形成したが、組成が異なるＡｌＧａＮの屈折率差を利用して成長層でＤＢＲミラーを形成しても良い。なお、図３（ａ）〜（ｆ）と図３（ｇ）とでは、図面の上下方向を反対にして示している。また、図３（ｈ）及び（ｉ）も同様である。

次に、図３（ｈ）に示すように、ｎ型電極９及び誘電体ＤＢＲミラー１３を覆うようにレジストマスク１０を形成した後、該レジストマスク１０にチップ分離領域の一部を開口させるような開口部ｂ３を形成する。次に、Ａｕメッキ７における窒化物半導体層が形成されている側の面とは反対の面上に、接着性を有するシート１１を貼りつける。次に、ＢＨＦを用いて、開口部ａ２の内部に形成されているパッシベーション膜８と下地膜６を構成するＴｉ膜とを除去した後、ヨードを用いて、下地膜６を構成するＡｕと該Ａｕの下側に位置するＡｕメッキ７とをウェットエッチングすることにより、窒化物半導体層を含んでなる２つのチップに分離する。その後、レジストマスク１０を例えば有機洗浄で除去することより、青色面発光レーザを作製することができる。

以上のように、本発明の第３の実施形態に係る半導体素子の製造方法によると、保持材として、従来例と異なり完全に繋がったＡｕメッキを用いると共に、素子分離として、劈開を行なうのではなくＡｕメッキをウェットエッチングで除去することにより行なう。このため、従来例に示したように、劈開を行なう場合であれば、膜厚が薄い窒化物半導体層が自然に割れてしまったり又はメッキ層が繋がったままの状態になって素子分離がなされないという問題が生じていたが、本実施形態によると、これらの問題を解決することができ、歩留まりを向上させることができる。また、Ａｕメッキをエッチングする際には、窒化物半導体層上にパターニングを行なって、窒化物半導体層におけるサファイア基板が形成されていた面側からＡｕメッキのエッチングを行なう。このため、従来例に示したように、Ａｕメッキの上にレジストパターンを形成する場合であればマスク合わせが困難であったが、本実施形態によると、マスク合わせが容易になるので、歩留まりを向上させることができる。さらに、レーザリフトオフを行なう際には、窒化物半導体層自体はドライエッチングによって１デバイス分のサイズに分割されているので、レーザリフトオフ時にウェハが割れる恐れを防止でき、歩留まりを向上させることができる。

このように、歩留まりに優れた青色面発光レーザを作製することが可能となる。また、作製されたデバイスは膜厚が３０μｍという薄膜のＡｕメッキを介して放熱されるので、放熱性にも非常に優れている。

なお、本実施形態では、サファイア基板１の上にＧａＮ層を成長させる場合について説明したが、基板及び成長層共にその他の材料よりなる半導体であっても同様に適用可能である。

（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体素子の製造方法について、具体的には、窒化物半導体よりなる電界効果トランジスタの製造方法を一例として、図４（ａ）〜（ｇ）を参照しながら説明する。なお、図４（ａ）〜（ｇ）では、前述の図面において示された構成部分と対応する部分には、同一の符号を付している。

まず、図４（ａ）に示すように、ＭＯＣＶＤ法により、サファイア基板１上に、ｎ型ＧａＮ層１４及びアンドープＧａＮ層１５を順に形成する。これらの成長層の一般的な膜厚はそれぞれ２〜３μｍ程度である。

次に、図４（ｂ）に示すように、アンドープＧａＮ層１５の上にマスクを形成した後、ｎ型ＧａＮ層１４及びアンドープＧａＮ層１５における素子分離部となる領域に存在している窒化物半導体層をドライエッチングにより完全に除去することにより、ｎ型ＧａＮ層１４及びアンドープＧａＮ層１５に開口部ａ４を形成する。その後、用いたマスクを除去する。ここで、ドライエッチングする際のエッチングガスとしては例えば塩素系のガスを用いる。また、マスクとしてはドライエッチングに対してエッチングされにくい材料であることが望ましく、ＳｉＯ₂ 等の誘電体膜又はＮｉ等よりなる金属膜であれば良い。また、レジストを用いる場合は、膜厚が厚いレジストを用いることが望ましい。

次に、図４（ｃ）に示すように、ＥＢ蒸着により、試料表面の全面に、Ａｕメッキの下地膜６としてＴｉ／Ａｕよりなる積層膜を形成した後、該下地膜６の上に膜厚が３０μｍとなるようにＡｕメッキ７を形成する。ここで、後工程において、薄膜であるｎ型ＧａＮ層１４からサファイア基板１を除去する際、Ａｕメッキ７はｎ型ＧａＮ層１４の保持材として作用する。

次に、図４（ｄ）に示すように、ｎ型ＧａＮ層１４からサファイア基板１を除去する。サファイア基板１を除去する方法としては、研磨法又はレーザリフトオフ法（ＬＬＯ法）等がある。サファイア基板１は非常に強固であるので、研磨法を用いてサファイア基板１を除去する場合には、長時間を要すると共に制御が困難であるので、本実施形態では、レーザリフトオフ法を用いてサファイア基板１を除去している。具体的には、サファイア基板１におけるｎ型ＧａＮ層１４が形成されている側の面とは反対の面側から、サファイア基板１に対してＹＡＧレーザの照射を行なうことにより、ｎ型ＧａＮ層１４におけるサファイア基板１との界面近傍部を熱により分解させて、ｎ型ＧａＮ層１４とサファイア基板１との分離を行なう。なお、レーザリフトオフ後には、ｎ型ＧａＮ層１４における界面近傍に分解されたＧａ金属が付着するので、塩酸で除去を行なう。このように、レーザリフトオフによってサファイア基板１を分離する前にドライエッチングを行なうことにより、１素子分のｎ型ＧａＮ層１４からレーザリフトオフによりサファイア基板１を分離するため、第２の実施形態と同様に、レーザ照射条件のマージンを大きくとることが可能となるので、歩留まりを向上させることができる。

次に、図４（ｅ）に示すように、リフトオフ法により、ｎ型ＧａＮ層１４におけるサファイア基板１が分離されて剥き出しになっている面上に、例えばＴｉ／Ａｌの積層膜よりなるソース電極１６及びドレイン電極１７と、例えばＰｔ／Ａｕの積層膜よりなるゲート電極１８とを形成する。ここで、高周波特性を向上させるためには、ゲート長は短ゲート長化が必要であり、０．５μｍ以下とすることが望ましい。

次に、図４（ｆ）に示すように、ソース電極１６、ドレイン電極１７、及びゲート電極１８を覆うようにレジストマスク１０を形成した後、該レジストマスク１０にチップ分離領域の一部を開口させるような開口部ｂ４を形成する。次に、Ａｕメッキ７における窒化物半導体層が形成されている側の面とは反対の面上に、接着性を有するシート１１を貼りつける。

次に、図４（ｇ）に示すように、ＨＦを用いて、開口部ａ４の内部に形成されている下地膜６を構成するＴｉ膜を除去した後、ヨードを用いて、下地膜６を構成するＡｕ及び該Ａｕの下側に位置するＡｕメッキ７をウェットエッチングすることにより、窒化物半導体層を含んでなる２つのチップに分離する。その後、レジストマスク１０を例えば有機洗浄で除去することより、電界効果トランジスタを作製することができる。

以上のように、本発明の第４の実施形態に係る半導体素子の製造方法によると、保持材として、従来例と異なり完全に繋がったＡｕメッキを用いると共に、素子分離として、劈開を行なうのではなくＡｕメッキをウェットエッチングで除去することにより行なう。このため、従来例に示したように、劈開を行なう場合であれば、膜厚が薄い窒化物半導体層が自然に割れてしまったり又はメッキ層が繋がったままの状態になって素子分離がなされないという問題が生じていたが、本実施形態によると、これらの問題を解決することができ、歩留まりを向上させることができる。また、Ａｕメッキをエッチングする際には、窒化物半導体層上にレジストパターンを形成してパターニングを行ない、窒化物半導体層におけるサファイア基板が形成されていた面側からＡｕメッキのエッチングを行なう。このため、従来例に示したように、Ａｕメッキの上にレジストパターンを形成する場合であればマスク合わせが困難であったが、本実施形態によると、マスク合わせが容易になるので、歩留まりを向上させることができる。さらに、レーザリフトオフを行なう際には、窒化物半導体層自体はドライエッチングによって１デバイス分のサイズに分割されているので、レーザリフトオフ時にウェハが割れる恐れを防止でき、歩留まりを向上させることがｄきる。

このように、歩留まりに優れた電界効果トランジスタを作製することが可能となる。また、作製されたデバイスは膜厚が３０μｍという薄膜のＡｕメッキを介して放熱されるので、放熱性にも非常に優れている。

なお、本実施形態では、サファイア基板１の上にＧａＮ層を成長させる場合について説明したが、基板及び成長層共にその他の材料よりなる半導体であっても同様に適用可能である。

（第５の実施形態）
以下に、本発明の第５の実施形態に係る半導体素子の製造方法について、具体的には、窒化物半導体よりなる青色面発光素子の製造方法を一例として、図５（ａ）〜（ｇ）及び図６（ａ）及び（ｂ）を参照しながら説明する。なお、図５（ａ）〜（ｇ）及び図６（ａ）及び（ｂ）では、前述の図面において示された構成部分と対応する部分には、同一の符号を付している。

まず、図５（ａ）に示される工程断面図までの工程は、前述の第２の実施形態における図２（ａ）〜（ｃ）を用いた説明と同様である。

次に、図５（ｂ）に示すように、ＥＢ蒸着により、試料表面の全面に、Ａｕメッキの下地膜６としてＴｉ／Ａｕよりなる積層膜を形成した後、該下地膜６の上に膜厚が１０μｍとなるようにＡｕメッキ７を形成する。次に、Ａｕメッキ７の上に、Ｓｉ基板１９を張り合わせる。ここで、Ｓｉ基板１９を張り合わせるのは、後工程においてレーザリフトオフを行なった後の薄膜である窒化物半導体層に対する保持力を高める目的である。また、Ｓｉ基板１９は、Ａｕメッキ７を介さずに窒化物半導体層に張り合わせる方法も考えられるが、そうすると、Ｓｉ基板１９に存在する歪が窒化物半導体層に加わって、デバイスの特性が劣化するという懸念がある。そこで、本実施形態では、Ｓｉ基板１９をＡｕメッキ７の上に張り合わせている。この場合には、Ａｕメッキ７はＳｉ基板１９を貼り合わせる際の緩衝材として機能すれば十分であるので、膜厚は薄膜でよく、本実施形態では１０μｍとしている。また、ここでは、Ｓｉ基板１９を張り合わせる場合について説明しているが、劈開性があると共に放熱性に優れている基板であることが望ましく、Ｓｉ基板の他に、例えばＳｉＣ又はＧａＡｓ等よりなる基板が望ましい。

次に、図５（ｃ）に示すように、ｎ型ＧａＮ層２からサファイア基板１を除去する。サファイア基板１を除去する方法としては、研磨法又はレーザリフトオフ法（ＬＬＯ法）等がある。サファイア基板１は非常に強固であるので、研磨法を用いてサファイア基板１を除去する場合には長時間を要すると共に制御が困難であるので、本実施形態では、レーザリフトオフ法を用いてサファイア基板１を除去している。具体的には、サファイア基板１におけるｎ型ＧａＮ層２が形成されている側の面とは反対側の面側から、サファイア基板１に対してＹＡＧレーザの照射を行なうことにより、ｎ型ＧａＮ層２におけるサファイア基板１との界面近傍部を熱により分解させて、ｎ型ＧａＮ層２とサファイア基板１との分離を行なう。なお、レーザリフトオフ後には、ｎ型ＧａＮ層２における界面近傍に分解されたＧａ金属が付着するので、塩酸で除去を行なう。このように、レーザリフトオフによってサファイア基板１を分離する前にドライエッチングを行なうことにより、１素子分のｎ型層２ａからレーザリフトオフによりサファイア基板１を分離するため、第２の実施形態と同様に、レーザ照射条件のマージンを大きくとることが可能となるので、歩留まりを向上させることができる。また、レーザリフトオフ後の表面は荒れているので、表面が平坦である場合よりもＬＥＤの光取り出し効率が向上する。また、光取り出し効率をより高める目的で、更に表面を荒らしてもよい。

次に、図５（ｄ）に示すように、ＥＢ蒸着により、ｎ型ＧａＮ層２におけるサファイア基板１が分離されて剥き出しになっている面上に、ｎ型電極９としてＴｉ／Ａｕよりなる積層膜を形成した後、窒素雰囲気中、６００℃でシンタを行なう。なお、図５（ａ）〜（ｃ）と図５（ｄ）とでは、図面の上下方向を反対にして示している。また、後述する図５（ｅ）〜（ｇ）も同様である。

次に、図５（ｅ）に示すように、ｎ型電極９を覆うようにレジストマスク１０を形成した後、該レジストマスク１０にチップ分離領域の一部を開口させるような開口部ｂ２を形成する。

次に、図５（ｆ）に示すように、ＢＨＦを用いて、開口部ａ２の下側に形成されているパッシベーション膜８と下地膜６を構成するＴｉ膜とを除去した後、ヨードを用いて、下地膜６を構成するＡｕと該Ａｕの下側に位置するＡｕメッキ７とをウェットエッチングにより除去する。ここで、Ａｕメッキ７を除去するのは、後工程で行なう劈開の際にＡｕメッキ７が分離されておらずに繋がったままの状態であると、劈開が容易に行なうことができない場合があるからである。その後、レジストマスク１０を例えば有機洗浄で除去する。

次に、図５（ｇ）に示すように、Ｓｉ基板１９を膜厚が１２０μｍとなるまで研磨した後、Ｓｉ基板１９を劈開して、窒化物半導体層を含んでなる２つのチップに分離することにより、青色ＬＥＤを作製することができる。

ここで、本実施形態に係る半導体素子の製造方法に関して、歩留まりをより向上させる方法について、図６（ａ）及び（ｂ）を参照しながら説明する。

なお、図６（ａ）に示すまでの工程は、前述の図５（ａ）〜（ｅ）を用いた説明と同様である。

まず、図６（ａ）に示すように、前述の図５（ｆ）を用いた説明と同様に、Ａｕメッキ７を除去した後に、図６（ｂ）に示すように、Ａｕメッキ７が除去されて露出したＳｉ基板１９に対してウェットエッチングを行なうことにより、Ｓｉ基板１９に溝２０を形成する。このように、溝２０を形成することにより、Ｓｉ基板１９の劈開は溝２０に沿って起きるので、劈開の位置がずれることによって歩留まりの低下を防止することができる。その後、レジストマスク１０を例えば有機洗浄で除去するのは、前述した工程と同様である。

以上のように、本発明の第４の実施形態に係る半導体素子の製造方法によると、劈開を行なう前にＡｕメッキをウェットエッチングで除去しているため、自然に割れたり、素子分離ができない等を防止して所望の劈開を行なうことができるので、歩留まりを向上させることができる。また、Ａｕメッキをエッチングする際には、窒化物半導体層上にレジストパターンを形成してパターニングを行ない、窒化物半導体層におけるサファイア基板が形成されていた面側からＡｕメッキのエッチングを行なう。このため、従来例に示したように、Ａｕメッキの上にレジストパターンを形成する場合であればマスク合わせが困難であったが、本実施形態によると、マスク合わせが容易になるので、歩留まりを向上させることができる。さらに、レーザリフトオフを行なう際には、窒化物半導体層自体はドライエッチングによって１デバイス分のサイズに分割されているので、レーザリフトオフ時にウェハが割れる恐れを防止でき、歩留まりを向上させることができる。

さらに、本実施形態では、Ａｕメッキ上にＳｉ基板を張り合わせているため、レーザリフトオフ後の薄膜の窒化物半導体層に対する保持力が大きくなるので、歩留まりを向上させることができる。また、作製されたデバイスがＳｉ基板上に形成されているので、実装の際にヒートシンクを取り付ける必要がなくなり、実装工程を簡素化することができる。

このように、歩留まりに優れた青色ＬＥＤを作製することが可能となる。また、作製されたデバイスは膜厚が３０μｍという薄膜のＡｕメッキを介して放熱されるので、放熱性にも非常に優れている。

なお、本実施形態では、サファイア基板１の上にＧａＮ層を成長させる場合について説明したが、基板及び成長層共にその他の材料よりなる半導体であっても同様に適用可能である。

本発明は、窒化物半導体よりなる半導体素子の製造方法に有用である。

（ａ）〜（ｈ）は、本発明の第１の実施形態に係る半導体素子の製造方法を示す要部工程断面図である。 （ａ）〜（ｈ）は、本発明の第２の実施形態に係る半導体素子の製造方法を示す要部工程断面図である。 （ａ）〜（ｉ）は、本発明の第３の実施形態に係る半導体素子の製造方法を示す要部工程断面図である。 （ａ）〜（ｇ）は、本発明の第４の実施形態に係る半導体素子の製造方法を示す要部工程断面図である。 （ａ）〜（ｇ）は、本発明の第５の実施形態に係る半導体素子の製造方法を示す要部工程断面図である。 （ａ）及び（ｂ）は、本発明の第５の実施形態に係る半導体素子の製造方法を示す要部工程断面図である。 （ａ）〜（ｆ）は、第１の従来例に係る半導体素子の製造方法を示す要部工程断面図である。 （ａ）〜（ｆ）は、第２の従来例に係る半導体素子の製造方法を示す要部工程断面図である。

符号の説明

１ サファイア基板
２ ＧａＮ層
２ａ ｎ型層
３ 活性層
４ ｐ型ＧａＮ層
４ａ ｐ型層
５ ｐ型コンタクト電極
６ 下地膜
７ Ａｕメッキ
８ パッシベーション膜
９ ｎ型電極
１０ レジストマスク
１１ シート
１２、１３ 誘電体ＤＢＲミラー
１４ ｎ型ＧａＮ層
１５ アンドープＧａＮ層
１６ ソース電極
１７ ドレイン電極
１８ ゲート電極
１９ Ｓｉ基板
ａ１、ａ２、ａ３、ａ４、ｂ１、ｂ２、ｂ３、ｂ４ 開口部

Claims (13)

1. 母材基板上に、能動層を含む半導体層を形成する工程と、
   前記半導体層の上に、金属層を形成する工程と、
   前記金属層を形成した後に、前記半導体層から前記母材基板を分離する工程と、
   前記半導体層における前記母材基板が分離されて露出した面側から、前記金属層における所望の領域を除去することにより、前記半導体層を含んでなる互いに分離された複数個の半導体素子を形成する工程とを有することを特徴とする半導体素子の製造方法。
2. 前記金属層は、Ａｕ、Ａｇ、又はＣｕよりなることを特徴とする請求項１に記載の半導体素子の製造方法。
3. 前記金属層は、メッキにより形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
4. 前記金属層は、１０μｍ以上の膜厚を有することを特徴とする請求項１に記載の半導体素子の製造方法。
5. 前記母材基板を分離する工程は、前記半導体層に対して、該半導体層における前記母材基板が形成されている側からレーザを照射することにより行なうことを特徴とする請求項１に記載の半導体素子の製造方法。
6. 前記母材基板を分離する工程は、研磨により行なうことを特徴とする請求項１に記載の半導体素子の製造方法。
7. 前記半導体層を形成する工程と前記母材基板を分離する工程との間に、
   前記半導体層における前記母材基板が形成されている側とは反対の側から、前記半導体層の一部を除去することにより、前記半導体層を複数の領域に分離する工程をさらに備え、
   前記複数個の半導体素子の各々は、前記複数の領域の各々を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
8. 前記金属層を形成する工程と前記複数個の半導体素子を形成する工程との間に、
   前記金属層における前記半導体層が形成されている側の面とは反対の面の上に、接着性を有する高分子材料フィルムを形成する工程をさらに備えることを特徴とする請求項１に記載の半導体素子の製造方法。
9. 前記高分子材料フィルムは、伸縮性を有する材料よりなることを特徴とする請求項８に記載の半導体素子の製造方法。
10. 前記金属層を形成する工程と前記母材基板を分離する工程との間に、
    前記金属層における前記半導体層が形成されている側の面とは反対の面の上に、劈開性を有する半導体基板を形成する工程をさらに備えることを特徴とする請求項１に記載の半導体素子の製造方法。
11. 前記半導体基板は、Ｓｉ又はＳｉＣよりなることを特徴とする請求項１０に記載の半導体素子の製造方法。
12. 前記複数個の半導体素子を形成する工程は、
    前記金属層における前記所望の領域を除去することにより露出された前記半導体基板の表面に、溝部を形成する工程と、前記溝部が形成された前記半導体基板を劈開することにより前記複数個の半導体素子を形成する工程を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
13. 前記半導体層は、III族窒化物半導体よりなることを特徴とする請求項１に記載の半導体素子の製造方法。

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