JP2005072204A - 半導体パッケージ、電子機器および半導体パッケージの製造方法 - Google Patents

Abstract

【課題】 半導体チップのサイズに制約されることなく、半導体チップの３次元実装構造の薄型化を実現する。
【解決手段】 半導体チップ１の突出電極２をフレキシブル基板３の配線層４に接合させることにより、フレキシブル基板３の半導体チップ搭載領域Ｒ１に半導体チップ１をフリップチップ実装し、フレキシブル基板３ａ〜３ｃ上にそれぞれ搭載された半導体チップ１ａ〜１ｃをキャリア基板１１上に積層し、フレキシブル基板３ａ〜３ｃを折り曲げることにより、フレキシブル基板３ａ〜３ｃの配線層４ａ〜４ｃをキャリア基板１１のランド１２ａ、１２ｂに接続する。
【選択図】 図１

Description

本発明は半導体パッケージ、電子機器および半導体パッケージの製造方法に関し、特に、半導体チップの積層構造に適用して好適なものである。

従来の半導体パッケージでは、半導体チップの３次元実装構造を実現するため、積層された半導体チップをワイヤボンド接続する方法があった。
図５は、従来の半導体パッケージの概略構成を示す断面図である。
図５において、半導体チップ１０１ａ〜１０１ｃが接着層１０２ｂ、１０２ｃをそれぞれ介して積層され、半導体チップ１０１ｂ、１０１ｃが積層された半導体チップ１０１ａは、接着層１０２ａを介してインターポーザ基板１０４上に実装されている。そして、半導体チップ１０１ａ〜１０１ｃは、ワイヤ１０３ａ〜１０３ｃをそれぞれ介してインターポーザ基板１０４上に設けられたランド１０５に接続されている。

ここで、半導体チップ１０１ａ〜１０１ｃは、上層ほどサイズが小さくなっている。そして、半導体チップ１０１ａのワイヤ１０３ａの接続領域を避けるように、半導体チップ１０１ｂが半導体チップ１０１ａ上に積層され、半導体チップ１０１ｂのワイヤ１０３ｂの接続領域を避けるように、半導体チップ１０１ｃが半導体チップ１０１ｂ上に積層されている。

図６は、従来の半導体パッケージのその他の構成を示す断面図である。
図６において、半導体チップ１１１ａ〜１１１ｃ間には、スペーサ１１３ａ、１１３ｂがそれぞれ設けられ、スペーサ１１３ａ、１１３ｂの両面には、接着層１１２ｂ、１１２ｃ、１１２ｄ、１１２ｅがそれぞれ設けられている。そして、半導体チップ１１１ａ〜１１１ｃは、接着層１１２ｂ、１１２ｃ、１１２ｄ、１１２ｅがそれぞれ設けられたスペーサ１１３ａ、１１３ｂをそれぞれ介して積層されている。

また、半導体チップ１１１ｂ、１１１ｃが積層された半導体チップ１１１ａは、接着層１１２ａを介してインターポーザ基板１１５上に実装されている。そして、半導体チップ１１１ａ〜１１１ｃは、ワイヤ１１４ａ〜１１４ｃをそれぞれ介してインターポーザ基板１１５上に設けられたランド５６に接続されている。
ここで、スペーサ１１３ａ、１１３ｂを半導体チップ１１１ａ〜１１１ｃの間に設けることにより、半導体チップ１１１ａ〜１１１ｃ間の間隔を増加させることができる。このため、半導体チップ１１１ａ〜１１１ｃのサイズが等しい場合においても、下層の半導体チップ１１１ａ〜１１１ｂに接続されるワイヤ１１４ａ〜１１４ｂが上層の半導体チップ１１１ｂ〜１１１ｃに接触することを防止することができ、半導体チップ１１１ａ〜１１１ｃのサイズを上層ほど小さくする必要がなくなる。

また、特許文献１には、配線導体から接続されたスルーホールを介し、ＬＳＩチップが実装されたキャリア基板をバンプで接続することにより、配線長の短い３次元スタックモジュールを構成する方法が開示されている。
特開平８−２３６６９４号公報

しかしながら、図５の半導体パッケージでは、半導体チップ１０１ａ〜１０１ｃをワイヤボンド接続するために、上層ほど半導体チップ１０１ａ〜１０１ｃのサイズを小さくする必要があり、半導体チップ１０１ａ〜１０１ｃのサイズに制約がかかるとともに、ワイヤ１０３ａ〜１０３ｃが半導体チップ１０１ａ〜１０１ｃの上方に張り出すため、半導体チップの３次元実装構造の高さが大きくなるという問題があった。

また、図６の半導体パッケージでは、半導体チップ１１１ａ〜１１１ｃのサイズを上層ほど小さくする必要がなくなるものの、半導体チップ１１１ａ〜１１１ｃの間にスペーサ１１３ａ、１１３ｂを挿入する必要があり、半導体チップの３次元実装構造の高さが大きくなるという問題があった。
また、特許文献１に開示された半導体パッケージでは、キャリア基板間をバンプで接続するためには、キャリア基板間のバンプの高さをＬＳＩチップの厚みより大きくする必要があり、バンプサイズが大きくなることから、キャリア基板における配線密度が劣化するという問題があった。

そこで、本発明の目的は、半導体チップのサイズに制約されることなく、半導体チップの３次元実装構造の薄型化を実現することが可能な半導体パッケージ、電子機器および半導体パッケージの製造方法を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体パッケージによれば、フレキシブル基板を介して半導体チップが積層された半導体パッケージにおいて、半導体チップの側方にかかるように前記フレキシブル基板を折り曲げることにより、前記フレキシブル基板に搭載された半導体チップの接続が行われていることを備えることを特徴とする。

これにより、フレキシブル基板を折り曲げることにより、半導体チップに接続された配線を３次元的に引き回すことが可能となる。このため、半導体チップにワイヤボンドを行うことなく、積層された半導体チップの電気的な接続を行うことが可能となるとともに、フレキシブル基板を介して半導体チップ同士を密着させることが可能となり、半導体チップのサイズに制約されることなく、半導体チップの３次元実装構造の薄型化を実現することが可能となる。

また、本発明の一態様に係る半導体パッケージによれば、第１半導体チップと、前記第１半導体チップが実装されたキャリア基板と、前記第１半導体チップ上に配置された第２半導体チップと、前記第２半導体チップが搭載され、前記第１半導体チップの側方を介して前記キャリア基板に接続されたフレキシブル基板と備えることを特徴とする。
これにより、第２半導体チップが搭載されたフレキシブル基板を折り曲げることにより、第１半導体チップ上に配置された第２半導体チップをキャリア基板に電気的に接続することが可能となる。このため、第１半導体チップ上に配置された第２半導体チップにワイヤボンドを行うことなく、第２半導体チップをキャリア基板に電気的に接続することが可能となるとともに、第２半導体チップが搭載されたフレキシブル基板を第１半導体チップ上に密着させて配置することが可能となり、半導体チップのサイズに制約されることなく、半導体チップの３次元実装構造の薄型化を実現することが可能となる。

また、本発明の一態様に係る半導体パッケージによれば、前記フレキシブル基板に設けられたスルーホールと、前記スルーホールに埋め込まれ、前記フレキシブル基板と前記キャリア基板とを電気的に接続するプラグとを備えることを特徴とする。
これにより、フレキシブル基板をキャリア基板上で積層させることを可能としつつ、キャリア基板上に引き回されたフレキシブル基板とキャリア基板とを電気的に接続することが可能となり、実装面積の増大を抑制しつつ、第１半導体チップ上に配置された第２半導体チップをキャリア基板に電気的に接続することが可能となる。

また、本発明の一態様に係る半導体パッケージによれば、前記フレキシブル基板と前記キャリア基板とを電気的に接続するワイヤとを備えることを特徴とする。
これにより、フレキシブル基板にスルーホール加工を行うことなく、キャリア基板上に引き回されたフレキシブル基板とキャリア基板とを電気的に接続することが可能となり、フレキシブル基板の構成を複雑化することなく、第１半導体チップ上に配置された第２半導体チップをキャリア基板に電気的に接続することが可能となる。

また、本発明の一態様に係る半導体パッケージによれば、前記フレキシブル基板と前記キャリア基板とを電気的に接続する突出電極とを備えることを特徴とする。
これにより、フレキシブル基板にスルーホール加工を行うことなく、キャリア基板上に引き回されたフレキシブル基板とキャリア基板とを電気的に接続することが可能となるとともに、フレキシブル基板とキャリア基板とを電気的に接続するために、キャリア基板上でワイヤボンドを行う必要がなくなる。このため、フレキシブル基板の構成の複雑化を抑制しつつ、第１半導体チップ上に配置された第２半導体チップをキャリア基板に電気的に接続することが可能となるとともに、フレキシブル基板とキャリア基板とを電気的に接続するために必要な面積の増大を抑制することが可能となる。

また、本発明の一態様に係る半導体パッケージによれば、第１半導体チップと、前記第１半導体チップが搭載された第１フレキシブル基板と、前記第１フレキシブル基板が接続されたキャリア基板と、前記第１半導体チップ上に配置された第２半導体チップと、前記第２半導体チップが搭載され、前記第１半導体チップの側方を介して前記キャリア基板に接続された第２フレキシブル基板とを備えることを特徴とする。

これにより、第２半導体チップが搭載された第２フレキシブル基板を第１半導体チップが搭載された第１フレキシブル基板上に積層することで、半導体チップの３次元実装を実現することが可能となるとともに、第２半導体チップが搭載された第２フレキシブル基板を折り曲げることにより、第１半導体チップ上に配置された第２半導体チップをキャリア基板に電気的に接続することが可能となる。このため、第１半導体チップ上に配置された第２半導体チップにワイヤボンドを行うことなく、第２半導体チップをキャリア基板に電気的に接続することが可能となるとともに、第２半導体チップが搭載された第２フレキシブル基板を第１半導体チップが搭載された第１フレキシブル基板上に密着させて配置することが可能となり、半導体チップのサイズに制約されることなく、半導体チップの３次元実装構造の薄型化を実現することが可能となる。

また、本発明の一態様に係る電子機器によれば、第１半導体チップと、前記第１半導体チップが搭載された第１フレキシブル基板と、前記第１フレキシブル基板が接続されたキャリア基板と、前記第１半導体チップ上に配置された第２半導体チップと、前記第２半導体チップが搭載され、前記第１半導体チップの側方を介して前記キャリア基板に接続された第２フレキシブル基板と、前記キャリア基板を介して前記第１および第２半導体チップに電気的に接続された電子部品とを備えることを特徴とする。

これにより、半導体チップが搭載されたフレキシブル基板を折り曲げることにより、半導体チップの３次元実装構造の薄型化を実現することが可能となり、製造工程の煩雑化を抑制しつつ、電子機器の小型・軽量化を図ることができる。
また、本発明の一態様に係る半導体パッケージの製造方法によれば、第１フレキシブル基板上に第１半導体チップを搭載する工程と、第２フレキシブル基板上に第２半導体チップを搭載する工程と、前記第１半導体チップが搭載された第１フレキシブル基板をキャリア基板に実装する工程と、前記第１半導体チップが搭載された第１フレキシブル基板上に前記第２半導体チップが搭載された第２フレキシブル基板を積層する工程と、前記第２フレキシブル基板を前記第１半導体チップの側方で折り曲げることにより、前記第２フレキシブル基板を前記キャリア基板に接続する工程とを備えることを特徴とする。

これにより、第２半導体チップが搭載された第２フレキシブル基板を第１半導体チップが搭載された第１フレキシブル基板上に積層することで、半導体チップの３次元実装を実現することが可能となるとともに、第２半導体チップが搭載された第２フレキシブル基板を折り曲げることにより、第１半導体チップ上に配置された第２半導体チップをキャリア基板に電気的に接続することが可能となる。このため、第１半導体チップ上に配置された第２半導体チップにワイヤボンドを行うことなく、第２半導体チップをキャリア基板に電気的に接続することが可能となるとともに、第２半導体チップが搭載された第２フレキシブル基板を第１半導体チップが搭載された第１フレキシブル基板上に密着させて配置することが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップの３次元実装構造の薄型化を実現することが可能となる。

以下、本発明の実施形態に係る半導体パッケージおよびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体パッケージの製造方法を示す断面図である。
図１（ａ）において、半導体チップ１には突出電極２が形成されている。なお、突出電極２が形成された半導体チップ１には、トランジスタなどの能動素子またはキャパシタなどの受動素子を設けることができる。

一方、フレキシブル基板３には、半導体チップ１を搭載する半導体チップ搭載領域Ｒ１が設けられるとともに、半導体チップ１の側方にフレキシブル基板３を引き出し可能な引き出し部Ｒ２が設けられている。そして、フレキシブル基板３には、引き出し部Ｒ２に延伸された配線層４が形成されるとともに、引き出し部Ｒ２には、貫通孔５が設けられている。なお、フレキシブル基板３としては、例えば、テープ基板またはフィルム基板などを用いることができ、フレキシブル基板３の材質としては、例えば、ポリイミド樹脂などを用いることができる。

次に、図１（ｂ）に示すように、半導体チップ１の突出電極２をフレキシブル基板３の配線層４に接合させることにより、フレキシブル基板３の半導体チップ搭載領域Ｒ１に半導体チップ１をフリップチップ実装する。なお、半導体チップ１をフレキシブル基板３にフリップチップ実装した状態で、半導体チップ１の特性検査を行うようにしてもよい。また、半導体チップ１をフレキシブル基板３上にフリップチップ実装する場合、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合などの圧接接合を用いるようにしてもよいし、半田接合や合金接合などの金属接合を用いるようにしてもよい。

次に、図１（ｃ）に示すように、図１（ａ）および図１（ｂ）と同様の工程により、半導体チップ１ａ〜１ｃの各突出電極２ａ〜２ｃをフレキシブル基板３ａ〜３ｃの配線層４ａ〜４ｃにそれぞれ接合させることにより、各フレキシブル基板３ａ〜３ｃに半導体チップ１ａ〜１ｃをそれぞれフリップチップ実装する。そして、フレキシブル基板３ａ〜３ｃ上にそれぞれ搭載された半導体チップ１ａ〜１ｃを、接着層６ａ〜６ｃをそれぞれ介しキャリア基板１１上に積層する。

ここで、フレキシブル基板３ａ〜３ｃ上にそれぞれ搭載された半導体チップ１ａ〜１ｃをキャリア基板１１上に積層する前に、フレキシブル基板３ａ〜３ｃ上にそれぞれ搭載された半導体チップ１ａ〜１ｃの特性検査を行うことにより、良品の半導体チップ１ａ〜１ｃのみをキャリア基板１１上に実装することができ、製造歩留まりを向上させることが可能となる。

なお、接着層６ａ〜６ｃは、半導体チップ１ａ〜１ｃの裏面にそれぞれ形成するようにしてもよいし、フレキシブル基板３ａ〜３ｃ側に予め形成するようにしてもよい。また、接着層６ａ〜６ｃは、ペースト状またはシート状のいずれでもよく、接着層６ａ〜６ｃの形成方法としては、例えば、塗布または印刷などを用いることができる。
そして、半導体チップ１ａ〜１ｃがそれぞれ搭載されたフレキシブル基板３ａ〜３ｃを半導体チップ１ａ〜１ｃの側方でそれぞれ折り曲げることにより、フレキシブル基板３ａ〜３ｃの配線層４ａ〜４ｃをキャリア基板１１のランド１２ａ、１２ｂに接続する。ここで、フレキシブル基板３ａ〜３ｃの配線層４ａ〜４ｃをキャリア基板１１のランド１２ａ、１２ｂに接続する場合、フレキシブル基板３ａ〜３ｃに設けられた貫通孔５ａ〜５ｃにプラグ７ａ、７ｂを埋め込むことにより、プラグ７ａ、７ｂを介して、配線層４ａ〜４ｃとランド１２ａ、１２ｂとを電気的に接続することができる。そして、キャリア基板１１の裏面に突出電極１３を形成する。

これにより、フレキシブル基板３ａ〜３ｃ上にそれぞれ搭載された半導体チップ１ａ〜１ｃをキャリア基板１１上に積層することで、半導体チップ１ａ〜１ｃの３次元実装を実現することが可能となるとともに、半導体チップ１ａ〜１ｃがそれぞれ搭載されたフレキシブル基板３ａ〜３ｃを半導体チップ１ａ〜１ｃの側方で折り曲げることにより、３次元実装された半導体チップ１ａ〜１ｃをキャリア基板１１に電気的に接続することが可能となる。

このため、半導体チップ１ａ〜１ｃにワイヤボンドを行うことなく、半導体チップ１ａ〜１ｃをキャリア基板１１にそれぞれ電気的に接続することが可能となるとともに、半導体チップ１ａ〜１ｃがそれぞれ搭載されたフレキシブル基板３ａ〜３ｃを密着させて配置することが可能となり、半導体チップ１ａ〜１ｃのサイズに制約されることなく、半導体チップ１ａ〜１ｃの３次元実装構造の薄型化を実現することが可能となる。

また、プラグ７ａ、７ｂを介して、配線層４ａ〜４ｃとランド１２ａ、１２ｂとを電気的に接続することにより、フレキシブル基板３ａ〜３ｃをキャリア基板１１上で積層させることを可能としつつ、キャリア基板１１上に引き回されたフレキシブル基板３ａ〜３ｃとキャリア基板１１とを電気的に接続することが可能となり、実装面積の増大を抑制しつつ、３次元実装された半導体チップ１ａ〜１ｃをキャリア基板１１に電気的に接続することが可能となる。

なお、突出電極２、２ａ〜２ｃ、１３としては、例えば、Ｎｉバンプ、Ａｕバンプ、半田材などで被覆されたＣｕバンプ、あるいは半田ボールなどを用いることができ、突出電極２、２ａ〜２ｃ、１３の形成方法としては、例えば、電解メッキまたは無電解メッキを用いることができる。また、キャリア基板１１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、配線基板１１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、フレキシブル基板３ａ〜３ｃを介してキャリア基板１１上に実装された半導体チップ１ａ〜１ｃは、必要に応じて樹脂封止してもよい。

図２は、本発明の第２実施形態に係る半導体パッケージの製造方法を示す断面図である。
図２（ａ）において、半導体チップ２１には突出電極２２が形成されている。一方、フレキシブル基板２３には、半導体チップ２１を搭載する半導体チップ搭載領域Ｒ１１が設けられるとともに、半導体チップ２１の側方にフレキシブル基板２３を引き出し可能な引き出し部Ｒ１２が設けられている。そして、フレキシブル基板２３には、引き出し部Ｒ１２に延伸された配線層２４が形成されている。

次に、図２（ｂ）に示すように、半導体チップ２１の突出電極２２をフレキシブル基板２３の配線層２４に接合させることにより、フレキシブル基板２３の半導体チップ搭載領域Ｒ１１に半導体チップ２１をフリップチップ実装する。
次に、図２（ｃ）に示すように、図２（ａ）および図２（ｂ）と同様の工程により、半導体チップ２１ａ〜２１ｃの各突出電極２２ａ〜２２ｃをフレキシブル基板２３ａ〜２３ｃの配線層２４ａ〜２４ｃにそれぞれ接合させることにより、各フレキシブル基板２３ａ〜２３ｃに半導体チップ２１ａ〜２１ｃをそれぞれフリップチップ実装する。そして、フレキシブル基板２３ａ〜２３ｃ上にそれぞれ搭載された半導体チップ２１ａ〜２１ｃを、接着層２６ａ〜２６ｃをそれぞれ介しキャリア基板３１上に積層する。

そして、半導体チップ２１ｂ、２１ｃがそれぞれ搭載されたフレキシブル基板２３ｂ、２３ｃを半導体チップ２１ｂ、２１ｃの側方でそれぞれ折り曲げることにより、フレキシブル基板２３ｂ、２３ｃの端部をキャリア基板３１上に配置する。そして、フレキシブル基板２３ａ〜２３ｃの配線層２４ａ〜２４ｃとキャリア基板３１のランド３２ａ、３２ｂ間でワイヤボンドをそれぞれ行うことにより、ワイヤ２７ａ〜２７ｃをそれぞれ介しフレキシブル基板２３ａ〜２３ｃの配線層２４ａ〜２４ｃをキャリア基板３１のランド３２ａ、３２ｂにそれぞれ接続する。そして、キャリア基板３１の裏面に突出電極３３を形成する。なお、ワイヤ２７ａ〜２７ｃとしては、例えば、ＡｕワイヤまたはＡｌワイヤなどを用いることができる。

これにより、フレキシブル基板２３ａ〜２３ｃ上にそれぞれ搭載された半導体チップ２１ａ〜２１ｃをキャリア基板３１上に積層することで、半導体チップ２１ａ〜２１ｃの３次元実装を実現することが可能となるとともに、半導体チップ２１ａ〜２１ｃがそれぞれ搭載されたフレキシブル基板２３ａ〜２３ｃを半導体チップ２１ａ〜２１ｃの側方で折り曲げることにより、３次元実装された半導体チップ２１ａ〜２１ｃをキャリア基板３１に電気的に接続することが可能となる。

このため、半導体チップ２１ａ〜２１ｃそれ自体にワイヤボンドを行うことなく、半導体チップ２１ａ〜２１ｃをキャリア基板３１にそれぞれ電気的に接続することが可能となるとともに、半導体チップ２１ａ〜２１ｃがそれぞれ搭載されたフレキシブル基板２３ａ〜２３ｃを密着させて配置することが可能となり、半導体チップ２１ａ〜２１ｃのサイズに制約されることなく、半導体チップ２１ａ〜２１ｃの３次元実装構造の薄型化を実現することが可能となる。

また、ワイヤ２７ａ〜２７ｃをそれぞれ介して、配線層２４ａ〜２４ｃとランド３２ａ、３２ｂとを電気的に接続することにより、フレキシブル基板２３ａ〜２３ｃにスルーホール加工を行うことなく、キャリア基板３１上に引き回されたフレキシブル基板２３ａ〜２３ｃとキャリア基板３１とを電気的に接続することが可能となり、フレキシブル基板２３ａ〜２３ｃの構成を複雑化することなく、３次元実装された半導体チップ２１ａ〜２１ｃをキャリア基板３１に電気的に接続することが可能となる。

図３は、本発明の第３実施形態に係る半導体パッケージの製造方法を示す断面図である。
図３（ａ）において、半導体チップ４１には突出電極４２が形成されている。一方、フレキシブル基板４３には、半導体チップ４１を搭載する半導体チップ搭載領域Ｒ２１が設けられるとともに、半導体チップ４１の側方にフレキシブル基板４３を引き出し可能な引き出し部Ｒ２２が設けられている。そして、フレキシブル基板４３には、引き出し部Ｒ２２に延伸された配線層４４が形成されるとともに、引き出し部Ｒ２２には、突出電極４５が設けられている。

次に、図３（ｂ）に示すように、半導体チップ４１の突出電極４２をフレキシブル基板４３の配線層４４に接合させることにより、フレキシブル基板４３の半導体チップ搭載領域Ｒ２１に半導体チップ４１をフリップチップ実装する。
次に、図３（ｃ）に示すように、図３（ａ）および図３（ｂ）と同様の工程により、半導体チップ４１ａ〜４１ｃの各突出電極４２ａ〜４２ｃをフレキシブル基板４３ａ〜４３ｃの配線層４４ａ〜４４ｃにそれぞれ接合させることにより、各フレキシブル基板４３ａ〜４３ｃに半導体チップ４１ａ〜４１ｃをそれぞれフリップチップ実装する。そして、フレキシブル基板４３ａ〜４３ｃ上にそれぞれ搭載された半導体チップ４１ａ〜４１ｃを、接着層４６ａ〜４６ｃをそれぞれ介しキャリア基板５１上に積層する。

そして、半導体チップ４１ａ〜４１ｃがそれぞれ搭載されたフレキシブル基板４３ａ〜４３ｃを半導体チップ４１ａ〜４１ｃの側方でそれぞれ折り曲げ、フレキシブル基板４３ａ〜４３ｃの突出電極４５ａ〜４５ｃをキャリア基板５１のランド５２ａ、５２ｂに接合することにより、フレキシブル基板４３ａ〜４３ｃの配線層４４ａ〜４４ｃをキャリア基板５１のランド５２ａ、５２ｂに接続する。そして、キャリア基板５１の裏面に突出電極５３を形成する。

これにより、フレキシブル基板４３ａ〜４３ｃ上にそれぞれ搭載された半導体チップ４１ａ〜４１ｃをキャリア基板５１上に積層することで、半導体チップ４１ａ〜４１ｃの３次元実装を実現することが可能となるとともに、半導体チップ４１ａ〜４１ｃがそれぞれ搭載されたフレキシブル基板４３ａ〜４３ｃを半導体チップ４１ａ〜４１ｃの側方で折り曲げることにより、３次元実装された半導体チップ４１ａ〜４１ｃをキャリア基板５１に電気的に接続することが可能となる。

このため、半導体チップ４１ａ〜４１ｃにワイヤボンドを行うことなく、半導体チップ４１ａ〜４１ｃをキャリア基板５１にそれぞれ電気的に接続することが可能となるとともに、半導体チップ４１ａ〜４１ｃがそれぞれ搭載されたフレキシブル基板４３ａ〜４３ｃを密着させて配置することが可能となり、半導体チップ４１ａ〜４１ｃのサイズに制約されることなく、半導体チップ４１ａ〜４１ｃの３次元実装構造の薄型化を実現することが可能となる。

また、フレキシブル基板４３ａ〜４３ｃの突出電極４５ａ〜４５ｃをキャリア基板５１のランド５２ａ、５２ｂに接合することにより、フレキシブル基板４３ａ〜４３ｃにスルーホール加工を行うことなく、キャリア基板５１上に引き回されたフレキシブル基板４３ａ〜４３ｃとキャリア基板５１とを電気的に接続することが可能となるとともに、フレキシブル基板４３ａ〜４３ｃとキャリア基板５１とを電気的に接続するために、キャリア基板５１上でワイヤボンドを行う必要がなくなる。

このため、フレキシブル基板４３ａ〜４３ｃの構成の複雑化を抑制しつつ、３次元実装された半導体チップ４１ａ〜４１ｃをキャリア基板５１に電気的に接続することが可能となるとともに、フレキシブル基板４３ａ〜４３ｃとキャリア基板５１とを電気的に接続するために必要な面積の増大を抑制することが可能となる。
図４は、本発明の第４実施形態に係る半導体パッケージの製造方法を示す断面図である。

図４（ａ）において、半導体チップ６１には突出電極６２が形成されている。一方、フレキシブル基板６３には、半導体チップ６１を搭載する半導体チップ搭載領域Ｒ３１が設けられるとともに、半導体チップ６１の側方にフレキシブル基板６３を引き出し可能な引き出し部Ｒ３２が設けられている。そして、フレキシブル基板６３には、引き出し部Ｒ３２に延伸された配線層６４が形成されるとともに、引き出し部Ｒ３２には、突出電極６５が設けられている。

次に、図４（ｂ）に示すように、半導体チップ６１の突出電極６２をフレキシブル基板６３の配線層６４に接合させることにより、フレキシブル基板６３の半導体チップ搭載領域Ｒ３１に半導体チップ６１をフリップチップ実装する。
次に、図４（ｃ）に示すように、図４（ａ）および図４（ｂ）と同様の工程により、半導体チップ６１ａ〜６１ｃの各突出電極６２ａ〜６２ｃをフレキシブル基板６３ａ〜６３ｃの配線層６４ａ〜６４ｃにそれぞれ接合させることにより、各フレキシブル基板６３ａ〜６３ｃに半導体チップ６１ａ〜６１ｃをそれぞれフリップチップ実装する。そして、フレキシブル基板６３ａ〜６３ｃ上にそれぞれ搭載された半導体チップ６１ａ〜６１ｃを、接着層６６ｂ、６６ｃをそれぞれ介し積層する。

そして、半導体チップ６３ａ〜６３ｃがそれぞれ搭載されたフレキシブル基板６３ａ〜６３ｃをそれぞれ折り曲げることにより、フレキシブル基板６３ａ〜６３ｃをフレキシブル基板６３ａの裏面に折り返し、折り返されたフレキシブル基板６３ａ〜６３ｃを、接着層６６ａを介してフレキシブル基板６３ａの裏面に接着する。
これにより、フレキシブル基板６３ａ〜６３ｃ上にそれぞれ搭載された半導体チップ６１ａ〜６１ｃを積層することで、半導体チップ６１ａ〜６１ｃの３次元実装を実現することが可能となるとともに、半導体チップ６１ａ〜６１ｃがそれぞれ搭載されたフレキシブル基板６３ａ〜６３ｃを折り曲げることにより、実装面積の増大を抑制しつつ、３次元実装された半導体チップ６１ａ〜６１ｃを電気的に接続することが可能となる。

このため、半導体チップ６１ａ〜６１ｃにワイヤボンドを行うことなく、半導体チップ６１ａ〜６１ｃを電気的に接続することが可能となるとともに、半導体チップ６１ａ〜６１ｃがそれぞれ搭載されたフレキシブル基板６３ａ〜６３ｃを密着させて配置することが可能となり、半導体チップ６１ａ〜６１ｃのサイズに制約されることなく、半導体チップ６１ａ〜６１ｃの３次元実装構造の薄型化を実現することが可能となる。

また、フレキシブル基板６３ａ〜６３ｃに突出電極６５ａ〜６５ｃを設けることにより、フレキシブル基板６３ａ〜６３ｃにスルーホール加工を行うことなく、フレキシブル基板６３ａ〜６３ｃの２次実装を行うことが可能となるとともに、フレキシブル基板６３ａ〜６３ｃの２次実装を行うために、フレキシブル基板６３ａ〜６３ｃ上でワイヤボンドを行う必要がなくなる。このため、フレキシブル基板６３ａ〜６３ｃの構成の複雑化を抑制しつつ、３次元実装された半導体チップ６１ａ〜６１ｃを電気的に接続することが可能となるとともに、フレキシブル基板６３ａ〜６３ｃの２次実装を行うために必要な面積の増大を抑制することが可能となる。

さらに、フレキシブル基板６３ａ〜６３ｃをフレキシブル基板６３ａの裏面に折り返すことにより、フレキシブル基板６３ａ〜６３ｃの２次実装を行うための突出電極６５ａ〜６５ｃを半導体チップ６１ａ〜６１ｃと重ねて配置することが可能となり、突出電極６５ａ〜６５ｃが半導体チップ６１ａ〜６１ｃの周囲にはみ出して配置されることを防止して、実装面積を削減することができる。

なお、上述した実施形態では、半導体チップの３層構造を例にとって説明したが、半導体チップの積層数は３層に限られることなく、２層または４層以上でもよい。また、上述した実施形態では、半導体チップのサイズおよび厚みが等しい場合を例にとって説明したが、半導体チップのサイズおよび厚みは必ずしも一致している必要はなく、半導体チップのサイズまたは厚みは異なっていてもよい。

また、上述した半導体パッケージは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤ、ＩＣカード、ＩＣタグなどの電子機器に適用することができ、製造工程の複雑化を抑制しつつ、電子機器の小型・軽量化を図ることができる。
また、上述した実施形態では、半導体チップの実装方法を例にとって説明したが、本発明は、必ずしも半導体チップの実装方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などの実装方法に適用してもよい。

本発明の第１実施形態に係る半導体パッケージの製造方法を示す断面図。 本発明の第２実施形態に係る半導体パッケージの製造方法を示す断面図。 本発明の第３実施形態に係る半導体パッケージの製造方法を示す断面図。 本発明の第４実施形態に係る半導体パッケージの製造方法を示す断面図。 従来の半導体パッケージの概略構成を示す断面図。 従来の半導体パッケージのその他の構成を示す断面図。

符号の説明

１、１ａ〜１ｃ、２１、２１ａ〜２１ｃ、４１、４１ａ〜４１ｃ、６１、６１ａ〜６１ｃ 半導体チップ、２、２ａ〜２ｃ、１３、２２、２２ａ〜２２ｃ、３３、４２、４２ａ〜４２ｃ、４５、４５ａ〜４５ｃ、５３、６２、６２ａ〜６２ｃ、６５、６５ａ〜６５ｃ 突出電極、３、３ａ〜３ｃ、２３、２３ａ〜２３ｃ、４３、４３ａ〜４３ｃ、６３、６３ａ〜６３ｃ フレキシブル基板、４、４ａ〜４ｃ、２４、２４ａ〜２４ｃ、４４、４４ａ〜４４ｃ、６４、６４ａ〜６４ｃ 配線層、５、５ａ〜５ｃ 貫通孔、１１、３１、５１ キャリア基板、１２ａ、１２ｂ、３２ａ、３２ｂ、５２ａ、５２ｂ ランド、６ａ〜６ｃ、２６ａ〜２６ｃ、４６ａ〜４６ｃ、６６ａ〜６６ｃ 接着層、７ａ、７ｂ プラグ、２７ａ〜２７ｃ 導電性ワイヤ、Ｒ１、Ｒ１１、Ｒ２１、Ｒ３１ 半導体チップ搭載領域、引き出し部、Ｒ２、Ｒ１２、Ｒ２２、Ｒ３２ 引き出し部

Claims (8)

1. フレキシブル基板を介して半導体チップが積層された半導体パッケージにおいて、
   半導体チップの側方にかかるように前記フレキシブル基板を折り曲げることにより、前記フレキシブル基板に搭載された半導体チップの接続が行われていることを備えることを特徴とする半導体パッケージ。
2. 第１半導体チップと、
   前記第１半導体チップが実装されたキャリア基板と、
   前記第１半導体チップ上に配置された第２半導体チップと、
   前記第２半導体チップが搭載され、前記第１半導体チップの側方を介して前記キャリア基板に接続されたフレキシブル基板と備えることを特徴とする半導体パッケージ。
3. 前記フレキシブル基板に設けられたスルーホールと、
   前記スルーホールに埋め込まれ、前記フレキシブル基板と前記キャリア基板とを電気的に接続するプラグとを備えることを特徴とする請求項２記載の半導体パッケージ。
4. 前記フレキシブル基板と前記キャリア基板とを電気的に接続するワイヤとを備えることを特徴とする請求項２記載の半導体パッケージ。
5. 前記フレキシブル基板と前記キャリア基板とを電気的に接続する突出電極とを備えることを特徴とする請求項２記載の半導体パッケージ。
6. 第１半導体チップと、
   前記第１半導体チップが搭載された第１フレキシブル基板と、
   前記第１フレキシブル基板が接続されたキャリア基板と、
   前記第１半導体チップ上に配置された第２半導体チップと、
   前記第２半導体チップが搭載され、前記第１半導体チップの側方を介して前記キャリア基板に接続された第２フレキシブル基板とを備えることを特徴とする半導体パッケージ。
7. 第１半導体チップと、
   前記第１半導体チップが搭載された第１フレキシブル基板と、
   前記第１フレキシブル基板が接続されたキャリア基板と、
   前記第１半導体チップ上に配置された第２半導体チップと、
   前記第２半導体チップが搭載され、前記第１半導体チップの側方を介して前記キャリア基板に接続された第２フレキシブル基板と、
   前記キャリア基板を介して前記第１および第２半導体チップに電気的に接続された電子部品とを備えることを特徴とする電子機器。
8. 第１フレキシブル基板上に第１半導体チップを搭載する工程と、
   第２フレキシブル基板上に第２半導体チップを搭載する工程と、
   前記第１半導体チップが搭載された第１フレキシブル基板をキャリア基板に実装する工程と、
   前記第１半導体チップが搭載された第１フレキシブル基板上に前記第２半導体チップが搭載された第２フレキシブル基板を積層する工程と、
   前記第２フレキシブル基板を前記第１半導体チップの側方で折り曲げることにより、前記第２フレキシブル基板を前記キャリア基板に接続する工程とを備えることを特徴とする半導体パッケージの製造方法。

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