JP2004504751A

JP2004504751A - 高速スイッチング入力バッファ

Info

Publication number: JP2004504751A
Application number: JP2002513098A
Authority: JP
Inventors: クリーブランド，リー; グェン，ケンドラ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 2000-07-14
Filing date: 2001-06-29
Publication date: 2004-02-12
Also published as: AU2001271671A1; EP1307965A1; WO2002007317A1; TW498617B; BR0112513A; KR20030016401A; CN1441996A

Abstract

半導体装置のための入力バッファ回路（３００）は、ＰＭＯＳトランジスタ（３０６）、ＮＭＯＳトランジスタ（３０８）、およびプルアップ回路（３１４）を含む。プルアップ回路（３１４）は、ＰＭＯＳトランジスタ（３０６）のバルク領域に電圧を印加して正の基板効果を引き起こし、これはＰＭＯＳトランジスタ（３０６）のしきい値電圧の絶対値を一時的に、入力バッファ（３００）がスイッチングされた場合に、低下させる。これは入力バッファ（３００）が従来の入力バッファよりも高速でスイッチングすることを可能にする。入力バッファ（３００）はインバータ、ＮＯＲ、ＮＡＮＤ、または他の入力バッファである。

Description

【０００１】
【技術分野】
この発明は一般的に、半導体装置のためのＣＭＯＳ入力バッファに関する。
【０００２】
【背景技術】
相補型金属酸化膜半導体（ＣＭＯＳ）入力バッファは、何年もの間半導体装置のために用いられてきた。入力バッファの重要な特徴は、スイッチング時間であるが、これはハイ状態からロー状態への遷移またはその反対の遷移に要求される時間である。
【０００３】
図１は、半導体装置のための従来のＣＭＯＳインバータ入力バッファ１００の例を示す。ＣＭＯＳインバータ入力バッファ１００は、ＰＭＯＳトランジスタとも呼ばれるＰチャネルＭＯＳＦＥＴトランジスタ１０６と、相補的な構成におけるＮＭＯＳトランジスタとも呼ばれるＮチャネルＭＯＳＦＥＴトランジスタ１０８とを含む。ＰＭＯＳおよびＮＭＯＳトランジスタ１０６、１０８のゲートは、入力端子とも呼ばれる入力ノード１０２に接続される。両方のゲートが入力ノード１０２に接続されているので、入力信号はまたゲート電圧Ｖｇとも呼ばれる。出力信号は、出力端子とも呼ばれる出力ノード１１０から送信される。出力ノード１１０は、ＰＭＯＳおよびＮＭＯＳトランジスタ１０６、１０８のドレインに接続される。実質的に０ボルトであるロー信号が入力ノード１０２に印加されると、ＰＭＯＳトランジスタ１０６はオンしてＮＭＯＳトランジスタ１０８はオフし、出力ノード１１０をハイに駆動する。実質的に電源電圧であるハイ信号が入力端子１０２に与えられると、ＰＭＯＳトランジスタ１０６がオフしてＮＭＯＳトランジスタ１０８がオンし、出力ノードをローに駆動する。ＰＭＯＳおよびＮＭＯＳトランジスタの一方がオフ状態にあるので、ＤＣ電流はほとんど消費されない。
【０００４】
図２は、従来のＣＭＯＳ　ＮＯＲ入力バッファ２００の例を示す。ＣＭＯＳ　ＮＯＲ入力バッファ２００は、第１および第２のＰＭＯＳトランジスタ２１０、２１２と、第１および第２のＮＭＯＳトランジスタ２１４、２１６とを含む。第２のＰＭＯＳトランジスタ２１２のゲートおよび、第１のＮＭＯＳトランジスタ２１４のゲートは、入力ノード２０２に接続される。出力信号は、第２のＰＭＯＳトランジスタ２１２のドレインと第１および第２のＮＭＯＳトランジスタ２１４、２１６のドレインとに接続される、出力ノード２１０から送信される。制御信号「ｐｏｗｅｒｄｏｗｎ」は制御ノード２１８で受けられる。制御ノード２１８は、第１のＰＭＯＳトランジスタ２１０のゲートおよび第２のＮＭＯＳトランジスタ２１６のゲートに接続される。
【０００５】
【発明の開示】
ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、およびプルアップ回路を含む半導体装置のための入力バッファ回路。プルアップ回路は、電圧をＰＭＯＳトランジスタのバルク領域に印加し、入力バッファがスイッチングするときにＰＭＯＳトランジスタの電圧しきい値の絶対値を一時的に低める正の基板効果を引き起こす。これは、入力バッファを従来の入力バッファよりも速くスイッチングさせる。入力バッファはインバータ、ＮＯＲ、ＮＡＮＤ、または他の入力バッファである。
【０００６】
この発明を、添付の図面を参照して説明する。図面においては、同様の参照符号が同一のまたは機能的に同様の要素を示す。さらに、参照符号の最も左側の数字は、参照符号が最初に出現する図面を識別する。
【０００７】
【発明を実行するためのモード】
ＳＲＡＭおよびＤＲＡＭのようなメモリ装置などの半導体装置のための入力装置は、ハイ出力状態とロー出力状態との間の高速スイッチングを提供する。入力装置は、電流漏れが少なく、低い電源電圧で動作する。この発明は、一時的にしきい値電圧の絶対値を低めて、実質的な電流漏れを生じることなくスイッチング時間を減じる。
【０００８】
入力バッファは、信号に対して入力ノードを監視し、かつ入力ノードに基づいて出力ノードをスイッチングする。入力バッファと出力ノードを超えた回路とが、電源電圧Ｖｃｃと接地との間で動作する一方で、入力で受けられる信号はより狭い範囲に、たとえばＶｉｈおよびＶｉｌにあり得る。Ｖｉｈは「ハイ」信号を表わし、Ｖｉｌは「ロー」信号を表わす。配線容量および他の要因の結果、Ｖｉｌはしばしば接地よりも高く、Ｖｉｈはしばしば電源電圧よりも低い。
【０００９】
ＰＭＯＳトランジスタは、低い電源電圧で動作する場合、より遅い速度でスイッチングする傾向がある。低い電源電圧とは、１．８ボルトまたは１．６ボルトなどの、３．３ボルトよりも低い電源電圧である。多くの用途において、可能な限り高速で動作するスイッチを有することが望ましい。
【００１０】
ＣＭＯＳ設計の原則は、ＰＭＯＳトランジスタがＮＭＯＳトランジスタよりも「弱い」ことである。これは、移動度要因のためである。ＰＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖ_ｔ｜がしばしばＮＭＯＳトランジスタのしきい値電圧に対して非常に高いので、入力バッファの「ハイ」から「ロー」へのスイッチング時間は一般的に、「ロー」から「ハイ」へのスイッチング時間よりも速い。しきい値電圧は、入力ラインの信号がハイであるかローであるかを判断するために用いられる。もしＰＭＯＳトランジスタのしきい値電圧の絶対値がスイッチング速度を減じる試みで低められると、ＰＭＯＳトランジスタにおける電流漏れが増大するが、これは望ましくない。この発明は、しきい値電圧の絶対値を一時的に低めて、実質的な電流漏れを引き起こすことなくスイッチングタイムを減じるが、これを図３から図５に示す。
【００１１】
図３は、高速スイッチングであり電流漏れが少ないＣＭＯＳインバータ入力バッファ３００の例を示す。ＣＭＯＳインバータ入力バッファ３００は、ＰＭＯＳトランジスタ３０６、相補的な構成におけるＮＭＯＳトランジスタ３０８、プルアップ装置３１４、および任意のキャパシタ３１２を含む。ＰＭＯＳおよびＮＭＯＳトランジスタ３０６、３０８のゲートは、入力ノード３０２に接続される。出力信号は出力ノード３１０から送信されるが、これはＰＭＯＳおよびＮＭＯＳトランジスタ３０６、３０８のドレインに接続される。たとえばレジスタであるプルアップ装置３１４は、電源電圧とＰＭＯＳトランジスタ３０６のバルクに接続される。
【００１２】
プルアップ装置３１４の抵抗は、入力バッファ３００の特性に依存し、特にＰＭＯＳトランジスタ３０６の特性に依存する。たとえば、抵抗値は１キロオームから３０００キロオームになり得る。ＰＭＯＳトランジスタのバルク領域に電圧を提供する限り、他のプルアップ装置３１４をも用い得るが、これらはたとえばＲＬ回路、ダイオード、または他の装置である。プルアップ装置３１４はＰＭＯＳトランジスタ３０６のバルクに電圧を供給するための充電機構として作用する。
【００１３】
任意のキャパシタ３１２は、ＰＭＯＳトランジスタのゲートとバルクとに接続される。キャパシタ３１２は、ＰＭＯＳおよびＮＭＯＳトランジスタ３０６、３０８がバッファのスイッチング時間を増大させるのに十分な入力キャパシタンスを提供しない場合に入力バッファ３００にゲート容量を加える。
【００１４】
入力信号がローになると、すなわちＶｉｌが入力ノード３０２で受けられると、ゲート容量は瞬間的にＰＭＯＳトランジスタ３０６のバルク領域をローにプルする。これはしきい値電圧の絶対値｜Ｖ_ｔ｜を減少させる。こうして、ＰＭＯＳトランジスタ３０６は「より強く」なり、電流はＰチャネルをより高速で通る。プルアップ装置３１４は、出力がハイにスイッチングした後で、ＰＭＯＳトランジスタ３０６のバルク領域を再び電源電圧に向かって充電する。任意で、ＰＭＯＳトランジスタ３０６およびプルアップ装置３１４は異なった電源電圧に接続される。
【００１５】
図４は、高速スイッチングであり電流漏れが少ないＣＭＯＳ　ＮＯＲ入力バッファ４００の例を示す。ＣＭＯＳ　ＮＯＲ入力バッファ４００は、第１および第２のＰＭＯＳトランジスタ４１０、４１２と、第１および第２のＮＭＯＳトランジスタ４１４、４１６と、第１および第２のプルアップ装置４０６、４０８と、任意のキャパシタ４２２とを含む。第２のＰＭＯＳトランジスタ４１２のゲートと第１のＮＭＯＳトランジスタ４１４のゲートとは、入力ノード４０２に接続される。出力信号は出力ノード４２０から送信されるが、これは第２のＰＭＯＳトランジスタ４１２のドレインと、第１および第２のＮＭＯＳトランジスタ４１４、４１６のドレインとに接続される。第１および第２のＮＭＯＳトランジスタ４１４、４１６のソースは、接地に接続される。第２のＰＭＯＳトランジスタ４１２のソースは、第１のＰＭＯＳトランジスタ４１０のドレインに接続される。第１のＰＭＯＳトランジスタ４１０のソースは、電源電圧４０４に接続される。「ｐｏｗｅｒｄｏｗｎ」と表記される制御信号は、制御ノード４１８で受けられる。制御信号は、第１のＰＭＯＳトランジスタ４１０のゲートと第２のＮＭＯＳトランジスタ４１６のゲートとに接続される。制御ノード４１８および入力ノード４０２は、ＮＯＲ回路への入力であり、出力ノードはＮＯＲ回路の出力である。
【００１６】
第１のプルアップ装置４０６は、電源電圧および第１のＰＭＯＳトランジスタ４１０のバルクに接続される。プルアップ回路とも呼ばれる第２のプルアップ装置４０８は、電源電圧４０４および第２のＰＭＯＳトランジスタ４１２のバルクに接続される。プルアップ装置４０６、４０８の抵抗は、入力バッファ４００の特性に依存し、特に接続されるＰＭＯＳトランジスタの特性に依存する。たとえば、プルアップ装置４０６、４０８の抵抗は１キロオームから３０００キロオームになり得る。他の値もまた、入力バッファ４００の特性に依存して許容可能である。プルアップ装置４０６、４０８は、ＰＭＯＳトランジスタ４１０、４１２のバルク領域に電圧を供給する限り、他の回路をも含み得るが、これらはたとえばＲＬ回路、ＲＬＣ回路、ダイオード回路、または他の装置である。この実施例におけるプルアップ装置４０６、４０８は、ＰＭＯＳトランジスタ４１０、４１２のバルクへ電圧を供給するための充電手段として作用する。他の実施例においては、２つのプルアップ装置４０６、４０８のうちの一方のみが用いられる。
【００１７】
任意のキャパシタ４２２が、ゲート容量を増大させるために加えられてもよい。任意のキャパシタ４２２は、第２のＰＭＯＳトランジスタ４１２のゲートおよびバルクに接続される。
【００１８】
任意で、第１のＰＭＯＳトランジスタ４１０およびプルアップ装置４０６、４０８は互いに異なった電源電圧に接続される。従来的な電源電圧は５．０ボルトおよび３．３ボルトである。この発明は好ましくは低電力入力バッファで用いられる。低電力入力バッファは、３．３ボルト以下の電源電圧を有する。たとえば、電源電圧は約２．０ボルトから１．０ボルトであり得る。この発明はまた、他の電源電圧範囲においても用い得る。
【００１９】
図５は、この発明の要素を実現するＰＭＯＳトランジスタ５００の断面図である。ＰＭＯＳトランジスタ５００は、Ｎ型基板領域５２６、誘電領域５２４、２つのＰ型領域５１８、５２２およびＮウェル領域とも呼ばれるＰチャネル領域５２０を含む。ＰＭＯＳトランジスタ５００の外部インターフェイスは、ソース５１２、ゲート５１４、ドレイン５１６、およびバルク５２８を含む。ＰＭＯＳトランジスタ５００は、バルク５２８をソースノード５０４で電源電圧に接続するプルアップ装置５０６を有する。任意のキャパシタ５０８は、バルク５２８をゲート５１４に接続する。ゲート５１４は、ゲート信号を受けるゲートノード５０２に接続される。ドレイン５１６は、ＰＭＯＳトランジスタ５００からの出力を送信するドレインノード５１０に接続される。実質的に０ボルトである接地がゲートノード５０２に印加された場合、Ｐチャネル５２０は生成されず、ドレイン５１６は最小限の電流を供給する。負電圧がゲートノード５０２に印加された場合、電子は表面から追い出され、導通領域であるＰチャネル５２０を生成し、ソース５１２からドレイン５１６に正電流を提供する。
【００２０】
ＮＭＯＳトランジスタにおける基板効果現象は、バックゲート電圧Ｖｂとソース電位Ｖｓとの間のＶｂｓと呼ばれる電位差が、入力信号の電圧によって負に変化された場合に生じ、ＮＭＯＳトランジスタのしきい値電圧の絶対値を増大させる。ＰＭＯＳトランジスタについては、電位差Ｖｂｓは正に変化されてしきい値電圧の絶対値を増大させる。この現象がＮＭＯＳトランジスタで生じると、ゲートからソースへの電圧Ｖｇｓが減少し、ＮＭＯＳトランジスタの駆動力が減少し、信号転送抵抗が増大する。これは「負の」基板効果として公知である。この発明は、「正の」基板効果と呼ばれる相補的な現象を用いて、ＰＭＯＳトランジスタのしきい値電圧の絶対値を一時的に低める。
【００２１】
上述の入力バッファ３００（図３）、４００（図４）は、低い漏洩電圧をもたらす高いＤＣしきい値電圧を有する。さらに、入力バッファ３００、４００はより速いスイッチングおよびより低い漏洩電圧をもたらす低いＡＣしきい値電圧を有する。そのような入力バッファは、従来の低電圧入力バッファの５０％から６０％の時間でハイからローにスイッチングできると推定される。
【００２２】
入力バッファ５００は、コンピュータ、携帯電話フラッシュメモリ、論理回路および他の回路において用いる半導体メモリを含む、さまざまな装置に用い得る。好ましい実施例においては、入力バッファ５００は低電圧半導体メモリに用いられる。
【００２３】
入力ラインがハイからローへ、論理１から論理０へ遷移すると、ゲート容量は瞬間的にプルダウンされる。これはしきい値電圧の絶対値を低減させる。次いで電流は、Ｐチャネルを通ってより速く移動する。これは出力電圧Ｖｏを高速にローからハイにスイッチングする。バルク層での電圧Ｖｂｕｌｋは、出力ノード５１０がハイにスイッチングされた後に、プルアップ装置５０６を通してフルの電源電圧に再び充電される。任意で、キャパシタ５０８が加えられてゲート−バルク容量を増大させる。
【００２４】
以下の方程式は、しきい値電圧の絶対値への効果を表わす。
｜Ｖ_ｔ｜＝Ｖ_ｔ０＋δ^＊［ｓｑｒｔ（２Φ_Ｆ＋Ｖ_ｂｓ）−ｓｑｒｔ（２Φ_Ｆ）］　　方程式１
ここで：
｜Ｖ_ｔ｜は、ＰＭＯＳトランジスタのしきい値電圧の絶対値である。
【００２５】
Ｖ_ｔ０は、Ｖ_ｂｓ＝０の場合のしきい値電圧である。
δは、基板のバイアス効果定数である。この定数は、製作プロセスの関数であり、装置間で変動し得る。
【００２６】
Φ_Ｆはバルク電位である。バルク電位は製作プロセスの関数であり、装置間で変動し得る。
【００２７】
Ｖ_ｂｓは、バルクとソースとの間の電圧差である。
ゲート電圧がハイからローになった場合に、しきい値電圧の絶対値｜Ｖ_ｔ｜を一時的に低めるために、｜Ｖ_ｂｓ｜が低くされ、かつバルク電圧Ｖ_ｂがソース電圧Ｖ_ｓに向かって上昇されるが、これはバルク−ソース電圧Ｖ_ｂｓが負であることを意味する。ゲート電圧がローにスイッチングすると、バルク電圧はゲート電圧と結合され、電源電圧よりも低くされる。これは、ＰＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖ_ｔ｜を一時的に低くし、出力電圧Ｖ_ｏｕｔのスイッチングを加速する。
【００２８】
ＲＣ回路、たとえば５０６および５０８（図５）は、好ましくはバルク電圧がソース電圧よりも低い場合に、ラッチアップ状態を避けるようスケーリングされる。
【００２９】
図３から図５はインバータおよびＮＯＲ入力バッファを示すが、この発明はメモリ装置のような半導体装置のために用いられる他の入力バッファでも実現され得る。たとえば、この発明はＮＡＮＤ入力バッファで用い得る。
【００３０】
好ましい実施例が示され説明されてきたが、これらはこの開示を限定することは意図されず、すべての方法および装置の変更および代替例を、前掲の特許請求の範囲およびその等価物に規定されるこの発明の精神および範囲に含むことが意図されることがわかるであろう。
【図面の簡単な説明】
【図１】従来のＣＭＯＳインバータ入力バッファを示す図である。
【図２】従来のＣＭＯＳ　ＮＯＲ入力バッファを示す図である。
【図３】ＣＭＯＳインバータ入力バッファに関連するこの発明の実施例を示す図である。
【図４】ＣＭＯＳ　ＮＯＲ入力バッファに関連するこの発明の実施例を示す図である。
【図５】この発明の要素を実現するＰＭＯＳトランジスタの断面図である。

Claims

半導体装置のための入力バッファ回路（３００）であって、
（ａ）　入力ノード（３０２）と、
（ｂ）　出力ノード（３１０）と、
（ｃ）　ソースノード、ゲートノード、ドレインノード、およびバルクノードを備えたＰＭＯＳトランジスタ（３０６）とを含み、前記ＰＭＯＳトランジスタ（３０６）の前記ソースノードは第１の電源電圧（３０４）に接続され、さらに
（ｄ）　ソースノード、ゲートノード、およびドレインノードを備えたＮＭＯＳトランジスタ（３０８）を含み、前記ソースノードは接地に接続され、
前記ＰＭＯＳおよびＮＭＯＳトランジスタ（３０６，３０８）の前記ゲートノードは、前記入力ノード（３０２）に接続され、前記ＰＭＯＳおよびＮＭＯＳトランジスタ（３０６，３０８）の前記ドレインノードは、前記出力ノード（３１０）に接続され、さらに
（ｅ）　前記ＰＭＯＳトランジスタ（３０６）の前記バルクノードと第２の電源電圧とに接続されるプルアップ回路（３１４）を含む、入力バッファ回路（３００）。
前記入力バッファ回路（３００）は、低電力入力バッファ回路を含む、請求項１に記載の入力バッファ回路（３００）。
前記第１（３０４）および第２の電源電圧は、実質的に同じ電圧を供給する、請求項１に記載の入力バッファ回路（３００）。
前記第１の電源電圧（３０４）は、１．９ボルト以下である、請求項１に記載の入力バッファ回路（３００）。
前記プルアップ回路（３１４）は、レジスタを含む、請求項１に記載の入力バッファ回路（３００）。
前記ＰＭＯＳトランジスタ（３０６）のソースノードおよびバルクノードに接続されるキャパシタ回路（３１２）をさらに含む、請求項１に記載の入力バッファ回路（３００）。
前記プルアップ回路（３１４）は、前記ＰＭＯＳトランジスタ（３０６）のしきい値電圧を減じ、かつ前記入力バッファ回路（３００）のスイッチング時間を減じる、請求項１に記載の入力バッファ回路（３００）。
前記入力バッファ回路（３００）は、ＣＭＯＳインバータ回路を含む、請求項１に記載の入力バッファ回路（３００）。
入力バッファ回路（４００）であって、
入力ノード（４０２）と、
出力ノード（４２０）と、
選択ノード（４１８）と、
各々がソースノード、ゲートノード、ドレインノードおよびバルクノードを備える第１および第２のＰＭＯＳトランジスタ（４１０，４１２）とを含み、前記第２のＰＭＯＳトランジスタ（４１２）の前記ソースノードは第１の電源電圧（４０４）に接続され、さらに
各々がソースノード、ゲートノード、およびドレインノードを備える第１および第２のＮＭＯＳトランジスタ（４１４，４１６）を含み、前記第１および第２のＮＭＯＳトランジスタ（４１４，４１６）のソースノードは接地に接続され、前記第１および第２のＮＭＯＳトランジスタ（４１４，４１６）のドレインノードは出力ノード（４２０）に接続され、前記第１のＮＭＯＳトランジスタ（４１４）のゲートノードは入力ノード（４０２）に接続され、前記第２のＮＭＯＳトランジスタ（４１６）のゲートノードは選択ノード（４１８）に接続され、前記第１のＰＭＯＳトランジスタ（４１０）のドレインノードは出力ノード（４２０）に接続され、前記第１のＰＭＯＳトランジスタ（４１０）のゲートノードは入力ノード（４０２）に接続され、前記第２のＰＭＯＳトランジスタ（４１２）のゲートノードは選択ノード（４１８）に接続され、
第１のプルアップ回路（４０６）は前記第１のＰＭＯＳトランジスタ（４１０）のバルクノードおよび第２の電源電圧に接続され、第２のプルアップ回路（４０８）は前記第２のＰＭＯＳトランジスタ（４１２）のバルクノードおよび第３の電源電圧に接続されることを特徴とする、入力バッファ回路（４００）。
メモリ装置であって、
（ａ）　ＣＭＯＳ入力バッファ（３００）を含み、前記ＣＭＯＳ入力バッファ（３００）は少なくとも１つのＮＭＯＳトランジスタ（３０８）と、前記ＮＭＯＳトランジスタ（３０８）と接続される少なくとも１つのＰＭＯＳトランジスタ（３０６）と、前記ＰＭＯＳトランジスタ（３０６）のバルクノードを電源電圧（３０４）に接続するプルアップ回路（３１４）とを有し、さらに
（ｂ）　ＣＭＯＳ入力バッファ（３００）と接続されるメモリのアレイを含む、メモリ装置。