JP2004356460A

JP2004356460A - 半導体装置及びその製造方法

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Publication number: JP2004356460A
Application number: JP2003153693A
Authority: JP
Inventors: Takanao Hayashi; 孝尚林
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2003-05-30
Filing date: 2003-05-30
Publication date: 2004-12-16
Also published as: US20040238865A1; US6982455B2

Abstract

【課題】強誘電体キャパシタを有する半導体装置を提供する。
【解決手段】半導体装置は、集積回路を含む基板上に形成され且つ該集積回路の１部を露出せしめるコンタクトホールを有する層間絶縁層と、該層間絶縁層上に第１電極層、強誘電体層及び第２電極層の順に積み重ねて形成されている強誘電体キャパシタと、該コンタクトホールの周縁部を除く該強誘電体キャパシタの周縁を覆う絶縁性の側壁膜と、を含む。該第２電極層と該集積回路は該コンタクトホールを介して電気的に接続する配線層によって接続されている。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
強誘電体キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来技術】
不揮発性半導体メモリとして、強誘電体材料の分極が印加電界に対してヒステリシス（履歴特性）を示すことを利用した強誘電体メモリが知られている。該強誘電体メモリは、書き込み及び読み出し動作時間が短く、低電圧で駆動できる特性を有する。かかる特性を利用することによって、従来のＥＥＰＲＯＭ等の不揮発性メモリとの置換だけではなく、ＤＲＡＭ等の揮発性メモリとの置換もできることから、強誘電体メモリの研究開発が行われている。
【０００３】
該強誘電体メモリは複数のメモリセルを有している。該メモリセルは、強誘電体層が下部電極層と上部電極層とによって挟持されて形成されている強誘電体キャパシタ（以下キャパシタと称する）を含んでいる。
該キャパシタは、例えば白金（Ｐｔ）からなる下部電極層、ジルコン酸チタン酸鉛（ＰＺＴ）などの強誘電体材料からなる強誘電体層及びＰｔからなる上部電極層が順に形成されている積層体である。該積層体は、ＣＶＤ法により形成された二酸化シリコン（ＳｉＯ_２）からなる保護層に覆われて保護されている（例えば、特許文献１参照。）。
【０００４】
該保護層を形成する工程において、シランガス等の水素化ガスが保護層材料として使用されている。水素化ガスが分解して保護層が形成できるものの、かかる分解によって発生した水素ガスが強誘電体層中に拡散すると、還元反応により強誘電体層が劣化してしまい、電気的特性が得られない。そこで、酸化タンタルからなる水素拡散防止層が形成されている保護層を有するキャパシタが提案されている（例えば、特許文献２参照。）。
【０００５】
該キャパシタが、例えばトランジスタからなるスイッチ素子に電気的に接続されて、メモリセルが形成されている。
上記の如きキャパシタを含むメモリセルは、例えば、ＭＯＳ型トランジスタが形成されているシリコン基板上に形成されている。該ＭＯＳ型トランジスタは層間絶縁膜に覆われており、該層間絶縁膜上で、下部電極層、強誘電体層及び上部電極層の順に積み重なって形成されているキャパシタが設けられている。キャパシタは保護層に覆われており、該保護層はキャパシタが設けられていない領域の層間絶縁層上も覆っている。
【０００６】
該保護層には、上部電極層を露出せしめる上部電極層用コンタクトホールが形成されている。また、保護層と層間絶縁層とを貫通してＭＯＳ型トランジスタのソース／ドレイン領域を露出せしめるソース／ドレイン用コンタクトホールも設けられている。かかる上部電極層用コンタクトホール及びとソース／ドレイン用コンタクトホールを介して上部電極層とソース／ドレイン領域とを電気的に接続する接続配線が形成されて、該キャパシタと該ＭＯＳ型トランジスタが接続されている。
【０００７】
上記の如き構成のメモリセルを含む強誘電体メモリは、高速駆動及び低電力駆動ができることから、ロジック用のＬＳＩのメモリとしても使用できる（例えば、非特許文献１参照。）。
強誘電体メモリが混載されているＬＳＩ（以下混載ＬＳＩと称する）は、ＭＯＳ型トランジスタ等のスイッチ素子および該スイッチ素子に接続されているキャパシタが形成されているメモリ領域と、ＣＭＯＳ等のロジック回路素子を有するロジック回路が形成されているロジック領域と、を含む。
【０００８】
メモリ領域は上述した強誘電体メモリと同様の構成であり、スイッチ素子とキャパシタが該スイッチ素子を覆う層間絶縁膜及び該キャパシタを覆う保護層に形成されたコンタクトホールを介して接続されている。
ロジック領域には、基板上に形成されたロジック回路素子と、該ロジック回路素子を覆う層間絶縁層と、が形成されている。該層間絶縁層上にはキャパシタを覆っている保護層が形成されている。かかる層間絶縁層と保護層は、当該両層を貫通してロジック回路素子のソース／ドレイン領域を露出せしめるロジック回路素子用コンタクトホールが形成されている。該ロジック回路素子用コンタクトホールを介してロジック回路素子を接続するロジック回路配線が設けられ、ロジック回路が形成されている。
【０００９】
【特許文献１】
特開平９−１２１０２３号公報
【００１０】
【特許文献２】
特開２００２−３５３４１４号公報
【００１１】
【非特許文献１】
「ＦｅＲＡＭ混載ＬＳＩの実用化をめざして」，強誘電体メモリ先端プロセス，第１版，株式会社サイエンスフォーラム，１９９９年９月１３日，ｐ２４４−２４６
【００１２】
【発明が解決しようとする課題】
上記の如き構成の強誘電体メモリ及び混載ＬＳＩは、配線幅が小となると保護層を貫通して設けられたコンタクトホールのアスペクト比が大となることから、コンタクトホール内に材料が均一に堆積できない故、接続配線の成膜時にキャパシタとスイッチ素子と間の接続配線に断線が発生してしまう。かかる断線は、水素の拡散を防止する機能などを有する機能層を含むことによって保護層の厚さが大となることによっても、発生してしまう。
【００１３】
【課題を解決するための手段】
本発明による半導体装置は、集積回路を含む基板上に形成されている層間絶縁層と、該層間絶縁層に設けられたコンタクトホールと、該層間絶縁層上に第１電極層、強誘電体層及び第２電極層の順に積み重ねて形成されている強誘電体キャパシタと、該コンタクトホールの周縁部を除く該強誘電体キャパシタの周縁を覆う絶縁性の側壁膜と、を含む。かかる半導体装置には、該強誘電体キャパシタの該第２電極層と該集積回路とを該層間絶縁層に形成された該コンタクトホールを介して電気的に接続する配線層が形成されている。
【００１４】
本発明による半導体装置の製造方法は、集積回路を含む基板上に層間絶縁層を形成する層間絶縁層形成工程と、該層間絶縁層に該集積回路の１部を露出せしめるコンタクトホールを形成するコンタクトホール形成工程と、該層間絶縁層上に第１電極層、強誘電体層及び第２電極層の順に積み重ねて強誘電体キャパシタを形成する強誘電体層形成工程と、該強誘電体キャパシタを等方的に覆う絶縁材料からなる保護膜を形成する保護膜形成工程と、該保護膜に異方性エッチングを施して該コンタクトホールの周縁部を除く該強誘電体キャパシタの周縁を覆う絶縁性の側壁膜を形成する側壁膜形成工程と、該強誘電体キャパシタの該第２電極層と該集積回路とを該層間絶縁層に形成された該コンタクトホールを介して電気的に接続する配線層を形成する配線層形成工程と、を含む。
【００１５】
【発明の実施の形態】
本発明の半導体装置の実施例を、添付図面を参照しつつ詳細に説明する。なお、以下の説明および添付された図面においては、略同一の機能および構成を有する構成要素については、同一符号が付されている。
図１に示す如く、本発明による半導体装置１は、例えばシリコンなどの半導体材料からなる基板２を含む。基板２のメモリ領域には例えばスイッチ素子を含む集積回路が形成されており、ロジック領域には例えばロジック回路素子を含む集積回路が形成されている。スイッチ素子及びロジック回路素子は、例えばゲート電極３、ゲート絶縁層４、ソース／ドレイン領域５を有するＭＯＳ型トランジスタである。
【００１６】
スイッチ素子及びロジック回路素子は、第１層間絶縁層６に覆われている。第１層間絶縁層６は、例えば１０００ｎｍの厚さの酸化シリコンからなり且つスイッチ素子のソース／ドレイン領域５を露出させる第１コンタクトホール７が形成されている。また、ロジック回路素子のソース／ドレイン領域５を露出させる第２コンタクトホール８も形成されている。第１コンタクトホール７には、タングステン（Ｗ）などの導電性材料からなる第１コンタクトプラグ９が形成され、第２コンタクトホール８には、導電性材料からなる第２コンタクトプラグ１０が形成されている。第１及び第２コンタクトプラグ９，１０は各々ソース／ドレイン領域５に電気的に接続されている。
【００１７】
第１層間絶縁層６上には、酸素ガスを通過させない特性を有するプラグ酸化防止膜１１が形成されている。プラグ酸化防止膜１１は、例えば、第１酸化シリコン膜１２と窒化シリコン膜１３と第２酸化シリコン膜１４の積層体である。なおプラグ酸化防止膜１１は、半導体装置の製造工程中に実施される酸素雰囲気での熱処理工程において、コンタクトプラグが酸化することを防止するための層である。なお、窒化シリコン膜が酸化シリコン膜によって挟持されることによって、プラグ酸化防止膜の上部若しくは下部に設けられている構造物との接着性が向上し、プラグ酸化防止膜が該構造物から剥離することが防止できる。
【００１８】
プラグ酸化防止膜１１には、メモリ領域の第１コンタクトプラグ９を露出せしめる第３コンタクトホール１５と、ロジック領域の第２コンタクトプラグ１０を露出せしめる第４コンタクトホール１６が形成されている。
メモリ領域のプラグ酸化防止膜１１上には、第１電極である下部電極層１７が形成されている。下部電極層１７は、導電性材料からなり、例えば１５０ｎｍの厚さの白金（Ｐｔ）からなる。
【００１９】
下部電極層１７上には、強誘電体材料からなる強誘電体層１８が設けられている。強誘電体層１８は、例えば１５０ｎｍの厚さのタンタル酸ビスマスストロンチウム（ＳｒＢｉ_２Ｔａ_２Ｏ_９、以下ＳＢＴと称する）からなり、強誘電体層１８の端部が、下部電極層１７上で段部を形成している。
強誘電体層１８上には第２電極である上部電極層１９が形成されている。上部電極層１９は、例えば１５０ｎｍの厚さのＰｔ層である。上部電極層１９の端部が、強誘電体層１８上で段部を形成している。
【００２０】
上記の如き下部電極層１７と強誘電体層１８と上部電極層１９の積層体が、キャパシタ２０となっている。
キャパシタ２０には、第１コンタクトホール７，第２コンタクトホール８，第３コンタクトホール１５及び第４コンタクトホール１６の周縁部を除いてキャパシタ２０の周縁を覆う絶縁性の側壁膜２１が形成されている。側壁膜２１は、下部電極層１７、強誘電体層１８及び上部電極層１９の各々の側面を覆っている。また、側壁膜２１は、下部電極層１７の１部も露出せしめても良い。
【００２１】
側壁膜２１は、例えば酸化タンタルからなる水素ガスの通過を阻止する機能を有する水素拡散防止層（図示せず）と酸化シリコンからなる金属酸化層（図示せず）とを含む積層体であっても良い。かかる側壁膜は、例えばキャパシタの側部を覆う水素拡散防止層と該水素拡散防止層が順に形成されている構造を有することとしても良い。
【００２２】
側壁膜２１を越えて延在し且つ上部電極層１９と第１コンタクトプラグ９の一方とに電気的に接続する接続配線２２が、第３コンタクトホール１５を介して形成されている。接続配線２２は、Ａｌ等の導電性材料からなり、例えば０．５μｍ以下の線幅を有する。側壁膜２１に覆われていない部分の下部電極層１７に電気的に接続しているプレート線２３と、他方の第１コンタクトプラグ９に電気的に接続しているビット線２４と、がＡｌ等の導電性材料によって形成されている。なお、メモリ領域においてキャパシタ２０と接続しているＭＯＳ型トランジスタのゲート電極３は、ワード線となっている。上記の如く、トランジスタとキャパシタとを電気的に接続することによって強誘電体メモリが形成される。
【００２３】
ロジック領域には、第４コンタクトホール１６を介して第２コンタクトプラグ１０に電気的に接続しているロジック回路配線２５が設けられており、ロジック回路配線２５がロジック回路を構成している。
上記の如き配線が形成されているメモリ領域とロジック領域は酸化シリコン等の絶縁材料からなる第２層間絶縁層２６によって覆われている。
【００２４】
かかる構成の強誘電体メモリは、キャパシタの周縁を覆う側壁膜がコンタクトホールの周縁部に形成されていないことから、コンタクトホールの深さを小とすることができる故、線幅が小である場合においても接続配線に断線が生じない。換言すれば、水素の拡散を防止する機能などを備えた機能層が含まれて厚さが大となっている側壁膜を形成する場合であっても、線幅が小である強誘電体メモリを得ることができる。
【００２５】
また、半導体装置のロジック領域に保護層が形成されていないことから、該保護層を介してロジック回路を形成することがない故、ロジック回路配線に断線が発生しない。
変形例として、コンタクトプラグと接続配線の接続がプラグ酸化防止膜に設けられたコンタクトホールを介さないで接続することとしてもよい。
【００２６】
たとえば、図２に示す如く、半導体装置１ａは、プラグ酸化防止膜１１がキャパシタ２０を支持する領域にのみ形成され、プラグ酸化防止膜１１にコンタクトホールを設けることなく、第１及び第２コンタクトプラグ９，１０を露出せしめることとしても良い。なお上記点を除いて、その他は図１に示す如き半導体装置１と同じ構成となっている。
【００２７】
かかる構成の強誘電体メモリは、プラグ酸化防止膜のコンタクトホールを介さないで強誘電体メモリ及びロジック回路の配線ができることから、より配線幅が小である半導体装置が形成できる。
なお、上部電極層と接続配線の接着性を向上させるには、上部電極層と接続配線が接触する面積が大であることが望ましいことから、上部電極層の主面が広く露出していることが好ましい。例えば、上部電極層の側面が側壁膜に覆われ、上部電極層の主面上には側壁膜が存在していないこととしても良い。
【００２８】
次に、上記の如きキャパシタの製造方法について説明する。
図３（ａ）に示す如く、例えばゲート電極３、ゲート絶縁層４、ソース／ドレイン領域５を有するＭＯＳ型トランジスタがメモリ領域及びロジック領域に形成されているシリコン基板２上に、第１層間絶縁層６が形成される。
第１層間絶縁層６が形成された後、図３（ｂ）に示す如く、フォトリソグラフ法などのエッチング処理が施されて、メモリ領域のソース／ドレイン領域５を露出せしめる第１コンタクトホール７と、ロジック領域のソース／ドレイン領域５を露出させる第２コンタクトホール８と、が形成される。第１及び第２コンタクトホール７，８には、ＣＶＤ法等の成膜方法を用いて、コンタクトホールを埋め且つ第１層間絶縁層６を覆うタングステン膜２７が形成される。
【００２９】
タングステン膜２７はドライエッチング法によってエッチバックが施され、図３（ｃ）に示す如く、第１及び第２コンタクトホール７，８を埋め込む第１及び第２コンタクトプラグ９，１０が形成される。
図４（ａ）に示す如く、第１及び第２コンタクトプラグ９，１０が形成された基板２に、プラグ酸化防止膜１１が形成される。プラグ酸化防止膜１１は、ＣＶＤ法等の成膜方法を用いて、例えば１００ｎｍの第１酸化シリコン膜１２と、１００ｎｍの窒化シリコン膜１３と、２００ｎｍの第２酸化シリコン膜１４と、を順に成膜して得られる。窒化シリコン膜１３は、後述する酸素雰囲気下中における熱処理工程において、第１及び第２コンタクトプラグに用いられている導電性材料が酸化することを防止することができる。
【００３０】
図４（ｂ）に示す如く、プラグ酸化防止膜１１上に、例えばスパッタ法を用いて１５０ｎｍのＰｔからなる下部電極層２８が形成される。下部電極層形成後、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）及びタンタル（Ｔａ）を含有するＳＢＴ前駆体溶液がスピンコート法などの成膜方法によって下部電極層上に配されて、強誘電体膜２９が成膜される。強誘電体膜２９は、酸素雰囲気下中にて７５０℃で５時間の熱処理が施される。熱処理後、スパッタ法を用いて１５０ｎｍのＰｔからなる上部電極層３０が形成される。
【００３１】
下部電極層２８、強誘電体膜２９及び上部電極層３０は、フォトレジストを用いた公知のフォトリソグラフィー法及びドライエッチング法によって加工されて、図４（ｃ）に示す如きキャパシタ２０が得られる。
キャパシタ２０が形成された後、図５（ａ）に示す如く、キャパシタ２０を覆い且つ等方的な厚さを有する保護膜３１がスパッタ法やＣＶＤ法などの成膜方法を用いて形成される。保護膜３１は、例えば酸化タンタルからなる水素拡散防止層と酸化シリコン膜と順に成膜して形成され得る。
【００３２】
保護膜３１は、イオンミリング等の異方性エッチング法を用いてエッチングが施される。かかるエッチング処理により、図５（ｂ）に示す如く、強誘電体キャパシタ２０の周縁を覆う絶縁性の側壁膜２１が形成される。なお、上記エッチング処理によって、上部電極層が露出する。上部電極層の露出面積は広いことが好ましく、上部電極層の主面に側壁膜が存在しないことが好ましい。
【００３３】
なお、側壁膜が形成された後に、酸素雰囲気中にて熱処理が施されても良く、例えば７５０℃で１時間の熱処理が実施されても良い。かかる熱処理によって、側壁膜の形成までに強誘電体層内に発生したダメージが除去され、強誘電体層の電気的特性が回復する。
側壁膜が形成された後、図６（ａ）に示す如く、フォトレジスト膜をマスクとするドライエッチングによって、メモリ領域のプラグ酸化防止膜に、第１コンタクトプラグ９を露出せしめる第３コンタクトホール１５が形成される。同時に、ロジック領域のプラグ酸化防止膜には、第２コンタクトプラグ１０を露出せしめる第４コンタクトホール１６が形成される。
【００３４】
図６（ｂ）に示す如く、第１コンタクトプラグ９の一方と上部電極層とを第３コンタクトホール１５を介して接続し且つ側壁膜を越えて形成されている接続配線２２が、スパッタ法によって形成される。同時に、下部電極層１７に接続するプレート線２３と、他方の第１コンタクトプラグ９に接続するビット線２４と、が形成されて、強誘電体メモリが形成される。また、ロジック領域においても第４コンタクトホール１６を介して第２コンタクトプラグ１０に接続するロジック回路配線２５が形成される。
【００３５】
かかる配線が形成されたメモリ領域とロジック領域が酸化シリコン等の第２層間絶縁層によって覆われて、図１に示す如き半導体装置１が得られる。
上記の如き製造方法によれば、キャパシタの側面のみを覆う側壁膜が形成できることから、上部電極層と下部電極層の間の短絡と強誘電体層の劣化を防止することができる。また、配線幅を小としても断線が発生しない。
【００３６】
なお、側壁膜を形成する際に、第２酸化シリコン膜を除去することとしても良い。第２酸化シリコン膜を除去することによって、第２コンタクトホールの深さを小とすることができる。また、上述した側壁膜形成後の熱処理における酸素雰囲気から、コンタクトプラグを保護することができる。
図２に示す如き半導体装置の製造方法は、上述した半導体装置の製造方法のうち、側壁膜を形成する際にキャパシタを支持する領域以外のプラグ酸化防止膜もあわせて除去する点を除いて同一である。換言すれば、図５（ａ）に示す如き保護膜３１を基板上に成膜した後に、図７に示す如く、保護膜３１に異方性エッチングを行って、キャパシタ２０を支持する領域以外のプラグ酸化防止膜を除去して、側壁膜２１を形成する。
【００３７】
側壁膜２１を形成した後に、キャパシタの上部電極層１９と第１コンタクトプラグ９とを接続する接続配線２２を含むメモリ領域の配線と、第２コンタクトプラグ１０に接続するロジック回路配線２５と、を形成する。かかる配線が形成された後に、キャパシタ２０及び上記配線を覆う第２層間絶縁層２６を設けて、図２に示す如き半導体装置１ａが形成できる。
【００３８】
かかる製造方法によれば、プラグ酸化防止膜にコンタクトホールを形成する工程が不要である。
なお、本発明による半導体装置の実施例として、強誘電体メモリを含む混載ＬＳＩについて説明したものの、これに限定されない。例えば、ロジック領域を含まない強誘電体メモリとしても良い。
【００３９】
【発明の効果】
本発明にかかる半導体装置及びその製造方法によれば、キャパシタの周縁を覆う側壁膜にコンタクトホールを形成することなくキャパシタと集積回路とを接続することができることから、接続配線の線幅が小である場合であっても断線が生じない故、故障が発生しない強誘電体メモリを得ることができる。
【図面の簡単な説明】
【図１】本発明による半導体装置を示す１部拡大断面図である。
【図２】本発明による半導体装置の変形例を示す１部拡大断面図である。
【図３】本発明による半導体装置の製造工程を示す１部拡大断面図である。
【図４】図３に示す如き半導体装置の製造工程の続きを示す１部拡大断面図である。
【図５】図４に示す如き半導体装置の製造工程の続きを示す１部拡大断面図である。
【図６】図５に示す如き半導体装置の製造工程の続きを示す１部拡大断面図である。
【図７】本発明による半導体装置の製造工程の変形例を示す１部拡大断面図である。
【符号の説明】
１半導体装置
２基板
３ゲート電極
４ゲート絶縁層
５ソース／ドレイン領域
６第１層間絶縁層
９第１コンタクトプラグ
１０第２コンタクトプラグ
１１プラグ酸化防止膜
１７下部電極層
１８強誘電体層
１９上部電極層
２０キャパシタ
２１側壁膜
２２接続配線
２５ロジック回路配線
３１保護膜

Claims

集積回路を含む基板と、
前記基板上に形成されている層間絶縁層と、
前記層間絶縁層上に第１電極層、強誘電体層及び第２電極層の順に積み重ねて形成されている強誘電体キャパシタと、
前記強誘電体キャパシタの前記第２電極層と前記集積回路とを前記層間絶縁層に形成されたコンタクトホールを介して電気的に接続する配線層と、を含む半導体装置であって、
前記コンタクトホールの周縁部を除く前記強誘電体キャパシタの周縁を覆う絶縁性の側壁膜を有することを特徴とする半導体装置。
前記コンタクトホールには前記集積回路と前記配線層とを電気的に接続するコンタクトプラグが設けられていることを特徴とする請求項１記載の半導体装置。
前記層間絶縁層は窒化シリコンと酸化シリコンとからなるプラグ酸化防止膜を含み、
前記強誘電体キャパシタが前記プラグ酸化防止膜上に形成されていることを特徴とする請求項２記載の半導体装置。
前記側壁膜は水素拡散防止層を含むことを特徴とする請求項１記載の半導体装置。
前記強誘電体層はタンタル酸ビスマスストロンチウムからなることを特徴とする請求項１記載の半導体装置。
集積回路を含む基板上に層間絶縁層を形成する層間絶縁層形成工程と、
前記層間絶縁層に前記集積回路の１部を露出せしめるコンタクトホールを形成するコンタクトホール形成工程と、
前記層間絶縁層上に第１電極層、強誘電体層及び第２電極層の順に積み重ねて強誘電体キャパシタを形成する強誘電体層形成工程と、
前記強誘電体キャパシタの前記第２電極層と前記集積回路とを前記層間絶縁層に形成された前記コンタクトホールを介して電気的に接続する配線層を形成する配線層形成工程と、を含む半導体装置の製造方法であって、
前記強誘電体キャパシタを等方的に覆う絶縁材料からなる保護膜を形成する保護膜形成工程と、
前記保護膜に異方性エッチングを施して前記コンタクトホールの周縁部を除く前記強誘電体キャパシタの周縁を覆う絶縁性の側壁膜を形成する側壁膜形成工程と、が含まれていることを特徴とする半導体装置の製造方法。
前記コンタクトホールに導電性材料からなるコンタクトプラグを設けるコンタクトプラグ形成工程が含まれることを特徴とする請求項６記載の半導体装置の製造方法。
前記層間絶縁層形成工程が前記層間絶縁層上に窒化シリコンと酸化シリコンとからなるプラグ酸化防止膜を形成するプラグ酸化防止膜形成工程を含み、
前記強誘電体キャパシタ形成工程が前記プラグ酸化防止膜上に前記強誘電体キャパシタを形成する工程である、ことを特徴とする請求項７記載の半導体装置の製造方法。
前記側壁膜形成工程が前記強誘電体キャパシタを支持する部分を除いて前記プラグ酸化防止膜を除去する工程を含むことを特徴とする請求項８記載の半導体装置の製造方法。