[go: up one dir, main page]

JP2004349630A - Semiconductor device and its manufacturing method, circuit board, and electronic equipment - Google Patents

Semiconductor device and its manufacturing method, circuit board, and electronic equipment Download PDF

Info

Publication number
JP2004349630A
JP2004349630A JP2003147846A JP2003147846A JP2004349630A JP 2004349630 A JP2004349630 A JP 2004349630A JP 2003147846 A JP2003147846 A JP 2003147846A JP 2003147846 A JP2003147846 A JP 2003147846A JP 2004349630 A JP2004349630 A JP 2004349630A
Authority
JP
Japan
Prior art keywords
lands
semiconductor device
elongated
land
wirings
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003147846A
Other languages
Japanese (ja)
Inventor
Yasunori Kurosawa
康則 黒澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003147846A priority Critical patent/JP2004349630A/en
Publication of JP2004349630A publication Critical patent/JP2004349630A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H10W72/012

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】本発明の目的は、配線形成の自由度を大きくすることにある。
【解決手段】半導体装置は、複数の電極14を有する半導体基板10と、複数のランド20と、複数の電極14と複数のランド20とを電気的に接続する複数の配線26と、を有する。複数のランド20は、いずれかの配線26の長手方向に沿って長くなる形状の長形ランド22を含む。
【選択図】 図1
An object of the present invention is to increase the degree of freedom in forming a wiring.
A semiconductor device includes a semiconductor substrate having a plurality of electrodes, a plurality of lands, and a plurality of wirings for electrically connecting the plurality of electrodes to the plurality of lands. The plurality of lands 20 include long lands 22 having a shape elongated along the longitudinal direction of any of the wirings 26.
[Selection diagram] Fig. 1

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【0002】
【従来の技術】
【0003】
【特許文献1】
特開2000−100851号公報
【0004】
【発明の背景】
従来、外部端子(例えばハンダボール)がランド上に設けられた形態の半導体装置が知られている。ランドは、配線によって、半導体チップの電極に電気的に接続されている。配線を、ランド間を通るように形成する場合、ランドのピッチによって配線の形成領域が制限されていた。
【0005】
本発明の目的は、配線形成の自由度を大きくすることにある。
【0006】
【課題を解決するための手段】
(1)本発明に係る半導体装置は、複数の電極を有する半導体基板と、
複数のランドと、
前記複数の電極と前記複数のランドとを電気的に接続する複数の配線と、
を有し、
前記複数のランドは、いずれかの前記配線の長手方向に沿って長くなる形状の長形ランドを含む。本発明によれば、長形ランドがいずれかの配線の長手方向に沿って長くなっているので、配線形成の自由度を大きくすることができる。
(2)この半導体装置において、
前記複数のランドは、一対の前記長形ランドを含み、
前記一対の長形ランドの間に少なくとも1つの前記配線が配置され、
前記一対の長形ランドは、前記少なくとも1つの配線の長手方向に沿って長くなるように配置されていてもよい。
(3)この半導体装置において、
前記一対の長形ランドの間に2つ以上の前記配線が配置され、
前記一対の長形ランドは、前記2つ以上の配線の長手方向に沿って長くなるように配置されていてもよい。
(4)この半導体装置において、
前記複数のランドは、直交する2軸のいずれの方向にも同じ長さの等形ランドをさらに含み、
前記等形ランド及び前記長形ランドは、同じ面積を有してもよい。
(5)本発明に係る回路基板は、上記半導体装置が実装されてなる。
(6)本発明に係る電子機器は、上記半導体装置を有する。
(7)本発明に係る半導体装置の製造方法は、複数の電極を有する半導体基板に樹脂層を形成すること、及び、
前記樹脂層に、複数のランドと、前記複数の電極と前記複数のランドとを電気的に接続する複数の配線と、を形成すること、
を含み、
前記複数のランドを、いずれかの前記配線の長手方向に沿って長くなる形状の長形ランドを含むように形成する。本発明によれば、長形ランドがいずれかの配線の長手方向に沿って長くなっているので、配線形成の自由度を大きくすることができる。
【0007】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0008】
図1は、本発明の実施の形態に係る半導体装置を説明する平面図(構成要素の一部を省略)であり、図2は、本発明の実施の形態に係る半導体装置を説明する断面図である。半導体装置は、半導体基板(半導体チップ又は半導体ウエハ)10を有する。半導体基板10には、図2に示すように集積回路12が形成されている。半導体基板10には、それが半導体ウエハである場合には、複数の集積回路12が形成されている。
【0009】
半導体基板10には、複数の電極(例えばパッド)14が形成されている。電極14は、集積回路12に電気的に接続された配線の一部(端部)であってもよい。複数の電極14は、半導体基板10の表面の周縁部(端部)に形成されていてもよい。例えば、複数の電極14は、半導体基板10の表面の四辺に沿って配列されていてもよいし、二辺に沿って配列されていてもよい。電極14は、例えばAlで形成されている。
【0010】
電極14が形成された面には、少なくとも1層からなるパッシベーション膜16が形成されていてもよい。パッシベーション膜16は電気的絶縁膜である。パッシベーション膜16は、樹脂でない材料(例えばSiO又はSiN)のみで形成してもよいし、その上に樹脂(例えばポリイミド樹脂)からなる膜をさらに含んでもよい。パッシベーション膜16には、電極14の少なくとも一部(例えば中央部)を露出させる開口が形成されている。すなわち、パッシベーション膜16は、電極14の少なくとも中央部を避けて形成されている。電極14の端部にパッシベーション膜16が載っていてもよい。パッシベーション膜16は、電極14が形成された面の全周縁部を覆っていてもよい。
【0011】
半導体基板10には、樹脂層18が形成されている。樹脂層18は、電極14が形成された面(例えばパッシベーション膜16)に形成されている。樹脂層18は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン(BCB;benzocyclobutene)、ポリベンゾオキサゾール(PBO;polybenzoxazole)等の樹脂で形成してもよい。樹脂層18は、1層で形成してもよいし、複数層で形成してもよい。
【0012】
半導体装置は、複数のランド20を有する。ランド20は、樹脂層18に形成されている。ランド20は、1つの軸(例えば配線26の長手軸)に沿って長くなった形状(例えば楕円形又は長方形)の長形ランド22を含む。ランド20は、直交する2軸のいずれの方向にも同じ長さ(例えば円形又は正方形)の等形ランド24を含む。長形ランド22及び等形ランド24は、同じ面積を有していてもよい。
【0013】
半導体装置は、複数の配線(再配線)26を有する。複数の配線26は、複数の電極14と複数のランド20を電気的に接続する。1つの電極14と1つのランド20が1つの配線26によって電気的に接続されてもよい。配線26は、電極14上から樹脂層18上に至るように形成されている。
【0014】
一対の長形ランド22の間に少なくとも1つ(例えば2つ以上)の配線26が配置され、一対の長形ランド22が、その間に位置する配線26の長手方向に沿って長くなるように配置されていてもよい。本実施の形態によれば、一対の長形ランド22がその間の配線26の長手方向に沿って長くなっているので、一対の長形ランド22間の領域を広くすることができ、配線26の形成の自由度を大きくすることができる。なお、配線26は、図示しないソルダレジストで覆われていてもよい。ソルダレジストは、ランド20の周縁部を覆っていてもよい。
【0015】
半導体装置は、複数の外部端子28,30を有していてもよい。外部端子28,30は、それぞれ、長形ランド24及び等形ランド22上に形成されている。長形ランド24及び等形ランド22の形状の違いに対応して、外部端子28,30は、異なる形状になっているが同じで高さになっていてもよい。外部端子28,30は、ろう材から形成してもよい。ろう材は、導電性を有する金属(例えば合金)であって、溶融させて電気的な接続を図るためのものである。ろう材は、軟ろう(soft solder)又は硬ろう(hard solder)のいずれであってもよい。ろう材として、鉛を含まないハンダ(以下、鉛フリーハンダという。)を使用してもよい。鉛フリーハンダとして、スズー銀(Sn―Ag)系、スズ−ビスマス(Sn−Bi)系、スズ−亜鉛(Sn−Zn)系、あるいはスズ−銅(Sn−Cu)系の合金を使用してもよいし、これらの合金に、さらに銀、ビスマス、亜鉛、銅のうち少なくとも1つを添加してもよい。
【0016】
外部端子28,30の上端部を除く部分に接触するように、第2の樹脂層32を設けてもよい。第2の樹脂層32には、樹脂層18の内容が該当する。第2の樹脂層32を設けることで、外部端子28,30に生じる応力を分散することができる。
【0017】
半導体装置は、外部端子28,30を有するBGA(Ball Grid Array)型のパッケージやCSP(Chip Size Package)が適用されていてもよい。あるいは、半導体装置は、外部端子を設けずに、ランド20が外部との電気的接続部となっているLGA(Land Grid Array)型のパッケージが適用されてもよい。
【0018】
本実施の形態に係る半導体装置の製造方法は、複数の電極14を有する半導体基板10に樹脂層18を形成することを含む。半導体基板10は、複数の集積回路12が形成された半導体ウエハであってもよい。樹脂層18には、複数のランド20と、複数の電極14と複数のランド20とを電気的に接続する複数の配線26と、を形成する。配線26は、電極14から形成し、樹脂層18上を通るように形成する。配線26の形成は例えば次のようにして行う。半導体基板10に、一層又は複数層の導電膜を形成する。例えば、TiW膜とその上のCu膜によって導電膜を形成してもよい。導電膜は、スパッタリングによって形成してもよい。導電膜は、少なくとも配線26を形成する領域に形成し、半導体基板10の電極14が形成された面全体に形成してもよい。続いて、導電膜上に、配線26を形成する領域を除くように、図示しないメッキレジスト層を形成する。導電膜上に設けたメッキレジスト層を、フォトリソグラフィなどの工程を経てパターニングしてもよい。そして、導電膜を電極として電解メッキによって、導電膜上であってメッキレジスト層の開口領域に配線26を形成することができる。あるいは、無電解メッキによって、配線26を形成してもよい。
【0019】
半導体装置の製造方法は、半導体基板10が半導体ウエハである場合、これを切断(例えばダイシング)することを含んでもよい。その他の製造方法は、上述した半導体装置の構成から導き出される内容である。
【0020】
図3には、本実施の形態に係る半導体装置1を実装した回路基板1000が示されている。回路基板1000には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板1000には例えば銅からなる配線パターンが所望の回路となるように形成されていて、それらの配線パターンと半導体装置1の外部端子28とを機械的に接続することでそれらの電気的導通を図る。そして、本発明を適用した半導体装置1を有する電子機器として、図4にはノート型パーソナルコンピュータ2000、図5には携帯電話3000が示されている。
【0021】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図1】図1は、本発明の実施の形態に係る半導体装置を説明する平面図(構成要素の一部を省略)である。
【図2】図2は、本発明の実施の形態に係る半導体装置を説明する断面図である。
【図3】図3は、本実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図4】図4は、本実施の形態に係る半導体装置を有する電子機器を示す図である。
【図5】図5は、本実施の形態に係る半導体装置を有する電子機器を示す図である。
【符号の説明】
1…半導体装置 10…半導体基板 12…集積回路 14…電極 16…パッシベーション膜 18…樹脂層 20…ランド 22…長形ランド 22…等形ランド 24…等形ランド 26…配線 28…外部端子 30…外部端子 32…第2の樹脂層
[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same, a circuit board, and an electronic device.
[0002]
[Prior art]
[0003]
[Patent Document 1]
Japanese Patent Application Laid-Open No. 2000-100851
BACKGROUND OF THE INVENTION
Conventionally, a semiconductor device in which external terminals (for example, solder balls) are provided on lands is known. The lands are electrically connected to electrodes of the semiconductor chip by wiring. When the wiring is formed so as to pass between the lands, the area where the wiring is formed is limited by the pitch of the lands.
[0005]
An object of the present invention is to increase the degree of freedom in forming a wiring.
[0006]
[Means for Solving the Problems]
(1) A semiconductor device according to the present invention includes: a semiconductor substrate having a plurality of electrodes;
With multiple lands,
A plurality of wirings for electrically connecting the plurality of electrodes and the plurality of lands,
Has,
The plurality of lands include an elongated land having a shape elongated in a longitudinal direction of any of the wirings. According to the present invention, since the long land is elongated along the longitudinal direction of one of the wirings, the degree of freedom in forming the wiring can be increased.
(2) In this semiconductor device,
The plurality of lands includes a pair of the elongated lands,
At least one of the wires is disposed between the pair of elongated lands;
The pair of elongated lands may be arranged so as to be longer along a longitudinal direction of the at least one wiring.
(3) In this semiconductor device,
Two or more of the wirings are arranged between the pair of elongated lands,
The pair of elongated lands may be arranged so as to be longer in the longitudinal direction of the two or more wires.
(4) In this semiconductor device,
The plurality of lands further include equal-shaped lands having the same length in any of two orthogonal axes,
The uniform land and the long land may have the same area.
(5) A circuit board according to the present invention has the above-described semiconductor device mounted thereon.
(6) An electronic apparatus according to the present invention includes the above-described semiconductor device.
(7) A method for manufacturing a semiconductor device according to the present invention includes forming a resin layer on a semiconductor substrate having a plurality of electrodes;
Forming a plurality of lands and a plurality of wirings for electrically connecting the plurality of electrodes and the plurality of lands to the resin layer;
Including
The plurality of lands are formed so as to include an elongated land having a shape elongated in a longitudinal direction of any of the wirings. According to the present invention, since the long land is elongated along the longitudinal direction of one of the wirings, the degree of freedom in forming the wiring can be increased.
[0007]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0008]
FIG. 1 is a plan view illustrating a semiconductor device according to an embodiment of the present invention (part of components are omitted). FIG. 2 is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention. It is. The semiconductor device has a semiconductor substrate (semiconductor chip or semiconductor wafer) 10. An integrated circuit 12 is formed on the semiconductor substrate 10 as shown in FIG. When the semiconductor substrate 10 is a semiconductor wafer, a plurality of integrated circuits 12 are formed.
[0009]
A plurality of electrodes (for example, pads) 14 are formed on the semiconductor substrate 10. The electrode 14 may be a part (end) of a wiring electrically connected to the integrated circuit 12. The plurality of electrodes 14 may be formed on the peripheral edge (end) of the surface of the semiconductor substrate 10. For example, the plurality of electrodes 14 may be arranged along four sides of the surface of the semiconductor substrate 10, or may be arranged along two sides. The electrode 14 is formed of, for example, Al.
[0010]
At least one passivation film 16 may be formed on the surface on which the electrode 14 is formed. The passivation film 16 is an electrically insulating film. The passivation film 16 may be formed only of a non-resin material (for example, SiO 2 or SiN), or may further include a film made of a resin (for example, a polyimide resin). An opening is formed in the passivation film 16 to expose at least a part (for example, a central part) of the electrode 14. That is, the passivation film 16 is formed so as to avoid at least the central portion of the electrode 14. A passivation film 16 may be placed on the end of the electrode 14. The passivation film 16 may cover the entire periphery of the surface on which the electrode 14 is formed.
[0011]
On the semiconductor substrate 10, a resin layer 18 is formed. The resin layer 18 is formed on the surface on which the electrode 14 is formed (for example, the passivation film 16). The resin layer 18 may be formed of a resin such as a polyimide resin, a silicone-modified polyimide resin, an epoxy resin, a silicone-modified epoxy resin, benzocyclobutene (BCB; benzocyclobutene), and polybenzoxazole (PBO). The resin layer 18 may be formed by one layer or a plurality of layers.
[0012]
The semiconductor device has a plurality of lands 20. The land 20 is formed on the resin layer 18. The land 20 includes an elongated land 22 having a shape (for example, an elliptical shape or a rectangular shape) elongated along one axis (for example, the longitudinal axis of the wiring 26). The land 20 includes an equal-shaped land 24 of the same length (for example, circular or square) in any direction of two orthogonal axes. The long land 22 and the uniform land 24 may have the same area.
[0013]
The semiconductor device has a plurality of wirings (rewirings) 26. The plurality of wirings 26 electrically connect the plurality of electrodes 14 and the plurality of lands 20. One electrode 14 and one land 20 may be electrically connected by one wiring 26. The wiring 26 is formed so as to extend from above the electrode 14 to above the resin layer 18.
[0014]
At least one (for example, two or more) wirings 26 are arranged between the pair of long lands 22, and the pair of long lands 22 are arranged to be longer along the longitudinal direction of the wiring 26 located therebetween. It may be. According to the present embodiment, since the pair of long lands 22 is elongated along the longitudinal direction of the wiring 26 therebetween, the area between the pair of long lands 22 can be widened, The degree of freedom of formation can be increased. The wiring 26 may be covered with a solder resist (not shown). The solder resist may cover the periphery of the land 20.
[0015]
The semiconductor device may have a plurality of external terminals 28 and 30. The external terminals 28 and 30 are formed on the long land 24 and the uniform land 22, respectively. The external terminals 28 and 30 have different shapes corresponding to the difference in shape between the elongated land 24 and the equal-shaped land 22, but may have the same height. The external terminals 28 and 30 may be formed from a brazing material. The brazing material is a metal (for example, an alloy) having conductivity and is intended to be melted for electrical connection. The brazing material may be either a soft solder or a hard solder. Lead-free solder (hereinafter referred to as lead-free solder) may be used as the brazing material. Using a tin-silver (Sn-Ag), tin-bismuth (Sn-Bi), tin-zinc (Sn-Zn) or tin-copper (Sn-Cu) alloy as a lead-free solder Alternatively, at least one of silver, bismuth, zinc, and copper may be added to these alloys.
[0016]
The second resin layer 32 may be provided so as to be in contact with a portion of the external terminals 28 and 30 excluding the upper end. The contents of the resin layer 18 correspond to the second resin layer 32. By providing the second resin layer 32, stress generated in the external terminals 28 and 30 can be dispersed.
[0017]
The semiconductor device may be a BGA (Ball Grid Array) type package having external terminals 28 and 30 or a CSP (Chip Size Package). Alternatively, an LGA (Land Grid Array) type package in which the lands 20 are electrically connected to the outside may be applied to the semiconductor device without providing external terminals.
[0018]
The method for manufacturing a semiconductor device according to the present embodiment includes forming a resin layer 18 on a semiconductor substrate 10 having a plurality of electrodes 14. The semiconductor substrate 10 may be a semiconductor wafer on which a plurality of integrated circuits 12 are formed. On the resin layer 18, a plurality of lands 20 and a plurality of wirings 26 for electrically connecting the plurality of electrodes 14 and the plurality of lands 20 are formed. The wiring 26 is formed from the electrode 14 and is formed to pass over the resin layer 18. The wiring 26 is formed, for example, as follows. One or more conductive films are formed on the semiconductor substrate 10. For example, a conductive film may be formed by a TiW film and a Cu film thereon. The conductive film may be formed by sputtering. The conductive film may be formed at least in a region where the wiring 26 is formed, and may be formed on the entire surface of the semiconductor substrate 10 on which the electrode 14 is formed. Subsequently, a plating resist layer (not shown) is formed on the conductive film so as to exclude a region where the wiring 26 is formed. The plating resist layer provided on the conductive film may be patterned through a process such as photolithography. Then, the wiring 26 can be formed on the conductive film in the opening region of the plating resist layer by electrolytic plating using the conductive film as an electrode. Alternatively, the wiring 26 may be formed by electroless plating.
[0019]
When the semiconductor substrate 10 is a semiconductor wafer, the method for manufacturing a semiconductor device may include cutting (for example, dicing) the semiconductor wafer. Other manufacturing methods are contents derived from the configuration of the semiconductor device described above.
[0020]
FIG. 3 shows a circuit board 1000 on which the semiconductor device 1 according to the present embodiment is mounted. Generally, an organic substrate such as a glass epoxy substrate is used for the circuit board 1000. Wiring patterns made of, for example, copper are formed on the circuit board 1000 so as to form a desired circuit, and by electrically connecting those wiring patterns to the external terminals 28 of the semiconductor device 1, their electrical conduction is achieved. Plan. As an electronic apparatus having the semiconductor device 1 to which the present invention is applied, a notebook personal computer 2000 is shown in FIG. 4, and a mobile phone 3000 is shown in FIG.
[0021]
The present invention is not limited to the embodiments described above, and various modifications are possible. For example, the invention includes configurations substantially the same as the configurations described in the embodiments (for example, a configuration having the same function, method, and result, or a configuration having the same object and result). Further, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. Further, the invention includes a configuration having the same operation and effect as the configuration described in the embodiment, or a configuration capable of achieving the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.
[Brief description of the drawings]
FIG. 1 is a plan view (a part of components is omitted) for explaining a semiconductor device according to an embodiment of the present invention;
FIG. 2 is a sectional view illustrating a semiconductor device according to an embodiment of the present invention.
FIG. 3 is a diagram illustrating a circuit board on which the semiconductor device according to the present embodiment is mounted;
FIG. 4 is a diagram illustrating an electronic apparatus including the semiconductor device according to the embodiment;
FIG. 5 is a diagram illustrating an electronic device including the semiconductor device according to the embodiment;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor device 10 ... Semiconductor substrate 12 ... Integrated circuit 14 ... Electrode 16 ... Passivation film 18 ... Resin layer 20 ... Land 22 ... Elongated land 22 ... Equally shaped land 24 ... Equally shaped land 26 ... Wiring 28 ... External terminal 30 ... External terminal 32: second resin layer

Claims (7)

複数の電極を有する半導体基板と、
複数のランドと、
前記複数の電極と前記複数のランドとを電気的に接続する複数の配線と、
を有し、
前記複数のランドは、いずれかの前記配線の長手方向に沿って長くなる形状の長形ランドを含む半導体装置。
A semiconductor substrate having a plurality of electrodes,
With multiple lands,
A plurality of wirings for electrically connecting the plurality of electrodes and the plurality of lands,
Has,
The semiconductor device, wherein the plurality of lands include an elongated land having a shape elongated along a longitudinal direction of any of the wirings.
請求項1記載の半導体装置において、
前記複数のランドは、一対の前記長形ランドを含み、
前記一対の長形ランドの間に少なくとも1つの前記配線が配置され、
前記一対の長形ランドは、前記少なくとも1つの配線の長手方向に沿って長くなるように配置されてなる半導体装置。
The semiconductor device according to claim 1,
The plurality of lands includes a pair of the elongated lands,
At least one of the wires is disposed between the pair of elongated lands;
The semiconductor device, wherein the pair of elongated lands are arranged so as to be longer in a longitudinal direction of the at least one wiring.
請求項2記載の半導体装置において、
前記一対の長形ランドの間に2つ以上の前記配線が配置され、
前記一対の長形ランドは、前記2つ以上の配線の長手方向に沿って長くなるように配置されてなる半導体装置。
The semiconductor device according to claim 2,
Two or more of the wirings are arranged between the pair of elongated lands,
The semiconductor device, wherein the pair of elongated lands are arranged so as to be longer in a longitudinal direction of the two or more wires.
請求項1から請求項3のいずれかに記載の半導体装置において、
前記複数のランドは、直交する2軸のいずれの方向にも同じ長さの等形ランドをさらに含み、
前記等形ランド及び前記長形ランドは、同じ面積を有する半導体装置。
4. The semiconductor device according to claim 1, wherein:
The plurality of lands further include equal-shaped lands having the same length in any direction of two orthogonal axes,
A semiconductor device in which the uniform land and the long land have the same area.
請求項1から請求項4のいずれかに記載の半導体装置が実装されてなる回路基板。A circuit board on which the semiconductor device according to claim 1 is mounted. 請求項1から請求項4のいずれかに記載の半導体装置を有する電子機器。An electronic apparatus comprising the semiconductor device according to claim 1. 複数の電極を有する半導体基板に樹脂層を形成すること、及び、
前記樹脂層に、複数のランドと、前記複数の電極と前記複数のランドとを電気的に接続する複数の配線と、を形成すること、
を含み、
前記複数のランドを、いずれかの前記配線の長手方向に沿って長くなる形状の長形ランドを含むように形成する半導体装置の製造方法。
Forming a resin layer on a semiconductor substrate having a plurality of electrodes, and
Forming a plurality of lands and a plurality of wirings for electrically connecting the plurality of electrodes and the plurality of lands to the resin layer;
Including
A method of manufacturing a semiconductor device, wherein the plurality of lands are formed so as to include an elongated land having a shape elongated in a longitudinal direction of any of the wirings.
JP2003147846A 2003-05-26 2003-05-26 Semiconductor device and its manufacturing method, circuit board, and electronic equipment Pending JP2004349630A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003147846A JP2004349630A (en) 2003-05-26 2003-05-26 Semiconductor device and its manufacturing method, circuit board, and electronic equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003147846A JP2004349630A (en) 2003-05-26 2003-05-26 Semiconductor device and its manufacturing method, circuit board, and electronic equipment

Publications (1)

Publication Number Publication Date
JP2004349630A true JP2004349630A (en) 2004-12-09

Family

ID=33534264

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003147846A Pending JP2004349630A (en) 2003-05-26 2003-05-26 Semiconductor device and its manufacturing method, circuit board, and electronic equipment

Country Status (1)

Country Link
JP (1) JP2004349630A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7365429B2 (en) 2004-09-03 2008-04-29 Seiko Epson Corporation Semiconductor device and method for manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7365429B2 (en) 2004-09-03 2008-04-29 Seiko Epson Corporation Semiconductor device and method for manufacturing the same

Similar Documents

Publication Publication Date Title
US10600709B2 (en) Bump-on-trace packaging structure and method for forming the same
US7132742B2 (en) Semiconductor device, method of manufacturing the same, circuit board, and electronic instrument
CN100426495C (en) Electronic device and producing method thereof
US11894330B2 (en) Methods of manufacturing a semiconductor device including a joint adjacent to a post
US7358174B2 (en) Methods of forming solder bumps on exposed metal pads
JP2004281538A (en) Electronic device and its manufacturing method, circuit board, and electronic equipment
TW201413899A (en) Bump structure and its forming method
JP2004104103A (en) Semiconductor device and its manufacturing method, circuit board, and electronic equipment
US8294266B2 (en) Conductor bump method and apparatus
JP2006041401A (en) Semiconductor device and manufacturing method thereof
JP3678239B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
JP3772983B2 (en) Manufacturing method of electronic device
US20040227238A1 (en) Electronic device and method of manufacturing the same, circuit board, and electronic instrument
JP2006202969A (en) Semiconductor device and its mounting body
US6956293B2 (en) Semiconductor device
JP2002280407A (en) Semiconductor chip and semiconductor device, circuit board, and electronic equipment
KR20170021712A (en) Semiconductor device and manufacturing method thereof
JP2010232616A (en) Semiconductor device and wiring board
JP3568869B2 (en) Semiconductor integrated circuit device and method of manufacturing the same
JP2004349630A (en) Semiconductor device and its manufacturing method, circuit board, and electronic equipment
JP2005150578A (en) Semiconductor device and manufacturing method thereof
WO2010036623A1 (en) High-electrical-current wafer level packaging, high-electrical-current wlp electronic devices, and methods of manufacture thereof
US20190181067A1 (en) Semiconductor package and method of fabricating the same
JP3726906B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
JP2005101248A (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060112

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060502

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071217

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080130