JP2004212291A - 調整装置及び試験装置 - Google Patents
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Abstract
【課題】可変遅延回路の遅延量を適切に調節する。
【解決手段】可変遅延回路に設定すべき遅延量を調整する調整装置は、可変遅延回路に設定すべき複数の遅延量のそれぞれに対応付けて遅延量を調整する設定情報を格納する設定情報メモリと、遅延量の期待値を格納する期待値メモリと、設定情報を格納すべき設定情報メモリのアドレスを調整対象の遅延量である対象遅延量に応じて設定情報メモリに出力するアドレス出力部と、設定情報の候補である一の設定値を可変遅延回路に設定し可変遅延回路の遅延量を測定する遅延量測定部と、一の設定値を設定情報メモリに書き込む書込部と、測定された遅延量が期待値を満たす場合に設定情報メモリに出力するアドレスを更新し測定された遅延量が期待値を満たさない場合に他の設定値を可変遅延回路に設定し可変遅延回路の遅延量の測定を遅延量測定部に行わせるアドレス更新部とを備える。
【選択図】 図３
【解決手段】可変遅延回路に設定すべき遅延量を調整する調整装置は、可変遅延回路に設定すべき複数の遅延量のそれぞれに対応付けて遅延量を調整する設定情報を格納する設定情報メモリと、遅延量の期待値を格納する期待値メモリと、設定情報を格納すべき設定情報メモリのアドレスを調整対象の遅延量である対象遅延量に応じて設定情報メモリに出力するアドレス出力部と、設定情報の候補である一の設定値を可変遅延回路に設定し可変遅延回路の遅延量を測定する遅延量測定部と、一の設定値を設定情報メモリに書き込む書込部と、測定された遅延量が期待値を満たす場合に設定情報メモリに出力するアドレスを更新し測定された遅延量が期待値を満たさない場合に他の設定値を可変遅延回路に設定し可変遅延回路の遅延量の測定を遅延量測定部に行わせるアドレス更新部とを備える。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、調整装置及び試験装置に関する。特に本発明は、可変遅延回路の遅延量を調節する調整装置及び試験装置に関する。
【０００２】
【従来の技術】
半導体試験装置は、互いに異なる遅延量遅延させた複数の入力信号を、試験対象の半導体デバイスに入力し、入力信号に応じて適切な出力が得られるか否かを試験する。これにより、半導体試験装置は、予め定められた規格範囲内の遅延量、入力信号を遅延させた場合であっても、試験対象の半導体デバイスが適切に動作するか否かを試験することができる。
従来、半導体試験装置は、複数の互いに異なるシフト量だけシフトさせた複数のシフト器から、適切な遅延量遅延させることの出来るシフト器を予め選択することにより、入力信号を適切に遅延させることができる（特許文献１参照。）。
【０００３】
【特許文献１】
特開２０００−３３２５８３号公報
【０００４】
【発明が解決しようとする課題】
しかし、入力信号の遅延に用いられる遅延回路の遅延量は、遅延素子のばらつき等の要因により、予め正確に設定するのは困難である。従って、試験の開始前等に、遅延回路の遅延量を調節する必要がある。
そこで本発明は、上記の課題を解決することのできる調整装置及び試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００５】
【課題を解決するための手段】
即ち、本発明の第１の形態によると、可変遅延回路に設定すべき遅延量を調整する調整装置であって、可変遅延回路に設定すべき複数の遅延量のそれぞれに対応付けて、当該遅延量を調整する設定情報を格納する設定情報メモリと、複数の遅延量のそれぞれに対応付けて、当該遅延量の期待値を格納する期待値メモリと、設定情報を格納すべき設定情報メモリのアドレスを、調整対象の遅延量である対象遅延量に応じて選択し、設定情報メモリに出力するアドレス出力部と、設定情報の候補である一の設定値を、可変遅延回路に設定し、可変遅延回路の遅延量を測定する遅延量測定部と、一の設定値を設定情報メモリのアドレスに書き込む書込部と、測定された遅延量が期待値を満たす場合に、設定情報メモリに出力するアドレスを他の対象遅延量に対応するアドレスに更新し、測定された遅延量が期待値を満たさない場合に、他の設定値を可変遅延回路に設定し、可変遅延回路の遅延量の測定を遅延量測定部に行わせるアドレス更新部とを備える調整装置を提供する。
【０００６】
可変遅延回路の遅延量の、温度に対する変化量を格納する遅延量格納部と、可変遅延回路が用いられる場合の温度及び遅延量の調整を行う場合の温度の差に基づき、期待値を変化量分調整する期待値調整部とを更に備えてもよい。
遅延量測定部は、一の測定値を含む複数の設定値のそれぞれを、順次可変遅延回路に設定して、可変遅延回路の遅延量を測定し、当該調整装置は、複数の設定値のそれぞれについて、期待値との誤差である遅延誤差を算出する遅延誤差算出部と、一の設定値に対応する遅延誤差と、複数の設定値において一の設定値より以前に遅延量を測定した設定値に対応する遅延誤差の最小値とを比較する比較部とを更に備え、書込部は、一の設定値に対応する遅延誤差が最小値より小さい場合に、一の設定値を設定情報メモリのアドレスに書き込んでもよい。
遅延量測定部は、更に、複数の設定値のそれぞれを、順次設定情報メモリに対して出力し、書込部は、一の設定値に対応する遅延誤差が最小値より小さい場合に、設定情報メモリに対してデータの書き込みを指示する書込信号を入力して、一の設定値を設定情報メモリのアドレスに書き込んでもよい。
【０００７】
本発明の第２の形態によると、電子デバイスを試験する試験装置であって、電子デバイスの試験に用いる複数の試験信号のそれぞれを、当該試験信号に対応して指定された遅延量遅延させる可変遅延回路と、可変遅延回路に設定すべき複数の遅延量のそれぞれに対応付けて、当該遅延量を調整する設定情報を格納する設定情報メモリと、複数の遅延量のそれぞれに対応付けて、当該遅延量の期待値を格納する期待値メモリと、設定情報を格納すべき設定情報メモリのアドレスを、調整対象の遅延量である対象遅延量に応じて選択し、設定情報メモリに出力するアドレス出力部と、設定情報の候補である一の設定値を、可変遅延回路に設定し、可変遅延回路の遅延量を測定する遅延量測定部と、一の設定値を設定情報メモリのアドレスに書き込む書込部と、測定された遅延量が期待値を満たす場合に、設定情報メモリに出力するアドレスを他の対象遅延量に対応するアドレスに更新し、測定された遅延量が期待値を満たさない場合に、他の設定値を可変遅延回路に設定し、可変遅延回路の遅延量の測定を遅延量測定部に行わせるアドレス更新部とを備え、可変遅延回路により遅延された複数の試験信号を電子デバイスに出力することを特徴とする試験装置を提供する。
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【０００８】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、試験装置１００の機能ブロック図を示す。試験装置１００は、互いにタイミングの異なる複数の入力信号に対して、電子デバイス２００が出力する出力信号の値を検出することにより、電子デバイス２００を試験する。
【００１０】
試験装置１００は、タイミング発生器１０と、パターン発生器１２と、波形整形器１４と、比較判定部１８とを備える。タイミング発生器１０は、試験装置１００を動作させるためのタイミング信号を生成する。例えば、タイミング発生器１０は、電子デバイス２００に試験パターンを供給するタイミングを示すテストセット信号をパターン発生器１２から受け取り、電子デバイス２００に試験パターンを供給するタイミングを示す信号を、波形整形器１４に供給する。また、タイミング発生器１０は、試験装置１００の動作を同期させる基準クロックを生成し、タイミング発生器１０の各構成要素に供給する。
【００１１】
パターン発生器１２は、電子デバイス２００を試験するための試験パターンを生成し、波形整形器１４に供給する。また、パターン発生器１２は、試験パターンを遅延すべき遅延量を示す制御信号を波形整形器１４に供給する。波形整形器１４は、受け取った試験パターンを整形し、タイミング発生器１０から受け取った信号に応じて、整形した試験パターンを電子デバイス２００に供給する。例えば、波形整形器１４は、パターン発生器１２から受け取った試験パターンを示す信号を、受け取った制御信号に応じて遅延させて電子デバイス２００に供給する可変遅延回路１６−１〜Ｎと、可変遅延回路１６−１〜Ｎのそれぞれに設定すべき遅延量を調整する調整装置３０とを有する。可変遅延回路１６−１〜Ｎのそれぞれは、例えば、電子デバイス２００の各ピンに対応して設けられており、電子デバイス２００の複数のピンに対してそれぞれ入力される信号を遅延させる。可変遅延回路１６−２〜Ｎは、可変遅延回路１６−１と略同一の構成をとるので、以降の説明を省略する。比較判定部１８は、与えられた試験パターンに応じて電子デバイス２００が出力する出力信号に基づいて、電子デバイス２００の良否を判定する。
【００１２】
また、電子デバイス２００は、例えばＤＤＲ−ＳＤＲＡＭであって、比較判定部１８は、出力信号としてＤＤＲ−ＳＤＲＡＭのデータ信号、及びデータ信号に同期して出力されるクロック信号であるＤＱＳを受け取ってよい。この場合、比較判定部１８は、受け取ったデータ信号及びＤＱＳに基づいて、電子デバイス２００のセットアップ／ホールド試験を行い、電子デバイス２００の良否を判定してよい。
【００１３】
図２は、可変遅延回路１６−１のブロック図を示す。可変遅延回路１６−１は、６２．５ｐｓ単位で遅延量を指定する制御信号をパターン発生器１２から受け取り、パターン発生器１２から受け取った試験パターンを当該制御信号に応じて遅延させ、電子デバイス２００に出力する。可変遅延回路１６−１は、制御部１２０と、デコーダ１３０と、可変遅延部１４０と、固定遅延部１５０Ａ〜Ｃとを備える。制御部１２０は、パターン発生器１２から受け取った、遅延量を指定する制御信号に応じて、１ｎｓ（ナノセカンド）単位で０ｎｓから３ｎｓまでの遅延量を指定する２ビットの信号をデコーダ１３０に出力すると伴に、６２．５ｐｓ単位で０ｐｓから９３７．５ｐｓまでの遅延量を指定する４ビットの信号を設定情報メモリ４５０に出力する。
【００１４】
デコーダ１３０は、制御部１２０から受け取った２ビットの信号をデコードし、００（０ｎｓ）、０１（１ｎｓ）、１０（２ｎｓ）、１１（３ｎｓ）に対応するＡＮＤゲート１３２−Ａ〜Ｄの何れかに信号”１”を出力する。ＡＮＤゲート１３２Ａ〜Ｄのそれぞれは、デコーダ１３０から受け取った信号及びパターン発生器１２から受け取った試験パターンの論理積を、それぞれＯＲゲート１３４Ｃ、ＯＲゲート１３４Ｂ、ＯＲゲート１３４Ａ、及び固定遅延部１５０Ａに出力する。
【００１５】
固定遅延部１５０Ａは、受け取った試験パターンを予め定められた遅延量遅延させ、ＯＲゲート１３４Ａに出力する。ＯＲゲート１３４Ａは、ＡＮＤゲート１３２Ｃ及び固定遅延部１５０Ａから受け取った試験パターンの論理和を、固定遅延部１５０Ｂに出力する。固定遅延部１５０Ｂは、受け取った試験パターンを予め定められた遅延量遅延させ、ＯＲゲート１３４Ｂに出力する。ＯＲゲート１３４Ｂは、ＡＮＤゲート１３２Ｂ及び固定遅延部１５０Ｂから受け取った試験パターンの論理和を、固定遅延部１５０Ｃに出力する。固定遅延部１５０Ｃは、受け取った試験パターンを予め定められた遅延量遅延させ、ＯＲゲート１３４Ｃに出力する。ＯＲゲート１３４Ｃは、ＡＮＤゲート１３２Ａ及び固定遅延部１５０Ｃから受け取った試験パターンの論理和を可変遅延部１４０に出力する。
この結果、デコーダ１３０は、制御部１２０から指定された遅延量である０ｎｓ、１ｎｓ、２ｎｓ、３ｎｓに応じて、パターン発生器１２から供給される試験パターンを、固定遅延部１５０の遅延量の０、１、２、３倍遅延させることができる。なお、固定遅延部１５０Ａ〜Ｃのそれぞれは、１ｎｓより小さく、かつ１ｎｓ程度の遅延量を有することが望ましい。後述する１４０が、この試験パターンを更に微小に遅延させることにより、遅延量を調節できるからである。
【００１６】
設定情報メモリ４５０は、制御部１２０から６２．５ｐｓ単位で指定された、可変遅延回路１６−１に設定すべき複数の遅延量のそれぞれに対応付けて、遅延量を調整すべく可変遅延部１４０に指定する設定情報を格納する。例えば、設定情報メモリ４５０は、リニアライズメモリと呼ばれる記憶装置として実現され、調整装置３０内の書込部４３０から書込指示を受け取った場合に、調整装置３０内のアドレス出力部３３０から指定されたアドレスに、調整装置３０内の遅延量測定部３５０から設定されたデータを、設定情報として格納する。そして、設定情報メモリ４５０は、制御部１２０から指定されたアドレスに格納されたデータを、設定情報として可変遅延部１４０に出力する。
【００１７】
可変遅延部１４０は、ＯＲゲート１３４Ｃから受け取った試験パターンを、遅延量測定部３５０又は設定情報メモリ４５０により指定された設定情報に応じた遅延量遅延させて、電子デバイス２００に出力する。例えば、可変遅延部１４０は、１０ｐｓ（ピコセカンド）単位で０ｐｓから２５５０ｐｓまでの遅延量を指定する８ビットの制御信号を、遅延量測定部３５０又は設定情報メモリ４５０から受け取る。そして、可変遅延部１４０は、これらの制御信号により指定された遅延量に応じて、ＯＲゲート１３４Ｃから受け取った試験パターンを遅延させる。すなわち、可変遅延部１４０は、固定遅延部１５０Ａ〜Ｃにより遅延された試験パターンの遅延量を、更に、０ｐｓから２５５０ｐｓまで１０ｐｓ毎に遅延させることができる。
【００１８】
図３は、調整装置３０のブロック図を示す。調整装置３０は、可変遅延回路１６−１〜Ｎのそれぞれについて、設定情報メモリ４５０に格納すべき可変遅延部１４０の設定値を、期待値メモリ３７０に格納される遅延量の期待値に基づき調整することを目的とする。
【００１９】
調整装置３０は、シーケンス制御部３１０と、エラー検出出力部３２５と、遅延量格納部３５５と、期待値調整部３６０と、期待値メモリ３７０とを有する。
シーケンス制御部３１０は、アドレス更新部３２０と、アドレス出力部３３０と、ピン設定部３４０と、遅延量測定部３５０とを有する。
【００２０】
アドレス出力部３３０は、設定情報を格納すべき設定情報メモリ４５０のアドレスを、調整対象の遅延量である対象遅延量に応じて選択し、設定情報メモリ４５０に出力する。また、アドレス出力部３３０は、対象遅延量を示す情報を期待値メモリ３７０に送る。更に、アドレス出力部３３０は、アドレスを更新する指示をアドレス更新部３２０から受け取った場合に、設定情報メモリ４５０に送るアドレスを更新する。アドレス出力部３３０は、設定情報メモリ４５０に指定可能な全てのアドレスに対して設定情報メモリ４５０に設定を終えた場合に、電子デバイス２００の他のピンに対応する可変遅延回路１６について調整を行う旨を示すピン更新指示をピン設定部３４０に送る。
【００２１】
アドレス更新部３２０は、アドレス出力部３３０及び遅延量測定部３５０を制御することにより、設定情報を格納すべきアドレスと、当該アドレスに格納すべき設定値とを、順次設定情報メモリ４５０に与える。より具体的には、アドレス更新部３２０は、可変遅延回路１６−１において測定された遅延量が期待値を満たす旨の通知であるスペック充足通知を、スペック判断部４４０から受け取った場合に、設定情報メモリ４５０に出力するアドレスを他の対象遅延量に対応するアドレスに更新する指示をアドレス出力部３３０に送る。一方、アドレス更新部３２０は、可変遅延回路１６−１において測定された遅延量が期待値を満たさない旨の通知であるスペック未充足通知を受け取った場合に、設定値を更新する指示を遅延量測定部３５０に送る。
【００２２】
また、アドレス更新部３２０は、一の対象遅延量に対する全ての設定値について、スペック充足通知を受信できなかった場合に、エラーが発生した旨の通知をエラー検出出力部３２５に送る。これを受けて、エラー検出出力部３２５は、調整対象の回路（例えば可変遅延回路１６−１）にエラーが発生した旨の情報を、制御用メモリのフラグとして設定する。これを受けて、調整装置３０は、エラーが発生した旨の情報を試験装置１００の管理者等に対して出力してもよい。
【００２３】
ピン設定部３４０は、受け取ったピン更新指示に応じて、調整すべきピンを遅延量測定部３５０に通知する。遅延量測定部３５０は、通知されたピンについて、次のように遅延量を測定する。まず、遅延量測定部３５０は、設定情報の候補である複数の設定値を、アドレス更新部３２０からの指示に応じて、可変遅延部１４０に順次設定する。そして、遅延量測定部３５０は、各設定値について、可変遅延回路１６−１の接点５０に信号を入力した後、可変遅延回路１６−１の接点６０から出力されるまでの遅延量を、可変遅延回路１６−１の遅延量として測定し、遅延誤差算出部４００に出力する。遅延量測定部３５０は、ピン更新指示を受ける毎に、可変遅延回路１６−２〜Ｎについても同様に順次遅延量を測定し、遅延誤差算出部４００に出力する。また、遅延量測定部３５０は、測定ミスを検出した場合に、エラーが発生した旨の情報をエラー検出出力部３２５に出力する。
なお、測定対象の遅延量が、遅延量の測定精度に比べて小さい場合には、遅延量測定部３５０は、接点５０及び接点６０間を所定回数通過した信号について遅延量を測定してもよい。この場合、期待値メモリ３７０は、測定された遅延量と比較される期待値として、接点５０及び接点６０間を所定回数通過した信号が遅延されるべき合計の遅延量を格納してもよい。
【００２４】
遅延量格納部３５５は、可変遅延回路１６−１の遅延量の、可変遅延回路１６−１の温度に対する変化量を格納する。期待値調整部３６０は、可変遅延回路１６−１が試験に用いられる場合の可変遅延回路１６−１の温度を予め格納している。そして、期待値調整部３６０は、可変遅延回路１６−１の現在温度、即ち遅延量の調整を行う場合の温度を計測する。期待値調整部３６０は、可変遅延回路１６−１が試験に用いられる場合の温度及び遅延量の調整を行う場合の温度の差に基づき、調整すべき遅延量を遅延量格納部３５５内の情報に基づき算出し、期待値メモリ３７０中の期待値を調整する。
【００２５】
期待値メモリ３７０は、複数の対象遅延量のそれぞれに対応付けて、遅延量の期待値を格納する。例えば、遅延量測定部３５０が、可変遅延回路１６−１により１回遅延された遅延量を測定する場合においては、期待値メモリ３７０は、対象遅延量に対応付けられる期待値として、当該対象遅延量と同一の値を格納する。一方、遅延量測定部３５０が、可変遅延回路１６−１により所定回数遅延された遅延量を測定する場合においては、期待値メモリ３７０は、対象遅延量に対応付けられる期待値として、当該対象遅延量に当該所定回数を乗じた値を格納している。そして、期待値メモリ３７０は、アドレス出力部３３０から受け取った対象遅延量を示す情報に応じて期待値を選択し、遅延誤差算出部４００に送る。
【００２６】
差分検出部３８０は、遅延誤差算出部４００と、最小値メモリ４１０と、比較部４２０と、書込部４３０と、スペック判断部４４０と、設定情報メモリ４５０とを有する。遅延誤差算出部４００は、複数の設定値のそれぞれに対する可変遅延回路１６−１の遅延量を順次遅延量測定部３５０から受け取る。そして、遅延誤差算出部４００は、当該遅延量と、期待値メモリ３７０から受け取った期待値との誤差である遅延誤差を順次算出して、最小値メモリ４１０、比較部４２０、及びスペック判断部４４０に送る。
【００２７】
最小値メモリ４１０は、複数の設定値において一の設定値より以前に遅延量を測定した設定値に対応する遅延誤差の最小値を格納している。例えば、初期状態として、最小値メモリ４１０は、最小値メモリ４１０に格納し得る最大の値を予め格納している。そして、最小値メモリ４１０は、書込部４３０からの指示に応じて、遅延誤差算出部４００から受け取った遅延誤差を格納する。
【００２８】
比較部４２０は、遅延誤差算出部４００から受け取った遅延誤差と、最小値メモリ４１０から取得した最小値とを比較する。そして、比較部４２０は、遅延誤差算出部４００から受け取った遅延誤差が、最小値メモリ４１０から取得した最小値より小さい場合に、書込指示を書込部４３０に送る。この場合、書込部４３０は、遅延誤差を最小値メモリ４１０に書き込ませる書込指示を、最小値メモリ４１０に送る。また、書込部４３０は、設定情報メモリ４５０に対して書込指示を入力することにより、遅延量測定部３５０から設定情報メモリ４５０のデータ線に対して出力されている一の設定値を、アドレス出力部３３０から設定情報メモリ４５０のアドレス線に対して出力されているアドレスに書き込む。
【００２９】
スペック判断部４４０は、遅延誤差算出部４００から受け取った遅延誤差が、予め定められた許容範囲内に収まったか否かを判断する。すなわち、スペック判断部４４０は、測定された遅延量と、期待値との差が許容範囲内である場合には、測定された遅延量が期待値を満たすとして、スペック充足通知をアドレス更新部３２０に送る。一方、スペック判断部４４０は、測定された遅延量の、期待値との差が許容範囲外である場合には、測定された遅延量が期待値を満たさないとして、スペック未充足通知をアドレス更新部３２０に送る。
【００３０】
設定情報メモリ４５０は、書込部４３０から書込指示を受け取った場合に、アドレス出力部３３０から指定されたアドレスに、遅延量測定部３５０から指定された設定値を書き込む。これにより、設定情報メモリ４５０は、可変遅延回路１６−１に設定すべき複数の遅延量のそれぞれに対応付けて、当該遅延量を調整する設定情報を格納する。
【００３１】
図４は、遅延量格納部３５５の一例を示す。遅延量格納部３５５は、可変遅延回路１６−１の遅延量の、可変遅延回路１６−１の温度に対する変化量を格納する。例えば、遅延量格納部３５５は、可変遅延回路１６−１の温度が１０℃である場合に、可変遅延回路１６−１の遅延量が１．０ｎｓである旨を格納している。また、遅延量格納部３５５は、可変遅延回路１６−１の温度が２０℃である場合に、可変遅延回路１６−１の遅延量が１．２ｎｓである旨を格納している。なお、可変遅延回路１６−１の遅延量とは、例えば、対象遅延量を１ｎｓに設定した場合に測定される実際の遅延量である。これに代えて、遅延量格納部３５５は、図２で示した固定遅延部１５０Ａ〜Ｃの遅延量の、温度に対する変化量を格納してもよい。
【００３２】
このように、期待値調整部３６０は、遅延量格納部３５５に格納された、可変遅延回路１６−１の遅延量の、温度に対する変化量に基づき、期待値を調整する。例えば、期待値調整部３６０は、遅延量を調整している場合より、電子デバイス２００の試験をしている場合の方が、遅延量が大きくなる場合には、期待値メモリ３７０内の期待値が、設定されるべき期待値より小さくなるように調整する。従って、調整装置３０は、電子デバイス２００の試験をしている場合に正しい遅延量となるように期待値を調整することができる。
【００３３】
図５は、調整装置３０の動作フローを示す。調整装置３０は、Ｓ６１０からＳ６３０により構成されるソフトウェア処理と、Ｓ６４０からＳ７２０により構成されるハードウェア処理とにより動作する。
【００３４】
調整装置３０は、初期設定、例えば、ソフトウェアのブート処理、メモリ領域の初期化等を行う（Ｓ６１０）。そして、調整装置３０は、ハードウェア処理をスタートさせる（Ｓ６２０）。後述するハードウェア処理の終了を待って、調整装置３０は、ソフトウェア処理の終了処理を行う（Ｓ６３０）。シーケンス制御部３１０は、Ｓ６２０においてハードウェア処理のスタート指示を受けて、シーケンス処理を開始する（Ｓ６４０）。例えば、シーケンス制御部３１０は、ピンの選択、アドレスの設定、及び設定値の出力に用いるカウンタを初期化してもよい。そして、ピン設定部３４０は、測定すべきピンを選択する（Ｓ６５０）。
【００３５】
アドレス更新部３２０は、対象遅延量に対応するアドレスを選択し、設定情報メモリ４５０に出力する（Ｓ６５５）。そして、遅延量測定部３５０は、一の設定値を可変遅延部１４０に設定し（Ｓ６６０）、遅延量を測定する（Ｓ６７０）。そして、遅延量測定部３５０は、エラーを検出した場合に（Ｓ６８０：ＹＥＳ）、エラーが発生した旨を示すエラーフラグを、制御用メモリに設定する（Ｓ６９０）。一方、エラーが検出されない場合に（Ｓ６８０：ＮＯ）、アドレス更新部３２０は、調整対象である一の対象遅延量について、全ての設定値が期待値を満たさなかったか否かを判断する（Ｓ７００）。
【００３６】
何れの設定値も期待値を満たさない場合に（Ｓ７００：ＹＥＳ）、エラー検出出力部３２５は、エラーフラグを設定する（Ｓ６９０）。何れかの設定値が期待値を満たしている場合又は全ての設定値に対する遅延誤差が未だ測定されていない場合に（Ｓ７００：ＮＯ）、スペック判断部４４０は、Ｓ６７０で測定された一の設定値に対する遅延誤差が、期待値を満たしたか否かを判断する（Ｓ７１０）。期待値を満たさない場合に（Ｓ７１０：ＹＥＳ）、アドレス更新部３２０は、Ｓ６６０に戻り、他の設定値を可変遅延部１４０に設定し、可変遅延回路の遅延量の測定を再び遅延量測定部３５０に行わせる。アドレス更新部３２０は、他の設定値を設定する処理として、例えば、設定値を出力するカウンタをインクリメント処理する。
【００３７】
一方、期待値を満たす場合に（Ｓ７１０：ＮＯ）、アドレス出力部３３０は、全ての対象遅延量に対する遅延量の調整を終えたか否かを判断する（Ｓ７１５）。全ての対象遅延量に対する遅延量の調整を終えていない場合に（Ｓ７１５：ＮＯ）、アドレス更新部３２０は、Ｓ６５５に処理を戻し、他の対象遅延量に対応するアドレスを選択する。全ての対象遅延量に対する遅延量の調整を終えた場合に（Ｓ７１５：ＹＥＳ）、ピン設定部３４０は、調整すべき全てのピンに対して設定情報が設定されたか否かを判断する（Ｓ７２０）。何れかのピンに対して設定されていない場合に（Ｓ７２０：ＮＯ）、ピン設定部３４０は、Ｓ６５０に戻り設定対象のピンを更新する。ピン設定部３４０は、設定対象のピンを更新する処理として、例えば、設定対象のピン番号を示すカウンタをインクリメント処理する。全てのピンに対して設定情報が設定された場合に（Ｓ７２０：ＹＥＳ）、調整装置３０は、ハードウェア処理を終了する。
【００３８】
以上の説明から明らかなように、調整装置３０は、可変遅延回路１６−１〜Ｎのそれぞれの遅延量を適切に調整することができる。そして、調整装置３０は、可変遅延回路の遅延量を調整する一連の処理、即ち、複数の設定値を順次設定する処理と、期待値を満たすか否かの判断と、及び期待値を満たす場合に設定値をメモリに書き込む処理とを、ハードウェアにより高速に行うことができる。
【００３９】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。例えば、試験装置１００は、複数の調整装置３０を、複数の可変遅延回路１６に対応付けて備えてもよい。この場合、可変遅延回路１６の遅延量の調節を並列に行うことができる。
【００４０】
【発明の効果】
上記説明から明らかなように、本発明によれば可変遅延回路の遅延量を適切に調節することができる。
【図面の簡単な説明】
【図１】図１は、試験装置１００の機能ブロック図。
【図２】図２は、可変遅延回路１６−１のブロック図。
【図３】図３は、調整装置３０のブロック図。
【図４】図４は、遅延量格納部３５５の一例を示す図。
【図５】図５は、調整装置３０の動作フロー図。
【符号の説明】
１０ タイミング発生器
１２ パターン発生器
１４ 波形整形器
１６ 可変遅延回路
１８ 比較判定部
３０ 調整装置
５０ 接点
６０ 接点
１００ 試験装置
１２０ 制御部
１３０ デコーダ
１３２ ＡＮＤゲート
１３４ ＯＲゲート
１４０ 可変遅延部
１５０ 固定遅延部
２００ 電子デバイス
３１０ シーケンス制御部
３２０ アドレス更新部
３２５ エラー検出出力部
３３０ アドレス出力部
３４０ ピン設定部
３５０ 遅延量測定部
３５５ 遅延量格納部
３６０ 期待値調整部
３７０ 期待値メモリ
３８０ 差分検出部
４００ 遅延誤差算出部
４１０ 最小値メモリ
４２０ 比較部
４３０ 書込部
４４０ スペック判断部
４５０ 設定情報メモリ
【発明の属する技術分野】
本発明は、調整装置及び試験装置に関する。特に本発明は、可変遅延回路の遅延量を調節する調整装置及び試験装置に関する。
【０００２】
【従来の技術】
半導体試験装置は、互いに異なる遅延量遅延させた複数の入力信号を、試験対象の半導体デバイスに入力し、入力信号に応じて適切な出力が得られるか否かを試験する。これにより、半導体試験装置は、予め定められた規格範囲内の遅延量、入力信号を遅延させた場合であっても、試験対象の半導体デバイスが適切に動作するか否かを試験することができる。
従来、半導体試験装置は、複数の互いに異なるシフト量だけシフトさせた複数のシフト器から、適切な遅延量遅延させることの出来るシフト器を予め選択することにより、入力信号を適切に遅延させることができる（特許文献１参照。）。
【０００３】
【特許文献１】
特開２０００−３３２５８３号公報
【０００４】
【発明が解決しようとする課題】
しかし、入力信号の遅延に用いられる遅延回路の遅延量は、遅延素子のばらつき等の要因により、予め正確に設定するのは困難である。従って、試験の開始前等に、遅延回路の遅延量を調節する必要がある。
そこで本発明は、上記の課題を解決することのできる調整装置及び試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００５】
【課題を解決するための手段】
即ち、本発明の第１の形態によると、可変遅延回路に設定すべき遅延量を調整する調整装置であって、可変遅延回路に設定すべき複数の遅延量のそれぞれに対応付けて、当該遅延量を調整する設定情報を格納する設定情報メモリと、複数の遅延量のそれぞれに対応付けて、当該遅延量の期待値を格納する期待値メモリと、設定情報を格納すべき設定情報メモリのアドレスを、調整対象の遅延量である対象遅延量に応じて選択し、設定情報メモリに出力するアドレス出力部と、設定情報の候補である一の設定値を、可変遅延回路に設定し、可変遅延回路の遅延量を測定する遅延量測定部と、一の設定値を設定情報メモリのアドレスに書き込む書込部と、測定された遅延量が期待値を満たす場合に、設定情報メモリに出力するアドレスを他の対象遅延量に対応するアドレスに更新し、測定された遅延量が期待値を満たさない場合に、他の設定値を可変遅延回路に設定し、可変遅延回路の遅延量の測定を遅延量測定部に行わせるアドレス更新部とを備える調整装置を提供する。
【０００６】
可変遅延回路の遅延量の、温度に対する変化量を格納する遅延量格納部と、可変遅延回路が用いられる場合の温度及び遅延量の調整を行う場合の温度の差に基づき、期待値を変化量分調整する期待値調整部とを更に備えてもよい。
遅延量測定部は、一の測定値を含む複数の設定値のそれぞれを、順次可変遅延回路に設定して、可変遅延回路の遅延量を測定し、当該調整装置は、複数の設定値のそれぞれについて、期待値との誤差である遅延誤差を算出する遅延誤差算出部と、一の設定値に対応する遅延誤差と、複数の設定値において一の設定値より以前に遅延量を測定した設定値に対応する遅延誤差の最小値とを比較する比較部とを更に備え、書込部は、一の設定値に対応する遅延誤差が最小値より小さい場合に、一の設定値を設定情報メモリのアドレスに書き込んでもよい。
遅延量測定部は、更に、複数の設定値のそれぞれを、順次設定情報メモリに対して出力し、書込部は、一の設定値に対応する遅延誤差が最小値より小さい場合に、設定情報メモリに対してデータの書き込みを指示する書込信号を入力して、一の設定値を設定情報メモリのアドレスに書き込んでもよい。
【０００７】
本発明の第２の形態によると、電子デバイスを試験する試験装置であって、電子デバイスの試験に用いる複数の試験信号のそれぞれを、当該試験信号に対応して指定された遅延量遅延させる可変遅延回路と、可変遅延回路に設定すべき複数の遅延量のそれぞれに対応付けて、当該遅延量を調整する設定情報を格納する設定情報メモリと、複数の遅延量のそれぞれに対応付けて、当該遅延量の期待値を格納する期待値メモリと、設定情報を格納すべき設定情報メモリのアドレスを、調整対象の遅延量である対象遅延量に応じて選択し、設定情報メモリに出力するアドレス出力部と、設定情報の候補である一の設定値を、可変遅延回路に設定し、可変遅延回路の遅延量を測定する遅延量測定部と、一の設定値を設定情報メモリのアドレスに書き込む書込部と、測定された遅延量が期待値を満たす場合に、設定情報メモリに出力するアドレスを他の対象遅延量に対応するアドレスに更新し、測定された遅延量が期待値を満たさない場合に、他の設定値を可変遅延回路に設定し、可変遅延回路の遅延量の測定を遅延量測定部に行わせるアドレス更新部とを備え、可変遅延回路により遅延された複数の試験信号を電子デバイスに出力することを特徴とする試験装置を提供する。
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【０００８】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、試験装置１００の機能ブロック図を示す。試験装置１００は、互いにタイミングの異なる複数の入力信号に対して、電子デバイス２００が出力する出力信号の値を検出することにより、電子デバイス２００を試験する。
【００１０】
試験装置１００は、タイミング発生器１０と、パターン発生器１２と、波形整形器１４と、比較判定部１８とを備える。タイミング発生器１０は、試験装置１００を動作させるためのタイミング信号を生成する。例えば、タイミング発生器１０は、電子デバイス２００に試験パターンを供給するタイミングを示すテストセット信号をパターン発生器１２から受け取り、電子デバイス２００に試験パターンを供給するタイミングを示す信号を、波形整形器１４に供給する。また、タイミング発生器１０は、試験装置１００の動作を同期させる基準クロックを生成し、タイミング発生器１０の各構成要素に供給する。
【００１１】
パターン発生器１２は、電子デバイス２００を試験するための試験パターンを生成し、波形整形器１４に供給する。また、パターン発生器１２は、試験パターンを遅延すべき遅延量を示す制御信号を波形整形器１４に供給する。波形整形器１４は、受け取った試験パターンを整形し、タイミング発生器１０から受け取った信号に応じて、整形した試験パターンを電子デバイス２００に供給する。例えば、波形整形器１４は、パターン発生器１２から受け取った試験パターンを示す信号を、受け取った制御信号に応じて遅延させて電子デバイス２００に供給する可変遅延回路１６−１〜Ｎと、可変遅延回路１６−１〜Ｎのそれぞれに設定すべき遅延量を調整する調整装置３０とを有する。可変遅延回路１６−１〜Ｎのそれぞれは、例えば、電子デバイス２００の各ピンに対応して設けられており、電子デバイス２００の複数のピンに対してそれぞれ入力される信号を遅延させる。可変遅延回路１６−２〜Ｎは、可変遅延回路１６−１と略同一の構成をとるので、以降の説明を省略する。比較判定部１８は、与えられた試験パターンに応じて電子デバイス２００が出力する出力信号に基づいて、電子デバイス２００の良否を判定する。
【００１２】
また、電子デバイス２００は、例えばＤＤＲ−ＳＤＲＡＭであって、比較判定部１８は、出力信号としてＤＤＲ−ＳＤＲＡＭのデータ信号、及びデータ信号に同期して出力されるクロック信号であるＤＱＳを受け取ってよい。この場合、比較判定部１８は、受け取ったデータ信号及びＤＱＳに基づいて、電子デバイス２００のセットアップ／ホールド試験を行い、電子デバイス２００の良否を判定してよい。
【００１３】
図２は、可変遅延回路１６−１のブロック図を示す。可変遅延回路１６−１は、６２．５ｐｓ単位で遅延量を指定する制御信号をパターン発生器１２から受け取り、パターン発生器１２から受け取った試験パターンを当該制御信号に応じて遅延させ、電子デバイス２００に出力する。可変遅延回路１６−１は、制御部１２０と、デコーダ１３０と、可変遅延部１４０と、固定遅延部１５０Ａ〜Ｃとを備える。制御部１２０は、パターン発生器１２から受け取った、遅延量を指定する制御信号に応じて、１ｎｓ（ナノセカンド）単位で０ｎｓから３ｎｓまでの遅延量を指定する２ビットの信号をデコーダ１３０に出力すると伴に、６２．５ｐｓ単位で０ｐｓから９３７．５ｐｓまでの遅延量を指定する４ビットの信号を設定情報メモリ４５０に出力する。
【００１４】
デコーダ１３０は、制御部１２０から受け取った２ビットの信号をデコードし、００（０ｎｓ）、０１（１ｎｓ）、１０（２ｎｓ）、１１（３ｎｓ）に対応するＡＮＤゲート１３２−Ａ〜Ｄの何れかに信号”１”を出力する。ＡＮＤゲート１３２Ａ〜Ｄのそれぞれは、デコーダ１３０から受け取った信号及びパターン発生器１２から受け取った試験パターンの論理積を、それぞれＯＲゲート１３４Ｃ、ＯＲゲート１３４Ｂ、ＯＲゲート１３４Ａ、及び固定遅延部１５０Ａに出力する。
【００１５】
固定遅延部１５０Ａは、受け取った試験パターンを予め定められた遅延量遅延させ、ＯＲゲート１３４Ａに出力する。ＯＲゲート１３４Ａは、ＡＮＤゲート１３２Ｃ及び固定遅延部１５０Ａから受け取った試験パターンの論理和を、固定遅延部１５０Ｂに出力する。固定遅延部１５０Ｂは、受け取った試験パターンを予め定められた遅延量遅延させ、ＯＲゲート１３４Ｂに出力する。ＯＲゲート１３４Ｂは、ＡＮＤゲート１３２Ｂ及び固定遅延部１５０Ｂから受け取った試験パターンの論理和を、固定遅延部１５０Ｃに出力する。固定遅延部１５０Ｃは、受け取った試験パターンを予め定められた遅延量遅延させ、ＯＲゲート１３４Ｃに出力する。ＯＲゲート１３４Ｃは、ＡＮＤゲート１３２Ａ及び固定遅延部１５０Ｃから受け取った試験パターンの論理和を可変遅延部１４０に出力する。
この結果、デコーダ１３０は、制御部１２０から指定された遅延量である０ｎｓ、１ｎｓ、２ｎｓ、３ｎｓに応じて、パターン発生器１２から供給される試験パターンを、固定遅延部１５０の遅延量の０、１、２、３倍遅延させることができる。なお、固定遅延部１５０Ａ〜Ｃのそれぞれは、１ｎｓより小さく、かつ１ｎｓ程度の遅延量を有することが望ましい。後述する１４０が、この試験パターンを更に微小に遅延させることにより、遅延量を調節できるからである。
【００１６】
設定情報メモリ４５０は、制御部１２０から６２．５ｐｓ単位で指定された、可変遅延回路１６−１に設定すべき複数の遅延量のそれぞれに対応付けて、遅延量を調整すべく可変遅延部１４０に指定する設定情報を格納する。例えば、設定情報メモリ４５０は、リニアライズメモリと呼ばれる記憶装置として実現され、調整装置３０内の書込部４３０から書込指示を受け取った場合に、調整装置３０内のアドレス出力部３３０から指定されたアドレスに、調整装置３０内の遅延量測定部３５０から設定されたデータを、設定情報として格納する。そして、設定情報メモリ４５０は、制御部１２０から指定されたアドレスに格納されたデータを、設定情報として可変遅延部１４０に出力する。
【００１７】
可変遅延部１４０は、ＯＲゲート１３４Ｃから受け取った試験パターンを、遅延量測定部３５０又は設定情報メモリ４５０により指定された設定情報に応じた遅延量遅延させて、電子デバイス２００に出力する。例えば、可変遅延部１４０は、１０ｐｓ（ピコセカンド）単位で０ｐｓから２５５０ｐｓまでの遅延量を指定する８ビットの制御信号を、遅延量測定部３５０又は設定情報メモリ４５０から受け取る。そして、可変遅延部１４０は、これらの制御信号により指定された遅延量に応じて、ＯＲゲート１３４Ｃから受け取った試験パターンを遅延させる。すなわち、可変遅延部１４０は、固定遅延部１５０Ａ〜Ｃにより遅延された試験パターンの遅延量を、更に、０ｐｓから２５５０ｐｓまで１０ｐｓ毎に遅延させることができる。
【００１８】
図３は、調整装置３０のブロック図を示す。調整装置３０は、可変遅延回路１６−１〜Ｎのそれぞれについて、設定情報メモリ４５０に格納すべき可変遅延部１４０の設定値を、期待値メモリ３７０に格納される遅延量の期待値に基づき調整することを目的とする。
【００１９】
調整装置３０は、シーケンス制御部３１０と、エラー検出出力部３２５と、遅延量格納部３５５と、期待値調整部３６０と、期待値メモリ３７０とを有する。
シーケンス制御部３１０は、アドレス更新部３２０と、アドレス出力部３３０と、ピン設定部３４０と、遅延量測定部３５０とを有する。
【００２０】
アドレス出力部３３０は、設定情報を格納すべき設定情報メモリ４５０のアドレスを、調整対象の遅延量である対象遅延量に応じて選択し、設定情報メモリ４５０に出力する。また、アドレス出力部３３０は、対象遅延量を示す情報を期待値メモリ３７０に送る。更に、アドレス出力部３３０は、アドレスを更新する指示をアドレス更新部３２０から受け取った場合に、設定情報メモリ４５０に送るアドレスを更新する。アドレス出力部３３０は、設定情報メモリ４５０に指定可能な全てのアドレスに対して設定情報メモリ４５０に設定を終えた場合に、電子デバイス２００の他のピンに対応する可変遅延回路１６について調整を行う旨を示すピン更新指示をピン設定部３４０に送る。
【００２１】
アドレス更新部３２０は、アドレス出力部３３０及び遅延量測定部３５０を制御することにより、設定情報を格納すべきアドレスと、当該アドレスに格納すべき設定値とを、順次設定情報メモリ４５０に与える。より具体的には、アドレス更新部３２０は、可変遅延回路１６−１において測定された遅延量が期待値を満たす旨の通知であるスペック充足通知を、スペック判断部４４０から受け取った場合に、設定情報メモリ４５０に出力するアドレスを他の対象遅延量に対応するアドレスに更新する指示をアドレス出力部３３０に送る。一方、アドレス更新部３２０は、可変遅延回路１６−１において測定された遅延量が期待値を満たさない旨の通知であるスペック未充足通知を受け取った場合に、設定値を更新する指示を遅延量測定部３５０に送る。
【００２２】
また、アドレス更新部３２０は、一の対象遅延量に対する全ての設定値について、スペック充足通知を受信できなかった場合に、エラーが発生した旨の通知をエラー検出出力部３２５に送る。これを受けて、エラー検出出力部３２５は、調整対象の回路（例えば可変遅延回路１６−１）にエラーが発生した旨の情報を、制御用メモリのフラグとして設定する。これを受けて、調整装置３０は、エラーが発生した旨の情報を試験装置１００の管理者等に対して出力してもよい。
【００２３】
ピン設定部３４０は、受け取ったピン更新指示に応じて、調整すべきピンを遅延量測定部３５０に通知する。遅延量測定部３５０は、通知されたピンについて、次のように遅延量を測定する。まず、遅延量測定部３５０は、設定情報の候補である複数の設定値を、アドレス更新部３２０からの指示に応じて、可変遅延部１４０に順次設定する。そして、遅延量測定部３５０は、各設定値について、可変遅延回路１６−１の接点５０に信号を入力した後、可変遅延回路１６−１の接点６０から出力されるまでの遅延量を、可変遅延回路１６−１の遅延量として測定し、遅延誤差算出部４００に出力する。遅延量測定部３５０は、ピン更新指示を受ける毎に、可変遅延回路１６−２〜Ｎについても同様に順次遅延量を測定し、遅延誤差算出部４００に出力する。また、遅延量測定部３５０は、測定ミスを検出した場合に、エラーが発生した旨の情報をエラー検出出力部３２５に出力する。
なお、測定対象の遅延量が、遅延量の測定精度に比べて小さい場合には、遅延量測定部３５０は、接点５０及び接点６０間を所定回数通過した信号について遅延量を測定してもよい。この場合、期待値メモリ３７０は、測定された遅延量と比較される期待値として、接点５０及び接点６０間を所定回数通過した信号が遅延されるべき合計の遅延量を格納してもよい。
【００２４】
遅延量格納部３５５は、可変遅延回路１６−１の遅延量の、可変遅延回路１６−１の温度に対する変化量を格納する。期待値調整部３６０は、可変遅延回路１６−１が試験に用いられる場合の可変遅延回路１６−１の温度を予め格納している。そして、期待値調整部３６０は、可変遅延回路１６−１の現在温度、即ち遅延量の調整を行う場合の温度を計測する。期待値調整部３６０は、可変遅延回路１６−１が試験に用いられる場合の温度及び遅延量の調整を行う場合の温度の差に基づき、調整すべき遅延量を遅延量格納部３５５内の情報に基づき算出し、期待値メモリ３７０中の期待値を調整する。
【００２５】
期待値メモリ３７０は、複数の対象遅延量のそれぞれに対応付けて、遅延量の期待値を格納する。例えば、遅延量測定部３５０が、可変遅延回路１６−１により１回遅延された遅延量を測定する場合においては、期待値メモリ３７０は、対象遅延量に対応付けられる期待値として、当該対象遅延量と同一の値を格納する。一方、遅延量測定部３５０が、可変遅延回路１６−１により所定回数遅延された遅延量を測定する場合においては、期待値メモリ３７０は、対象遅延量に対応付けられる期待値として、当該対象遅延量に当該所定回数を乗じた値を格納している。そして、期待値メモリ３７０は、アドレス出力部３３０から受け取った対象遅延量を示す情報に応じて期待値を選択し、遅延誤差算出部４００に送る。
【００２６】
差分検出部３８０は、遅延誤差算出部４００と、最小値メモリ４１０と、比較部４２０と、書込部４３０と、スペック判断部４４０と、設定情報メモリ４５０とを有する。遅延誤差算出部４００は、複数の設定値のそれぞれに対する可変遅延回路１６−１の遅延量を順次遅延量測定部３５０から受け取る。そして、遅延誤差算出部４００は、当該遅延量と、期待値メモリ３７０から受け取った期待値との誤差である遅延誤差を順次算出して、最小値メモリ４１０、比較部４２０、及びスペック判断部４４０に送る。
【００２７】
最小値メモリ４１０は、複数の設定値において一の設定値より以前に遅延量を測定した設定値に対応する遅延誤差の最小値を格納している。例えば、初期状態として、最小値メモリ４１０は、最小値メモリ４１０に格納し得る最大の値を予め格納している。そして、最小値メモリ４１０は、書込部４３０からの指示に応じて、遅延誤差算出部４００から受け取った遅延誤差を格納する。
【００２８】
比較部４２０は、遅延誤差算出部４００から受け取った遅延誤差と、最小値メモリ４１０から取得した最小値とを比較する。そして、比較部４２０は、遅延誤差算出部４００から受け取った遅延誤差が、最小値メモリ４１０から取得した最小値より小さい場合に、書込指示を書込部４３０に送る。この場合、書込部４３０は、遅延誤差を最小値メモリ４１０に書き込ませる書込指示を、最小値メモリ４１０に送る。また、書込部４３０は、設定情報メモリ４５０に対して書込指示を入力することにより、遅延量測定部３５０から設定情報メモリ４５０のデータ線に対して出力されている一の設定値を、アドレス出力部３３０から設定情報メモリ４５０のアドレス線に対して出力されているアドレスに書き込む。
【００２９】
スペック判断部４４０は、遅延誤差算出部４００から受け取った遅延誤差が、予め定められた許容範囲内に収まったか否かを判断する。すなわち、スペック判断部４４０は、測定された遅延量と、期待値との差が許容範囲内である場合には、測定された遅延量が期待値を満たすとして、スペック充足通知をアドレス更新部３２０に送る。一方、スペック判断部４４０は、測定された遅延量の、期待値との差が許容範囲外である場合には、測定された遅延量が期待値を満たさないとして、スペック未充足通知をアドレス更新部３２０に送る。
【００３０】
設定情報メモリ４５０は、書込部４３０から書込指示を受け取った場合に、アドレス出力部３３０から指定されたアドレスに、遅延量測定部３５０から指定された設定値を書き込む。これにより、設定情報メモリ４５０は、可変遅延回路１６−１に設定すべき複数の遅延量のそれぞれに対応付けて、当該遅延量を調整する設定情報を格納する。
【００３１】
図４は、遅延量格納部３５５の一例を示す。遅延量格納部３５５は、可変遅延回路１６−１の遅延量の、可変遅延回路１６−１の温度に対する変化量を格納する。例えば、遅延量格納部３５５は、可変遅延回路１６−１の温度が１０℃である場合に、可変遅延回路１６−１の遅延量が１．０ｎｓである旨を格納している。また、遅延量格納部３５５は、可変遅延回路１６−１の温度が２０℃である場合に、可変遅延回路１６−１の遅延量が１．２ｎｓである旨を格納している。なお、可変遅延回路１６−１の遅延量とは、例えば、対象遅延量を１ｎｓに設定した場合に測定される実際の遅延量である。これに代えて、遅延量格納部３５５は、図２で示した固定遅延部１５０Ａ〜Ｃの遅延量の、温度に対する変化量を格納してもよい。
【００３２】
このように、期待値調整部３６０は、遅延量格納部３５５に格納された、可変遅延回路１６−１の遅延量の、温度に対する変化量に基づき、期待値を調整する。例えば、期待値調整部３６０は、遅延量を調整している場合より、電子デバイス２００の試験をしている場合の方が、遅延量が大きくなる場合には、期待値メモリ３７０内の期待値が、設定されるべき期待値より小さくなるように調整する。従って、調整装置３０は、電子デバイス２００の試験をしている場合に正しい遅延量となるように期待値を調整することができる。
【００３３】
図５は、調整装置３０の動作フローを示す。調整装置３０は、Ｓ６１０からＳ６３０により構成されるソフトウェア処理と、Ｓ６４０からＳ７２０により構成されるハードウェア処理とにより動作する。
【００３４】
調整装置３０は、初期設定、例えば、ソフトウェアのブート処理、メモリ領域の初期化等を行う（Ｓ６１０）。そして、調整装置３０は、ハードウェア処理をスタートさせる（Ｓ６２０）。後述するハードウェア処理の終了を待って、調整装置３０は、ソフトウェア処理の終了処理を行う（Ｓ６３０）。シーケンス制御部３１０は、Ｓ６２０においてハードウェア処理のスタート指示を受けて、シーケンス処理を開始する（Ｓ６４０）。例えば、シーケンス制御部３１０は、ピンの選択、アドレスの設定、及び設定値の出力に用いるカウンタを初期化してもよい。そして、ピン設定部３４０は、測定すべきピンを選択する（Ｓ６５０）。
【００３５】
アドレス更新部３２０は、対象遅延量に対応するアドレスを選択し、設定情報メモリ４５０に出力する（Ｓ６５５）。そして、遅延量測定部３５０は、一の設定値を可変遅延部１４０に設定し（Ｓ６６０）、遅延量を測定する（Ｓ６７０）。そして、遅延量測定部３５０は、エラーを検出した場合に（Ｓ６８０：ＹＥＳ）、エラーが発生した旨を示すエラーフラグを、制御用メモリに設定する（Ｓ６９０）。一方、エラーが検出されない場合に（Ｓ６８０：ＮＯ）、アドレス更新部３２０は、調整対象である一の対象遅延量について、全ての設定値が期待値を満たさなかったか否かを判断する（Ｓ７００）。
【００３６】
何れの設定値も期待値を満たさない場合に（Ｓ７００：ＹＥＳ）、エラー検出出力部３２５は、エラーフラグを設定する（Ｓ６９０）。何れかの設定値が期待値を満たしている場合又は全ての設定値に対する遅延誤差が未だ測定されていない場合に（Ｓ７００：ＮＯ）、スペック判断部４４０は、Ｓ６７０で測定された一の設定値に対する遅延誤差が、期待値を満たしたか否かを判断する（Ｓ７１０）。期待値を満たさない場合に（Ｓ７１０：ＹＥＳ）、アドレス更新部３２０は、Ｓ６６０に戻り、他の設定値を可変遅延部１４０に設定し、可変遅延回路の遅延量の測定を再び遅延量測定部３５０に行わせる。アドレス更新部３２０は、他の設定値を設定する処理として、例えば、設定値を出力するカウンタをインクリメント処理する。
【００３７】
一方、期待値を満たす場合に（Ｓ７１０：ＮＯ）、アドレス出力部３３０は、全ての対象遅延量に対する遅延量の調整を終えたか否かを判断する（Ｓ７１５）。全ての対象遅延量に対する遅延量の調整を終えていない場合に（Ｓ７１５：ＮＯ）、アドレス更新部３２０は、Ｓ６５５に処理を戻し、他の対象遅延量に対応するアドレスを選択する。全ての対象遅延量に対する遅延量の調整を終えた場合に（Ｓ７１５：ＹＥＳ）、ピン設定部３４０は、調整すべき全てのピンに対して設定情報が設定されたか否かを判断する（Ｓ７２０）。何れかのピンに対して設定されていない場合に（Ｓ７２０：ＮＯ）、ピン設定部３４０は、Ｓ６５０に戻り設定対象のピンを更新する。ピン設定部３４０は、設定対象のピンを更新する処理として、例えば、設定対象のピン番号を示すカウンタをインクリメント処理する。全てのピンに対して設定情報が設定された場合に（Ｓ７２０：ＹＥＳ）、調整装置３０は、ハードウェア処理を終了する。
【００３８】
以上の説明から明らかなように、調整装置３０は、可変遅延回路１６−１〜Ｎのそれぞれの遅延量を適切に調整することができる。そして、調整装置３０は、可変遅延回路の遅延量を調整する一連の処理、即ち、複数の設定値を順次設定する処理と、期待値を満たすか否かの判断と、及び期待値を満たす場合に設定値をメモリに書き込む処理とを、ハードウェアにより高速に行うことができる。
【００３９】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。例えば、試験装置１００は、複数の調整装置３０を、複数の可変遅延回路１６に対応付けて備えてもよい。この場合、可変遅延回路１６の遅延量の調節を並列に行うことができる。
【００４０】
【発明の効果】
上記説明から明らかなように、本発明によれば可変遅延回路の遅延量を適切に調節することができる。
【図面の簡単な説明】
【図１】図１は、試験装置１００の機能ブロック図。
【図２】図２は、可変遅延回路１６−１のブロック図。
【図３】図３は、調整装置３０のブロック図。
【図４】図４は、遅延量格納部３５５の一例を示す図。
【図５】図５は、調整装置３０の動作フロー図。
【符号の説明】
１０ タイミング発生器
１２ パターン発生器
１４ 波形整形器
１６ 可変遅延回路
１８ 比較判定部
３０ 調整装置
５０ 接点
６０ 接点
１００ 試験装置
１２０ 制御部
１３０ デコーダ
１３２ ＡＮＤゲート
１３４ ＯＲゲート
１４０ 可変遅延部
１５０ 固定遅延部
２００ 電子デバイス
３１０ シーケンス制御部
３２０ アドレス更新部
３２５ エラー検出出力部
３３０ アドレス出力部
３４０ ピン設定部
３５０ 遅延量測定部
３５５ 遅延量格納部
３６０ 期待値調整部
３７０ 期待値メモリ
３８０ 差分検出部
４００ 遅延誤差算出部
４１０ 最小値メモリ
４２０ 比較部
４３０ 書込部
４４０ スペック判断部
４５０ 設定情報メモリ
Claims (5)
- 可変遅延回路に設定すべき遅延量を調整する調整装置であって、
前記可変遅延回路に設定すべき複数の遅延量のそれぞれに対応付けて、当該遅延量を調整する設定情報を格納する設定情報メモリと、
前記複数の遅延量のそれぞれに対応付けて、当該遅延量の期待値を格納する期待値メモリと、
前記設定情報を格納すべき前記設定情報メモリのアドレスを、調整対象の前記遅延量である対象遅延量に応じて選択し、前記設定情報メモリに出力するアドレス出力部と、
前記設定情報の候補である一の設定値を、前記可変遅延回路に設定し、前記可変遅延回路の遅延量を測定する遅延量測定部と、
前記一の設定値を前記設定情報メモリの前記アドレスに書き込む書込部と、
測定された前記遅延量が前記期待値を満たす場合に、前記設定情報メモリに出力する前記アドレスを他の対象遅延量に対応するアドレスに更新し、測定された前記遅延量が前記期待値を満たさない場合に、他の前記設定値を前記可変遅延回路に設定し、前記可変遅延回路の遅延量の測定を前記遅延量測定部に行わせるアドレス更新部とを備えることを特徴とする調整装置。 - 前記可変遅延回路の遅延量の、温度に対する変化量を格納する遅延量格納部と、
前記可変遅延回路が用いられる場合の温度及び前記遅延量の調整を行う場合の温度の差に基づき、前記期待値を前記変化量分調整する期待値調整部とを更に備えることを特徴とする請求項１記載の調整装置。 - 前記遅延量測定部は、前記一の測定値を含む複数の前記設定値のそれぞれを、順次前記可変遅延回路に設定して、前記可変遅延回路の遅延量を測定し、
当該調整装置は、
前記複数の設定値のそれぞれについて、前記期待値との誤差である遅延誤差を算出する遅延誤差算出部と、
前記一の設定値に対応する前記遅延誤差と、前記複数の設定値において前記一の設定値より以前に遅延量を測定した設定値に対応する前記遅延誤差の最小値とを比較する比較部とを更に備え、
前記書込部は、前記一の設定値に対応する前記遅延誤差が前記最小値より小さい場合に、前記一の設定値を前記設定情報メモリの前記アドレスに書き込むことを特徴とする請求項１記載の調整装置。 - 前記遅延量測定部は、更に、前記複数の設定値のそれぞれを、順次前記設定情報メモリに対して出力し、
前記書込部は、前記一の設定値に対応する前記遅延誤差が前記最小値より小さい場合に、前記設定情報メモリに対してデータの書き込みを指示する書込信号を入力して、前記一の設定値を前記設定情報メモリの前記アドレスに書き込むことを特徴とする請求項３記載の調整装置。 - 電子デバイスを試験する試験装置であって、
前記電子デバイスの試験に用いる複数の試験信号のそれぞれを、当該試験信号に対応して指定された遅延量遅延させる可変遅延回路と、
前記可変遅延回路に設定すべき複数の遅延量のそれぞれに対応付けて、当該遅延量を調整する設定情報を格納する設定情報メモリと、
前記複数の遅延量のそれぞれに対応付けて、当該遅延量の期待値を格納する期待値メモリと、
前記設定情報を格納すべき前記設定情報メモリのアドレスを、調整対象の前記遅延量である対象遅延量に応じて選択し、前記設定情報メモリに出力するアドレス出力部と、
前記設定情報の候補である一の設定値を、前記可変遅延回路に設定し、前記可変遅延回路の遅延量を測定する遅延量測定部と、
前記一の設定値を前記設定情報メモリの前記アドレスに書き込む書込部と、
測定された前記遅延量が前記期待値を満たす場合に、前記設定情報メモリに出力する前記アドレスを他の対象遅延量に対応するアドレスに更新し、測定された前記遅延量が前記期待値を満たさない場合に、他の前記設定値を前記可変遅延回路に設定し、前記可変遅延回路の遅延量の測定を前記遅延量測定部に行わせるアドレス更新部とを備え、
前記可変遅延回路により遅延された前記複数の試験信号を前記電子デバイスに出力することを特徴とする試験装置。
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| JP2003001402A JP2004212291A (ja) | 2003-01-07 | 2003-01-07 | 調整装置及び試験装置 |
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| JP2004212291A true JP2004212291A (ja) | 2004-07-29 |
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| JP2003001402A Pending JP2004212291A (ja) | 2003-01-07 | 2003-01-07 | 調整装置及び試験装置 |
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|---|---|---|---|---|
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| JP2006300894A (ja) * | 2005-04-25 | 2006-11-02 | Advantest Corp | 試験装置、及びプログラム |
| WO2007138814A1 (ja) * | 2006-05-26 | 2007-12-06 | Advantest Corporation | 試験装置および試験モジュール |
-
2003
- 2003-01-07 JP JP2003001402A patent/JP2004212291A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006139519A (ja) * | 2004-11-11 | 2006-06-01 | Advantest Corp | 電源回路、及び試験装置 |
| KR101218910B1 (ko) * | 2004-11-11 | 2013-01-07 | 주식회사 아도반테스토 | 전원 회로 및 시험 장치 |
| JP2006300894A (ja) * | 2005-04-25 | 2006-11-02 | Advantest Corp | 試験装置、及びプログラム |
| US7343259B2 (en) | 2005-04-25 | 2008-03-11 | Advantest Corporation | Test apparatus and program therefor |
| WO2006115175A3 (ja) * | 2005-04-25 | 2008-11-06 | Advantest Corp | 試験装置、プログラム、及び記録媒体 |
| WO2007138814A1 (ja) * | 2006-05-26 | 2007-12-06 | Advantest Corporation | 試験装置および試験モジュール |
| US7782064B2 (en) | 2006-05-26 | 2010-08-24 | Advantest Corporation | Test apparatus and test module |
| JP5100645B2 (ja) * | 2006-05-26 | 2012-12-19 | 株式会社アドバンテスト | 試験装置および試験モジュール |
| TWI404958B (zh) * | 2006-05-26 | 2013-08-11 | Advantest Corp | 測試裝置以及測試模組 |
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