JP2004266228A - 多層プリント配線板および多層プリント配線板のパターンレイアウト方法 - Google Patents

Abstract

【課題】より安定して実装部品（特にリアクタンス素子）の動作を行わせることができるとともに、より実装面積を確保する。
【解決手段】リアクタンス素子を内蔵した半導体集積回路をフリップチップ実装するためのｍ層（ｍ：２以上の整数）の多層プリント配線板は、半導体集積回路を実装したと仮定した場合に、プリント配線板１１の実装面へのリアクタンス素子１３の正射影を包含する所定の領域を除く領域をレイアウト許可領域とし、実装面側から第ｎ層（ｎ：自然数、かつ、ｎ≦ｍ）までの各層についてはレイアウト許可領域のみに導体パターンが形成される。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、多層プリント配線板および多層プリント配線板のパターンレイアウト方法に係り、特に高周波無線機器等に用いられる半導体集積回路とそれを基板上に実装するための多層プリント配線板および多層プリント配線板のパターンレイアウト方法に関する。
【０００２】
【従来の技術】
従来より半導体集積回路の多層基板への実装方式として、フリップチップ実装方式が知られている。
フリップチップ実装方式は、半導体集積回路がプリント配線板に対して能動面を下にして（能動面を基板側に向けて）実装される方式であり、半導体集積回路のパッドとプリント配線板上の電極とがいわゆるバンプと呼ばれる金属部分により接続される。
この実装方式は、ワイヤボンディング実装方式と異なり、ワイヤが不要であるため、高周波阻止特性が小さく、回路の高周波特性への影響が小さい。
このため、フリップチップ実装方式は、１ＧＨｚ以上の高周波回路の実装方式として認知されている。
【０００３】
一方、半導体集積回路の集積技術の進歩により、オンチップレゾネータと呼ばれる共振回路のリアクタンス素子が半導体集積回路能動面に形成されることも行われるようになってきている。
上述したように、高周波回路の実装においてはフリップチップ方式が高周波特性の劣化が小さいため利用価値が高いが、半導体集積回路内に共振回路を構成するリアクタンス素子が形成されている場合、回路基板上に形成されるパターンレイアウトにより影響を受けやすいという問題点があった。
これを解決すべく、従来においては、例えば、特許文献１に示されているように半導体集積回路内に形成されたリアクタンス素子（例えば、コイル）の下面には、導体パターンを設けないように導体パターンレイアウトを行うものが提案されている。
【０００４】
【特許文献１】
特開２０００−２９４７３３号公報
【０００５】
【発明が解決しようとする課題】
しかしながら特許文献１に開示された技術によれば、リアクタンス素子の下面には導体パターンが設けられてはいないものの、当該導体パターンが設けられていない領域（導体配置禁止領域）の周囲を導体パターンが周回している場合には、リアクタンス素子を周回する誘導電流が流れることとなり、リアクタンス素子に影響を与えてしまうという問題点があった。
また、プリント配線板の面積が小さい場合には、多層基板の全層にわたって導体配置禁止領域を設けることは、グランドパターンを連続的に配置することができなくなり、レイアウト上の困難さが増加してしまうという問題点があった。
そこで、本発明の目的は、より安定して実装部品（特にリアクタンス素子）の動作を行わせることができるとともに、より実装面積を確保することが可能な多層プリント配線板および多層プリント配線板のパターンレイアウト方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、リアクタンス素子を内蔵した半導体集積回路をフリップチップ実装するためのｍ層（ｍ：２以上の整数）の多層プリント配線板は、前記半導体集積回路を実装したと仮定した場合に、前記プリント配線板の実装面への前記リアクタンス素子の正射影を包含する所定の領域を除く領域をレイアウト許可領域とし、前記実装面側から第ｎ層（ｎ：自然数、かつ、ｎ≦ｍ）までの各層については前記レイアウト許可領域のみに導体パターンが形成されていることを特徴としている。
この場合において、前記導体パターンは前記レイアウト領域を周回しないように形成されているようにしてもよい。
また、ｎ≧２の場合に、各層で前記導体パターンが異なっているようにしてもよい。
【０００７】
また、リアクタンス素子を内蔵した半導体集積回路をフリップチップ実装するためのｍ層（ｍ：２以上の整数）の多層プリント配線板のパターンレイアウトを行うためのパターンレイアウト方法は、前記半導体集積回路を実装したと仮定した場合に、前記プリント配線板の実装面への前記リアクタンス素子の正射影を包含する所定の領域を除く領域をレイアウト許可領域に設定するレイアウト許可領域設定過程と、前記実装面側から第ｎ層（ｎ：自然数、かつ、ｎ≦ｍ）までの各層については前記レイアウト許可領域のみに導体パターンを形成すべく、導体パターンレイアウトを行うパターンレイアウト過程と、を備えたことを特徴としている。
【０００８】
この場合において、前記パターンレイアウト過程は、前記導体パターンが前記レイアウト領域を周回しないように導体パターンレイアウトを行う周回禁止レイアウト過程を備えるようにしてもよい。
また、前記パターンレイアウト過程は、ｎ≧２の場合に、第１層〜第ｎ層の各層で前記導体パターンを異ならせるようにしてもよい。
【０００９】
【発明の実施の形態】
次に図面を参照して本発明の好適な実施の形態について説明する。
図１は、実施形態の多層プリント配線板に半導体集積回路を実装して多層プリント基板を構成した場合の実装透視図である。また、図２は図１の多層プリント基板の断面図である。図２においては、多層プリント基板は６層構成（ｍ＝６）の場合を図示している。
多層プリント基板１０は、多層プリント配線板１１上に半導体集積回路１２がフリップチップ実装されている。多層プリント配線板１１は、図２に示すように、導体パターン層２１と、絶縁層２２が交互に積層されている。絶縁層２２としては、ガラスエポキシ樹脂、セラミックなどが考えられる。
半導体集積回路１２には、リアクタンス素子１３が内蔵されている。一般的にリアクタンス素子１３を半導体上に形成する場合、その上面であるアルミ配線のレイヤー（電極層）に形成している。
そして、本第１実施形態では、プリント配線板１１の実装面へのリアクタンス素子１３の正射影を包含する所定の領域であるレイアウト禁止領域Ａ１を除く領域をレイアウト許可領域Ａ２と定義する。
【００１０】
そして、多層プリント配線板１１の実装面側から第３層（ｎ＝３）までの各層についてはレイアウト許可領域Ａ２のみに導体パターンが形成されている。すなわち、レイアウト禁止領域Ａ１には導体パターンが形成されないようにしている。
図３はレイアウト禁止領域近傍における導体パターンの配置説明模式図である。図４は図３の導体パターンの説明図である。
図３に示すようにレイアウト禁止領域Ａ１近傍には、多層プリント配線板１１の実装面側から第３層（ｎ＝３）までの各層について導体パターン３１、３２，３３がそれぞれ配置されている。
各導体パターン３１、３２，３３は、レイアウト禁止領域Ａ１を周回しないように形成されている。すなわち、図４に示すように、実装面（＝第１層）に配置される導体パターン３１、第１内層面（＝第２層）に配置される導体パターン３２、第２内層面（＝第３層）に配置される導体パターン３３は、それぞれ、レイアウト禁止領域Ａ１の周囲で少なくとも一カ所が切り欠かれており、Ｃ字形状あるいは逆Ｃ字形状をなしているのである。
【００１１】
このように構成することにより、各導体パターン３１、３２，３３内を電流が周回することがなくなる。ひいては、レイアウト禁止領域Ａ１の周囲を電流が周回しないので、リアクタンス素子１３内を周回する誘導電流が流れてリアクタンス素子１３の動作が影響を受けるのを防止することができる。
図５にレイアウト禁止領域近傍における他の導体パターンの配置説明模式図を示す。図６は図５の導体パターンの説明図である。
図５に示すようにレイアウト禁止領域Ａ１近傍には、多層プリント配線板１１の実装面側から第３層（ｎ＝３）までの各層について導体パターン４１、４２，４３がそれぞれ配置されている。
【００１２】
各導体パターン４１（４１Ａ、４１Ｂ）、４２（４２Ａ、４２Ｂ）、４３もレイアウト禁止領域Ａ１を周回しないように形成されている。すなわち、図６に示すように、実装面（＝第１層）に配置される導体パターン４１および第１内層面（＝第２層）に配置される導体パターン４２は、それぞれ、レイアウト禁止領域Ａ１の周囲で二カ所が切り欠かれ、導体パターン４１Ａ、４１Ｂ、４２Ａ、４２Ｂとされている。また、第２内層面（＝第３層）に配置される導体パターン４３は、それぞれ、レイアウト禁止領域Ａ１の周囲で一カ所が切り欠かれている。
このように複数箇所で切り欠くことも可能であり、導体配線パターンに応じて様々な変形が可能である。
すなわち、一般的に述べれば、リアクタンス素子を内蔵した半導体集積回路をフリップチップ実装するためのｍ層（ｍ：２以上の整数）の多層プリント配線板において、半導体集積回路を実装したと仮定した場合に、プリント配線板の実装面を平面とみなし、この平面である実装面へのリアクタンス素子の正射影（実装面に垂直な方向から平行な光を照射した場合の影に相当）を包含する所定の領域を除く領域をレイアウト許可領域とし、実装面側から第ｎ層（ｎ：自然数、かつ、ｎ≦ｍ）までの各層についてはレイアウト許可領域のみに導体パターンが形成されるようにすればよい。
【００１３】
そして、導体パターンはレイアウト許可領域を周回しないように形成することで、リアクタンス素子への影響をより低減することができる。
さらに加えて、実装面側から第ｎ層（ｎ≧２）までの各層についてレイアウト許可領域のみに導体パターンを形成するに際しては、各層で導体パターンを異ならせるようにすることで、よりリアクタンス素子における誘起電流の発生を抑制し、良好な特性を得ることができる。
【００１４】
実施形態の効果をまとめると、以下の通りとなる。
▲１▼ リアクタンス素子下部の導体パターンからの影響をより小さくできる。
▲２▼ 小型多層基板において、十分なグランドパターンを確保することができる。
▲３▼ 小型で安定に動作する高周波回路を構成することができる。
【００１５】
以上の説明においては、多層プリント配線板１１の実装面側から第３層（ｎ＝３）までの各層にレイアウト禁止領域Ａ１を設けていたが、一般的には多層プリント配線板の実装面側からレイアウト禁止領域Ａ１を設ける層をどの層までにするかは、リアクタンス素子から所定距離以上離間すれば良いかを勘案して定めればよい。具体的には、リアクタンス素子から数十μｍ以上離間すれば、その影響はかなり低減できる。
【００１６】
また、以上の説明においては、設計者が多層プリント配線板のパターンレイアウトを行う場合を前提として説明したが、コンピュータを用いてパターンレイアウトの自動設計を行う場合に適用することも可能である。
この場合には、リアクタンス素子の配置位置および面積、多層プリント配線板の層数、配線パターン等を勘案して上述の方法をプログラムとして記述し、実行するようにすればよい。この場合に、ハードディスク、フレキシブルディスク、光ディスク、半導体装置などの記録媒体にプログラムを記録し、これを読みとって実行するほか、有線あるいは無線のネットワークを介してダウンロードし、実行するように構成することも可能である。
【００１７】
【発明の効果】
本発明によれば、より安定して実装部品（特にリアクタンス素子）の動作を行わせることができる。特に小型の高周波回路を安定化させることができる。小型の多層基板においても、十分なグランドパターンを確保してより実装面積を確保することができる。
【図面の簡単な説明】
【図１】実施形態の多層プリント配線板に半導体集積回路を実装して多層プリント基板を構成した場合の実装透視図である。
【図２】図１の多層プリント基板の断面図である。
【図３】レイアウト禁止領域近傍における導体パターンの配置説明模式図である。
【図４】図３の導体パターンの説明図である。
【図５】レイアウト禁止領域近傍における導体パターンの他の配置説明模式図である。
【図６】図５の導体パターンの説明図である。
【符号の説明】
１０…多層プリント基板、１１…多層プリント配線板、１２…半導体集積回路、１３…リアクタンス素子、２１…導体パターン層、２２…絶縁層
Ａ１…レイアウト禁止領域、Ａ２…レイアウト許可領域

Claims (6)

1. リアクタンス素子を内蔵した半導体集積回路をフリップチップ実装するためのｍ層（ｍ：２以上の整数）の多層プリント配線板において、
   前記半導体集積回路を実装したと仮定した場合に、前記プリント配線板の実装面への前記リアクタンス素子の正射影を包含する所定の領域を除く領域をレイアウト許可領域とし、
   前記実装面側から第ｎ層（ｎ：自然数、かつ、ｎ≦ｍ）までの各層については前記レイアウト許可領域のみに導体パターンが形成されていることを特徴とする多層プリント配線板。
2. 請求項１記載の多層プリント配線板において、
   前記導体パターンは前記レイアウト領域を周回しないように形成されていることを特徴とする多層プリント配線板。
3. 請求項１または２記載の多層プリント配線板において、
   ｎ≧２
   の場合に、各層で前記導体パターンが異なっていることを特徴とする多層プリント配線板。
4. リアクタンス素子を内蔵した半導体集積回路をフリップチップ実装するためのｍ層（ｍ：２以上の整数）の多層プリント配線板のパターンレイアウトを行うためのパターンレイアウト方法において、
   前記半導体集積回路を実装したと仮定した場合に、前記プリント配線板の実装面への前記リアクタンス素子の正射影を包含する所定の領域を除く領域をレイアウト許可領域に設定するレイアウト許可領域設定過程と、
   前記実装面側から第ｎ層（ｎ：自然数、かつ、ｎ≦ｍ）までの各層については前記レイアウト許可領域のみに導体パターンを形成すべく、導体パターンレイアウトを行うパターンレイアウト過程と、
   を備えたことを特徴とするパターンレイアウト方法。
5. 請求項４記載のパターンレイアウト方法において、
   前記パターンレイアウト過程は、前記導体パターンが前記レイアウト領域を周回しないように導体パターンレイアウトを行う周回禁止レイアウト過程を備えたことを特徴とするパターンレイアウト方法。
6. 請求項４または５記載のパターンレイアウト方法において、
   前記パターンレイアウト過程は、
   ｎ≧２
   の場合に、第１層〜第ｎ層の各層で前記導体パターンを異ならせることを特徴とするパターンレイアウト方法。

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