JP2004266064A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】シリコンのミッドギャップにある材料をゲート電極に採用した場合にしきい値の調整を良好に行うことができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、支持基板１と、この支持基板１上に形成された絶縁膜２と、この絶縁膜上に形成された単結晶Ｓｉ層３と、を有するＳＯＩ基板４に形成された半導体装置であって、単結晶Ｓｉ層上に形成されたＳｉｘＧｅ１−ｘからなるエピタキシャル層５と、エピタキシャル層５上に形成されたゲート絶縁膜６と、ゲート絶縁膜６上に形成された金属層又は導電性のある金属化合物層を有するゲート電極１１ａ，１１ｂと、前記ゲート電極の両側下に形成され、前記エピタキシャル層に形成されたソース／ドレイン領域の拡散層１６〜１９と、を具備し、前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される。
【選択図】 図１
【解決手段】本発明に係る半導体装置は、支持基板１と、この支持基板１上に形成された絶縁膜２と、この絶縁膜上に形成された単結晶Ｓｉ層３と、を有するＳＯＩ基板４に形成された半導体装置であって、単結晶Ｓｉ層上に形成されたＳｉｘＧｅ１−ｘからなるエピタキシャル層５と、エピタキシャル層５上に形成されたゲート絶縁膜６と、ゲート絶縁膜６上に形成された金属層又は導電性のある金属化合物層を有するゲート電極１１ａ，１１ｂと、前記ゲート電極の両側下に形成され、前記エピタキシャル層に形成されたソース／ドレイン領域の拡散層１６〜１９と、を具備し、前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、シリコンのミッドギャップにある材料をゲート電極に採用した場合にしきい値の調整を良好に行うことができる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
現在の半導体集積回路に用いられる絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）では、そのゲート電極として、低抵抗化のために不純物を高濃度でドープした多結晶シリコン層が用いられることが多い。具体的なＣＭＯＳ回路（Ｃｏｍｐｌｉｍｅｎｔａｒｙ ＭＯＳＦＥＴ回路）に用いられる半導体プロセスにおいて、特性バランスをとるために、ゲート電極材料としては、ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）にはＮ型多結晶シリコンが、ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）にはＰ型多結晶シリコンが採用されている。また、ゲート電極は、さらなる低抵抗化を目的として、前記ゲート電極の上層に高融点金属シリサイド層を有する構造を採るのが一般的である。
【０００３】
しかしながら、ゲート電極を構成する単結晶シリコン層は不純物を高濃度でドープしているにもかかわらず、空乏化を起こしてしまうことが知られている。空乏化が発生してしまうと、ゲート電極と直列に容量が挿入されていることと等価になり、チャネルにかかる実効的に電界が低下してしまう。その結果、ＭＯＳＦＥＴの電流駆動能力が低下する。
【０００４】
これらの問題点を解決するために、低抵抗でゲート空乏化を起こさず、かつ様々な仕事関数を持つゲート電極材料が提案されている。仕事関数がシリコンのバンドギャップの中央にあるミッドギャップ材料をゲート電極に採用することによって完全空乏化ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）−ＣＭＯＳデバイスを構成すると、しきい値電圧を対称な値に制御できることが知られている。このため、非特許文献１では、仕事関数値が中央に比較的近い窒化チタン等をゲート電極材料として用いることが提案されている。
【０００５】
【非特許文献１】
Ｊｅｏｎｇ−Ｍｏ Ｈｗａｎｇ（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ １９９２年、３４５頁）
【０００６】
【発明が解決しようとする課題】
しかしながら、実際には仕事関数が正確にシリコンのミッドギャップにある材料をゲート電極材料として用いることは困難である。さらに、ＭＯＳ構造中における固定電荷等の存在により、トランジスタのしきい値電圧は容易に変動してしまう。従って、シリコンのミッドギャップにある材料をゲート電極に採用した完全空乏型ＳＯＩデバイスを実用化するためには、どうしても微妙に仕事関数値を制御してしきい値を調整しなければならないという問題があった。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、シリコンのミッドギャップにある材料をゲート電極に採用した場合にしきい値の調整を良好に行うことができる半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、半導体基板上に形成されたＳｉｘＧｅ１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有するゲート電極と、
前記ゲート電極の一方側下に形成され、前記エピタキシャル層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側下に形成され、前記エピタキシャル層に形成されたドレイン領域の拡散層と、
を具備し、
前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される。
尚、前記金属層又は導電性のある金属化合物層を有するゲート電極は、少なくとも前記ゲート絶縁膜に接する一つの金属層又は導電性のある金属化合物層を有するゲート電極であれば単層構造でも複数層構造でも良いことを意味し、以下も同様である。
【０００９】
本発明に係る半導体装置は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板に形成された半導体装置であって、
前記単結晶Ｓｉ層上に形成されたＳｉｘＧｅ１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有するゲート電極と、
前記ゲート電極の一方側下に形成され、前記エピタキシャル層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側下に形成され、前記エピタキシャル層に形成されたドレイン領域の拡散層と、
を具備し、
前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される。
【００１０】
また、本発明に係る半導体装置において、前記ゲート電極は、第１の窒化タンタル層と、該第１の窒化タンタル層上に形成された体心立法格子相のタンタル層と、該タンタル層上に形成された第２の窒化タンタル層と、から形成されていることも可能である。
【００１１】
本発明に係る半導体装置は、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置であって、
半導体基板上に形成されたＳｉｘＧｅ１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第１のゲート電極と、
前記第１のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第１ソース領域の拡散層と、
前記第１のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第１ドレイン領域の拡散層と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第２のゲート電極と、
前記第２のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第２ソース領域の拡散層と、
前記第２のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第２ドレイン領域の拡散層と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【００１２】
上記半導体装置によれば、Ｎチャネル絶縁ゲート電界効果トランジスタ及びＰチャネル絶縁ゲート電界効果トランジスタそれぞれのチャネル領域を、ＳｉとＧｅの混合した材料であるＳｉｘＧｅ（１−ｘ）からなるエピタキシャル層により形成し、Ｇｅの含有率を調整する。このことにより、半導体層のバンドギャップが変調され、絶縁ゲート電界効果トランジスタのしきい値を調整することができる。つまり、微妙に仕事関数を制御してしきい値を調整することができる。従って、シリコンのミッドギャップにあるもしくは近い材料をゲート電極に採用した場合にしきい値の調整を良好に行うことが可能となる。
【００１３】
本発明に係る半導体装置は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板に形成され、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置であって、
前期単結晶Ｓｉ層上に形成されたＳｉｘＧｅ１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第１のゲート電極と、
前記第１のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第１ソース領域の拡散層と、
前記第１のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第１ドレイン領域の拡散層と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第２のゲート電極と、
前記第２のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第２ソース領域の拡散層と、
前記第２のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第２ドレイン領域の拡散層と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【００１４】
また、本発明に係る半導体装置において、前記第１のゲート電極及び前記第２のゲート電極それぞれは、第１の窒化タンタル層と、該第１の窒化タンタル層上に形成された体心立法格子相のタンタル層と、該タンタル層上に形成された第２の窒化タンタル層と、から同時に形成されていることも可能である。
【００１５】
また、本発明に係る半導体装置において、前記ＳｉｘＧｅ１−ｘからなるエピタキシャル層のＧｅの含有率は、ｘが０．３より大きく１より小さい値となるものであることが好ましい。
【００１６】
本発明に係る半導体装置の製造方法は、半導体基板上にＳｉｘＧｅ１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有するゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
を具備する。
【００１７】
本発明に係る半導体装置の製造方法は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層上にＳｉｘＧｅ１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有するゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
を具備する。
【００１８】
また、本発明に係る半導体装置の製造方法において、前記ゲート電極を形成する工程は、第１の窒化タンタル層を形成し、該第１の窒化タンタル層上に体心立法格子相のタンタル層を形成し、該タンタル層上に第２の窒化タンタル層を形成した後、第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層をパターニングすることにより、前記ゲート絶縁膜上に第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層の積層構造からなるゲート電極を形成する工程であることも可能である。
【００１９】
本発明に係る半導体装置の製造方法は、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板上にＳｉｘＧｅ１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有する第１のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第２のゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層に第１のソース領域の拡散層、第１のドレイン領域の拡散層、第２のソース領域の拡散層及び第２のドレイン領域の拡散層を形成する工程と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【００２０】
本発明に係る半導体装置の製造方法は、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法であって、
支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前期単結晶Ｓｉ層上にＳｉｘＧｅ１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有する第１のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第２のゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層に第１のソース領域の拡散層、第１のドレイン領域の拡散層、第２のソース領域の拡散層及び第２のドレイン領域の拡散層を形成する工程と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【００２１】
また、本発明に係る半導体装置の製造方法において、前記金属層又は導電性のある金属化合物層を有する第１のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第２のゲート電極を形成する工程は、第１の窒化タンタル層を形成し、該第１の窒化タンタル層上に体心立法格子相のタンタル層を形成し、該タンタル層上に第２の窒化タンタル層を形成した後、第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層をパターニングすることにより、前記ゲート絶縁膜上に第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層の積層構造からなる第１のゲート電極及び第２のゲート電極を同時に形成する工程であることも可能である。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明の実施の形態による半導体装置を示す断面図である。この半導体装置は、完全空乏型ＳＯＩデバイスとしてのＣＭＯＳ型の半導体装置であって、Ｎチャネル絶縁ゲート電界効果トランジスタ（ＮＭＯＳＦＥＴ）１３と、Ｐチャネル絶縁ゲート電界効果トランジスタ（ＰＭＯＳＦＥＴ）１４とを有する。ＮＭＯＳＦＥＴ１３及びＰＭＯＳＦＥＴ１４はＳＯＩ基板４に形成されている。
【００２３】
ＳＯＩ基板４は、単結晶シリコンからなる支持基板１と、この支持基板１上に形成された埋め込み酸化膜（ＢＯＸ層、絶縁膜）２と、この埋め込み酸化膜２上に形成された単結晶Ｓｉ層３と、から構成されている。
【００２４】
単結晶Ｓｉ層３には素子分離酸化膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）７が形成されている。また、単結晶Ｓｉ層３の表面上にはＳｉ０．７Ｇｅ０．３からなるエピタキシャル層５が形成されており、このエピタキシャル層５は最終的にはチャネル領域を形成するものとなる。
なお、本実施の形態では、Ｓｉ０．７Ｇｅ０．３からなるエピタキシャル層５を用いているが、このようなＧｅの含有率は好ましいものではあるけれどこれに限定されるものではなく、ＳｉｘＧｅ１−ｘからなるエピタキシャル層を用いることも可能である。この場合、ｘは０．３より大きく１より小さい値であれば、適宜適切な値に変更することが好ましい。
【００２５】
エピタキシャル層５の上にはゲート絶縁膜６が形成されており、このゲート絶縁膜６上には第１及び第２のゲート電極１１ａ，１１ｂが形成されている。第１及び第２のゲート電極１１ａ，１１ｂは、窒化タンタル層８、体心立法格子相のタンタル層９及びキャップ層１０が下から順に積層された積層構造を有している。なお、本実施の形態では、ゲート電極を３層構造としているが、少なくともゲート絶縁膜に接する一つの金属層又は導電性のある金属化合物層を有するゲート電極であれば、他の材料層からなる単層構造でも複数層構造でも良い。
【００２６】
また、第１及び第２のゲート電極１１ａ，１１ｂそれぞれの側壁にはサイドウォール１２が形成されており、このサイドウォール下のＳｉ０．７Ｇｅ０．３エピタキシャル層５及び単結晶Ｓｉ層３には低濃度不純物拡散層１５が形成されている。また、Ｓｉ０．７Ｇｅ０．３エピタキシャル層５及び単結晶Ｓｉ層３には低濃度不純物拡散層１５に隣接してソース／ドレイン領域の拡散層１６〜１９が形成されている。
【００２７】
上記実施の形態による半導体装置によれば、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴそれぞれのチャネル領域を、ＳｉとＧｅの混合した材料であるＳｉｘＧｅ（１−ｘ）からなるエピタキシャル層により形成し、ｘが０．３より大きく１より小さい範囲でＧｅの含有率を調整する。これにより、それぞれのＭＯＳＦＥＴのしきい値電圧を変動させることができる。つまり、微妙に仕事関数を制御してしきい値を調整することができる。従って、シリコンのミッドギャップにある材料をゲート電極に採用した場合にも、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴでしきい値を完全に対称に設定することが可能となり、その結果、駆動能力の高いＣＭＯＳ型の半導体装置を作製することが可能となる。
【００２８】
上記のＧｅの含有率を調整することにより、それぞれのＭＯＳＦＥＴのしきい値電圧を変動させることができる理由は次の通りである。Ｓｉの伝導帯のエネルギー準位は４．０５ｅＶであり、Ｓｉの価電子帯は５．１５ｅＶ程度である。ところが、Ｇｅの伝導帯は４．０ｅＶであり、Ｇｅの価電子帯は４．６６ｅＶ程度である。そのため、ＳｉｘＧｅ（１−ｘ）からなるエピタキシャル層をチャネル領域とし、このチャネル領域におけるＧｅの含有率を適切な値に制御することにより、半導体層のバンドギャップが変調され、ＭＯＳＦＥＴのしきい値電圧を変動させることが可能となる。
【００２９】
図２乃至図４は、図１に示す半導体装置を製造する方法であって製造工程を順に示す断面図である。
まず、図２（Ａ）に示すように、ＳＯＩ基板４を準備する。このＳＯＩ基板４は、単結晶シリコンからなる支持基板１と、この支持基板１上に形成された膜厚が１００ｎｍの埋め込み酸化膜（ＢＯＸ層）２と、埋め込み酸化膜２上に形成された膜厚が３０ｎｍの単結晶Ｓｉ層３と、から構成されている。なお、ＳＯＩ基板４は、種々の製造方法により製造することが可能であり、例えば、張り合わせ法、ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ ｏｘｙｇｅｎ）などにより製造することも可能である。
【００３０】
次いで、単結晶Ｓｉ層３の上に図示せぬシリコン窒化膜をＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により形成する。次いで、このシリコン窒化膜をパターニングすることにより、単結晶Ｓｉ層３上にはシリコン窒化膜からなるマスクパターンが形成される。次いで、このマスクパターンをマスクとして単結晶Ｓｉ層３を選択的にエッチングすることにより、単結晶Ｓｉ層３にはトレンチ３ａ〜３ｃが形成される。
【００３１】
次に、トレンチ内及びマスクパターン上にＣＶＤ法で酸化膜を堆積する。次いで、酸化膜及びマスクパターンをＣＭＰにより研磨する。これにより、トレンチ内に酸化膜が埋め込まれ、ＢＯＸ層２上の素子分離領域には酸化膜からなる素子分離酸化膜７が形成される。
【００３２】
この後、図２（Ｂ）に示すように、単結晶Ｓｉ層３の表面に選択エピタキシャル成長法によりＳｉ０．７Ｇｅ０．３からなるエピタキシャル層５を例えば１０ｎｍ程度形成する。このエピタキシャル層５は最終的にはチャネル領域を形成するものとなる。
【００３３】
次いで、このエピタキシャル層５の上に選択エピタキシャル成長法によりシリコン層を形成し、このシリコン層を窒素雰囲気で窒化することにより、エピタキシャル層５上にはシリコン窒化膜（Ｓｉ３Ｎ４膜）からなるゲート絶縁膜６が形成される。なお、本実施の形態では、ゲート絶縁膜６としてシリコン窒化膜を用いているが、シリコン酸化膜、シリコン窒化酸化膜又はシリコン窒化膜、シリコン酸化膜及びシリコン窒化酸化膜のうち複数の膜を積層したものをゲート絶縁膜として用いることも可能である。
【００３４】
次に、図３（Ｃ）に示すように、このゲート絶縁膜６及び素子分離酸化膜７の上に、キセノンガスを用いたスパッタリング法により窒化タンタル層８、体心立法格子相のタンタル層９、キャップ層１０を順次成膜する。
【００３５】
なお、窒化タンタル層８は、導電性及びしきい値特性などの点を考慮すると、ＴａＮｘで表され、窒素とタンタルの組成比（ｘ）が０．２５〜１．０であることが望ましい。また、キャップ層１０は、ＴａＮｘ、ＴａＳｉｘＮｙ、ＴｉＮｘ、ＴｉＡｌｘＮｙ、Ｓｉ及び遷移金属のシリサイドなどから選択される少なくとも１種からなる材質によって形成することができる。その中でも、洗浄薬品（酸、アルカリ）に非常に強い窒化タンタル（ＴａＮｘ）が好ましい。本実施の形態においては、キャップ層１０として、窒化タンタル層を用いる。キャップ層６ａは、ゲート電極のエッチング後のプロセスでタンタル層９の酸化を防ぐキャップとしての機能を有する。
【００３６】
また、スパッタリングにおいては、通常用いられるアルゴンの代わりに、より質量の大きいキセノンを用いることにより、下地のゲート絶縁膜６並びにエピタキシャル層５に欠陥あるいはダメージを与えることなく、成膜中の層の表面にのみエネルギーを与えることが可能となる。すなわち、アルゴンの原子半径は０．１８８ｎｍであるのに対し、キセノンの原子半径は０．２１７ｎｍと大きく、層の中に進入しにくく、層の表面にのみ効率良くエネルギーを与えることができる。そして、アルゴンの原子量は３９．９５であり、キセノンの原子量は１３１．３であり、キセノンはアルゴンに比べて原子量が大きい。そのため、キセノンは、アルゴンに比べて、層へのエネルギー及び運動量の伝達効率が低く、欠陥やダメージを作りにくいといえる。したがって、キセノンはアルゴンに比べ、ゲート絶縁膜６に欠陥やダメージを与えないで、窒化タンタル層８、タンタル層９、キャップ層１０を形成することができる。この傾向は、クリプトンについてもいえる。
【００３７】
また、本実施の形態においては、上述した成膜方法を採用することで、低抵抗な体心立法格子相のタンタル層９が、窒化タンタル層８上に格子整合によってヘテロエピタキシー成長で形成できることが確認された。体心立法格子相のタンタルは、βタンタルに比べて抵抗が低く、電極材料に適している。具体的には、体心立法格子相のタンタルは、βタンタルに比べて１／１０程度まで抵抗を小さくできる。
【００３８】
さらに、窒化タンタル層８、体心立法格子相のタンタル層９及びキャップ層１０は、大気にさらされることなく、連続的に形成されることが好ましい。成膜の途中で、層を大気にさらすと、水分の付着や層表面への酸化物形成が発生し、好ましくない。
【００３９】
この後、図３（Ｄ）に示すように、キャップ層１０の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、キャップ層１０上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてキャップ層１０、タンタル層９及び窒化タンタル層８をドライエッチングにてパターニングすることにより、ゲート絶縁膜６上には第１のゲート電極１１ａ及び第２のゲート電極１１ｂが同時に形成される。即ち、第１及び第２のゲート電極１１ａ，１１ｂそれぞれは、窒化タンタル層８、体心立法格子相のタンタル層９及びキャップ層１０の積層構造を有する。
【００４０】
前記パターニングの工程において２段階のエッチングを連続して行う。
まず、１段階目のエッチングとして、ＮＦ３とフルオロカーボン（ＣＦ４又はＣ２Ｆ６）とを含むガスを用いて反応性イオンエッチングを行う。エッチング条件の一例として、ＮＦ３とＣＦ４との流量（ｓｃｃｍ）の比（ＣＦ４／ＮＦ３）が３０／７０、圧力４ｍＴｏｒｒ、基板温度５０℃、ＲＦバイアス８５ｍＷ／ｃｍ２を採用できる。このときのタンタルのエッチングレートは、１００ｎｍ／分程度である。この１段階目のエッチングで、キャップ層１０とタンタル層９の大部分（厚さの７０〜８０％程度）をエッチング加工する。このようにタンタルに対するエッチングレートが他のガスに比べて大きいフルオロカーボンと結晶面依存性が小さいＮＦ３とを用いてタンタル層９をエッチングすることで、エッチングにかかる時間を短縮できる。
【００４１】
次いで、２段階目のエッチングとして、塩素を含む物質とＮＦ３とを含むガスを用いて反応性イオンエッチングを行う。この２段階目のエッチングでは、塩素を含む物質とＮＦ３との合計に対するＮＦ３の流量比（ＮＦ３／塩素を含む物質＋ＮＦ３）は、１〜３０％、好ましくは５〜２０％である。尚、塩素を含む物質としては、ＳｉＣｌ４、Ｃｌ２及びＢＣｌ３から選択される少なくとも１種を選択することができる。エッチング条件の一例として、ＳｉＣｌ４とＮＦ３との混合ガスに対するＮＦ３の流量比が１０％、圧力９ｍＴｏｒｒ、基板温度５０℃、ＲＦバイアス５５ｍＷ／ｃｍ２を採用できる。このときのタンタルのエッチングレートは、４０ｎｍ／分程度である。
【００４２】
２段階目のエッチングでは、タンタル層９及び窒化タンタル層８を良好にエッチングできる。これは、以下のような理由によると推測される。ＮＦ３の窒素が金属層の側面において窒化物を形成することにより、かかる窒化物が側面の保護膜として機能し、金属層の側面を垂直にエッチングすることができる。また、ＮＦ３は、タンタルに対する結晶面依存性が少なく、どの結晶面でもほぼ均一のレートでエッチングできる。
【００４３】
この後、図４（Ｅ）に示すように、第１及び第２のゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ＰＭＯＳＦＥＴ１４を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン及びＮＭＯＳＦＥＴのゲート電極１１ａをマスクとしてＳｉ０．７Ｇｅ０．３エピタキシャル層５及び単結晶Ｓｉ層３のＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域に自己整合的に砒素イオンをイオン注入する。
【００４４】
次いで、前記レジストパターンを剥離した後、第１及び第２のゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ＮＭＯＳＦＥＴ１３を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン及びＰＭＯＳＦＥＴのゲート電極１１ｂをマスクとしてＳｉ０．７Ｇｅ０．３エピタキシャル層５及び単結晶Ｓｉ層３のＬＤＤ領域に自己整合的にホウ素イオン又は二フッ化ホウ素イオンをイオン注入する。
【００４５】
次に、第１及び第２のゲート電極を含む全面上にＣＶＤ法によりシリコン窒化膜を堆積し、このシリコン窒化膜を全面エッチングすることにより、第１及び第２のゲート電極１１ａ，１１ｂそれぞれの側壁にはシリコン窒化膜からなるサイドウォール１２が形成される。次いで、第１及び第２のゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ＰＭＯＳＦＥＴ１４を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン、ＮＭＯＳＦＥＴのゲート電極１１ａ及びサイドウォール１２をマスクとしてＳｉ０．７Ｇｅ０．３エピタキシャル層５及び単結晶Ｓｉ層３のソース／ドレイン領域に自己整合に砒素イオンをイオン注入する。
【００４６】
次いで、前記レジストパターンを剥離した後、第１及び第２のゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ＮＭＯＳＦＥＴ１３を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン、ＰＭＯＳＦＥＴのゲート電極１１ｂ及びサイドウォール１２をマスクとしてＳｉ０．７Ｇｅ０．３エピタキシャル層５及び単結晶Ｓｉ層３のソース／ドレイン領域に自己整合的にホウ素イオン又は二フッ化ホウ素イオンをイオン注入する。次いで、前記レジストパターンを剥離する。
【００４７】
次に、Ｓｉ０．７Ｇｅ０．３エピタキシャル層５及び単結晶Ｓｉ層３に熱処理を施すことにより、該エピタキシャル層５及び該単結晶Ｓｉ層３には低濃度不純物拡散層１５及びソース／ドレイン領域の拡散層１６〜１９が形成される。
【００４８】
この後、図４（Ｆ）に示すように、第１及び第２のゲート電極を含む全面上にＣＶＤ法によりシリコン酸化膜などからなる層間絶縁膜２０を形成する。次いで、この層間絶縁膜２０上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜２０には第１〜第６のコンタクトホールが形成２０ａ〜２０ｆされる。第１及び第３のコンタクトホール２０ａ，２０ｃはＮＭＯＳＦＥＴ１３のソース／ドレイン領域上に位置し、第２のコンタクトホール２０ｂはＮＭＯＳＦＥＴ１３のゲート電極１１ａ上に位置する。第４及び第６のコンタクトホール２０ｄ，２０ｆはＰＭＯＳＦＥＴ１４のソース／ドレイン領域上に位置し、第５のコンタクトホール２０ｅはＰＭＯＳＦＥＴ１４のゲート電極１１ｂ上に位置する。
【００４９】
次に、第１〜第６のコンタクトホール内及び層間絶縁膜２０上にバリアメタル膜（図示せず）をスパッタリングにより形成する。次いで、第１〜第６のコンタクトホール内及びバリアメタル膜上に高融点金属である例えばＷ膜をスパッタリングにより堆積する。次いで、層間絶縁膜２０上に存在するＷ膜及びバリアメタル膜をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）により研磨する。これにより、第１〜第６のコンタクトホール内にはＷ膜が埋め込まれＷプラグ２１ａ〜２１ｆが形成される。
【００５０】
次いで、Ｗプラグ２１ａ〜２１ｆ及び層間絶縁膜２０の上にバリアメタル膜（図示せず）をスパッタリングにより形成する。このバリアメタル膜は、例えばＴｉ膜とその上に形成されたＴｉＮ膜から構成されている。
次いで、このバリアメタル膜上にＡｌ合金膜をスパッタリングにより堆積し、このＡｌ合金膜及びバリアメタル膜をパターニングすることにより、Ｗプラグ及び層間絶縁膜の上にはＡｌ合金配線２２ａ〜２２ｅが形成される。
【００５１】
尚、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、ソース／ドレイン領域の拡散層１６〜１９の上に金属シリサイド膜を形成することも可能である。この金属シリサイド膜としては、例えばＴｉシリサイド膜、Ｃｏシリサイド膜、Ｎｉシリサイド膜などを用いることができる。
【００５２】
また、上記実施の形態では、本発明をＳＯＩ基板に適用しているが、これに限定されるものではなく、本発明をシリコン基板などの半導体基板に適用することも可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置を示す断面図。
【図２】図１に示す半導体装置を製造する方法を示す断面図。
【図３】図１に示す半導体装置を製造する方法を示す断面図。
【図４】図１に示す半導体装置を製造する方法を示す断面図。
【符号の説明】
１…支持基板、２…埋め込み酸化膜（ＢＯＸ層）、３…単結晶Ｓｉ層、４…ＳＯＩ基板、５…ＳｉｘＧｅ（１−ｘ）からなるエピタキシャル層、６…ゲート絶縁膜、７…素子分離酸化膜、８…窒化タンタル層、９…タンタル層、１０…キャップ層、１１ａ…第１のゲート電極、１１ｂ…第２のゲート電極、１２…サイドウォール、１３…Ｎチャネル絶縁ゲート電界効果トランジスタ、１４…Ｐチャネル絶縁ゲート電界効果トランジスタ、１５…低濃度不純物拡散層、１６〜１９…ソース／ドレイン領域の拡散層、２０…層間絶縁膜、２０ａ〜２０ｆ…第１〜第６のコンタクトホール、２１ａ〜２１ｆ…Ｗプラグ、２２ａ〜２２ｅ…Ａｌ合金配線
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、シリコンのミッドギャップにある材料をゲート電極に採用した場合にしきい値の調整を良好に行うことができる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
現在の半導体集積回路に用いられる絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）では、そのゲート電極として、低抵抗化のために不純物を高濃度でドープした多結晶シリコン層が用いられることが多い。具体的なＣＭＯＳ回路（Ｃｏｍｐｌｉｍｅｎｔａｒｙ ＭＯＳＦＥＴ回路）に用いられる半導体プロセスにおいて、特性バランスをとるために、ゲート電極材料としては、ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）にはＮ型多結晶シリコンが、ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）にはＰ型多結晶シリコンが採用されている。また、ゲート電極は、さらなる低抵抗化を目的として、前記ゲート電極の上層に高融点金属シリサイド層を有する構造を採るのが一般的である。
【０００３】
しかしながら、ゲート電極を構成する単結晶シリコン層は不純物を高濃度でドープしているにもかかわらず、空乏化を起こしてしまうことが知られている。空乏化が発生してしまうと、ゲート電極と直列に容量が挿入されていることと等価になり、チャネルにかかる実効的に電界が低下してしまう。その結果、ＭＯＳＦＥＴの電流駆動能力が低下する。
【０００４】
これらの問題点を解決するために、低抵抗でゲート空乏化を起こさず、かつ様々な仕事関数を持つゲート電極材料が提案されている。仕事関数がシリコンのバンドギャップの中央にあるミッドギャップ材料をゲート電極に採用することによって完全空乏化ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）−ＣＭＯＳデバイスを構成すると、しきい値電圧を対称な値に制御できることが知られている。このため、非特許文献１では、仕事関数値が中央に比較的近い窒化チタン等をゲート電極材料として用いることが提案されている。
【０００５】
【非特許文献１】
Ｊｅｏｎｇ−Ｍｏ Ｈｗａｎｇ（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ １９９２年、３４５頁）
【０００６】
【発明が解決しようとする課題】
しかしながら、実際には仕事関数が正確にシリコンのミッドギャップにある材料をゲート電極材料として用いることは困難である。さらに、ＭＯＳ構造中における固定電荷等の存在により、トランジスタのしきい値電圧は容易に変動してしまう。従って、シリコンのミッドギャップにある材料をゲート電極に採用した完全空乏型ＳＯＩデバイスを実用化するためには、どうしても微妙に仕事関数値を制御してしきい値を調整しなければならないという問題があった。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、シリコンのミッドギャップにある材料をゲート電極に採用した場合にしきい値の調整を良好に行うことができる半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、半導体基板上に形成されたＳｉｘＧｅ１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有するゲート電極と、
前記ゲート電極の一方側下に形成され、前記エピタキシャル層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側下に形成され、前記エピタキシャル層に形成されたドレイン領域の拡散層と、
を具備し、
前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される。
尚、前記金属層又は導電性のある金属化合物層を有するゲート電極は、少なくとも前記ゲート絶縁膜に接する一つの金属層又は導電性のある金属化合物層を有するゲート電極であれば単層構造でも複数層構造でも良いことを意味し、以下も同様である。
【０００９】
本発明に係る半導体装置は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板に形成された半導体装置であって、
前記単結晶Ｓｉ層上に形成されたＳｉｘＧｅ１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有するゲート電極と、
前記ゲート電極の一方側下に形成され、前記エピタキシャル層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側下に形成され、前記エピタキシャル層に形成されたドレイン領域の拡散層と、
を具備し、
前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される。
【００１０】
また、本発明に係る半導体装置において、前記ゲート電極は、第１の窒化タンタル層と、該第１の窒化タンタル層上に形成された体心立法格子相のタンタル層と、該タンタル層上に形成された第２の窒化タンタル層と、から形成されていることも可能である。
【００１１】
本発明に係る半導体装置は、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置であって、
半導体基板上に形成されたＳｉｘＧｅ１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第１のゲート電極と、
前記第１のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第１ソース領域の拡散層と、
前記第１のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第１ドレイン領域の拡散層と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第２のゲート電極と、
前記第２のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第２ソース領域の拡散層と、
前記第２のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第２ドレイン領域の拡散層と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【００１２】
上記半導体装置によれば、Ｎチャネル絶縁ゲート電界効果トランジスタ及びＰチャネル絶縁ゲート電界効果トランジスタそれぞれのチャネル領域を、ＳｉとＧｅの混合した材料であるＳｉｘＧｅ（１−ｘ）からなるエピタキシャル層により形成し、Ｇｅの含有率を調整する。このことにより、半導体層のバンドギャップが変調され、絶縁ゲート電界効果トランジスタのしきい値を調整することができる。つまり、微妙に仕事関数を制御してしきい値を調整することができる。従って、シリコンのミッドギャップにあるもしくは近い材料をゲート電極に採用した場合にしきい値の調整を良好に行うことが可能となる。
【００１３】
本発明に係る半導体装置は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板に形成され、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置であって、
前期単結晶Ｓｉ層上に形成されたＳｉｘＧｅ１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第１のゲート電極と、
前記第１のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第１ソース領域の拡散層と、
前記第１のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第１ドレイン領域の拡散層と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第２のゲート電極と、
前記第２のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第２ソース領域の拡散層と、
前記第２のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第２ドレイン領域の拡散層と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【００１４】
また、本発明に係る半導体装置において、前記第１のゲート電極及び前記第２のゲート電極それぞれは、第１の窒化タンタル層と、該第１の窒化タンタル層上に形成された体心立法格子相のタンタル層と、該タンタル層上に形成された第２の窒化タンタル層と、から同時に形成されていることも可能である。
【００１５】
また、本発明に係る半導体装置において、前記ＳｉｘＧｅ１−ｘからなるエピタキシャル層のＧｅの含有率は、ｘが０．３より大きく１より小さい値となるものであることが好ましい。
【００１６】
本発明に係る半導体装置の製造方法は、半導体基板上にＳｉｘＧｅ１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有するゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
を具備する。
【００１７】
本発明に係る半導体装置の製造方法は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層上にＳｉｘＧｅ１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有するゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
を具備する。
【００１８】
また、本発明に係る半導体装置の製造方法において、前記ゲート電極を形成する工程は、第１の窒化タンタル層を形成し、該第１の窒化タンタル層上に体心立法格子相のタンタル層を形成し、該タンタル層上に第２の窒化タンタル層を形成した後、第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層をパターニングすることにより、前記ゲート絶縁膜上に第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層の積層構造からなるゲート電極を形成する工程であることも可能である。
【００１９】
本発明に係る半導体装置の製造方法は、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板上にＳｉｘＧｅ１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有する第１のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第２のゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層に第１のソース領域の拡散層、第１のドレイン領域の拡散層、第２のソース領域の拡散層及び第２のドレイン領域の拡散層を形成する工程と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【００２０】
本発明に係る半導体装置の製造方法は、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法であって、
支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前期単結晶Ｓｉ層上にＳｉｘＧｅ１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有する第１のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第２のゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層に第１のソース領域の拡散層、第１のドレイン領域の拡散層、第２のソース領域の拡散層及び第２のドレイン領域の拡散層を形成する工程と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【００２１】
また、本発明に係る半導体装置の製造方法において、前記金属層又は導電性のある金属化合物層を有する第１のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第２のゲート電極を形成する工程は、第１の窒化タンタル層を形成し、該第１の窒化タンタル層上に体心立法格子相のタンタル層を形成し、該タンタル層上に第２の窒化タンタル層を形成した後、第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層をパターニングすることにより、前記ゲート絶縁膜上に第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層の積層構造からなる第１のゲート電極及び第２のゲート電極を同時に形成する工程であることも可能である。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明の実施の形態による半導体装置を示す断面図である。この半導体装置は、完全空乏型ＳＯＩデバイスとしてのＣＭＯＳ型の半導体装置であって、Ｎチャネル絶縁ゲート電界効果トランジスタ（ＮＭＯＳＦＥＴ）１３と、Ｐチャネル絶縁ゲート電界効果トランジスタ（ＰＭＯＳＦＥＴ）１４とを有する。ＮＭＯＳＦＥＴ１３及びＰＭＯＳＦＥＴ１４はＳＯＩ基板４に形成されている。
【００２３】
ＳＯＩ基板４は、単結晶シリコンからなる支持基板１と、この支持基板１上に形成された埋め込み酸化膜（ＢＯＸ層、絶縁膜）２と、この埋め込み酸化膜２上に形成された単結晶Ｓｉ層３と、から構成されている。
【００２４】
単結晶Ｓｉ層３には素子分離酸化膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）７が形成されている。また、単結晶Ｓｉ層３の表面上にはＳｉ０．７Ｇｅ０．３からなるエピタキシャル層５が形成されており、このエピタキシャル層５は最終的にはチャネル領域を形成するものとなる。
なお、本実施の形態では、Ｓｉ０．７Ｇｅ０．３からなるエピタキシャル層５を用いているが、このようなＧｅの含有率は好ましいものではあるけれどこれに限定されるものではなく、ＳｉｘＧｅ１−ｘからなるエピタキシャル層を用いることも可能である。この場合、ｘは０．３より大きく１より小さい値であれば、適宜適切な値に変更することが好ましい。
【００２５】
エピタキシャル層５の上にはゲート絶縁膜６が形成されており、このゲート絶縁膜６上には第１及び第２のゲート電極１１ａ，１１ｂが形成されている。第１及び第２のゲート電極１１ａ，１１ｂは、窒化タンタル層８、体心立法格子相のタンタル層９及びキャップ層１０が下から順に積層された積層構造を有している。なお、本実施の形態では、ゲート電極を３層構造としているが、少なくともゲート絶縁膜に接する一つの金属層又は導電性のある金属化合物層を有するゲート電極であれば、他の材料層からなる単層構造でも複数層構造でも良い。
【００２６】
また、第１及び第２のゲート電極１１ａ，１１ｂそれぞれの側壁にはサイドウォール１２が形成されており、このサイドウォール下のＳｉ０．７Ｇｅ０．３エピタキシャル層５及び単結晶Ｓｉ層３には低濃度不純物拡散層１５が形成されている。また、Ｓｉ０．７Ｇｅ０．３エピタキシャル層５及び単結晶Ｓｉ層３には低濃度不純物拡散層１５に隣接してソース／ドレイン領域の拡散層１６〜１９が形成されている。
【００２７】
上記実施の形態による半導体装置によれば、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴそれぞれのチャネル領域を、ＳｉとＧｅの混合した材料であるＳｉｘＧｅ（１−ｘ）からなるエピタキシャル層により形成し、ｘが０．３より大きく１より小さい範囲でＧｅの含有率を調整する。これにより、それぞれのＭＯＳＦＥＴのしきい値電圧を変動させることができる。つまり、微妙に仕事関数を制御してしきい値を調整することができる。従って、シリコンのミッドギャップにある材料をゲート電極に採用した場合にも、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴでしきい値を完全に対称に設定することが可能となり、その結果、駆動能力の高いＣＭＯＳ型の半導体装置を作製することが可能となる。
【００２８】
上記のＧｅの含有率を調整することにより、それぞれのＭＯＳＦＥＴのしきい値電圧を変動させることができる理由は次の通りである。Ｓｉの伝導帯のエネルギー準位は４．０５ｅＶであり、Ｓｉの価電子帯は５．１５ｅＶ程度である。ところが、Ｇｅの伝導帯は４．０ｅＶであり、Ｇｅの価電子帯は４．６６ｅＶ程度である。そのため、ＳｉｘＧｅ（１−ｘ）からなるエピタキシャル層をチャネル領域とし、このチャネル領域におけるＧｅの含有率を適切な値に制御することにより、半導体層のバンドギャップが変調され、ＭＯＳＦＥＴのしきい値電圧を変動させることが可能となる。
【００２９】
図２乃至図４は、図１に示す半導体装置を製造する方法であって製造工程を順に示す断面図である。
まず、図２（Ａ）に示すように、ＳＯＩ基板４を準備する。このＳＯＩ基板４は、単結晶シリコンからなる支持基板１と、この支持基板１上に形成された膜厚が１００ｎｍの埋め込み酸化膜（ＢＯＸ層）２と、埋め込み酸化膜２上に形成された膜厚が３０ｎｍの単結晶Ｓｉ層３と、から構成されている。なお、ＳＯＩ基板４は、種々の製造方法により製造することが可能であり、例えば、張り合わせ法、ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ ｏｘｙｇｅｎ）などにより製造することも可能である。
【００３０】
次いで、単結晶Ｓｉ層３の上に図示せぬシリコン窒化膜をＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により形成する。次いで、このシリコン窒化膜をパターニングすることにより、単結晶Ｓｉ層３上にはシリコン窒化膜からなるマスクパターンが形成される。次いで、このマスクパターンをマスクとして単結晶Ｓｉ層３を選択的にエッチングすることにより、単結晶Ｓｉ層３にはトレンチ３ａ〜３ｃが形成される。
【００３１】
次に、トレンチ内及びマスクパターン上にＣＶＤ法で酸化膜を堆積する。次いで、酸化膜及びマスクパターンをＣＭＰにより研磨する。これにより、トレンチ内に酸化膜が埋め込まれ、ＢＯＸ層２上の素子分離領域には酸化膜からなる素子分離酸化膜７が形成される。
【００３２】
この後、図２（Ｂ）に示すように、単結晶Ｓｉ層３の表面に選択エピタキシャル成長法によりＳｉ０．７Ｇｅ０．３からなるエピタキシャル層５を例えば１０ｎｍ程度形成する。このエピタキシャル層５は最終的にはチャネル領域を形成するものとなる。
【００３３】
次いで、このエピタキシャル層５の上に選択エピタキシャル成長法によりシリコン層を形成し、このシリコン層を窒素雰囲気で窒化することにより、エピタキシャル層５上にはシリコン窒化膜（Ｓｉ３Ｎ４膜）からなるゲート絶縁膜６が形成される。なお、本実施の形態では、ゲート絶縁膜６としてシリコン窒化膜を用いているが、シリコン酸化膜、シリコン窒化酸化膜又はシリコン窒化膜、シリコン酸化膜及びシリコン窒化酸化膜のうち複数の膜を積層したものをゲート絶縁膜として用いることも可能である。
【００３４】
次に、図３（Ｃ）に示すように、このゲート絶縁膜６及び素子分離酸化膜７の上に、キセノンガスを用いたスパッタリング法により窒化タンタル層８、体心立法格子相のタンタル層９、キャップ層１０を順次成膜する。
【００３５】
なお、窒化タンタル層８は、導電性及びしきい値特性などの点を考慮すると、ＴａＮｘで表され、窒素とタンタルの組成比（ｘ）が０．２５〜１．０であることが望ましい。また、キャップ層１０は、ＴａＮｘ、ＴａＳｉｘＮｙ、ＴｉＮｘ、ＴｉＡｌｘＮｙ、Ｓｉ及び遷移金属のシリサイドなどから選択される少なくとも１種からなる材質によって形成することができる。その中でも、洗浄薬品（酸、アルカリ）に非常に強い窒化タンタル（ＴａＮｘ）が好ましい。本実施の形態においては、キャップ層１０として、窒化タンタル層を用いる。キャップ層６ａは、ゲート電極のエッチング後のプロセスでタンタル層９の酸化を防ぐキャップとしての機能を有する。
【００３６】
また、スパッタリングにおいては、通常用いられるアルゴンの代わりに、より質量の大きいキセノンを用いることにより、下地のゲート絶縁膜６並びにエピタキシャル層５に欠陥あるいはダメージを与えることなく、成膜中の層の表面にのみエネルギーを与えることが可能となる。すなわち、アルゴンの原子半径は０．１８８ｎｍであるのに対し、キセノンの原子半径は０．２１７ｎｍと大きく、層の中に進入しにくく、層の表面にのみ効率良くエネルギーを与えることができる。そして、アルゴンの原子量は３９．９５であり、キセノンの原子量は１３１．３であり、キセノンはアルゴンに比べて原子量が大きい。そのため、キセノンは、アルゴンに比べて、層へのエネルギー及び運動量の伝達効率が低く、欠陥やダメージを作りにくいといえる。したがって、キセノンはアルゴンに比べ、ゲート絶縁膜６に欠陥やダメージを与えないで、窒化タンタル層８、タンタル層９、キャップ層１０を形成することができる。この傾向は、クリプトンについてもいえる。
【００３７】
また、本実施の形態においては、上述した成膜方法を採用することで、低抵抗な体心立法格子相のタンタル層９が、窒化タンタル層８上に格子整合によってヘテロエピタキシー成長で形成できることが確認された。体心立法格子相のタンタルは、βタンタルに比べて抵抗が低く、電極材料に適している。具体的には、体心立法格子相のタンタルは、βタンタルに比べて１／１０程度まで抵抗を小さくできる。
【００３８】
さらに、窒化タンタル層８、体心立法格子相のタンタル層９及びキャップ層１０は、大気にさらされることなく、連続的に形成されることが好ましい。成膜の途中で、層を大気にさらすと、水分の付着や層表面への酸化物形成が発生し、好ましくない。
【００３９】
この後、図３（Ｄ）に示すように、キャップ層１０の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、キャップ層１０上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてキャップ層１０、タンタル層９及び窒化タンタル層８をドライエッチングにてパターニングすることにより、ゲート絶縁膜６上には第１のゲート電極１１ａ及び第２のゲート電極１１ｂが同時に形成される。即ち、第１及び第２のゲート電極１１ａ，１１ｂそれぞれは、窒化タンタル層８、体心立法格子相のタンタル層９及びキャップ層１０の積層構造を有する。
【００４０】
前記パターニングの工程において２段階のエッチングを連続して行う。
まず、１段階目のエッチングとして、ＮＦ３とフルオロカーボン（ＣＦ４又はＣ２Ｆ６）とを含むガスを用いて反応性イオンエッチングを行う。エッチング条件の一例として、ＮＦ３とＣＦ４との流量（ｓｃｃｍ）の比（ＣＦ４／ＮＦ３）が３０／７０、圧力４ｍＴｏｒｒ、基板温度５０℃、ＲＦバイアス８５ｍＷ／ｃｍ２を採用できる。このときのタンタルのエッチングレートは、１００ｎｍ／分程度である。この１段階目のエッチングで、キャップ層１０とタンタル層９の大部分（厚さの７０〜８０％程度）をエッチング加工する。このようにタンタルに対するエッチングレートが他のガスに比べて大きいフルオロカーボンと結晶面依存性が小さいＮＦ３とを用いてタンタル層９をエッチングすることで、エッチングにかかる時間を短縮できる。
【００４１】
次いで、２段階目のエッチングとして、塩素を含む物質とＮＦ３とを含むガスを用いて反応性イオンエッチングを行う。この２段階目のエッチングでは、塩素を含む物質とＮＦ３との合計に対するＮＦ３の流量比（ＮＦ３／塩素を含む物質＋ＮＦ３）は、１〜３０％、好ましくは５〜２０％である。尚、塩素を含む物質としては、ＳｉＣｌ４、Ｃｌ２及びＢＣｌ３から選択される少なくとも１種を選択することができる。エッチング条件の一例として、ＳｉＣｌ４とＮＦ３との混合ガスに対するＮＦ３の流量比が１０％、圧力９ｍＴｏｒｒ、基板温度５０℃、ＲＦバイアス５５ｍＷ／ｃｍ２を採用できる。このときのタンタルのエッチングレートは、４０ｎｍ／分程度である。
【００４２】
２段階目のエッチングでは、タンタル層９及び窒化タンタル層８を良好にエッチングできる。これは、以下のような理由によると推測される。ＮＦ３の窒素が金属層の側面において窒化物を形成することにより、かかる窒化物が側面の保護膜として機能し、金属層の側面を垂直にエッチングすることができる。また、ＮＦ３は、タンタルに対する結晶面依存性が少なく、どの結晶面でもほぼ均一のレートでエッチングできる。
【００４３】
この後、図４（Ｅ）に示すように、第１及び第２のゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ＰＭＯＳＦＥＴ１４を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン及びＮＭＯＳＦＥＴのゲート電極１１ａをマスクとしてＳｉ０．７Ｇｅ０．３エピタキシャル層５及び単結晶Ｓｉ層３のＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域に自己整合的に砒素イオンをイオン注入する。
【００４４】
次いで、前記レジストパターンを剥離した後、第１及び第２のゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ＮＭＯＳＦＥＴ１３を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン及びＰＭＯＳＦＥＴのゲート電極１１ｂをマスクとしてＳｉ０．７Ｇｅ０．３エピタキシャル層５及び単結晶Ｓｉ層３のＬＤＤ領域に自己整合的にホウ素イオン又は二フッ化ホウ素イオンをイオン注入する。
【００４５】
次に、第１及び第２のゲート電極を含む全面上にＣＶＤ法によりシリコン窒化膜を堆積し、このシリコン窒化膜を全面エッチングすることにより、第１及び第２のゲート電極１１ａ，１１ｂそれぞれの側壁にはシリコン窒化膜からなるサイドウォール１２が形成される。次いで、第１及び第２のゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ＰＭＯＳＦＥＴ１４を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン、ＮＭＯＳＦＥＴのゲート電極１１ａ及びサイドウォール１２をマスクとしてＳｉ０．７Ｇｅ０．３エピタキシャル層５及び単結晶Ｓｉ層３のソース／ドレイン領域に自己整合に砒素イオンをイオン注入する。
【００４６】
次いで、前記レジストパターンを剥離した後、第１及び第２のゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ＮＭＯＳＦＥＴ１３を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン、ＰＭＯＳＦＥＴのゲート電極１１ｂ及びサイドウォール１２をマスクとしてＳｉ０．７Ｇｅ０．３エピタキシャル層５及び単結晶Ｓｉ層３のソース／ドレイン領域に自己整合的にホウ素イオン又は二フッ化ホウ素イオンをイオン注入する。次いで、前記レジストパターンを剥離する。
【００４７】
次に、Ｓｉ０．７Ｇｅ０．３エピタキシャル層５及び単結晶Ｓｉ層３に熱処理を施すことにより、該エピタキシャル層５及び該単結晶Ｓｉ層３には低濃度不純物拡散層１５及びソース／ドレイン領域の拡散層１６〜１９が形成される。
【００４８】
この後、図４（Ｆ）に示すように、第１及び第２のゲート電極を含む全面上にＣＶＤ法によりシリコン酸化膜などからなる層間絶縁膜２０を形成する。次いで、この層間絶縁膜２０上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜２０には第１〜第６のコンタクトホールが形成２０ａ〜２０ｆされる。第１及び第３のコンタクトホール２０ａ，２０ｃはＮＭＯＳＦＥＴ１３のソース／ドレイン領域上に位置し、第２のコンタクトホール２０ｂはＮＭＯＳＦＥＴ１３のゲート電極１１ａ上に位置する。第４及び第６のコンタクトホール２０ｄ，２０ｆはＰＭＯＳＦＥＴ１４のソース／ドレイン領域上に位置し、第５のコンタクトホール２０ｅはＰＭＯＳＦＥＴ１４のゲート電極１１ｂ上に位置する。
【００４９】
次に、第１〜第６のコンタクトホール内及び層間絶縁膜２０上にバリアメタル膜（図示せず）をスパッタリングにより形成する。次いで、第１〜第６のコンタクトホール内及びバリアメタル膜上に高融点金属である例えばＷ膜をスパッタリングにより堆積する。次いで、層間絶縁膜２０上に存在するＷ膜及びバリアメタル膜をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）により研磨する。これにより、第１〜第６のコンタクトホール内にはＷ膜が埋め込まれＷプラグ２１ａ〜２１ｆが形成される。
【００５０】
次いで、Ｗプラグ２１ａ〜２１ｆ及び層間絶縁膜２０の上にバリアメタル膜（図示せず）をスパッタリングにより形成する。このバリアメタル膜は、例えばＴｉ膜とその上に形成されたＴｉＮ膜から構成されている。
次いで、このバリアメタル膜上にＡｌ合金膜をスパッタリングにより堆積し、このＡｌ合金膜及びバリアメタル膜をパターニングすることにより、Ｗプラグ及び層間絶縁膜の上にはＡｌ合金配線２２ａ〜２２ｅが形成される。
【００５１】
尚、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、ソース／ドレイン領域の拡散層１６〜１９の上に金属シリサイド膜を形成することも可能である。この金属シリサイド膜としては、例えばＴｉシリサイド膜、Ｃｏシリサイド膜、Ｎｉシリサイド膜などを用いることができる。
【００５２】
また、上記実施の形態では、本発明をＳＯＩ基板に適用しているが、これに限定されるものではなく、本発明をシリコン基板などの半導体基板に適用することも可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置を示す断面図。
【図２】図１に示す半導体装置を製造する方法を示す断面図。
【図３】図１に示す半導体装置を製造する方法を示す断面図。
【図４】図１に示す半導体装置を製造する方法を示す断面図。
【符号の説明】
１…支持基板、２…埋め込み酸化膜（ＢＯＸ層）、３…単結晶Ｓｉ層、４…ＳＯＩ基板、５…ＳｉｘＧｅ（１−ｘ）からなるエピタキシャル層、６…ゲート絶縁膜、７…素子分離酸化膜、８…窒化タンタル層、９…タンタル層、１０…キャップ層、１１ａ…第１のゲート電極、１１ｂ…第２のゲート電極、１２…サイドウォール、１３…Ｎチャネル絶縁ゲート電界効果トランジスタ、１４…Ｐチャネル絶縁ゲート電界効果トランジスタ、１５…低濃度不純物拡散層、１６〜１９…ソース／ドレイン領域の拡散層、２０…層間絶縁膜、２０ａ〜２０ｆ…第１〜第６のコンタクトホール、２１ａ〜２１ｆ…Ｗプラグ、２２ａ〜２２ｅ…Ａｌ合金配線
Claims (13)
- 半導体基板上に形成されたＳｉｘＧｅ１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有するゲート電極と、
前記ゲート電極の一方側下に形成され、前記エピタキシャル層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側下に形成され、前記エピタキシャル層に形成されたドレイン領域の拡散層と、
を具備し、
前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される半導体装置。 - 支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板に形成された半導体装置であって、
前記単結晶Ｓｉ層上に形成されたＳｉｘＧｅ１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有するゲート電極と、
前記ゲート電極の一方側下に形成され、前記エピタキシャル層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側下に形成され、前記エピタキシャル層に形成されたドレイン領域の拡散層と、
を具備し、
前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される半導体装置。 - 前記ゲート電極は、第１の窒化タンタル層と、該第１の窒化タンタル層上に形成された体心立法格子相のタンタル層と、該タンタル層上に形成された第２の窒化タンタル層と、から形成されている請求項１又は２に記載の半導体装置。
- Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置であって、
半導体基板上に形成されたＳｉｘＧｅ１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第１のゲート電極と、
前記第１のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第１ソース領域の拡散層と、
前記第１のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第１ドレイン領域の拡散層と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第２のゲート電極と、
前記第２のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第２ソース領域の拡散層と、
前記第２のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第２ドレイン領域の拡散層と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される半導体装置。 - 支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板に形成され、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置であって、
前期単結晶Ｓｉ層上に形成されたＳｉｘＧｅ１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第１のゲート電極と、
前記第１のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第１ソース領域の拡散層と、
前記第１のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第１ドレイン領域の拡散層と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第２のゲート電極と、
前記第２のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第２ソース領域の拡散層と、
前記第２のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第２ドレイン領域の拡散層と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される半導体装置。 - 前記第１のゲート電極及び前記第２のゲート電極それぞれは、第１の窒化タンタル層と、該第１の窒化タンタル層上に形成された体心立法格子相のタンタル層と、該タンタル層上に形成された第２の窒化タンタル層と、から同時に形成されている請求項４又は５に記載の半導体装置。
- 前記ＳｉｘＧｅ１−ｘからなるエピタキシャル層のＧｅの含有率は、ｘが０．３より大きく１より小さい値となるものである請求項１乃至請求項６のうちのいずれか一項に記載の半導体装置。
- 半導体基板上にＳｉｘＧｅ１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有するゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
を具備する半導体装置の製造方法。 - 支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層上にＳｉｘＧｅ１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有するゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
を具備する半導体装置の製造方法。 - 前記ゲート電極を形成する工程は、第１の窒化タンタル層を形成し、該第１の窒化タンタル層上に体心立法格子相のタンタル層を形成し、該タンタル層上に第２の窒化タンタル層を形成した後、第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層をパターニングすることにより、前記ゲート絶縁膜上に第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層の積層構造からなるゲート電極を形成する工程である請求項８又は９に記載の半導体装置の製造方法。
- Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板上にＳｉｘＧｅ１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有する第１のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第２のゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層に第１のソース領域の拡散層、第１のドレイン領域の拡散層、第２のソース領域の拡散層及び第２のドレイン領域の拡散層を形成する工程と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される半導体装置の製造方法。 - Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法であって、
支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前期単結晶Ｓｉ層上にＳｉｘＧｅ１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有する第１のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第２のゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層に第１のソース領域の拡散層、第１のドレイン領域の拡散層、第２のソース領域の拡散層及び第２のドレイン領域の拡散層を形成する工程と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される半導体装置の製造方法。 - 前記金属層又は導電性のある金属化合物層を有する第１のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第２のゲート電極を形成する工程は、第１の窒化タンタル層を形成し、該第１の窒化タンタル層上に体心立法格子相のタンタル層を形成し、該タンタル層上に第２の窒化タンタル層を形成した後、第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層をパターニングすることにより、前記ゲート絶縁膜上に第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層の積層構造からなる第１のゲート電極及び第２のゲート電極を同時に形成する工程である請求項１１又は１２に記載の半導体装置の製造方法。
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| US7491612B2 (en) | 2003-12-23 | 2009-02-17 | Infineon Technologies Ag | Field effect transistor with a heterostructure and associated production method |
| WO2010150331A1 (ja) * | 2009-06-24 | 2010-12-29 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| JP2012516555A (ja) * | 2009-01-30 | 2012-07-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | スレッショルド調節半導体合金を堆積させるのに先立ちパターニング不均一性を低減することによる前記半導体合金の厚みばらつきの低減 |
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2003
- 2003-02-28 JP JP2003053999A patent/JP2004266064A/ja not_active Withdrawn
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