JP2004140350A

JP2004140350A - コンデンサ、配線基板、デカップリング回路及び高周波回路

Info

Publication number: JP2004140350A
Application number: JP2003335811A
Authority: JP
Inventors: Hisashi Sato; 佐藤　恒; Yoshihiro Takeshita; 竹下　良博
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2002-09-27
Filing date: 2003-09-26
Publication date: 2004-05-13

Abstract

【課題】　低ＥＳＬ且つ高容量を実現したコンデンサを提供する。
【解決手段】　誘電体層２の一方主面に第１導体層３が、誘電体層２の他方主面に第２導体層４が配設されるとともに、誘電体層２の厚み方向に、第２導体層４とは非導体形成領域１３によって隔てられ第１導体層３に接続される第１貫通導体５と、第１導体層３とは非導体形成領域１４によって隔てられ第２導体層４に接続される第２貫通導体５とが形成され、且つ第１貫通導体５及び第２貫通導体６とが、誘電体層２の最表面に露出してなるコンデンサ１０において、第１貫通導体５と第２貫通導体６とが、交互に格子状に集約され、貫通導体群Gを形成していることを特徴とする。
【選択図】図１

Description

　本発明は、コンデンサ、配線基板、デカップリング回路及び高周波回路に関するもので、特に、高周波領域において有利に適用され得るコンデンサ、ならびに、このコンデンサを用いて構成される、配線基板、デカップリング回路及び高周波回路に関するものである。

　代表的なコンデンサとして、積層コンデンサを例にとって説明する。

　積層コンデンサを用いた等価回路では、コンデンサの静電容量をＣ、等価直列インダクタンス（ＥＳＬ）をＬとしたとき、共振周波数（ｆ_０）は、ｆ_０＝１／〔２π×（Ｌ×Ｃ）^１／２〕の関係で表され、共振周波数（ｆ_０）より高い周波数領域では、コンデンサの機能が消失してしまうことが知られている。すなわち、一定値以上の静電容量（Ｃ）を維持するためには、できるだけＥＳＬ（Ｌ）を低くする必要がある。つまり、ＥＳＬが低ければ、共振周波数（ｆ_０）は高くなり、より高周波領域で使用できることになる。このことから、積層コンデンサをマイクロ波領域で使うためには、より低ＥＳＬ化が図られたものが必要となる。

　また、ワークステーションやパーソナルコンピュータ等のマイクロプロセッシングユニット（ＭＰＵ）のＭＰＵチップに電源を供給するために用いられ、通常デカップリングコンデンサとして配線基板上に接続されている積層コンデンサも、
近年のＭＰＵの高速、高周波化に伴って、低ＥＳＬ化が求められている。

　ここで、従来の積層コンデンサについて、図６（ａ）（ｂ）をもとに説明する。（ａ）は第１及び第２導体層の重なり状態を示す概略図、（ｂ）は（ａ）のＸ−Ｘ線断面図である。

　図に示す従来の積層コンデンサ５０は、誘電体層５２の一方主面に第１導体層５３が、他方主面に第２導体層５４が夫々形成され、これらの誘電体層５２が複数積層されており、また、これらの誘電体層５２の厚み方向には第１及び第２導体層５３、５４同士を夫々接続する第１及び第２貫通導体５５、５６が形成され、
積層体５１が構成されている。そして、ここでは、第１及び第２貫通導体５５、５６が、積層体５１の一方の最表面に露出し、夫々第１及び第２接続端子５７、５８に接続され、積層コンデンサ５０が構成されている。さらに、第１及び第２導体層５３、５４内に、第２及び第１貫通導体５６、５５とは夫々接続しない第１及び第２非導体形成領域６３、６４が形成されている。

　そして、第１及び第２貫通導体５５、５６は、第１及び第２導体層５３、５４の全域にわたって、交互に格子状に分散して配置されてなる。

　上記積層コンデンサ５０によれば、静電容量は、第１及び第２導体層５３、５４の内、主に第１及び第２貫通導体５５、５６に囲まれた部分に発生していた（特許文献１乃至４参照）。
特開平７−２０１６５１号公報　（３−５頁、図１−５）特開平１１−２０４３７２号公報　（４−６頁、図１−４）特開２００１−１４８３２４号公報　（４−７頁、図１−６）特開２００１−１４８３２５号公報　（５−７頁、図１−９）

　しかしながら、上記積層コンデンサ５０によれば、低ＥＳＬ化を図るためには、第1及び第２貫通導体５５、５６の数を増加する方法が考えられるが、このとき、第１及び第２導体層５３、５４内の非導体形成領域６３、６４の面積が増大するため、積層コンデンサ５０の静電容量が低下するという問題点があった。

　また、上記積層コンデンサ５０によれば、第１導体層５３と第２非導体形成領域６４、あるいは第２導体層５４と第１非導体形成領域６３が重なる部分は、静電容量が発生しないため、積層コンデンサ５０の高容量化には限界があった。

　本発明は、上述の問題点に鑑みて案出されたものであり、その目的は、低ＥＳＬ且つ高容量を実現したコンデンサを提供することである。

　本発明の他の目的は、上述したようなコンデンサを用いて構成される、配線基板、デカップリング回路及び高周波回路を提供することである。

　本発明のコンデンサは、誘電体層の一方主面に第１導体層が、前記誘電体層の他方主面に第２導体層が配設されるとともに、前記誘電体層の厚み方向に、前記第２導体層と第２非導体形成領域によって隔てられ、かつ前記第１導体層に接続される複数の第１貫通導体と、前記第１導体層と第１非導体形成領域によって隔てられ、かつ前記第２導体層に接続される複数の第２貫通導体とが形成されてなるコンデンサにおいて、
　前記複数の第１及び第２貫通導体は、交互に格子状に集約配置されていることを特徴とする。

　また、互いに隣接しあう前記第１貫通導体と前記第２貫通導体との中心間の間隔をＰ、該中心間を結ぶ直線上において、前記第１貫通導体の中心と第2非導体形成領域の周辺との間隔をｍ２、前記第２貫通導体の中心と第１非導体形成領域の周辺との間隔をｍ１としたときに、Ｐ≦ｍ１＋ｍ２の関係を満足することを特徴とする。

　また、互いに隣接しあう前記第１貫通導体と前記第２貫通導体との中心間の間隔をＰ、前記第１の導体層に形成した非導体形成領域の半径をｍ２、前記第２の導体層に形成した非導体形成領域の半径をｍ１としたときに、Ｐ≦ｍ１＋ｍ２の関係を満足することを特徴とする。

　また、集約配置された第１貫通導体及び第２貫通導体の周囲には、前記第１貫通導体と前記第２貫通導体との中心間の間隔Ｐ以上の幅で、前記第１導体層及び第２の導体層が存在していることを特徴とする。

　そして、本発明は、上述のコンデンサを備えた配線基板にも適用できる。

　さらに、本発明に係るコンデンサは、ＭＰＵに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサとしても有利に用いられる。

　また、本発明は、上述のコンデンサを備えた高周波回路にも適用できる。

　以上の通り、本発明のコンデンサによれば、第１貫通導体と第２貫通導体とが、交互に格子状に集約され、貫通導体群を形成してなるため、貫通導体群内のみに流れる電流は、流れる距離が短くなることから、電流によって誘起される磁束に起因する自己インダクタンス成分が低くなる。このため、コンデンサ全体の等価直列インダクタンス（ＥＳＬ）を低くできる。また、ＥＳＬを低くするために、第1及び第２貫通導体の数を増加する必要がないため、コンデンサの高容量化を実現できる。

　また、互いに隣接し合う第１貫通導体と第２貫通導体との間に容量の発生する領域が存在しないため、第１貫通導体から他方、例えば第２貫通導体へ流れる電流は、ほとんど無くなる。このことにより、電流によって誘起される磁束に起因する自己インダクタンス成分が極めて低くなり、コンデンサ全体のＥＳＬをさらに低くすることができる。また、静電容量の形成に寄与しない非導体形成領域が重なりあうため、コンデンサ全体からみると相対的に静電容量領域が増加し、コンデンサのさらなる高容量化を実現できる。

　さらに、集約配置された第１貫通導体及び第２貫通導体、即ち、貫通導体群の周囲には、第１貫通導体と第２貫通導体との中心間の間隔Ｐ以上の幅で、前記第１導体層及び第２の導体層が存在しているため、静電容量領域の第１導体層及び第２導体層に流れる電流の量が多くなり、このことによってもコンデンサ全体のＥＳＬをさらに効果的に低くすることができる。また、貫通導体群の周囲に静電容量が発生するため、加わる電界を大きくすることができ、このことによってもコンデンサの高容量化を実現できる。

　そして、コンデンサを備えた配線基板、ＭＰＵに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサ、さらには、高周波回路にも適用でき、そのままコンデンサの効果を奏できる。

　以下、本発明のコンデンサ、配線基板、デカップリング回路及び高周波回路を図面に基づいて詳説する。

　図１は本発明のコンデンサの一例である積層コンデンサを示す図であり、（ａ）は第１及び第２導体層の重なり状態を示す概略図、（ｂ）は（ａ）のＸ−Ｘ線断面図である。

　図において、１０は積層コンデンサ、２は誘電体層、３、４は第１及び第２導体層（内部電極層）、５、６は第１及び第２貫通導体（ビアホール導体）、７、８は第１及び第２接続端子である。

　図に示すように、積層コンデンサ１０は、誘電体層２の一方主面に第１導体層３が、他方主面に第２導体層４が夫々形成され、これらの誘電体層２が複数積層されており、また、これらの誘電体層２の厚み方向には第１及び第２導体層３、４同士を夫々接続する複数の第１及び第２貫通導体５、６が形成され、積層体１が構成されている。そして、ここでは、複数の第１及び第２貫通導体５、６が、積層体１の一方の最表面に露出し、夫々第１及び第２接続端子７、８に接続され、積層コンデンサ１０が構成されている。さらに、第１及び第２導体層３、４内に、複数の第２及び第１貫通導体６、５とは夫々接続しない複数の第１及び第２非導体形成領域１３、１４が形成されている。

　そして、複数の第１及び第２貫通導体５、６は、第１及び第２導体層３、４の略中央領域に、交互に格子状に集約して配置されてなる。

　誘電体層２は、チタン酸バリウムを主成分とする非還元性誘電体材料、及びガラス成分を含む誘電体材料からなり、この誘電体層２が図上、上方向に積層して積層体１が構成される。なお、誘電体層２の形状、厚み、積層数は容量値によって任意に変更することができる。第１及び第２導体層３、４は、Ｎｉ、Ｃｕ、あるいはこれらの合金を主成分とする材料から構成され、その厚みは１〜２μｍとしている。

　第１及び第２接続端子７、８は、半田バンプ、半田ボールなどが用いられる。

　本発明の特徴的なことは、上述したように第１貫通導体５と第２貫通導体６とが、交互に格子状に集約され、貫通導体群Gを形成していることである。

　また、互いに隣接し合う第１貫通導体５と第２貫通導体６との間に容量の発生する領域が存在しない。具体的には、隣接しあう第１貫通導体５の中心と第２貫通導体６の中心との間隔をＰ、第１及び第２非導体形成領域１３、１４の各半径をｍ１、ｍ２（一般的には、ｍ１＝ｍ２である）としたときに、Ｐ≦ｍ１＋ｍ２の関係を満足する。ここで、等価直列抵抗（ＥＳＲ）の増大を防ぐためには、第１及び第２の貫通導体３、４の半径を夫々ｒ１、ｒ２としたときに、ｒ１＋ｍ２≦Ｐ、あるいはｒ２＋ｍ１≦Pの関係を満足することが望ましい。また、高容量を実現するためには、P＞１．４ｍ１、且つP＞１．４ｍ２の関係にあることが望ましい。

　さらに、第１導体層３及び第２導体層４内の貫通導体群Ｇの周囲に、間隔Ｐ以上の幅ｄで、第１貫通導体３、第２貫通導体４及び非導体形成領域１３、１４の無い、静電容量領域Ａが形成されている。好ましくは、ｄ≧１．４Ｐの関係にあることが望ましい。

　次に、本発明の積層コンデンサ１０の製造方法について説明する。なお、図面において、各符号は焼成の前後で区別しないことにする。

　まず、誘電体層となるセラミックグリーンシート２に、第１及び第２導体層となる導体膜３、４を導電性ペーストの印刷・乾燥により形成する。このとき、第１及び第２非導体形成領域１３、１４も形成される。なお、誘電体層２として、他のペロブスカイト構造を持つセラミック材料や、有機強誘電体材料を用いても良い。

　次に、導体膜３、４が形成されたグリーンシート２を交互に所要枚数を積み重ね、積層体１が抽出される大型積層体を形成する。

　次に、レーザの照射や、マイクロドリル又はパンチングを用いた打ち抜き法などにより、大型積層体の主面に導体膜３、４、セラミックグリーンシート２を貫く貫通孔を形成する。

　次に、この貫通孔に導体層３、４に用いる導電性ペーストと同様の導電性ペーストを充填することにより、第１及び第２貫通導体となる導体部５、６が形成される。

　なお、誘電体層となるセラミックグリーンシート２に、マイクロドリル又はパンチングを用いた打ち抜き法などにより、あらかじめ貫通孔をあけておき、スクリーン印刷法により、セラミックグリーンシート２上に導体層３、４となる導体膜を印刷すると同時に、貫通孔に導電性ペーストを充填することにより、導体部５、６を形成後、積層するようにしても良い。

　次に、大型積層体を押し切り刃加工、ダイシング方式などにより切断し、未焼成状態の積層体１を得る。

　次に、この未焼成状態の積層体１は、脱バインダ処理後、焼成を行い、内部に第１及び第２導体層３、４、第１及び第２貫通導体５、６が形成されるとともに、一方主面に第１及び第２貫通導体５、６が露出した積層体１が得られる。

　このとき、積層体１の一方主面に露出した第１及び第２貫通導体５、６は、表面が酸化されているため、表面研磨により、酸化被膜を除去する。

　次に、第１及び第２貫通導体５、６の露出部に、Ｎｉメッキ、Ｓｎメッキを形成する。

　次に、半田ペーストをスクリーン印刷する方法や、フラックスを塗布後半田ボールを搭載する方法により、第１及び第２接続端子７、８となる半田を形成した後、リフロー処理を施すことにより、第１及び第２接続端子７、８が形成される。

　このようにして、図１に示すような積層コンデンサ１０が得られる。

　なお、本発明は以上の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更・改良を加えることは何ら差し支えない。

　図２は、本発明の積層コンデンサ１０の他の実施の形態を示す概略図である。図のように、要求される実装時の第１及び第２接続端子７、８の配置に応じて、貫通導体群Ｇを誘電体層２の周辺部に設けても良い。このとき、ｄ≧Ｐ、好ましくは、ｄ≧１．４Ｐの関係にあることが望ましい。

　図３は、本発明の積層コンデンサ１０のさらに他の実施の形態を示す断面図である。図のように、第１及び第２貫通導体５、６が積層体１の両主面に露出しても良い。このことにより、ＩＣパッケージとＩＣ素子との間や、ＩＣパッケージ内部に、本積層コンデンサ１０を介在させて実装することができる。

　図４は、本発明の積層コンデンサ１０のさらに他の実施の形態を示す断面図である。図のように、絶縁基板１１の表面に、第１導体層３、誘電体層２、第２導体層４、保護層１２が順次被着形成されるとともに、誘電体層２の厚み方向に、第２導体層４とは非導体形成領域１３によって隔てられ第１導体層３に接続される第１貫通導体５と、第１導体層３とは非導体形成領域１４によって隔てられ第２導体層４に接続される第２貫通導体６とが形成され、且つ第１貫通導体５及び第２貫通導体６とが、誘電体層２の最表面に露出してなる。このように、本発明の積層コンデンサを薄膜コンデンサに適用することにより、微細加工が可能であるため、さらなる低ＥＳＬ化を実現できる。

　また、第１及び第２貫通導体の半径ｒ１、ｒ２、第１及び第２非導体形成領域の半径ｍ１、ｍ２は夫々等しくても良く、異なっても良い。

　さらに、積層コンデンサ１０が安定して実装されるために、積層体１の一方主面の接続端子７、８が形成されていない領域に、ダミーの端子を形成しても良い。

　また、第１及び第２貫通導体５、６の断面形状、または第１及び第２非導体形成領域１３、１４の形状は、略円形の他、楕円形、多角形など、任意の形状にすることができる。

　図５は、本発明の積層コンデンサ１０をデカップリングコンデンサとして用いた、ＭＰＵ２０の構造例を示す断面図である。

　図に示すように、ＭＰＵ２０は、下面側にキャビティ２２が設けられた多層構造の配線基板２１を備えている。配線基板２１の上面には、ＭＰＵチップ４０が表面実装されている。また、配線基板２１のキャビティ２２内には、デカップリングコンデンサとして機能する、本発明の積層コンデンサ１０が収容されている。さらに、配線基板２１は、マザーボード３１上に表面実装されている。

　配線基板２１の内部には、電源側導体層２３及びグランド側導体層２４が形成されている。

　電源側導体層２３は、電源側貫通導体２５を介して、積層コンデンサ１０の第１接続端子７に電気的に接続されるとともに、ＭＰＵチップ４０の特定の端子４７に電気的に接続され、さらにマザーボード３１の電源側導体ランド３７に電気的に接続されている。

　グランド側導体層２４は、グランド側貫通導体２６を介して、積層コンデンサ１０の第２接続端子８に電気的に接続されるとともに、ＭＰＵチップ４０の特定の端子４８に電気的に接続され、さらにマザーボード３１のグランド側導体ランド３８に電気的に接続されている。

　このように、本発明の積層コンデンサ１０は、ＥＳＬが低いので、ＭＰＵ２０におけるデカップリングコンデンサに用いた場合も、高速動作に十分対応することができる。さらに、積層コンデンサ１０を備えた配線基板にも適用できる。

　また、本発明の積層コンデンサ１０は、低ＥＳＬ化が可能となることから、共振周波数（ｆ_０）は高くなり、より高周波で使用できることになる。このことから、電子回路の高周波化に十分対応することができ、たとえば、高周波回路におけるバイパスコンデンサやデカップリングコンデンサとして有利に用いることができる。

　本発明者らは、図1に示す本発明の積層コンデンサ１０と、図６に示す従来の積層コンデンサ５０を作成し、静電容量Ｃ及び等価直列インダクタンスＬを測定した。ここで、積層コンデンサ１０、５０の両方とも、寸法は３．２ｍｍ×３．２ｍｍ×０．８５ｍｍ、積層数は１２０層、第１及び第２貫通導体３、４の数は両方合わせて３６個、第１及び第２貫通導体３、４の半径はｒ１＝ｒ２＝０．０７ｍｍ、第１及び第２非導体形成領域１３、１４の半径はｍ１＝ｍ２＝０．１７ｍｍとした。また、近接してなる第1及び第２貫通導体３、４の中心間の距離Ｐは、積層コンデンサ１０が０．２５ｍｍ、積層コンデンサ５０が０．４０ｍｍとした。測定の結果、図5に示す従来の積層コンデンサ５０はＣ＝７．８μＦ、Ｌ＝１２ｐＨとなったのに対し、図1に示す本発明の積層コンデンサ１０はＣ＝１０μＦ、Ｌ＝７ｐＨとなった。

　また、図1の積層コンデンサ１０において、貫通導体群Ｇと第１及び第２導体層３、４の外周との最短距離ｄを０にした場合、ｄ≧Ｐにした場合に比べてＥＳＬが約１５％増大した。

　これらの結果から、本発明の積層コンデンサ１０は、第１及び第２貫通導体５、６とが、交互に格子状に集約され、貫通導体群Ｇを形成してなるとともに、Ｐ≦ｍ１＋ｍ２の関係にあり、且つｄ≧Ｐの範囲にあるため、低ＥＳＬ且つ高容量を実現できることがわかった。

　本発明のコンデンサによれば、第１貫通導体と第２貫通導体とが、交互に格子状に集約され、貫通導体群を形成してなるため、貫通導体群内のみに流れる電流は、流れる距離が短くなることから、電流によって誘起される磁束に起因する自己インダクタンス成分が低くなる。このため、コンデンサ全体の等価直列インダクタンス（ＥＳＬ）を低くできる。また、ＥＳＬを低くするために、第1及び第２貫通導体の数を増加する必要がないため、コンデンサの高容量化を実現できる。

本発明の積層コンデンサを示す図であり、（ａ）は第１、第２導体層の重なり状態を示す概略図、（ｂ）は図１（ａ）のＸ−Ｘ線断面図である。本発明の積層コンデンサの他の実施の形態を示す概略図である。本発明の積層コンデンサのさらに他の実施の形態を示す断面図である。本発明の積層コンデンサのさらに他の実施の形態を示す断面図である。本発明の積層コンデンサをデカップリングコンデンサとして用いた、ＭＰＵの構造例を示す断面図である。従来の積層コンデンサを示す図であり、（ａ）は第１、第２導体層の重なり状態を示す概略図、（ｂ）は図６（ａ）のＸ−Ｘ線断面図である。

符号の説明

１０　　　　積層コンデンサ
１　　　　　積層体
２　　　　　誘電体層
３　　　　　第１導体層（内部電極層）
４　　　　　第２導体層（内部電極層）
５　　　　　第１貫通導体（ビアホール導体）
６　　　　　第２貫通導体（ビアホール導体）
７　　　　　第１接続端子
８　　　　　第２接続端子
１３　　　　第１非導体形成領域
１４　　　　第２非導体形成領域
Ａ　　　　　静電容量領域
Ｇ　　　　　貫通導体群
２０　　　　ＭＰＵ
２１　　　　配線基板
２２　　　　キャビティ
２３　　　　電源側導体層
２４　　　　グランド側導体層
２５　　　　電源側貫通導体
２６　　　　グランド側貫通導体
４０　　　　ＭＰＵチップ
３７、３８　ＭＰＵチップの端子
３１　　　　マザーボード

Claims

誘電体層の一方主面に第１導体層が、前記誘電体層の他方主面に第２導体層が配設されるとともに、前記誘電体層の厚み方向に、前記第２導体層と第２非導体形成領域によって隔てられ、かつ前記第１導体層に接続される複数の第１貫通導体と、前記第１導体層と第１非導体形成領域によって隔てられ、かつ前記第２導体層に接続される複数の第２貫通導体とが形成されてなるコンデンサにおいて、
　前記複数の第１及び第２貫通導体は、交互に格子状に集約配置されていることを特徴とするコンデンサ。
互いに隣接しあう前記第１貫通導体と前記第２貫通導体との中心間の間隔をＰ、該中心間を結ぶ直線上において、前記第１貫通導体の中心と第2非導体形成領域の周辺との間隔をｍ２、前記第２貫通導体の中心と第１非導体形成領域の周辺との間隔をｍ１としたときに、Ｐ≦ｍ１＋ｍ２の関係を満足することを特徴とする請求項１記載のコンデンサ。
互いに隣接しあう前記第１貫通導体と前記第２貫通導体との中心間の間隔をＰ、前記第１の導体層に形成した非導体形成領域の半径をｍ２、前記第２の導体層に形成した非導体形成領域の半径をｍ１としたときに、Ｐ≦ｍ１＋ｍ２の関係を満足することを特徴とする請求項１記載のコンデンサ。
集約配置された第１貫通導体及び第２貫通導体の周囲には、前記第１貫通導体と前記第２貫通導体との中心間の間隔Ｐ以上の幅で、前記第１導体層及び第２の導体層が存在していることを特徴とする請求項１乃至３記載のコンデンサ。
請求項１乃至４のうちいずれか記載のコンデンサを備えたことを特徴とする配線基板。
請求項１乃至４のうちいずれか記載のコンデンサを備えたことを特徴とするデカップリング回路。
請求項１乃至４のうちいずれか記載のコンデンサを備えたことを特徴とする高周波回路。