JP2004029963A

JP2004029963A - Interface device for device connection

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Publication number: JP2004029963A
Application number: JP2002181891A
Authority: JP
Inventors: Tadashi Takayama; 高山　正; Mamoru Yoshimoto; 吉本　守; Masato Fujiwara; 藤原　真人; Makoto Kobayashi; 小林　誠; Masumi Ishiwatari; 石渡　真澄; Hiroyasu Ito; 伊藤　博康; Takeyuki Higashihata; 東端　竹幸; Noriyuki Suzuki; 鈴木　範之
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2002-06-21
Filing date: 2002-06-21
Publication date: 2004-01-29

Abstract

<P>PROBLEM TO BE SOLVED: To connect both of a device for parallel connection and a device for serial connection through a common parallel connector. <P>SOLUTION: A host side is provided with a parallel ATA host controller 100 and a serial ATA host controller 105. The controller 100 is connected to the pertinent signal line of a 40 pin connector based on ATA. On the other hand, in order to assign a pair of differential signals to be used for reception and transmission, the controller 105 assigns, for transmission, the set of DMARQ and IORDY in a parallel interface among signals for reception in the parallel controller 100, and assigns INTRQ and IOCS 16 for reception. Those two controllers are controlled by a signal supplied to a serial ATA interface selecting circuit 106. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明はデバイス接続用インタフェース装置、特に、ハードディスクドライブ装置、ＣＤ−ＲＯＭ装置等をホストコンピュータに接続するためのＡＴＡ／ＡＴＡＰＩ規格準拠のインターフェース装置に関するものである。
【０００２】
【従来の技術】
従来、いわゆるパーソナルコンピュータ（以下、ＰＣ）においては、一般的に、ハードディスクドライブ装置、ＣＤ−ＲＯＭ装置等のデバイスを接続する為のインタフェースとして、ＡＮＳＩ（Ａｍｅｒｉｃａｎ　Ｎａｔｉｏｎａｌ　Ｓｔａｎｄａｒｄｓ　Ｉｎｓｔｉｔｕｔｅ）において、その仕様が規定されているＡＴＡ／ＡＴＡＰＩ規格、『ＡＴ　Ａｔｔａｃｈｍｅｎｔ−５　ｗｉｔｈ　Ｐａｃｋｅｔ　Ｉｎｔｅｒｆａｃｅ』（以下、パラレルＡＴＡ規格と表記）が採用されている。
【０００３】
これは４０ピンのコネクタを用い、ホストＣＰＵと親和性の高い、簡単なパラレルインタフェースで、安価にハードディスクドライブ等の大容量記憶装置を接続する事を目的として策定されたものである。上記のパラレルＡＴＡ規格においては、４０ピンのコネクタに配された双方向の８／１６ビットのデータバスを介し、同じく４０ピンのコネクタ内に配された、デバイス装置内の制御レジスタをアドレスする為のアドレス線、ホスト装置側とデバイス装置側で確実にデータ転送を行う為に使用する各種の制御線を用いて、ホスト側装置の制御により、高速なデータ転送を実現する。
【０００４】
【発明が解決しようとする課題】
ところで、近年、ハードディスク装置、ＤＶＤ−ＲＯＭに代表される可換型メディア等の大容量化に伴い、より高速なデータ転送が求められるとともに、このようなデバイスを、より簡単に、装置に着脱する仕組みが求められている。このような状況を鑑み、前者の課題に対しては、ＡＮＳＩにおいて、従来のパラレルインタフェースではなく、低電圧差動信号を用いた新しい高速シリアルインタフェース規格が検討され、２００１年１０月に、『Ｓｅｒｉａｌ　ＡＴＡ／Ｈｉｇｈ　Ｓｐｅｅｄ　Ｓｅｒｉａｌｉｚｅｄ　ＡＴ　Ａｔｔａｃｈｍｅｎｔ　ｓｐｅｃｉｆｉｃａｔｉｏｎ』（以下、シリアルＡＴＡ規格と表記）として正式にリリースされた。
【０００５】
この規格は、従来のパラレルＡＴＡ規格と、アプリケーション層での互換性を保ち、トランスポート層、リンク層、物理層の下位層のみをシリアルＡＴＡ規格対応に変更することで、ソフトウェア開発の負荷を軽減して、パラレルＡＴＡ規格から、容易にシリアルＡＴＡ規格へと移行できるように考慮されている。
【０００６】
しかしながら、パラレルＡＴＡ規格、シリアルＡＴＡ規格ともに、同一筐体内におけるホスト装置とデバイス装置とのインタフェース規格として規定されている為、コネクタ形状には互換性がない。
【０００７】
一方、従来、ノート型ＰＣ等では、信号線自体はパラレルＡＴＡ規格に準拠しているが、パラレルＡＴＡ規格に規定されているコネクタに比較し、より挿抜に適した、独自形状の小型コネクタを用いることにより、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ装置等を交換可能とした手法を採用している。また、同様の手法により、パラレルＡＴＡ規格を採用したリムーバブルハードディスクドライブ装置等が一部メーカにより製品化されている。
【０００８】
前述のごとく、今後、ハードディスク、ＣＤ−ＲＯＭ装置等のデバイス装置は、より高速で、かつ、信号線が少ない為に装置間の接続も容易なシリアルＡＴＡ規格への移行が進んで行く事は想像に難くないが、しばらくの期間は、旧規格のパラレルＡＴＡ規格対応品と、新規格のシリアルＡＴＡ規格対応品が混在するであろう事も想像に難くない。ところで、特に前述のごとき、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、リムーバブルハードディスクドライブ等の可換型デバイスに対応したホスト装置においては、移行期間、および移行後も含め、従来のパラレルＡＴＡ規格対応デバイス装置と、新しいシリアルＡＴＡ規格対応デバイス装置との間で、コネクタ形状も含めて互換性を保つことが望ましい。
【０００９】
本発明はかかる課題に鑑みなされたものであり、パラレル接続用デバイス装置及びシリアル接続用デバイスを共通のパラレルコネクタを介して接続できるようにするデバイス接続用インタフェース装置を提供しようとするものである。更に、また、ホスト及びデバイス側ともにダメージを被ることがないデバイス接続用インタフェース装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】
かかる課題を解決するため、例えば本発明のデバイス接続用インタフェース装置は以下の構成を備える。すなわち、
ホスト装置に搭載され、パラレルコネクタを介してデバイス装置と接続を行うデバイス接続用インタフェース装置であって、
前記パラレルコネクタの各信号線に接続されるパラレルデバイス用の第１のデバイスコントローラと、
前記パラレルコネクタの信号線中の一部分に接続されるシリアルデバイス用の第２のデバイスコントローラと、
ホストからの要求に応じて、前記第１、第２のデバイスコントローラの一方をアクティブ、他方をインアクティブに選択する選択回路とを備える。
【００１１】
また、本発明の好適な実施態様に従えば、デバイス接続用インタフェース装置は、
・複数の信号線よりなる双方向のデータバスと、前記データバスを介して、前記ホスト装置と前記デバイス装置間で、データ転送を行う際に、データフローを制御する為に、前記ホスト装置から前記デバイス装置に対して出力される、前記ホスト装置から見た、複数の出力制御信号線と、前記デバイス装置から前記ホスト装置に対して出力される、前記ホスト装置から見た、複数の入力制御信号線を含む、第一のパラレルインタフェースと、
前記第一のパラレルインタフェースにおける、前記複数の入力制御信号線の何れかに多重化された、前記ホスト装置から前記デバイス装置に対してシリアルデータを出力する、前記ホスト装置から見た、少なくとも一つの、出力用シリアル通信信号線と、前記デバイス装置から前記ホスト装置に対してシリアルデータを出力する、前記ホスト装置から見た、少なくとも一つの、入力用シリアル通信信号線を含む、第二のシリアルインタフェースを有し、
電源投入後、最初の状態においては、前記第一のパラレルインタフェースが動作可能な活性化状態に初期化され、前記第二のシリアルインタフェースの信号線は、非活性化状態に初期化されることにより、初期状態において、ホスト装置側の出力信号と、デバイス装置側の出力信号とが衝突しないように動作することにより、それぞれの送受信バッファを破壊しないように動作する。
【００１２】
初期化後、まず、前記第一のパラレルインタフェースを介してのデバイス認識を試み、前記第一のパラレルインタフェースによるデバイス認識により、デバイス装置と通信できた場合には、そのままの状態でインターフェスを使用し、デバイス装置と通信できなかった場合には、前記第一のパラレルインタフェースの信号線を、非活性化状態に変更し、前記第二のシリアルインタフェースの信号線を動作可能なように活性化状態に変更して、再初期化を行う。
【００１３】
再初期化後、今度は、前記第二のシリアルインタフェースを介してのデバイス認識を試み、前記第二のシリアルインタフェースによるデバイス認識により、デバイス装置と通信できた場合には、そのままの状態でインターフェスを使用し、デバイス装置と通信できなかった場合には、前記第二のシリアルインタフェースの信号線を再び、非活性化状態に変更し、このインタフェースを未使用状態に設定するように動作することにより、確実に、かつ安全に両方式のインタフェースに対応する。
【００１４】
さらに、前記第二のシリアルインタフェースにおける、出力用シリアル通信信号線ならびに入力用シリアル通信信号線が、それぞれ差動信号伝送方式である場合は、それぞれ対を成す差動信号線が、前記第一のパラレルインタフェースの、前記コネクタ上における物理的配置が、最も近接する２本であるように信号線を配置することにより、耐ノイズ性の高い実装を実現する。
【００１５】
また、前記ホスト装置と前記デバイス装置を、コネクタを介して接続する第一のパラレルインタフェースは、ＡＴＡ／ＡＴＡＰＩ規格準拠のパラレルＡＴＡインタフェースであり、前記第二のシリアルインタフェースは、ＡＴＡ／ＡＴＡＰＩ規格準拠のシリアルＡＴＡインタフェースである場合、より具体的には、前記パラレルＡＴＡインタフェースにおける、ＤＭＡＲＱ信号線、ＩＮＴＲＱ信号線、ＩＯＲＤＹ信号線、およびＩＯＣＳ１６−信号線を、前記シリアルＡＴＡインターフェスにおける、前記出力用シリアル通信信号線ＨＴ＋／ＨＴ、ならびに前記入力用シリアル通信信号線ＨＲ＋／ＨＲ−と多重することにより、パラレルＡＴＡインタフェースと同一形状のコネクタを使用しながら、パラレルＡＴＡインタフェースと、シリアルＡＴＡインタフェースの両方式に対応したホスト装置を実現する事が可能となる。
【００１６】
【発明の実施の形態】
以下、添付図面に従って本発明に係る実施形態を詳細に説明する。
【００１７】
図１は、本実施形態にけるホスト装置側のパラレルＡＴＡ規格、シリアルＡＴＡ規格両方式対応インタフェースの構成図である。
【００１８】
図において、１００は、パラレルＡＴＡホストコントローラであり、ＰＣＩバス２０６を介して、後述のホスト装置内のＣＰＵ２０１により実行されるプログラムに従い動作し、ホスト側コネクタ１０２、接続ケーブル１０３、デバイス側コネクタ１０４（デバイスはハードディスクドライブ、ＣＤＲＯＭドライブ、ＤＶＤ−ＲＯＭドライブ等）を介して接続するパラレルＡＴＡ規格準拠のデバイス装置の制御、データの読み書き等を行う。パラレルＡＴＡホストコントローラ１００の内部に関しての詳細な説明は省略するが、図示の如く、ＣＳＥＬ、ＣＳ［１：０］−、ＤＤ［１５：０］等々、パラレルＡＴＡ規格に準拠した各種の信号が直接、後述のバッファを介して、入出力される。なお、上述の説明、および以下の説明において、例えばデータバス信号線のように、複数の信号線を一纏めに表記する場合には、次の表記規則に則り説明を行う。
ｘｘ［ｍ：ｎ］　：　ｘｘは信号名。ｍ、ｎはｘｘ信号線のそれぞれ上限と下限の信号番号である。
【００１９】
ところで、本説明においては、パラレルＡＴＡ規格において規定されている各種信号線の役割、動作タイミング等に関しては、ＡＮＳＩの規格書に詳細が記されているので説明しないが、図７、図８、図９及び図１１、図１２に、ＡＮＳＩの規格書から抜粋した資料を掲載する。図１１は、ホスト側コネクタ（ＨｏｓｔＩ／Ｏ　ｃｏｎｎｅｃｔｏｒ）と、デバイス側コネクタ（Ｄｅｖｉｃｅ　Ｉ／Ｏ　ｃｏｎｎｅｃｔｏｒ）の間を接続する信号の信号名、ピン配置、信号の向き、およびニーモニックを示した表である。図７は、図１１を補足する図であり、図１１において、アスタリスク（＊）マークの付された三本の信号線ＳＰＳＹＮＣ：ＣＳＥＬ、ＰＤＩＡＧ−、およびＤＡＳＰ−の、装置間接続を示した図である。図１２は、デバイス装置側から見た、ニーモニック、ピン配置、信号の向き、信号名称を示した表である。図８は、ホスト装置（ＨＯＳＴ）と、ＡＴＡコントローラ（ＣＯＮＴＲＯＬＬＥＲ）およびデバイス装置（ＤＲＩＶＥ）の関係の一例を示した図であり、同図においては、ＨＯＳＴとＣＯＮＴＲＯＬＬＥＲ間のインタフェースがＡＴＡインタフェースとなっている。図９は、一般的なＰＣ（ＨＯＳＴ）におけるＡＴＡコントローラ（ＡＤＡＰＴＥＲ）、およびデバイス装置（ＤＲＩＶＥ０、およびＤＲＩＶＥ１）との関係の一例を示した図であり、同図においては、ＡＤＡＰＴＥＲとＤＲＩＶＥ０、およびＤＲＩＶＥ１間のインタフェースがＡＴＡインタフェースとなっている。
【００２０】
さて、説明を図１に戻す。１０１ａ、１０１ｄ、１０１ｅ、１０１ｈ、１０１ｊ、１０１ｌは、パラレルＡＴＡ規格の信号レベルに準拠した出力バッファであり、それぞれの入力端子は、パラレルＡＴＡホストコントローラ１００の、ＣＳ［１：０］、ＤＡ［２：０］、ＤＭＡＣＫ、ＤＩＯＲ−、ＤＩＯＷ−、ＲＥＳＥＴ−端子に接続してある。また、それぞれの出力端子は、パラレルＡＴＡホストコントローラ１００の信号名に対応する、ホスト側コネクタ１０２の各端子に接続してある。
【００２１】
同様に、１０１ｃ、１０１ｆ、１０１ｇ、１０１ｉ、１０１ｋは、パラレルＡＴＡ規格の信号レベルに準拠した入力バッファであり、それぞれの出力端子は、パラレルＡＴＡホストコントローラ１００の、ＤＡＳＰ−、ＤＭＡＲＱ、ＩＮＴＲＱ，ＩＯＲＤＹ、ＩＯＣＳ１６−端子に接続してある。また、それぞれの入力端子は、パラレルＡＴＡホストコントローラ１００の信号名に対応する、ホスト側コネクタ１０２の、各端子に接続してある。
【００２２】
１０１ｂは、双方向バッファであり、一方の入出力端子は、パラレルＡＴＡホストコントローラ１００のＤＤ［１５：０］端子に接続してあり、他方の入出力端子は、ホスト側コネクタ１０２のＤＤ［１５：０］端子に接続してある。また、図示はしないが、双方向バッファ１０１ｂは、パラレルＡＴＡホストコントローラ１００から出力される制御線により、バッファの信号転送方向が決定される。
【００２３】
１０５は、実施形態におけるシリアルＡＴＡホストコントローラであり、前述のシリアルＡＴＡホストコントローラ１００同様、ＰＣＩバス２０６を介して、後述のホスト装置内のＣＰＵ２０１により実行されるプログラムに従い動作し、ホスト側コネクタ１０２、接続ケーブル１０３、デバイス側コネクタ１０４を介して接続するシリアルＡＴＡ規格準拠のデバイス装置の制御、データの読み書き等を行う。シリアルＡＴＡホストコントローラ１０５の内部に関しても、詳細な説明は省略するが、図示の如く、シリアルＡＴＡ規格に準拠した、ＨＴ（Ｈｏｓｔ　Ｔｒａｎｓｍｉｔｔｅｒ　ｓｉｇｎａｌ）、ＨＲ（Ｈｏｓｔ　Ｒｅｃｅｉｖｅｒ　ｓｉｇｎａｌ）の各信号が、直接、後述のバッファを介して、入出力される。シリアルＡＴＡ規格において規定されている、各種信号線の役割、動作タイミング等に関しても、ＡＮＳＩの規格書に詳細が記されているので、ここでは説明しない。
【００２４】
なお、実施形態ではパラレルＡＴＡの信号の一部分に、ＡＴＡホスト側の送信信号線ＨＴ及び受信信号線ＨＲを割り当てるので、利用できる信号線はホスト側のパラレルＡＴＡにおける入力用信号線を利用することになる。
【００２５】
図１０及び図１３に、ＡＮＳＩのシリアルＡＴＡ規格書から抜粋した、信号名称、およびＡＮＳＩ規格に準拠したコネクタを使用した場合のピン番号を記す。シリアルＡＴＡではシリアル転送に差動信号を用いるので、一対の信号の組は互いに近接した位置にあることが望ましい。
【００２６】
１０７は、差動入力バッファであり、差動入力バッファ１０７のプラス側入力端子Ｘ１は、前記入力バッファ１０１ｇの入力端子、およびホスト側コネクタ１０２の３１番ピン、ＩＮＴＲＱ：ＨＲ＋端子に接続してある。差動入力バッファ１０７の、もう一方の入力端子、すなわちマイナス側入力端子Ｘ２は、前記入力バッファ１０１ｋの入力端子、およびホスト側コネクタ１０２の３２番ピン、ＩＯＣＳ１６−：ＨＲ−端子に接続してある。さらに、差動入力バッファ１０７の出力端子Ｙは、前記シリアルＡＴＡコントローラ１０５のＨＲ入力端子に接続してある。
【００２７】
１０８は、差動出力バッファであり、差動出力バッファ１０８の入力端子は、前記シリアルＡＴＡコントローラ１０５のＨＴ出力端子に接続されており、差動入力バッファ１０８のプラス側出力端子Ｙ１は、前記入力バッファ１０１ｆの入力端子、およびホスト側コネクタ１０２の２１番ピン、ＤＭＡＲＱ：ＨＴ＋端子に接続してある。差動出力バッファ１０８の、もう一方の出力端子、すなわちマイナス側出力端子Ｙ２は、前記入力バッファ１０１ｉの入力端子、およびホスト側コネクタ１０２の２７番ピン、ＩＯＲＤＹ：ＨＴ−端子に接続してある。差動入力バッファ１０７、および差動出力バッファ１０８のイネーブル信号Ｇは、後述のシリアルＡＴＡインタフェース選択回路１０６の出力信号Ｑに接続してある。該イネーブル信号の値がローレベルであれば、差動入力バッファ１０７、および差動出力バッファ１０８は非アクティブ状態となり、その出力はハイインピーダンス状態となるように動作する。
【００２８】
１０６は、シリアルＡＴＡインタフェース選択回路であり、動作に関しては後述するが、ホスト装置の電源投入直後は、差動入力バッファ１０７、差動出力バッファ１０８のイネーブル信号Ｇを非アクティブ状態とするように動作し、ホスト装置内のＣＰＵ２０１により実行されるプログラムに従い、差動入力バッファ１０７、差動出力バッファ１０８のイネーブル信号Ｇをアクティブ状態とするようにも動作する。
【００２９】
図２は、本発明を実施したパラレルＡＴＡインタフェース、およびシリアルＡＴＡインタフェース両方式対応ディスクコントローラを搭載したホスト装置の構成図である。図において、２００は、パーソナルコンピュータ装置であり、２０１は、システム全体を制御するＣＰＵである。
【００３０】
２０２は、一般的にノースブリッジと呼ばれているブロックであり、ＣＰＵ２０１のローカルバスを、メモリバス２２５、グラフィックスバス（ＡＧＰ）２２４を介して、それぞれ、メインメモリモジュール２０４、グラフィックスコントローラ２０５へと接続している。メインメモリモジュール２０４はノースブリッジを介して、ＣＰＵ２０１と接続され、ＣＰＵ２０１のプログラム実行に必要なプログラムコードの保持、プログラムの実行状態を保持するスクラッチパドメモリとして機能する。グラフィックスコントローラ２０５は、グラフィックスバス（ＡＧＰ）２２４を介して、ＣＰＵ２０１と接続され、ＣＰＵ２０１により実行されたプログラムの指示により、グラフィックコントローラ２０５に接続されたビデオメモリ（ＶＲＡＭ）２３１に様々な描画を行うと同時に、ビデオメモリ２３１に描画された表示画像データを、ラスターデータとして読み出し、ビデオコネクタ２１２、ビデオケーブル２３３を介して、ディスプレイ２１８へと表示出力するように動作する。
【００３１】
２０３は、一般的にサウスブリッジと呼ばれているブロックであり、内部バス２３２を介してノースブリッジ２０２と接続しており、ノースブリッジ２０２と連動することにより、ホスト装置２００に、様々な入出力装置を接続する為のＰＣＩ拡張バス２０６と、システムの初期化、および起動に必要なＢＩＯＳ　ＲＯＭ２２６の読み出し、および実行を制御するように動作する。また、サウスブリッジ２０３内には、汎用入出力ポート（ＧＰＩＯ）を有しており、該汎用入出力ポートを使用して、ホスト装置内各部の制御を行う。尚、上記構成において、ノースブリッジ、サウスブリッジは一般にチップセットとして呼ばれるものであり、中には、これらを１チップで実現しているものもある。
【００３２】
２３４は、前記汎用入出力ポートの出力信号であり、前述のシリアルＡＴＡインタフェース選択回路１０６の動作を制御するのに使用する。
【００３３】
２２６は、ＢＩＯＳ　ＲＯＭであり、システムの起動、および初期化に必要なプログラムコードを保持しており、サウスブリッジ２０３を介して、ＣＰＵ２０１に接続されている。
【００３４】
２０６は、ＰＣＩバスであり、図示はしないが、サウスブリッジ２０３内のＰＣＩホストブリッジにより制御される。
【００３５】
１０９は、前述のパラレルＡＴＡ、シリアルＡＴＡ両方式対応インタフェース回路１を搭載したディスクコントローラであり、ＰＣＩバス２０６を介して、ＣＰＵ２０１により実行されたプログラムの指示により動作し、コネクタ１０２、ケーブル１０３を介して、ハードディスクドライブ装置２０７を制御する。
【００３６】
２０９は、イーサネット（登録商標）コントローラであり、イーサネット（登録商標）コネクタ２１７を介して、ＬＡＮ２２３に接続している。イーサネット（登録商標）コントローラ２０９は、ＰＣＩバス２０６を介して、ＣＰＵ２０１により実行されたプログラムの指示により動作し、ＬＡＮ２２３上に接続されている他の装置と通信を行う。
【００３７】
２１０は、サウンドコントローラであり、前述のディスクコントローラ１０９、イーサネット（登録商標）コントローラ２０９と同様に、ＰＣＩバス２０６を介して、ＣＰＵ２０１により実行されたプログラムの指示により、スピーカ接続コネクタ２１５、スピーカ接続ケーブル２２９を介して接続したスピーカ２２１に音声を出力したり、コネクタ２１６、マイクケーブル２３０を介して接続されたマイク２２２により、音声を入力するように動作する。
【００３８】
２１１は、ＵＳＢホストコントローラであり、同様に、ＰＣＩバス２０６を介して、ＣＰＵ２０１により実行されたプログラムの指示により、ＵＳＢコネクタ２１３、および２１４、ＵＳＢケーブル２２７、２２８を介して接続したＵＳＢキーボード２１９、ＵＳＢマウス２２０の制御を行う。
【００３９】
図６は、シリアルＡＴＡインタフェース選択回路１０６の構成図である。図において６０１は、フリップフロップであり、データ入力端子Ｄには、前述のサウスブリッジ２０３内の汎用入出力ポート（ＧＰＩＯ）から出力される制御信号２３４が接続されている。またフリップフロップ６０１のクロック入力端子には、図示はしないが、ＣＰＵ２０１に供給されているのと同じクロック信号が供給されており、該クロック信号のフォーリングエッジで、前記データ入力端子Ｄに接続された制御信号２３４の値をラッチして、出力端子Ｑに、その値を出力するように動作する。フリップフロップ６０１の出力端子Ｑは、前述のように、差動入力バッファ１０７、および差動出力バッファ１０８のイネーブル信号Ｇに接続してある。フリップフロップ６０１のＳ端子（セット端子）は、電源電圧Ｖｃｃにプルアップされており、常に非アクティブ状態に保たれている。フリップフロップ６０１のＲ端子（リセット端子）には、該Ｒ端子と電源電圧Ｖｃｃ間に接続された抵抗６０３と、該Ｒ端子とＧＮＤ（グラウンド）間に接続されたキャパシタ６０４が接続されている。前記抵抗６０３と前記キャパシタ６０４の働きにより、電源投入時には、該Ｒ端子がアクティブ状態となり、フリップフロップ６０１の出力Ｑは、電源投入直後は、ローレベルとなる。したがって、前述のように、電源投入直後の初期状態においては、差動入力バッファ１０７、および差動出力バッファ１０８は、非アクティブ状態となり、差動入力バッファ１０７、および差動出力バッファ１０８の出力はハイインピーダンス状態に保たれる。
【００４０】
図５は、シリアルＡＴＡインタフェース選択回路１０６の動作に着目して示したフローチャートである。このフローチャートに係るプログラムは、実施形態におけるホストコントローラが、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　Ｂｕｓ）カードに搭載されるのであれば、そのカード上にＢＩＯＳ−ＲＯＭとして搭載すれば良いし、マザーボードに搭載するのであれば、マザーボードのＢＩＯＳＲＯＭに搭載すればよい。ただし、接続されたデバイスからブートしないのであれば（ＢＩＯＳ−ＲＯＭを持たない場合）、ＯＳが起動した後、そのＯＳ上で同処理のドライバを実行させるようにしても良い。
【００４１】
以下、図面に沿って、該ＡＴＡディスクコントローラのインタフェースタイプ、および動作モード決定の処理に関して説明する。
【００４２】
最初に、ステップＳ１において、ＰＣＩバス２０６を介して、シリアルＡＴＡホストコントローラ１０５内の制御レジスタにコマンドを書き込むことにより、シリアルＡＴＡホストコントローラ１０５を非アクティブ状態に設定する。次いで、制御信号２３４がローレベルとなるように、サウスブリッジ２０３内の汎用出力ポートにデータを書き込んだ後、ステップＳ２に進む。前述の如く、制御信号２３４をローレベルに設定することにより、シリアルＡＴＡインタフェース選択回路１０６の出力Ｑはローレベルとなり、結果、差動入力バッファ１０７、および差動出力バッファ１０８は、非アクティブ状態となり、差動入力バッファ１０７、および差動出力バッファ１０８の出力はハイインピーダンスになる。
【００４３】
ステップＳ２においては、ＰＣＩバス２０６を介して、パラレルＡＴＡホストコントローラ１００内の制御レジスタにコマンドを書き込むことにより、パラレルＡＴＡホストコントローラ１００をアクティブ状態に設定し、ステップＳ３に進む。つまり、この段階では実施形態のコントローラはパラレルＡＴＡとして機能することになる。
【００４４】
ステップＳ３においては、パラレルＡＴＡ対応のＡＴＡデバイスが接続されていないかチェックする為に、ＡＴＡデバイスの必須コマンド、『ＩＤＥＮＴＩＦＹ　ＤＥＶＩＣＥ』コマンドをパラレルＡＴＡホストコントローラ１００、ホスト側コントローラのバッファ１０１ａ〜１０１ｌ、ホスト側コネクタ１０２、接続ケーブル１０３、デバイス側コネクタ１０４、後述のデバイス側コントローラのバッファ３００ａ〜３００ｌを介して、デバイス装置内の制御レジスタに書き込む。もし、この際、デバイス側コネクタに、パラレルＡＴＡ対応デバイスが接続されている場合は、図３に示した信号線により、パラレルＡＴＡデバイス装置と接続される。同図において、３００ａ、３００ｄ、３００ｅ、３００ｈ、３００ｊ、３００ｌは、パラレルＡＴＡ規格の信号レベルに準拠した入力バッファであり、それぞれの出力端子は、パラレルＡＴＡデバイス装置の、各信号線に該当する端子に接続している。３００ｃ、３００ｆ、３００ｇ、３００ｉ、３００ｋは、パラレルＡＴＡ規格の信号レベルに準拠した出力バッファであり、それぞれの入力端子は、パラレルＡＴＡデバイス装置の、各信号線に該当する端子に接続している。３００ｂは、双方向バッファであり、パラレルＡＴＡデバイス装置のＤＤ［１５：０］端子に接続している。この場合、接続されているデバイス装置がＡＴＡデバイスであれば、上記コマンドを解釈して、ホスト側コントローラに、正しく応答することになる。
【００４５】
ステップＳ４においては、ステップＳ３において発行した『ＩＤＥＮＴＩＦＹＤＥＶＩＣＥ』コマンドに対する応答があるかどうかを判断する。もし、正しい応答がある場合には、ステップＳ６に進み、応答が無い場合は、ステップＳ５に進む。ステップＳ６に進んだ場合は、前述のように、デバイス側装置がパラレルＡＴＡインタフェースを搭載したＡＴＡデバイスであることが分かるので、ＡＴＡディスクコントローラのデバイスドライバ内で使用する、スタティックな制御用内部パラメータを、
ＩＦ＿ＴＹＰＥ　：＝　Ｐａｒａ＿ＡＴＡ
ＤＥＶ＿ＴＹＰＥ　：＝　ＡＴＡ
として設定し、ステップＳ１９へ進み、初期化処理を終わる。
【００４６】
ところで、この２つパラメータは、ＡＴＡディスクコントローラのデバイスドライバ内で使用されるもので、それぞれ、次の値を取り得る。
ＩＦ＿ＴＹＰＥ　：　Ｐａｒａ＿ＡＴＡ、Ｓｅｒ＿ＡＴＡ、又は、ＮＯＴ＿ＵＳＥＤ
ＤＥＶ＿ＴＹＰＥ　：　ＡＴＡ、ＡＴＡＰＩ、又はＮＯＮＥ
また、それぞれのパラメータの意味は下記のようになる。
Ｐａｒａ＿ＡＴＡ：接続されているデバイスはパラレルＡＴＡインタフェースを有す。
Ｓｅｒ＿ＡＴＡ：接続されているデバイスはシリアルＡＴＡインタフェースを有す。
ＮＯＴ＿ＵＳＥＤ：デバイスは接続されていない。
ＡＴＡ：接続されているデバイスはＡＴＡデバイスである。
ＡＴＡＰＩ：接続されているデバイスはＡＴＡＰＩデバイスである。
ＮＯＮＥ：ＡＴＡ、ＡＴＡＰＩの何れでもない。
【００４７】
さて、一方、ステップＳ５においては、ＡＴＡＰＩデバイスの必須コマンド、『ＩＤＥＮＴＩＦＹ　ＰＡＣＫＥＴ　ＤＥＶＩＣＥ』コマンドをパラレルＡＴＡホストコントローラ１００、ホスト側コントローラのバッファ１０１ａ〜１０１ｌ、ホスト側コネクタ１０２、接続ケーブル１０３、デバイス側コネクタ１０４、デバイス側コントローラのバッファ３００ａ〜３００ｌを介して、デバイス装置内の制御レジスタに書き込む。この場合、接続されているデバイス装置が、パラレルＡＴＡインタフェースを有する、ＡＴＡＰＩデバイスであれば、上記コマンドを解釈して、ホスト側コントローラに、正しく応答することになる。ステップＳ７においては、ステップＳ５において発行した『ＩＤＥＮＴＩＦＹ　ＰＡＣＫＥＴ　ＤＥＶＩＣＥ』コマンドに対する応答があるかどうかを判断する。もし、正しい応答がある場合には、ステップＳ９に進み、応答が無い場合は、ステップＳ８に進む。ステップＳ９に進んだ場合は、前述のように、デバイス側装置がパラレルＡＴＡインタフェースを搭載したＡＴＡＰＩデバイスであることが分かるので、ＡＴＡディスクコントローラのデバイスドライバ内で使用する、スタティックな制御用内部パラメータを、
ＩＦ＿ＴＹＰＥ　：＝　Ｐａｒａ＿ＡＴＡ
ＤＥＶ＿ＴＹＰＥ　：＝　ＡＴＡＰＩ
として設定し、ステップＳ１９へ進み、初期化処理を終わる。
【００４８】
また、ステップＳ７において、パラレルデバイスとしての正しい応答がないと判断した場合、処理はステップＳ８に進む。
【００４９】
この段階では、接続されているデバイスがシリアルＡＴＡデバイスである、或いは、デバイスが接続されていない状況を意味することになる。
【００５０】
そこで、ステップＳ８において、ＰＣＩバス２０６を介して、パラレルＡＴＡホストコントローラ１００内の制御レジスタにコマンドを書き込むことにより、パラレルＡＴＡホストコントローラ１００を非アクティブ状態に設定し、ステップＳ１０に進む。
【００５１】
ステップＳ１０においては、ＰＣＩバス２０６を介して、シリアルＡＴＡホストコントローラ１０５内の制御レジスタにコマンドを書き込むことにより、シリアルＡＴＡホストコントローラ１０５をアクティブ状態に設定する。次いで、制御信号２３４がハイレベルとなるように、サウスブリッジ２０３内の汎用出力ポートにデータを書き込んだ後、ステップＳ１１に進む。前述の如く、制御信号２３４をハイレベルに設定することにより、シリアルＡＴＡインタフェース選択回路１０６の出力Ｑはハイレベルとなり、結果、差動入力バッファ１０７、および差動出力バッファ１０８は、アクティブ状態となる。
【００５２】
上記の如く、ステップＳ８に進んだ段階で、デバイス側コネクタ１０４には、少なくとも、パラレルＡＴＡインタフェースを有するデバイスは接続されていない事が確認されているので、差動出力バッファ１０８をアクティブにしても、デバイス側コントローラのバッファが破壊、あるいはデバイス側装置が誤動作することを、確実に避ける事ができる。ステップＳ１１においては、シリアルＡＴＡ対応のＡＴＡデバイスが接続されていないかチェックする為に、ＡＴＡデバイスの必須コマンド、『ＩＤＥＮＴＩＦＹ　ＤＥＶＩＣＥ』コマンドをシリアルＡＴＡホストコントローラ１０５、ホスト側コントローラの差動バッファ１０７、１０８、ホスト側コネクタ１０２、接続ケーブル１０３、デバイス側コネクタ１０４、後述のデバイス側コントローラの差動バッファ４００、４０１を介して、デバイス装置内の制御レジスタに書き込む。もし、この際、デバイス側コネクタに、シリアルＡＴＡ対応デバイスが接続されている場合は、図４に示した信号線により、シリアルＡＴＡデバイス装置と接続される。同図において、４００は、シリアルＡＴＡ規格の信号レベルに準拠した差動入力バッファであり、その出力端子は、シリアルＡＴＡデバイス装置の、ＤＲ信号線に接続している。４０１は、シリアルＡＴＡ規格の信号レベルに準拠した差動出力バッファであり、その入力端子は、シリアルＡＴＡデバイス装置の、ＤＴ信号線に接続している。この場合、接続されているデバイス装置がＡＴＡデバイスであれば、上記コマンドを解釈して、ホスト側コントローラに、正しく応答することになる。ステップＳ１２においては、ステップＳ１１において発行した『ＩＤＥＮＴＩＦＹ　ＤＥＶＩＣＥ』コマンドに対する応答があるかどうかを判断する。もし、正しい応答がある場合には、ステップＳ１４に進み、応答が無い場合は、ステップＳ１３に進む。ステップＳ１４に進んだ場合は、前述のように、デバイス側装置がシリアルＡＴＡインタフェースを搭載したＡＴＡデバイスであることが分かるので、ＡＴＡディスクコントローラのデバイスドライバ内で使用する、スタティックな制御用内部パラメータを、
ＩＦ＿ＴＹＰＥ　：＝　Ｓｅｒ＿ＡＴＡ
ＤＥＶ＿ＴＹＰＥ　：＝　ＡＴＡ
として設定し、ステップＳ１９へ進み、初期化処理を終わる。この二つのパラメータの意味は、前述の通りである。
【００５３】
ステップＳ１３においては、ＡＴＡＰＩデバイスの必須コマンド、『ＩＤＥＮＴＩＦＹ　ＰＡＣＫＥＴ　ＤＥＶＩＣＥ』コマンドをシリアルＡＴＡホストコントローラ１０５、ホスト側コントローラの差動バッファ１０７、１０８、ホスト側コネクタ１０２、接続ケーブル１０３、デバイス側コネクタ１０４、デバイス側コントローラの差動バッファ４００、４０１を介して、デバイス装置内の制御レジスタに書き込む。この場合、接続されているデバイス装置が、シリアルＡＴＡインタフェースを有する、ＡＴＡＰＩデバイスであれば、上記コマンドを解釈して、ホスト側コントローラに、正しく応答することになる。
【００５４】
ステップＳ１５においては、ステップＳ１３において発行した『ＩＤＥＮＴＩＦＹ　ＰＡＣＫＥＴ　ＤＥＶＩＣＥ』コマンドに対する応答があるかどうかを判断する。もし、正しい応答がある場合には、ステップＳ１７に進み、応答が無い場合は、ステップＳ１８に進む。ステップＳ１７に進んだ場合は、前述のように、デバイス側装置がシリアルＡＴＡインタフェースを搭載したＡＴＡＰＩデバイスであることが分かるので、ＡＴＡディスクコントローラのデバイスドライバ内で使用する、スタティックな制御用内部パラメータを、
ＩＦ＿ＴＹＰＥ　：＝　Ｓｅｒ＿ＡＴＡ
ＤＥＶ＿ＴＹＰＥ　：＝　ＡＴＡＰＩ
として設定し、ステップＳ１９へ進み、初期化処理を終わる。
【００５５】
ステップＳ１８に到達した場合は、何れのデバイスも接続されていない事を意味するので、ＡＴＡディスクコントローラのデバイスドライバ内で使用する、スタティックな制御用内部パラメータを
ＩＦ＿ＴＹＰＥ　：＝　ＮＯＴ＿ＵＳＥＤ
ＤＥＶ＿ＴＹＰＥ　：＝　ＮＯＮＥ
として設定し、ステップＳ１９へ進み、初期化処理を終わる。以上の処理により、適切な動作モードを選択することが出来る。
【００５６】
以上説明してきたように本発明によれば、非常に簡単、かつ安価な方法で、従来のパラレルＡＴＡインタフェースと互換性を保ちつつ、パラレルＡＴＡインタフェースと、シリアルＡＴＡインタフェース両対応のＡＴＡコントローラを実現できる。以上の説明は、ＡＴＡインタフェースを例にあげたが、他の異なるインタフェース規格にも適用可能であることは言うまでもない。
【００５７】
尚、ホスト側を上記のような構成にすることで、例えば、シリアルＡＴＡデバイスが、シリアルインタフェース（コネクタ）のみを備えている場合、それに接続するコネクタを有し、図１に示すシリアル通信に用いる信号線を抜き出したケーブルを用意すれば、それでもってシリアルＡＴＡデバイスを利用することが可能になる。すなわち、ホスト側のハードウェアをそのまま活用でき、無駄なコネクタを用意する必要もない。
【００５８】
【発明の効果】
以上説明したように本発明によれば、パラレル接続用デバイス装置、シリアル接続用デバイスのいずれもが共通のパラレルコネクタを介して接続できるようになる。
【図面の簡単な説明】
【図１】パラレルＡＴＡ、およびシリアルＡＴＡ両対応インタフェースの構成図である。
【図２】ホスト装置の全体構成図である。
【図３】本発明によるディスクコントローラとパラレルＡＴＡインタフェース搭載デバイス装置の接続に関わるブロックの構成図である。
【図４】本発明によるディスクコントローラとシリアルＡＴＡインタフェース搭載デバイス装置の接続に関わるブロックの構成図である。
【図５】本発明によるディスクコントローラの動作を説明するフローチャートである。
【図６】シリアルＡＴＡインタフェース選択回路の構成図である。
【図７】「ＡＴ　Ａｔｔａｃｈｍｅｎｔ−５　ｗｉｔｈ　Ｐａｃｋｅｔ　Ｉｎｔｅｒｆａｃｅ」の接続形態を示す図である。
【図８】「ＡＴ　Ａｔｔａｃｈｍｅｎｔ−５　ｗｉｔｈ　Ｐａｃｋｅｔ　Ｉｎｔｅｒｆａｃｅ」の接続形態を示す図である。
【図９】「ＡＴ　Ａｔｔａｃｈｍｅｎｔ−５　ｗｉｔｈ　Ｐａｃｋｅｔ　Ｉｎｔｅｒｆａｃｅ」の接続形態を示す図である。
【図１０】「Ｓｅｒｉａｌ　ＡＴＡ／Ｈｉｇｈ　Ｓｐｅｅｄ　Ｓｅｒｉａｌｉｚｅｄ　ＡＴ　Ａｔｔａｃｈｍｅｎｔ　ｓｐｅｆｉｃｉｃａｔｉｏｎ」の接続仕様を示す図である。
【図１１】「ＡＴ　Ａｔｔａｃｈｍｅｎｔ−５　ｗｉｔｈ　Ｐａｃｋｅｔ　Ｉｎｔｅｒｆａｃｅ」におけるホスト側コネクタとデバイス側コネクタとの関係を示す図である。
【図１２】デバイス装置側から見たコネクタのピンアサインを示す図である。
【図１３】「Ｓｅｒｉａｌ　ＡＴＡ／Ｈｉｇｈ　Ｓｐｅｅｄ　Ｓｅｒｉａｌｉｚｅｄ　ＡＴ　Ａｔｔａｃｈｍｅｎｔ　ｓｐｅｃｉｆｉｃａｔｉｏｎ」におけるコネクタのピンアサインを示す図である。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a device connection interface device, and more particularly to an ATA / ATAPI standard compliant interface device for connecting a hard disk drive device, a CD-ROM device and the like to a host computer.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a so-called personal computer (hereinafter, referred to as a PC), an ANSI (American National Standards Institute) has specified its specifications as an interface for connecting devices such as a hard disk drive and a CD-ROM. ATA / ATAPI standard, "AT Attachment-5 with Packet Interface" (hereinafter referred to as parallel ATA standard) is adopted.
[0003]
This is a simple parallel interface that uses a 40-pin connector and has high affinity with the host CPU, and has been developed for the purpose of inexpensively connecting a large-capacity storage device such as a hard disk drive. In the above-mentioned parallel ATA standard, a control register in a device device, also arranged in a 40-pin connector, is addressed via a bidirectional 8 / 16-bit data bus arranged in a 40-pin connector. High-speed data transfer is realized by controlling the host-side device by using the address line of the host device and various control lines used for reliably performing data transfer between the host device side and the device device side.
[0004]
[Problems to be solved by the invention]
By the way, in recent years, with the increase in capacity of a replaceable medium represented by a hard disk device or a DVD-ROM, higher-speed data transfer is required, and such a device is more easily attached to and detached from the device. A mechanism is required. In view of such a situation, a new high-speed serial interface standard using a low-voltage differential signal instead of the conventional parallel interface has been studied in ANSI to solve the former problem. In October 2001, "Serial ATA / High Speed Serialized AT Attachment specification ”(hereinafter referred to as serial ATA standard).
[0005]
This standard maintains compatibility at the application layer with the conventional parallel ATA standard, and reduces the software development load by changing only the transport layer, link layer, and lower layer of the physical layer to the serial ATA standard. Therefore, it is considered that the parallel ATA standard can be easily shifted to the serial ATA standard.
[0006]
However, since both the parallel ATA standard and the serial ATA standard are defined as interface standards between the host device and the device device in the same housing, the connector shapes are not compatible.
[0007]
On the other hand, conventionally, in a notebook PC or the like, the signal line itself conforms to the parallel ATA standard. Thereby, a method is adopted in which a CD-ROM, a DVD-ROM device and the like can be exchanged. In addition, some manufacturers have commercialized removable hard disk drives and the like that adopt the Parallel ATA standard by the same method.
[0008]
As described above, it is imagined that in the future, devices such as hard disks and CD-ROM devices will be shifted to the Serial ATA standard, which is faster and has fewer signal lines, so that connections between devices are easier. Although it is not difficult, it is not hard to imagine that, for a while, the product conforming to the parallel ATA standard of the old standard and the product conforming to the serial ATA standard of the new standard will be mixed. By the way, in particular, as described above, a host device compatible with a replaceable device such as a CD-ROM, a DVD-ROM, a removable hard disk drive, etc. It is desirable to maintain compatibility with new serial ATA standard compliant device devices, including the connector shape.
[0009]
The present invention has been made in view of the above problems, and an object of the present invention is to provide a device connection interface device that enables a parallel connection device device and a serial connection device to be connected via a common parallel connector. Still another object of the present invention is to provide a device connection interface device which does not damage the host and the device.
[0010]
[Means for Solving the Problems]
In order to solve such a problem, for example, a device connection interface device of the present invention has the following configuration. That is,
A device connection interface device mounted on the host device and connected to the device device via a parallel connector,
A first device controller for a parallel device connected to each signal line of the parallel connector;
A second device controller for a serial device connected to a part of a signal line of the parallel connector;
A selection circuit that selects one of the first and second device controllers as active and the other as inactive in response to a request from the host.
[0011]
According to a preferred embodiment of the present invention, the device connection interface device includes:
A bidirectional data bus composed of a plurality of signal lines, and via the data bus, when performing data transfer between the host device and the device device, in order to control a data flow, from the host device, A plurality of output control signal lines output to the device device as viewed from the host device, and a plurality of input control signals output from the device device to the host device and viewed from the host device A first parallel interface including a signal line;
In the first parallel interface, at least one multiplexed on any of the plurality of input control signal lines, outputting serial data from the host device to the device device, viewed from the host device. A second serial interface including: an output serial communication signal line; and at least one input serial communication signal line viewed from the host device, which outputs serial data from the device device to the host device. Has,
After the power is turned on, in the initial state, the first parallel interface is initialized to an operable state, and the signal line of the second serial interface is initialized to an inactive state. In the initial state, the operation is performed so that the output signal of the host device and the output signal of the device device do not collide with each other so that the respective transmission / reception buffers are not destroyed.
[0012]
After the initialization, first, device recognition through the first parallel interface is attempted, and if communication with a device is possible by device recognition through the first parallel interface, the interface is used as it is. However, when communication with the device cannot be performed, the signal line of the first parallel interface is changed to an inactive state, and the signal line of the second serial interface is activated so as to be operable. And re-initialize.
[0013]
After the re-initialization, this time, the device recognition through the second serial interface is attempted, and if the device can be communicated with the device by the device recognition through the second serial interface, the interface is maintained as it is. When communication with the device cannot be performed, the signal line of the second serial interface is changed to an inactive state again, and the interface is operated to set the interface to an unused state. It supports both types of interfaces reliably and safely.
[0014]
Further, in the second serial interface, when the output serial communication signal line and the input serial communication signal line are each of a differential signal transmission system, the pair of differential signal lines is the first serial communication signal line. By arranging the signal lines such that the physical arrangement of the parallel interface on the connector is the two closest lines, mounting with high noise resistance is realized.
[0015]
Further, a first parallel interface for connecting the host device and the device device via a connector is a parallel ATA interface based on the ATA / ATAPI standard, and the second serial interface is a parallel ATA interface based on the ATA / ATAPI standard. In the case of a serial ATA interface, more specifically, the DMARQ signal line, the INTRQ signal line, the IORDY signal line, and the IOCS16-signal line in the parallel ATA interface are connected to the output serial communication in the serial ATA interface. By multiplexing with the signal line HT + / HT and the input serial communication signal line HR + / HR-, the parallel ATA interface and the serial ATA interface can be used while using the connector having the same shape as the parallel ATA interface. It is possible to realize a host apparatus compatible with both of the ATA interface.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[0017]
FIG. 1 is a configuration diagram of an interface compatible with both the parallel ATA standard and the serial ATA standard on the host device side in the present embodiment.
[0018]
In the figure, reference numeral 100 denotes a parallel ATA host controller, which operates via a PCI bus 206 in accordance with a program executed by a CPU 201 in a host device, which will be described later, and includes a host-side connector 102, a connection cable 103, and a device-side connector 104 ( The device controls a parallel ATA standard compliant device connected via a hard disk drive, a CDROM drive, a DVD-ROM drive, and the like, and reads and writes data. Although a detailed description of the inside of the parallel ATA host controller 100 is omitted, as shown, various signals conforming to the parallel ATA standard, such as CSEL, CS [1: 0]-, DD [15: 0], etc., are directly transmitted. Are input and output via a buffer described later. In the above description and the following description, when a plurality of signal lines are collectively described, for example, as a data bus signal line, the description will be made according to the following notation rules.
xx [m: n]: xx is a signal name. m and n are the upper and lower signal numbers of the xx signal line, respectively.
[0019]
By the way, in this description, the roles and operation timings of the various signal lines defined in the parallel ATA standard are not described in detail because they are described in detail in the ANSI standard. 9 and FIGS. 11 and 12 show materials extracted from the ANSI standard. FIG. 11 is a table showing signal names, pin assignments, signal directions, and mnemonics of signals connecting between the host-side connector (Host I / O connector) and the device-side connector (Device I / O connector). . FIG. 7 is a diagram supplementing FIG. 11, and shows a connection between devices of three signal lines SPSYNC: CSEL, PDIAG−, and DASP− marked with an asterisk (*) in FIG. 11. It is. FIG. 12 is a table showing mnemonics, pin arrangements, signal directions, and signal names as viewed from the device device side. FIG. 8 is a diagram showing an example of the relationship between the host device (HOST), the ATA controller (CONTROLLER) and the device device (DRIVE). In FIG. 8, the interface between the HOST and the CONTROLLER is an ATA interface. I have. FIG. 9 is a diagram showing an example of a relationship between an ATA controller (ADAPTER) and device devices (DRIVE0 and DRIVE1) in a general PC (HOST). In FIG. 9, ADAPTER and DRIVE0 and DRIVE1 are shown. The interface between them is the ATA interface.
[0020]
Now, the description returns to FIG. 101a, 101d, 101e, 101h, 101j, and 101l are output buffers conforming to the signal level of the parallel ATA standard, and their input terminals are CS [1: 0] and DA [2] of the parallel ATA host controller 100. : 0], DMACK, DIOR-, DIOW-, and RESET- terminals. Further, each output terminal is connected to each terminal of the host-side connector 102 corresponding to the signal name of the parallel ATA host controller 100.
[0021]
Similarly, 101c, 101f, 101g, 101i, and 101k are input buffers conforming to the signal level of the parallel ATA standard, and their output terminals are DASP-, DMARQ, INTRQ, IORDY, Connected to IOCS16- terminal. Each input terminal is connected to each terminal of the host-side connector 102 corresponding to the signal name of the parallel ATA host controller 100.
[0022]
Reference numeral 101b denotes a bidirectional buffer. One input / output terminal is connected to the DD [15: 0] terminal of the parallel ATA host controller 100, and the other input / output terminal is connected to the DD [15: 0] of the host-side connector 102. : 0] terminal. Although not shown, the signal transfer direction of the bidirectional buffer 101b is determined by a control line output from the parallel ATA host controller 100.
[0023]
Reference numeral 105 denotes a serial ATA host controller according to the embodiment, which operates in accordance with a program executed by a CPU 201 in a host device, which will be described later, via a PCI bus 206, similarly to the serial ATA host controller 100 described above. It controls a device device conforming to the Serial ATA standard connected via the connection cable 103 and the device-side connector 104, and reads and writes data. Although detailed description of the inside of the serial ATA host controller 105 is omitted, as shown in the figure, each signal of HT (Host Transmitter signal) and HR (Host Receiver signal) conforming to the Serial ATA standard is directly described later. Are input and output via the buffer of The roles and operation timings of various signal lines defined in the Serial ATA standard are also described in detail in the ANSI standard document, and will not be described here.
[0024]
In the embodiment, the transmission signal line HT and the reception signal line HR on the ATA host side are assigned to a part of the signal of the parallel ATA. Therefore, the usable signal lines are the input signal lines in the parallel ATA on the host side. Become.
[0025]
FIG. 10 and FIG. 13 show signal names and pin numbers when a connector conforming to the ANSI standard is used, which is extracted from the ANSI serial ATA standard. Since serial ATA uses differential signals for serial transfer, it is desirable that a pair of signal pairs be located close to each other.
[0026]
Reference numeral 107 denotes a differential input buffer. The positive input terminal X1 of the differential input buffer 107 is connected to the input terminal of the input buffer 101g, the 31st pin of the host-side connector 102, and the INTRQ: HR + terminal. . The other input terminal of the differential input buffer 107, that is, the negative input terminal X2 is connected to the input terminal of the input buffer 101k, the 32nd pin of the host-side connector 102, and the IOCS16-: HR- terminals. . Further, the output terminal Y of the differential input buffer 107 is connected to the HR input terminal of the serial ATA controller 105.
[0027]
Reference numeral 108 denotes a differential output buffer. The input terminal of the differential output buffer 108 is connected to the HT output terminal of the serial ATA controller 105. The positive output terminal Y1 of the differential input buffer 108 It is connected to the input terminal of the buffer 101f, the 21st pin of the host-side connector 102, and the DMARQ: HT + terminal. The other output terminal of the differential output buffer 108, that is, the negative output terminal Y2 is connected to the input terminal of the input buffer 101i, the 27th pin of the host-side connector 102, and the IORDY: HT- terminal. The enable signal G of the differential input buffer 107 and the differential output buffer 108 is connected to an output signal Q of a serial ATA interface selection circuit 106 described later. If the value of the enable signal is at a low level, the differential input buffer 107 and the differential output buffer 108 are in an inactive state, and their outputs operate so as to be in a high impedance state.
[0028]
Reference numeral 106 denotes a serial ATA interface selection circuit, which operates so that the enable signal G of the differential input buffer 107 and the differential output buffer 108 is set to an inactive state immediately after the power of the host device is turned on. Then, according to a program executed by the CPU 201 in the host device, the operation is also performed such that the enable signal G of the differential input buffer 107 and the differential output buffer 108 is activated.
[0029]
FIG. 2 is a configuration diagram of a host device equipped with a disk controller supporting both the parallel ATA interface and the serial ATA interface according to the present invention. In the figure, 200 is a personal computer device, and 201 is a CPU that controls the entire system.
[0030]
Reference numeral 202 denotes a block generally called a north bridge, which connects a local bus of the CPU 201 to a main memory module 204 and a graphics controller 205 via a memory bus 225 and a graphics bus (AGP) 224, respectively. Is connected to The main memory module 204 is connected to the CPU 201 via the north bridge, and functions as a scratch pad memory that holds a program code necessary for the CPU 201 to execute a program and holds a program execution state. The graphics controller 205 is connected to the CPU 201 via a graphics bus (AGP) 224, and performs various drawing in a video memory (VRAM) 231 connected to the graphics controller 205 in accordance with an instruction of a program executed by the CPU 201. At the same time, the display image data drawn in the video memory 231 is read out as raster data, and the display image data is output to the display 218 via the video connector 212 and the video cable 233.
[0031]
Reference numeral 203 denotes a block generally called a south bridge. The block 203 is connected to the north bridge 202 via the internal bus 232. It operates to control the PCI expansion bus 206 for connecting devices and the reading and execution of the BIOS ROM 226 necessary for system initialization and startup. The south bridge 203 has a general-purpose input / output port (GPIO), and controls each unit in the host device using the general-purpose input / output port. In the above configuration, the north bridge and the south bridge are generally called chip sets, and some of them are realized by one chip.
[0032]
An output signal 234 of the general-purpose input / output port is used to control the operation of the serial ATA interface selection circuit 106 described above.
[0033]
Reference numeral 226 denotes a BIOS ROM, which holds program codes necessary for system startup and initialization, and is connected to the CPU 201 via the south bridge 203.
[0034]
A PCI bus 206 is controlled by a PCI host bridge in the south bridge 203 (not shown).
[0035]
Reference numeral 109 denotes a disk controller on which the parallel ATA and serial ATA type compatible interface circuit 1 is mounted. The disk controller 109 operates via a PCI bus 206 in accordance with an instruction of a program executed by the CPU 201, and operates via the connector 102 and the cable 103. To control the hard disk drive 207.
[0036]
An Ethernet (registered trademark) controller 209 is connected to the LAN 223 via the Ethernet (registered trademark) connector 217. The Ethernet (registered trademark) controller 209 operates according to an instruction of a program executed by the CPU 201 via the PCI bus 206 and communicates with another device connected to the LAN 223.
[0037]
Reference numeral 210 denotes a sound controller, similar to the disk controller 109 and the Ethernet (registered trademark) controller 209 described above, and according to instructions of a program executed by the CPU 201 via the PCI bus 206, a speaker connection connector 215, a speaker connection cable It operates to output audio to the speaker 221 connected via the 229 or to input the audio from the microphone 222 connected via the connector 216 and the microphone cable 230.
[0038]
Reference numeral 211 denotes a USB host controller. Similarly, a USB keyboard 219 connected via USB connectors 213 and 214 and USB cables 227 and 228 in accordance with instructions of a program executed by the CPU 201 via the PCI bus 206. The control of the USB mouse 220 is performed.
[0039]
FIG. 6 is a configuration diagram of the serial ATA interface selection circuit 106. In the figure, reference numeral 601 denotes a flip-flop, and a control signal 234 output from a general-purpose input / output port (GPIO) in the south bridge 203 is connected to the data input terminal D. Although not shown, the same clock signal as that supplied to the CPU 201 is supplied to the clock input terminal of the flip-flop 601 and is connected to the data input terminal D at the falling edge of the clock signal. It latches the value of the control signal 234 and outputs the value to the output terminal Q. The output terminal Q of the flip-flop 601 is connected to the enable signal G of the differential input buffer 107 and the differential output buffer 108 as described above. The S terminal (set terminal) of the flip-flop 601 is pulled up to the power supply voltage Vcc, and is always kept in an inactive state. A resistor 603 connected between the R terminal and the power supply voltage Vcc and a capacitor 604 connected between the R terminal and GND (ground) are connected to an R terminal (reset terminal) of the flip-flop 601. By the operation of the resistor 603 and the capacitor 604, the R terminal becomes active when the power is turned on, and the output Q of the flip-flop 601 becomes low level immediately after the power is turned on. Therefore, as described above, in the initial state immediately after power-on, the differential input buffer 107 and the differential output buffer 108 are in an inactive state, and the outputs of the differential input buffer 107 and the differential output buffer 108 are It is kept in a high impedance state.
[0040]
FIG. 5 is a flowchart showing the operation of the serial ATA interface selection circuit 106. If the host controller in the embodiment is mounted on a PCI (Peripheral Component Interconnect Bus) card, the program according to this flowchart may be mounted as a BIOS-ROM on the card or mounted on a motherboard. For example, it may be mounted on the BIOSROM of the motherboard. However, if the device is not booted from the connected device (if the device does not have a BIOS-ROM), the driver of the same process may be executed on the OS after the OS is started.
[0041]
Hereinafter, an interface type of the ATA disk controller and an operation mode determination process will be described with reference to the drawings.
[0042]
First, in step S1, the serial ATA host controller 105 is set to an inactive state by writing a command to a control register in the serial ATA host controller 105 via the PCI bus 206. Next, after writing data to the general-purpose output port in the south bridge 203 so that the control signal 234 becomes low level, the process proceeds to step S2. As described above, by setting the control signal 234 to low level, the output Q of the serial ATA interface selection circuit 106 becomes low level, and as a result, the differential input buffer 107 and the differential output buffer 108 become inactive. , The output of the differential input buffer 107 and the output of the differential output buffer 108 become high impedance.
[0043]
In step S2, a command is written to the control register in the parallel ATA host controller 100 via the PCI bus 206 to set the parallel ATA host controller 100 to the active state, and the process proceeds to step S3. That is, at this stage, the controller of the embodiment functions as a parallel ATA.
[0044]
In step S3, in order to check whether or not an ATA device compatible with the parallel ATA is connected, an indispensable command of the ATA device, an “IDENTIFY DEVICE” command, is transmitted to the parallel ATA host controller 100, the buffers 101a to 101l of the host The data is written to a control register in the device via the side connector 102, the connection cable 103, the device side connector 104, and buffers 300a to 300l of the device side controller described later. At this time, if a parallel ATA-compatible device is connected to the device-side connector, the device is connected to the parallel ATA device via the signal line shown in FIG. In the figure, reference numerals 300a, 300d, 300e, 300h, 300j, and 300l denote input buffers conforming to the signal level of the parallel ATA standard. Connected to Reference numerals 300c, 300f, 300g, 300i, and 300k denote output buffers conforming to the signal level of the parallel ATA standard, and each input terminal is connected to a terminal corresponding to each signal line of the parallel ATA device. Reference numeral 300b denotes a bidirectional buffer, which is connected to the DD [15: 0] terminal of the parallel ATA device. In this case, if the connected device is an ATA device, the above command is interpreted and a correct response is made to the host-side controller.
[0045]
In step S4, it is determined whether or not there is a response to the "IDENTIFY DEVICE" command issued in step S3. If there is a correct response, the process proceeds to step S6, and if there is no response, the process proceeds to step S5. If the process proceeds to step S6, it is known that the device-side device is an ATA device equipped with a parallel ATA interface, as described above. Therefore, the internal parameters for static control used in the device driver of the ATA disk controller are changed. ,
IF_TYPE: = Para_ATA
DEV_TYPE: = ATA
The process proceeds to step S19, and the initialization processing ends.
[0046]
Incidentally, these two parameters are used in the device driver of the ATA disk controller, and can take the following values, respectively.
IF_TYPE: Para_ATA, Ser_ATA, or NOT_USED
DEV_TYPE: ATA, ATAPI, or NONE
The meaning of each parameter is as follows.
Para_ATA: The connected device has a parallel ATA interface.
Ser_ATA: The connected device has a serial ATA interface.
NOT_USED: The device is not connected.
ATA: The connected device is an ATA device.
ATAPI: The connected device is an ATAPI device.
NONE: Neither ATA nor ATAPI.
[0047]
On the other hand, in step S5, the essential command of the ATAPI device, the "IDENTIFY PACKET DEVICE" command, is transmitted to the parallel ATA host controller 100, the host controller buffers 101a to 101l, the host connector 102, the connection cable 103, and the device connector 104. , Via the buffers 300a to 300l of the device-side controller. In this case, if the connected device is an ATAPI device having a parallel ATA interface, the command is interpreted and a correct response is made to the host-side controller. In step S7, it is determined whether or not there is a response to the "IDENTIFY PACKET DEVICE" command issued in step S5. If there is a correct response, the process proceeds to step S9, and if there is no response, the process proceeds to step S8. When the process proceeds to step S9, as described above, it is known that the device-side device is an ATAPI device equipped with a parallel ATA interface, and thus the static control internal parameters used in the device driver of the ATA disk controller are ,
IF_TYPE: = Para_ATA
DEV_TYPE: = ATAPI
The process proceeds to step S19, and the initialization processing ends.
[0048]
If it is determined in step S7 that there is no correct response as a parallel device, the process proceeds to step S8.
[0049]
At this stage, it means that the connected device is a serial ATA device or the device is not connected.
[0050]
Therefore, in step S8, a command is written to the control register in the parallel ATA host controller 100 via the PCI bus 206, thereby setting the parallel ATA host controller 100 to the inactive state, and then proceeds to step S10.
[0051]
In step S10, the serial ATA host controller 105 is set to the active state by writing a command to the control register in the serial ATA host controller 105 via the PCI bus 206. Next, after writing data to the general-purpose output port in the south bridge 203 so that the control signal 234 becomes high level, the process proceeds to step S11. As described above, by setting the control signal 234 to a high level, the output Q of the serial ATA interface selection circuit 106 becomes a high level, and as a result, the differential input buffer 107 and the differential output buffer 108 become active. .
[0052]
As described above, at the stage of proceeding to step S8, it is confirmed that at least a device having a parallel ATA interface is not connected to the device-side connector 104, so that the differential output buffer 108 is activated. In addition, it is possible to reliably prevent the buffer of the device-side controller from being destroyed or the device-side device from malfunctioning. In step S11, in order to check whether an ATA device compatible with the serial ATA is connected, an essential command of the ATA device, an "IDENTIFY DEVICE" command is transmitted to the serial ATA host controller 105 and the differential buffers 107 and 108 of the host controller. The data is written to a control register in the device via the host-side connector 102, the connection cable 103, the device-side connector 104, and the differential buffers 400 and 401 of the device-side controller described later. At this time, if a serial ATA-compatible device is connected to the device-side connector, it is connected to the serial ATA device via the signal line shown in FIG. In the figure, reference numeral 400 denotes a differential input buffer conforming to the signal level of the Serial ATA standard, and its output terminal is connected to the DR signal line of the Serial ATA device. Reference numeral 401 denotes a differential output buffer conforming to the signal level of the Serial ATA standard, and its input terminal is connected to the DT signal line of the Serial ATA device. In this case, if the connected device is an ATA device, the above command is interpreted and a correct response is made to the host-side controller. In step S12, it is determined whether or not there is a response to the "IDENTIFY DEVICE" command issued in step S11. If there is a correct response, the process proceeds to step S14, and if there is no response, the process proceeds to step S13. If the process proceeds to step S14, as described above, it is known that the device-side device is an ATA device equipped with a serial ATA interface. ,
IF_TYPE: = Ser_ATA
DEV_TYPE: = ATA
The process proceeds to step S19, and the initialization processing ends. The meaning of these two parameters is as described above.
[0053]
In step S13, the essential command of the ATAPI device, the "IDENTIFY PACKET DEVICE" command, is transmitted to the serial ATA host controller 105, the differential buffers 107 and 108 of the host controller, the host connector 102, the connection cable 103, the device connector 104, and the device. The data is written to the control register in the device via the differential buffers 400 and 401 of the side controller. In this case, if the connected device is an ATAPI device having a serial ATA interface, the command is interpreted and a correct response is made to the host-side controller.
[0054]
In step S15, it is determined whether or not there is a response to the "IDENTIFY PACKET DEVICE" command issued in step S13. If there is a correct response, the process proceeds to step S17, and if there is no response, the process proceeds to step S18. When the process proceeds to step S17, as described above, it is known that the device-side device is an ATAPI device equipped with a serial ATA interface. Therefore, the static control internal parameters used in the device driver of the ATA disk controller are set. ,
IF_TYPE: = Ser_ATA
DEV_TYPE: = ATAPI
The process proceeds to step S19, and the initialization processing ends.
[0055]
When the process reaches step S18, it means that no device is connected. Therefore, a static control internal parameter used in the device driver of the ATA disk controller is set.
IF_TYPE: = NOT_USED
DEV_TYPE: = NONE
The process proceeds to step S19, and the initialization processing ends. Through the above processing, an appropriate operation mode can be selected.
[0056]
As described above, according to the present invention, an ATA controller compatible with both a parallel ATA interface and a serial ATA interface can be realized in a very simple and inexpensive manner while maintaining compatibility with a conventional parallel ATA interface. . Although the above description has been given of the ATA interface as an example, it is needless to say that the present invention is applicable to other different interface standards.
[0057]
By configuring the host side as described above, for example, if the serial ATA device has only a serial interface (connector), it has a connector to connect to it and uses it for the serial communication shown in FIG. If a cable from which a signal line is extracted is prepared, a serial ATA device can be used. That is, the hardware on the host side can be used as it is, and there is no need to prepare useless connectors.
[0058]
【The invention's effect】
As described above, according to the present invention, both the parallel connection device and the serial connection device can be connected via a common parallel connector.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a parallel ATA and serial ATA compatible interface.
FIG. 2 is an overall configuration diagram of a host device.
FIG. 3 is a block diagram of a block relating to connection between a disk controller and a device with a parallel ATA interface according to the present invention;
FIG. 4 is a block diagram of a block relating to connection between a disk controller and a device with a serial ATA interface according to the present invention;
FIG. 5 is a flowchart illustrating the operation of the disk controller according to the present invention.
FIG. 6 is a configuration diagram of a serial ATA interface selection circuit.
FIG. 7 is a diagram illustrating a connection form of “AT Attachment-5 with Packet Interface”.
FIG. 8 is a diagram illustrating a connection form of “AT Attachment-5 with Packet Interface”.
FIG. 9 is a diagram showing a connection form of “AT Attachment-5 with Packet Interface”.
FIG. 10 is a diagram showing connection specifications of “Serial ATA / High Speed Serialized AT Attachment specification”.
FIG. 11 is a diagram illustrating a relationship between a host-side connector and a device-side connector in “AT Attachment-5 with Packet Interface”.
FIG. 12 is a diagram showing a pin assignment of a connector as viewed from a device device side.
FIG. 13 is a diagram showing pin assignments of connectors in “Serial ATA / High Speed Serialized AT Attachment specification”.

Claims

A device connection interface device mounted on the host device and connected to the device device via a parallel connector,
A first device controller for a parallel device connected to each signal line of the parallel connector;
A second device controller for a serial device connected to a part of a signal line of the parallel connector;
A device connection interface device, comprising: a selection circuit for selecting one of the first and second device controllers to be active and the other to be inactive in response to a request from a host.

The device according to claim 1, wherein the signal line connected to the second device controller and the parallel connector is a reception signal line among signal lines connected to the first device controller. Interface device for connection.

The device is a device based on the ATA / ATAPI standard,
The signal line connected to the transmission terminal and the reception terminal of the second device controller is a pair of adjacent signal lines in the parallel connector used as a differential signal. An interface device for device connection according to item 1.

The transmission-side terminal HT of the second device controller has a pair of signal lines DMARQ and IORDY or a pair of signal lines INTRQ and IOCS16 on the host side of the parallel connector. Are assigned to the differential signal lines HT + and HT−, and the receiving terminal HR is assigned to the other signal line set different from the signal line set assigned to the HT + and HT−. 4. The device connection interface device according to claim 3, wherein the device connection interface device is assigned to a device.

Upon power-up, the first device controller activates, the second device controller inactivates,
In the first stage, it is determined whether or not a parallel connection device is connected. If it is determined that the parallel connection device is not connected, the second device controller is activated to connect the serial connection device. 5. The device connection interface device according to claim 4, further comprising means for judging whether or not the device is connected.