JP2004006598A - 絶縁ゲート型半導体装置 - Google Patents

Abstract

【課題】本発明は、パワーＭＯＳＦＥＴにおいて、高速で、しかも、スイッチングノイズを抑制できるようにすることを最も主要な特徴とする。
【解決手段】たとえば、ｎ−ドリフト層１１の表面部に選択的に形成された複数のｐベース層１２と、各ｐベース層１２の表面部にそれぞれ形成されたｎ＋ソース層１３と、上記ｎ−ドリフト層１１の裏面側に形成されたｎ＋ドレイン層１５と、このｎ＋ドレイン層１５に接続されたドレイン電極２１と、上記ｐベース層１２および上記ｎ＋ソース層１３に接続された複数のソース電極２２と、ソース電極２２間にゲート絶縁膜２３を介して形成されたゲート電極２４と、このゲート電極２４下の上記ｎ−ドリフト層１１の表面部に、上記ｐベース層１２の一方に接続されるとともに、上記ｐベース層１２よりも低い不純物濃度を有して選択的に設けられたｐ層１４とを備えて構成されている。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、電力制御に用いられる絶縁ゲート型半導体装置に関するもので、特に、スイッチング用パワーＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などのＭＯＳゲート素子に関する。
【０００２】
【従来の技術】
スイッチング電源などの電源回路の小型化には、スイッチング周波数を上げることが有効である。つまり、電源回路内のインダクタンスやキャパシタンスなどの受動素子を小さくすることが有効である。ところが、スイッチング周波数を上げると、ＭＯＳＦＥＴやＩＧＢＴなどのスイッチング素子のスイッチング損失が増加する。スイッチング損失の増加は、電源効率の低下を招く。このため、電源回路の小型化には、スイッチング素子の高速化によるスイッチング損失の低減が不可欠である。
【０００３】
【発明が解決しようとする課題】
現在、スイッチング素子として用いられているＭＯＳＦＥＴやＩＧＢＴなどのＭＯＳゲート素子においては、ゲート長を短くすることなどが行われている。これにより、ゲート電極とドレイン電極との対向面積を小さくする。こうして、ゲート・ドレイン間容量を低減することで、ＭＯＳゲート素子の高速化が図られている。
【０００４】
しかしながら、高速化のためにゲート・ドレイン間容量を小さくすると、配線に含まれる寄生インダクタンスとスイッチング素子容量との間に共振が起こる。これは、スイッチング時に高周波ノイズ（スイッチングノイズ）を発生させる要因となる。このようなスイッチングノイズを抑制するためには、ソフトスイッチングを行わなければならない。もしくは、フィルタ回路を設けるか、ゲート駆動回路に工夫を凝らす必要がある。このように、スイッチングノイズの抑制は、コストの増加が伴うものとなっていた。
【０００５】
上記したように、従来においては、ゲート・ドレイン間容量の低減により高速化が図れるものの、スイッチングノイズを抑制する必要があり、そのためには、ソフトスイッチングを行ったり、フィルタ回路などの外部回路を用いたりしなければならないといった問題があった。
【０００６】
そこで、この発明は、高速で、しかも、外部回路を用いることなしにスイッチングノイズを抑制することが可能な絶縁ゲート型半導体装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、この発明の絶縁ゲート型半導体装置にあっては、第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された、少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、前記第４の半導体層に接続された第２の主電極と、前記複数の第２導電型の第２の半導体層、前記少なくとも１つの第１導電型の第３の半導体層、および、前記第１導電型の第１の半導体層の各表面上に、ゲート絶縁膜を介して形成された制御電極と、前記第１導電型の第１の半導体層に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも一方に接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層とを具備したことを特徴とする。
【０００８】
また、この発明の絶縁ゲート型半導体装置にあっては、第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された、少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、前記第４の半導体層に接続された第２の主電極と、前記複数の第２導電型の第２の半導体層、前記少なくとも１つの第１導電型の第３の半導体層、および、前記第１導電型の第１の半導体層の各表面上に、ゲート絶縁膜を介して形成された制御電極と、前記第１導電型の第１の半導体層に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも一方に接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層とを具備し、前記第２の主電極に電圧を印加したときの、前記制御電極と前記第２の主電極との間の容量が、低電圧では減少し、高電圧では一定もしくは増加するように構成されていることを特徴とする。
【０００９】
また、この発明の絶縁ゲート型半導体装置にあっては、第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された、少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、前記第４の半導体層に接続された第２の主電極と、前記複数の第２導電型の第２の半導体層、前記少なくとも１つの第１導電型の第３の半導体層、および、前記第１導電型の第１の半導体層の各表面上に、ゲート絶縁膜を介して形成された制御電極と、前記第１導電型の第１の半導体層に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも一方に接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層とを具備し、前記第２の主電極に印加される電圧が定格電圧の１／３から２／３のとき、前記制御電極と前記第２の主電極との間の容量が増加し始めるように構成されていることを特徴とする。
【００１０】
また、この発明の絶縁ゲート型半導体装置にあっては、第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された、少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、前記第４の半導体層に接続された第２の主電極と、前記複数の第２導電型の第２の半導体層、前記少なくとも１つの第１導電型の第３の半導体層、および、前記第１導電型の第１の半導体層の各表面上に、ゲート絶縁膜を介して形成された制御電極と、前記第１導電型の第１の半導体層に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも一方に接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層とを具備し、前記第２の主電極に印加される電圧が定格電圧の１／３から２／３のとき、前記少なくとも１つの第２導電型の第５の半導体層が完全に空乏化するように構成されていることを特徴とする。
【００１１】
また、この発明の絶縁ゲート型半導体装置にあっては、第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層に接続された複数の第１の主電極とを少なくとも含む第１のセルと、前記第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、隣り合う前記第２導電型の第２の半導体層間に設けられた、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する第２導電型の第５の半導体層とを少なくとも含む第２のセルとを具備したことを特徴とする。
【００１２】
また、この発明の絶縁ゲート型半導体装置にあっては、第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層に接続された複数の第１の主電極とを少なくとも含む第１のセルと、前記第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、隣り合う前記第２導電型の第２の半導体層間に設けられた、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する第２導電型の第５の半導体層とを少なくとも含む第２のセルとを具備し、前記第１導電型の第１の半導体層には、前記第１導電型の第１の半導体層よりも高不純物濃度を有する第１導電型の低抵抗層が設けられ、前記第１のセルの、隣り合う前記第２導電型の第２の半導体層間には、前記第１導電型の低抵抗層よりも低い不純物濃度を有する第１導電型の第７の半導体層が設けられていることを特徴とする。
【００１３】
また、この発明の絶縁ゲート型半導体装置にあっては、第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層に設けられた、前記第１導電型の第１の半導体層よりも高不純物濃度を有する第１導電型の低抵抗層と、前記第１導電型の低抵抗層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された、少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、前記第４の半導体層に接続された第２の主電極と、前記複数の第２導電型の第２の半導体層、前記少なくとも１つの第１導電型の第３の半導体層、および、前記第１導電型の低抵抗層の各表面上に、ゲート絶縁膜を介して形成された制御電極と、前記第１導電型の低抵抗層に設けられ、隣り合う前記第２導電型の第２の半導体層にそれぞれ接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する複数の第２導電型の第５の半導体層とを具備し、前記複数の第２導電型の第５の半導体層間には、前記第１導電型の低抵抗層よりも低い不純物濃度を有する第１導電型の第７の半導体層が設けられていることを特徴とする。
【００１４】
さらに、この発明の絶縁ゲート型半導体装置にあっては、第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層に設けられた、前記第１導電型の第１の半導体層よりも高不純物濃度を有する第１導電型の低抵抗層と、前記第１導電型の低抵抗層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された、少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、前記第４の半導体層に接続された第２の主電極と、前記複数の第２導電型の第２の半導体層、前記少なくとも１つの第１導電型の第３の半導体層、および、前記第１導電型の低抵抗層の各表面上に、ゲート絶縁膜を介して形成された制御電極と、前記第１導電型の低抵抗層に設けられ、隣接する前記複数の第２導電型の第２の半導体層にそれぞれ接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する複数の第２導電型の第５の半導体層とを具備したことを特徴とする。
【００１５】
この発明の絶縁ゲート型半導体装置によれば、ある程度の高電圧の印加によって、ターンオフ時に、第２導電型の第５の半導体層を空乏化できるようになる。これにより、高速性を損うことなしに、ターンオフ時の電圧のはね上がりを抑えることが可能となるものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。なお、各実施形態においては、第１導電型をｎ型、第２導電型をｐ型とした場合について説明する。
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる縦型パワーＭＯＳＦＥＴの構成例を示すものである。
【００１８】
図１において、第１の半導体層としてのｎ−ドリフト層１１は、その一方の面（表面）に、拡散によりｎ低抵抗層１１ａが設けられている。ｎ低抵抗層１１ａの表面部には、選択的に、第２の半導体層としての複数のｐベース層１２が拡散により形成されている。各ｐベース層１２は、素子の正面に直交する第１の方向にストライプ状に配置されている。各ｐベース層１２の表面部には、それぞれ選択的に、第３の半導体層としての複数のｎ＋ソース層１３が拡散により形成されている。
【００１９】
また、隣り合う２つのｐベース層１２間の、上記ｎ低抵抗層１１ａの表面部には、選択的に、第５の半導体層としてのｐ層１４が拡散により形成されている。本実施形態の場合、ｐ層１４は、上記ｐベース層１２に沿う第１の方向にストライプ状に配置されている。そして、隣り合う２つのｐベース層１２のうちの、いずれか一方のｐベース層１２に接続されている。また、このｐ層１４は、上記ｐベース層１２よりも低い不純物濃度を有して形成されている。
【００２０】
上記ｎ−ドリフト層１１の他方の面（裏面）には、第４の半導体層であるｎ＋ドレイン層１５が形成されている。このｎ＋ドレイン層１５には、その全面に、第２の主電極としてのドレイン電極２１が接続されている。
【００２１】
一方、上記各ｐベース層１２上には、上記ｎ＋ソース層１３の一部をそれぞれ含んで、第１の主電極としてのソース電極２２が形成されている。各ソース電極２２は、第１の方向にストライプ状に配置されている。また、上記ソース電極２２間には、ゲート絶縁膜（たとえば、シリコン（Ｓｉ）酸化膜）２３を介して、制御電極としてのゲート電極２４が形成されている。つまり、プレナー型構造のゲート電極２４は、一方の上記ｐベース層１２内の上記ｎ＋ソース層１３から、上記ｎ低抵抗層１１ａおよび上記ｐ層１４を経て、他方の上記ｐベース層１２内の上記ｎ＋ソース層１３に至る領域上に形成されている。上記ゲート絶縁膜２３は、その膜厚が約０．１μｍとされている。
【００２２】
ここで、上記ｎ−ドリフト層１１および上記ｎ＋ドレイン層１５の形成に用いられる基板としては、たとえば、低抵抗Ｓｉ基板上にエピタキシャル成長によってｎ−層の形成を行った基板が用いられる。もしくは、Ｓｉ基板上に拡散によりｎ＋層の形成を行った基板を用いることもできる。
【００２３】
上記したように、隣り合う上記ｐベース層１２間の、上記ゲート電極２４下における、上記ｎ低抵抗層１１ａの表面部に、ｐ層（以下、ゲート下ｐ層ともいう）１４を配置する。そして、このｐ層１４を、上記ｐベース層１２よりも低い不純物濃度を有して形成する。このｐ層１４は、高電圧印加時に空乏化される。これにより、ＭＯＳＦＥＴにおける、高速で、かつ、低ノイズなスイッチング特性が実現される。
【００２４】
すなわち、本実施形態にかかる構造（以下、単に本実施形態構造という）のＭＯＳＦＥＴは、ドレイン電圧に応じて、ゲート・ドレイン間容量が増加するという特性を利用して、高速・低ノイズのスイッチング特性を実現する。
【００２５】
図２は、本実施形態構造のＭＯＳＦＥＴにおけるゲート・ドレイン間容量のソース・ドレイン間電圧に対する依存性を、従来構造のＭＯＳＦＥＴ（図示していない）と対比して示すものである。
【００２６】
図２に破線で示すように、従来構造のＭＯＳＦＥＴ（Ｂ）の場合、ゲート・ドレイン間容量は、ソース・ドレイン間電圧に比例して減少し続ける。
【００２７】
これに対し、図２に実線で示すように、本実施形態構造のＭＯＳＦＥＴ（Ａ）のゲート・ドレイン間容量は、ソース・ドレイン間電圧が高電圧になると増加する。
【００２８】
すなわち、ソース・ドレイン間電圧が低電圧ならば、ゲート・ドレイン間容量は徐々に減少する。そして、ソース・ドレイン間電圧が高電圧になるにつれて、ゲート・ドレイン間容量は増加する。これは、ソース・ドレイン間電圧の高電圧化（高ドレイン電圧）によってゲート下ｐ層１４が空乏化し、これにより、見かけ上のゲート長が長くなったのと同様に、見かけ上のゲート電極２４とドレイン電極２１との対向面積が増えたことによる。
【００２９】
ここで、ＭＯＳＦＥＴのスイッチング速度は、ゲート・ドレイン間容量が小さいほど高速となる。しかし、ＭＯＳＦＥＴは、完全にオフとなる時点の容量が小さいと、ターンオフ時のはね上がり電圧が大きくなる。ＭＯＳＦＥＴとしては、オフし始める時点、つまり、ドレイン電圧が低い状態での容量は小さく、オフし終える時点、つまり、ドレイン電圧が高い状態での容量は大きいことが望ましい。
【００３０】
従来構造のＭＯＳＦＥＴ（Ｂ）の場合、ｐベース層の間隔が狭いほど、ゲート電極とドレイン電極との対向面積が小さくなる。つまり、ゲート・ドレイン間容量は小さくなる。そして、ドレイン電圧が加わると、ｐベース層からの空乏層が延びる。このため、ゲート・ドレイン間容量はますます減少する。したがって、高速・低ノイズのスイッチングを実現するためには、ゲート駆動回路が必要であった。しかも、徐々にゲート電流を小さくしていくなどの複雑な制御が要求される。
【００３１】
このように、本実施形態構造のＭＯＳＦＥＴ（Ａ）は、ドレイン電圧に応じて、ゲート・ドレイン間容量が増加するという特性を利用する。つまり、ＭＯＳＦＥＴがオフし始める時点では、低ドレイン電圧によるゲート下ｐ層１４の非空乏化により、ｐベース層１２間が狭くなるようにする。こうして、ゲート電極２４とドレイン電極２１との対向面積が小さくなるようにして、ゲート・ドレイン間容量を小さくする。これにより、スイッチング特性の高速性を確保する。一方、オフし終える時点では、高ドレイン電圧によるゲート下ｐ層１４の空乏化により、見かけ上のｐベース層１２間が広くなるようにする。こうして、ゲート電極２４とドレイン電極２１との対向面積が大きくなるようにして、ゲート・ドレイン間容量を大きくする。これにより、ドレイン電圧のはね上がりを抑えて、スイッチングノイズを減少させる。こうして、外部回路や複雑な制御を必要とせずとも、高速・低ノイズのスイッチング特性を実現する。
【００３２】
図３は、本実施形態構造のＭＯＳＦＥＴにおけるターンオフ時のドレイン電圧（Ｖｄｓ）波形およびドレイン電流（Ｉｄ）波形を、それぞれ、従来構造のＭＯＳＦＥＴと対比して示すものである。
【００３３】
従来構造のＭＯＳＦＥＴ（Ｂ）の場合、先に説明したように、ゲート長を短くすることによって、スイッチング特性は高速化される。また、図３に破線で示すように、それに比例して、オフ時のはね上がり電圧（ドレイン電圧Ｖｄｓ）が増加する。ドレイン電圧Ｖｄｓは、その後も大きく振動し、なかなか安定しない。
【００３４】
これに対し、本実施形態構造のＭＯＳＦＥＴ（Ａ）は、低ドレイン電圧時のゲート・ドレイン間容量を小さく、かつ、高ドレイン電圧時のゲート・ドレイン間容量を大きくする。これにより、高速性を保ちつつ、たとえば図３に実線で示すように、はね上がり電圧は従来の場合の半分以下となり、ドレイン電圧Ｖｄｓの振動も抑制されたスイッチング特性となる。
【００３５】
上記した本実施形態構造のＭＯＳＦＥＴの場合、たとえば図１に示したように、ゲート下ｐ層１４を隣り合う２つのｐベース層１２のうちのいずれか一方にのみ設ける構成とした。これに限らず、たとえば図４に示すように、隣り合う２つのｐベース層１２の両方にそれぞれゲート下ｐ層１４を設ける構成とすることもできる。
【００３６】
また、ゲート下ｐ層１４としては、ｐベース層１２よりも浅く形成する場合に限らない。すなわち、ゲート下ｐ層１４は、動作上、高ドレイン電圧で空乏化すればよい。したがって、ゲート下ｐ層１４の接合深さは、ｐベース層１２と同じか、もしくは、ｐベース層１２より深くてもよい。しかし、ゲート下ｐ層１４が浅く形成されていると、完全に空乏化した際の、実効的なゲート電極２４とドレイン電極２１との対向面積の増え方が大きくなる。そのため、ドレイン電圧の増加に対するゲート・ドレイン間容量の変化が大きくなり、低ノイズ化に大きな効果が得られる。このことから、ゲート下ｐ層１４は、ｐベース層１２よりも浅いことが望ましい。
【００３７】
また、図１に示した本実施形態構造のＭＯＳＦＥＴにおいて、ｎ低抵抗層１１ａは、隣り合うｐベース層１２間の抵抗を低減するために設けられる。すなわち、ｎ低抵抗層１１ａは、ｐベース層１２よりも深く形成される。これにより、ｐベース層１２によって挟まれた狭いＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　ＦＥＴ）領域から、広いｎ−ドリフト層１１への広がり抵抗を抑制できる。オン抵抗を下げる意味では、ｎ低抵抗層１１ａはｐベース層１２より浅くてもよい。
【００３８】
このように、ｎ低抵抗層１１ａは、高速・低ノイズのスイッチング特性に直接的に影響しない。このため、たとえば図５に示すように、ｎ低抵抗層の形成を省略することも可能である（図４に示した本実施形態構造のＭＯＳＦＥＴの場合も同様）。
【００３９】
高速性のみでなく、オン抵抗にも注目すると、通常、高速性を表すゲート容量は面積に比例し、オン抵抗は面積に反比例する。このため、高速化と低オン抵抗化とはトレードオフの関係となる。しかし、本実施形態構造のＭＯＳＦＥＴでは、チャネル抵抗やＪＦＥＴ領域の抵抗が微増するだけで、大きく高速化することが可能である。このため、高速化と低オン抵抗化とのトレードオフの関係が改善される。これにより、スイッチング速度はそのままで、より低オン抵抗とすることも容易に可能である。
【００４０】
通常、スイッチング素子の定格電圧（素子耐圧）は、電源電圧の１．５倍から３倍のものが選定される。したがって、電源電圧程度の電圧に対する、ゲート・ドレイン間容量が大きいことが望ましい。すなわち、スイッチング素子としては、そのゲート・ドレイン間容量が、定格電圧の１／３から２／３の電圧で増加し始めるような特性を有することが望ましい。
【００４１】
ゲート下ｐ層１４が完全に空乏化すれば、ゲート電極２４とドレイン電極２１との対向面積が大きく増え、ゲート・ドレイン間容量は増加する。したがって、ゲート下ｐ層１４としては、定格電圧の１／３から２／３の電圧によって完全に空乏化することが望ましい。
【００４２】
なお、ゲート下ｐ層１４が完全に空乏化するようにした場合、ゲート・ドレイン間容量は増加する（図２参照）。しかしながら、ゲート・ドレイン間容量が増加しない場合、つまり、容量の減少がなくなって一定の容量となった場合、もしくは、容量の減少が小さく抑えられた場合であっても、従来構造のＭＯＳＦＥＴよりもオフ時の容量は大きくなる。よって、スイッチングノイズは抑制されるので、ゲート下ｐ層１４としては完全に空乏化せずに、部分的に空乏化するものであってもよい。
【００４３】
図６は、本実施形態構造のＭＯＳＦＥＴ（Ａ）のターンオフ波形を、従来構造のＭＯＳＦＥＴ（Ｂ）のそれと対比して示すものである。
【００４４】
低ドレイン電圧の状態では、ｐ層１４により、ゲート・ドレイン間容量が小さくなる。そのため、高速スイッチング特性となる。一方、高ドレイン電圧の状態では、ｐ層１４が空乏化する。これにより、見かけ上のゲート長が長くなって、ゲート・ドレイン間容量が大きくなる。そのため、はね上がり電圧を抑制できる。
【００４５】
図６からも明らかなように、ゲート電極２４下のｐベース層１２間の、空乏化するｐ層１４の面積を増やすほど、スイッチング特性は高速化する。
【００４６】
図７は、本実施形態構造のＭＯＳＦＥＴにおいて、ゲート下ｐ層１４の面積を変化させた場合の、ターンオフ損失（Ｅｏｆｆ）の変化を示すものである。なお、横軸は、ゲート電極２４下のｐベース層１２間の面積に対して空乏化するｐ層１４の占める割合としている。縦軸は、誘導性負荷でのターンオフ損失である。
【００４７】
図７に示すように、面積比の値を３０％以上とすると、高速化にとって有効となり、ターンオフ損失も従来構造のＭＯＳＦＥＴ（約１．３５ｍＪ）に比べて小さくなると見積もられる。これより、面積比は、この値（３０％）よりも大きい値とすることが望ましい。
【００４８】
図８は、本実施形態構造のＭＯＳＦＥＴにおける、ゲート下ｐ層１４のネットドーズ量（有効ドーズ量）を変化させた場合のターンオフ損失の変化を示すものである。
【００４９】
ネットドーズ量とは、実際にイオン注入する不純物量ではない。ｐ層１４の部分に存在するキャリア数に相当する不純物量（濃度）であり、ｐ型不純物量からｐベース層１２間に存在するｎ型不純物量を差し引いた不純物量である。
【００５０】
ネットドーズ量が小さいと、低い電圧でｐ層１４が完全に空乏化してしまうため、高速化への効果が小さい。ある程度以上のネットドーズ量となると、ｐ層１４が高電圧印加時に空乏化せず、容量が増えない。この場合、高速化できるものの、ターンオフ損失は一定となるため、通常の高速化を行ったのと同様に、スイッチングノイズが大きくなってしまう。これより、ｐ層１４のネットドーズ量は、１〜３．２×１０^１２ｃｍ^−２程度以下とすることが望ましい。
【００５１】
実際にＭＯＳＦＥＴを製造するにあたり、ｎ低抵抗層１１ａおよびゲート下ｐ層１４のそれぞれのドーパントをリン（Ｐ），ボロン（Ｂ）とする。この場合、拡散定数の違いから、ｎ低抵抗層１１ａおよびゲート下ｐ層１４は、同時拡散による形成も可能である。
【００５２】
高濃度なｎ低抵抗層１１ａとｐ層１４とが重なるため、ネットドーズ量と実際にイオン注入する不純物量とは異なる。図８に示したように、ネットドーズ量が最適な不純物量となるように、イオン注入する不純物量を調整すればよい。
【００５３】
図９は、本実施形態構造のＭＯＳＦＥＴにおける、隣り合うｐベース層１２間の距離Ｌｊと低ノイズ化に有効なゲート下ｐ層１４の最大ネットドーズ量Ｎｐ０との関係を示すものである。なお、ここでは、ｐベース層１２の深さＸｊを４μｍとした場合について示している。
【００５４】
最大ネットドーズ量Ｎｐ０は、高電圧印加時にゲート下ｐ層１４が空乏化する最大のネットドーズ量である。これよりも大きくすると、ゲート下ｐ層１４が空乏化されず、ゲート容量が増加しない。そのため、ノイズが増大してしまう。これより、ゲート下ｐ層１４のネットドーズ量は、最大ネットドーズ量Ｎｐ０以下に抑えることが望ましい。
【００５５】
図９に示すように、最大ネットドーズ量Ｎｐ０は、ｐベース層１２間の距離Ｌｊにほぼ比例する。これより、最大ネットドーズ量Ｎｐ０とｐベース層１２間距離Ｌｊとの比（Ｎｐ０／Ｌｊ）は、２×１０^１５ｃｍ^−３以下とすることが望ましい。
【００５６】
また、ｐベース層１２の深さが深くなると、ゲート下ｐ層１４へドレイン電圧が加わり難くなり、空乏化され難い。このため、最大ネットドーズ量Ｎｐ０は、ｐベース層１２の深さＸｊに反比例する。
【００５７】
図９に示すように、ｐベース層１２の深さＸｊを４μｍとした場合、最大ネットドーズ量Ｎｐ０とｐベース層１２の深さＸｊおよび間隔Ｌｊの積との比（Ｎｐ０／（Ｌｊ・Ｘｊ））は、５×１０^１８ｃｍ^−４以下とすることが望ましい。
【００５８】
（第２の実施形態）
図１０は、本発明の第２の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示すものである。なお、図１に示したＭＯＳＦＥＴと同一部分には同一符号を付して、その詳しい説明は割愛する。そして、ここでは異なる部分についてのみ説明する。また、図１０は、ｎ低抵抗層の形成を省略した場合を例に示している。
【００５９】
図１０において、第５の半導体層としてのｐ層１４Ａは、それぞれ、ｎ−ドリフト層１１内に埋め込まれた構造となっている。すなわち、本実施形態の場合、２つの上記ｐ層１４Ａは、上記各ｐベース層１２の下方に配置されている。そして、その２つの上記ｐ層１４Ａは、隣り合う２つのｐベース層１２にそれぞれ接続されている。なお、各ｐ層１４Ａは、上記ｐベース層１２にそれぞれ沿う第１の方向にストライプ状に配置されている。また、このｐ層１４Ａは、それぞれ、上記各ｐベース層１２よりも低い不純物濃度を有して形成されている。
【００６０】
本実施形態構造のＭＯＳＦＥＴは、たとえば図１に示した構造のＭＯＳＦＥＴと同様に、高ドレイン電圧を印加することによってｐ層１４Ａが空乏化される。そして、ゲート電極２４とドレイン電極２１との対向面積が増えることにより、ゲート・ドレイン間容量が増加される。これにより、高速・低ノイズのスイッチング特性を実現することができる。
【００６１】
このように、ゲート電極２４とドレイン電極２１との間にｐ層１４Ａが存在すれば、上述した第１の実施形態の場合とほぼ同様の効果が得られる。したがって、高ドレイン電圧により空乏化するｐ層は、必ずしも、ｎ−ドリフト層（もしくは、ｎ低抵抗層）の表面に形成されていなくともよい。
【００６２】
本実施形態構造のＭＯＳＦＥＴの場合、図１に示した構造のＭＯＳＦＥＴに比べ、多少、製造工程が複雑になる。つまり、ｐ層１４Ａがｎ−ドリフト層１１の内部に形成される分、製造工程は複雑になる。しかし、高電圧印加時の電界の集中するポイントが、ｐベース層１２の底部に近くなる。その分、図１に示した構造のＭＯＳＦＥＴよりも、破壊耐量は向上する。
【００６３】
（第３の実施形態）
図１１は、本発明の第３の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示すものである。なお、図１に示したＭＯＳＦＥＴと同一部分には同一符号を付して、その詳しい説明は割愛する。そして、ここでは異なる部分についてのみ説明する。また、図１１は、ｎ低抵抗層の形成を省略した場合を例に示している。
【００６４】
図１１において、制御電極としてのゲート電極２４ａは、ゲート絶縁膜２３ａを介して、ｎ−ドリフト層１１の表面部に埋め込まれている。すなわち、本実施形態の場合、トレンチ型構造のゲート電極（トレンチゲート）２４ａは、隣り合う２つのｐベース層１２の相互間にストライプ状に設けられている。また、そのトレンチゲート２４ａの周囲には、第５の半導体層としてのｐ層１４Ｂが形成されている。そして、このｐ層１４Ｂは、少なくともｐベース層１２の一方に接続されている。このｐ層１４Ｂは、上記各ｐベース層１２よりも低い不純物濃度を有して形成されている。
【００６５】
このようなトレンチゲート２４ａを有する本実施形態構造のＭＯＳＦＥＴにおいて、ｐ層１４Ｂは、低ドレイン電圧では空乏化せずに残る。そのため、ゲート・ドレイン間容量は小さく、高速スイッチングが可能となる。一方、高ドレイン電圧が印加されると、ｐ層１４Ｂが空乏化される。これにより、見かけ上のゲート面積が増え、ゲート・ドレイン間容量が増加する。したがって、低ノイズとなり、図１に示したプレナー型構造のゲート電極を有するＭＯＳＦＥＴの場合とほぼ同様な効果、つまり、高速・低ノイズのスイッチング特性を実現できる。
【００６６】
また、本実施形態構造のＭＯＳＦＥＴの場合、ｐ層１４Ｂに囲まれたトレンチゲート２４ａの本数の割合や、トレンチゲート２４ａに対するｐ層１４Ｂの面積比を変えることができる。これにより、図１に示した構成のＭＯＳＦＥＴにおいて、ｐ層の面積比を変えた場合と同様な効果が得られる。
【００６７】
また、たとえば図１２に示すように、トレンチゲート２４ａの片側の側壁と底部とを取り囲むように、ｐ層１４Ｂ’を形成するようにしてもよい。すなわち、トレンチゲート２４ａの側壁の一部を除いて、ｐ層１４Ｂ’を形成するようにすることもできる。この場合、完全に電流の流れないチャネルを作ることがないため、低オン抵抗化も可能となる。
【００６８】
（第４の実施形態）
図１３は、本発明の第４の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示すものである。なお、図１に示したＭＯＳＦＥＴと同一部分には同一符号を付して、その詳しい説明は割愛する。そして、ここでは異なる部分についてのみ説明する。また、図１３は、ｎ低抵抗層を形成するようにした場合を例に示している。
【００６９】
図１３において、制御電極としてのゲート電極２４ｂは、スプリットゲート構造を有して形成されている。本実施形態の場合、ｎ低抵抗層１１ａの表面部に、第５の半導体層としての２つのゲート下ｐ層１４が形成されている。この２つのゲート下ｐ層１４は、隣り合う上記ｐベース層１２のそれぞれに接続されている。そして、このｐ層１４は、上記各ｐベース層１２よりも低い不純物濃度を有して形成されている。
【００７０】
通常、ゲート構造をスプリットゲート構造とすることによって、ゲート容量の低減による、スイッチング特性の高速化が図られる。したがって、ゲート下ｐ層１４を形成するようにした場合には、さらに、高速のスイッチング特性を実現することが可能である。
【００７１】
なお、本実施形態構造のＭＯＳＦＥＴを製造する際のプロセスとしては、ゲート下ｐ層１４を形成した後に、ゲート電極２４ｂを形成（分割）するようにしてもよい。または、ｎ低抵抗層１１ａの全面にゲート下ｐ層１４を形成した後、ゲート電極２４ｂの形成を行う。そして、そのゲート電極２４ｂをマスクにして、ｎ低抵抗層１１ａを形成（ｐ層１４を分割）するようにしてもよい。
【００７２】
また、ゲート構造としては、上記スプリットゲート構造のゲート電極２４ｂに限らない。たとえば図１４に示すように、テラスゲート構造のゲート電極（制御電極）２４ｃを用いることもできる。この場合においても、上記したスプリットゲート構造とした場合とほぼ同様な結果が得られる。
【００７３】
（第５の実施形態）
図１５は、本発明の第５の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示すものである。なお、図１に示したＭＯＳＦＥＴと同一部分には同一符号を付して、その詳しい説明は割愛する。そして、ここでは異なる部分についてのみ説明する。また、図１５は、ｎ低抵抗層を形成するようにした場合を例に示している。
【００７４】
図１５において、第２の半導体層としての複数のｐベース層１２は、素子の正面と直交する第１の方向にストライプ状に形成されている。一方、第５の半導体層としての複数のゲート下ｐ層１４は、上記各ｐベース層１２と直交する第２の方向にストライプ状に形成されている。
【００７５】
このような本実施形態構造のＭＯＳＦＥＴによれば、単に、図１に示した構成のＭＯＳＦＥＴとほぼ同様な効果が得られるだけでなく、さらに別の効果が期待できる。たとえば、位置合わせずれの影響なく、空乏化するｐ層１４を形成することが可能である。
【００７６】
（第６の実施形態）
図１６は、本発明の第６の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示すものである。なお、図１に示したＭＯＳＦＥＴと同一部分には同一符号を付して、その詳しい説明は割愛する。そして、ここでは異なる部分についてのみ説明する。また、図１６は、ｎ低抵抗層を形成するようにした場合を例に示している。
【００７７】
図１６において、第２の半導体層としての複数のｐベース層１２ａは、ｎ低抵抗層１１ａの表面部に格子状（もしくは、千鳥状）に配置されている。そして、第５の半導体層としての複数のゲート下ｐ層１４ａは、それぞれ、隣り合う４つのｐベース層１２ａ間に矩形状を有して配置されている。
【００７８】
また、第３の半導体層としての複数のｎ＋ソース層１３ａは、上記各ｐベース層１２ａの表面部にリング状に形成されている。そして、上記ｐベース層１２ａおよび上記ｎ＋ソース層１３ａにそれぞれ対応する部位には、第１の主電極としての矩形状のソース電極２２ａが設けられている。また、制御電極としてのゲート電極２４ｄは、上記各ソース電極２２ａを除く部位に、ゲート絶縁膜２３ｄを介して設けられている。
【００７９】
このような本実施形態構造のＭＯＳＦＥＴによっても、図１に示した構成のＭＯＳＦＥＴとほぼ同様な効果が得られる。しかも、各ｐベース層１２ａの角部での電界がより緩和されるため、耐圧低下を抑えることが可能である。
【００８０】
また、たとえば図１６に示すように、隣り合うゲート下ｐ層１４ａの間隔Ｗｐを、隣り合うｐベース層１２ａの間隔Ｗｊよりも狭くする。こうすることで、ｐベース層１２ａの面積を狭くしたのと結果的に等価となる。これにより、ｐベース層１２ａとｎ低抵抗層１１ａとの接合の電界が緩和される。そのため、耐圧低下を抑えることが可能となる。このような効果は、たとえば図１５に示したように、各ｐベース層１２をストライプ状に形成した構造においても、同様に得られる。
【００８１】
図１７は、図１６に示した構成のパワーＭＯＳＦＥＴにおいて、上記ゲート下ｐ層１４ａおよび上記ｎ低抵抗層１１ａの配置を逆にした場合の例である。
【００８２】
すなわち、第２の半導体層としての複数のｐベース層１２ａは、ｎ低抵抗層１１ａの表面部に格子状（もしくは、千鳥状）に配置されている。そして、第５の半導体層としての複数のゲート下ｐ層１４ａは、それぞれ、隣り合う２つのｐベース層１２ａ間に矩形状を有して配置されている。
【００８３】
このような構成とした場合にも、図１６に示したＭＯＳＦＥＴとほぼ同様な効果が得られる。
【００８４】
図１８は、図１６に示した構成のパワーＭＯＳＦＥＴにおいて、ゲート下ｐ層をストライプ状に配置するようにした場合の例である。
【００８５】
すなわち、第２の半導体層としての複数のｐベース層１２ａは、ｎ低抵抗層１１ａの表面部に格子状（もしくは、千鳥状）に配置されている。そして、第５の半導体層としての複数のゲート下ｐ層１４ｂは、それぞれ、隣り合うｐベース層１２ａ間にストライプ状を有して配置されている。
【００８６】
このような構成とした場合にも、図１６に示したＭＯＳＦＥＴとほぼ同様な効果が得られる。
【００８７】
図１９〜図２１は、第６の実施形態にかかるパワーＭＯＳＦＥＴにおいて、さらに他の構成例をそれぞれ示すものである。
【００８８】
図１９は、ｐベース層を格子状（もしくは、千鳥状）に配置した場合の、ゲート下ｐ層の配置パターンの一例を示すものである。この場合、第２の半導体層としてのｐベース層１２ａのいくつかを囲むように、第５の半導体層としての複数のゲート下ｐ層１４ｃを千鳥状に配設することも可能である。
【００８９】
図２０は、ｐベース層を格子状（もしくは、千鳥状）に配置した場合の、ゲート下ｐ層の配置パターンの他の一例を示すものである。この場合、第２の半導体層としてのｐベース層１２ａのいくつかを囲むように、第５の半導体層としての複数のゲート下ｐ層１４ｃを一方向のストライプ状に配設することも可能である。
【００９０】
図２１は、ｐベース層を格子状（もしくは、千鳥状）に配置した場合の、ゲート下ｐ層の配置パターンのさらに別の一例を示すものである。この場合、第２の半導体層としてのｐベース層１２ａのいくつかを囲むように、第５の半導体層としての複数のゲート下ｐ層１４ｃを二方向のストライプ状に配設することも可能である。
【００９１】
図１９〜図２１にそれぞれ示したように、いずれの構成とした場合にも、本実施形態構造のＭＯＳＦＥＴは容易に実現することが可能である。
【００９２】
（第７の実施形態）
図２２は、本発明の第７の実施形態にかかり、ＩＧＢＴに適用した場合の例を示すものである。なお、図１に示したＭＯＳＦＥＴと同一部分には同一符号を付して、その詳しい説明は割愛する。そして、ここでは異なる部分についてのみ説明する。また、図２２は、ｎ低抵抗層の形成を省略した場合を例に示している。
【００９３】
図２２において、本実施形態構造のＩＧＢＴ（ノンパンチスルー型構造）は、図５に示したｎ低抵抗層の形成を省略した場合のＭＯＳＦＥＴとほぼ同一構造を有して構成されている。
【００９４】
すなわち、第１の半導体層としてのｎ−ドリフト層１１は、その一方の面（表面）に、選択的に、第２の半導体層としての複数のｐベース層１２が拡散により形成されている。各ｐベース層１２は、図面の手前から奥に向かう第１の方向にストライプ状に配置されている。各ｐベース層１２の表面部には、それぞれ選択的に、第３の半導体層としての少なくとも１つのｎ＋ソース層１３が拡散により形成されている。
【００９５】
また、隣り合う２つのｐベース層１２間の、上記ｎ−ドリフト層１１の表面部には、選択的に、第５の半導体層としてのｐ層１４が拡散により形成されている。本実施形態の場合、ｐ層１４は、上記ｐベース層１２に沿う第１の方向にストライプ状に配置されている。そして、隣り合う２つのｐベース層１２のうちのいずれか一方のｐベース層１２に接続されている。また、このｐ層１４は、上記ｐベース層１２よりも低い不純物濃度を有して形成されている。
【００９６】
上記ｎ−ドリフト層１１の他方の面（裏面）には、第４の半導体層であるｐ＋ドレイン層３１が形成されている。このｐ＋ドレイン層３１には、その全面に、第２の主電極としてのドレイン電極２１が接続されている。
【００９７】
一方、上記各ｐベース層１２上には、上記ｎ＋ソース層１３の一部をそれぞれ含んで、第１の主電極としてのソース電極２２が形成されている。各ソース電極２２は、第１の方向にストライプ状に配置されている。また、上記ソース電極２２間には、ゲート絶縁膜２３を介して、制御電極としてのゲート電極２４が形成されている。つまり、プレナー型構造のゲート電極２４は、一方のｐベース層１２内の上記ｎ＋ソース層１３から、上記ｎ−ドリフト層１１および上記ｐ層１４を経て、他方の上記ｐベース層１２内の上記ｎ＋ソース層１３に至る領域上に形成されている。上記ゲート絶縁膜２３は、その膜厚が約０．１μｍとされている。
【００９８】
このように、本実施形態構造のＩＧＢＴは、ＭＯＳＦＥＴにおけるｎ＋ドレイン層１５の部分が、ｐ＋ドレイン層３１によって構成されている。これにより、ＩＧＢＴとして動作するように構成されている。
【００９９】
一般に、ＭＯＳゲート素子であれば、ＭＯＳゲート構造で決まる容量により、スイッチング特性はほぼ一意的に定められる。よって、ＩＧＢＴにとっても、本実施形態のＭＯＳゲート構造は有効である。
【０１００】
なお、ＩＧＢＴとしては、ノンパンチスルー型構造に限らず、たとえば図２３に示すように、パンチスルー型構造のＩＧＢＴにも同様に適用可能である。パンチスルー型構造のＩＧＢＴの場合、ｎ−ドリフト層１１とｐ＋ドレイン層３１との間に、第６の半導体層としてのｎ＋バッファー層３２が設けられる。
【０１０１】
図２４は、本発明の第７の実施形態にかかるＩＧＢＴのさらに別の構成例を示すものである。なお、図２３に示したＩＧＢＴと同一部分には同一符号を付して、その詳しい説明は割愛する。そして、ここでは異なる部分についてのみ説明する。また、図２４は、ｎ低抵抗層を形成するようにした場合を例に示している。さらに、これは、パンチスルー型構造のＩＧＢＴに適用した場合の例である。
【０１０２】
図２４に示すように、ＩＧＢＴには、ソースコンタクトの一部（ソース電極２２Ａ）を間引いたダミーセル（第２のセル）４１を有するものがある。ソースコンタクトを間引くことにより、ｎ−ドリフト層１１の伝導度変調を強めることができる。
【０１０３】
このような構成のＩＧＢＴにおいて、上記ダミーセル４１では、第５の半導体層としてのゲート下ｐ層１４ｄを形成する。その際、ｐ層１４ｄは、ｎ低抵抗層１１ａの表面部を完全に覆うようにして形成される。一方、通常通りにソースコンタクト（ソース電極２２）が両サイドに形成されているノーマルセル（第１のセル）４２には、ゲート下ｐ層１４ｄを形成しないようにする。これにより、低ドレイン電圧時には、ゲート・ドレイン容量が小さくなって高速スイッチングが可能となり、高ドレイン電圧時には、ゲート・ドレイン間容量が増加して低スイッチングノイズとすることができる。
【０１０４】
なお、本実施形態構造のＩＧＢＴとしては、図２２〜図２４に示したように、プレナー型のＭＯＳゲート構造のものに限らず、トレンチ型のＭＯＳゲート構造のものにも同様に実施することが可能である。
【０１０５】
（第８の実施形態）
図２５は、本発明の第８の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示すものである。なお、図２４に示したＩＧＢＴと同一部分には同一符号を付して、その詳しい説明は割愛する。そして、ここでは異なる部分についてのみ説明する。また、図２５は、ｎ低抵抗層を形成するようにした場合を例に示している。
【０１０６】
図２５に示すように、このＭＯＳＦＥＴは、第５の半導体層としてのゲート下ｐ層１４ｄが形成されたＭＯＳセル（第２のセル）５１と、ゲート下ｐ層１４ｄが形成されていないＭＯＳセル（第１のセル）５２とが混在したセル構造となっている。上記ゲート下ｐ層１４ｄは、たとえば、ｎ低抵抗層１１ａの表面部を完全に覆うようにして形成される。
【０１０７】
本実施形態構造のＭＯＳＦＥＴの場合、ゲート下ｐ層１４ｄを備えるＭＯＳセル５１の密度（数）を変化させる。こうすることで、ゲート下ｐ層１４ｄの面積比を変化させたのと同様な効果が得られる。つまり、素子全体のセル５１，５２の個数に対するセル５１の個数の割合が、図７に示した、ゲート下ｐ層１４の面積比に相当する。
【０１０８】
また、上記したソースコンタクトを間引くようにしたＩＧＢＴ（図２４参照）に比べ、製造プロセスの簡素化が図れ、製造上においても有利である。
【０１０９】
ここで、ゲート下ｐ層が挿入されていないＭＯＳセル５２におけるゲート電極２４をスプリットゲート構造とし、ゲート下ｐ層１４ｄが挿入されているＭＯＳセル５１におけるゲート電極２４を通常の構造とする。すると、低電圧時は、ＭＯＳセル５２のゲート面積により容量が決まるため、ゲート・ドレイン間容量が小さく、高速化となる。一方、高電圧時には、ＭＯＳセル５１のゲート電極２４の面積が大きく、低ノイズとすることが可能となる。
【０１１０】
なお、ゲート下ｐ層１４ｄは、必づしも、ｎ低抵抗層１１ａの表面部を完全に覆うようにして形成する必要はない。ｎ低抵抗層１１ａの表面部を、ゲート下ｐ層１４ｄが部分的に覆う構成とした場合にも、同様な効果が得られる。この場合も、素子全体のゲート面積とゲート下面積（たとえば、ｎ低抵抗層１１ａの表面積）との割合で、素子を設計することが重要である。また、ネットドーズ量に関しても、図８に示したような値であることが望ましい。
【０１１１】
さらには、ＭＯＳＦＥＴに限らず、たとえば図２６に示すように、パンチスルー型構造のＩＧＢＴ（または、図示していないノンパンチスルー型構造のＩＧＢＴ）にも同様に適用することが可能である。
【０１１２】
（第９の実施形態）
図２７は、本発明の第９の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示すものである。なお、図２５に示したＭＯＳＦＥＴと同一部分には同一符号を付して、その詳しい説明は割愛する。そして、ここでは異なる部分についてのみ説明する。
【０１１３】
本実施形態構造のＭＯＳＦＥＴの場合、たとえば図２７に示すように、第５の半導体層としてのゲート下ｐ層１４ｄをそれぞれ備えるＭＯＳセル（第１のセル）５１ａは、第３の半導体層としてのｎ＋ソース層１３を有さない構成とされている。
【０１１４】
このような構造のＭＯＳＦＥＴにおいては、破壊耐量を上げることが可能となる。すなわち、ゲート下ｐ層１４ｄを備えるＭＯＳセル５１ａは、ゲート電極２４に電圧が加わっても、電子の流れる経路がないので動作しない。つまり、ＭＯＳセル５１ａは、高ドレイン電圧時に、ゲート・ドレイン間容量を上げる役目しかもたない。そのため、ｎ＋ソース層１３を取り除いても、オン抵抗には影響しない。
【０１１５】
また、ｎ＋ソース層１３がないため、ＭＯＳセル５１ａには、寄生バイポーラトランジスタが存在しない。したがって、たとえ高電圧印加時にアバランシェ降伏が起きたとしても、発生したホールを速やかに排出することが可能となる。これにより、高速・低ノイズのスイッチング特性を実現できるとともに、アバランシェ耐量が向上する。
【０１１６】
また、図２７に示すＭＯＳＦＥＴでは、ＭＯＳセル５２とＭＯＳセル５１ａのゲート長を同じ長さとしている。これに対し、たとえば図２８に示すように、ＭＯＳセル５１ｂのゲート電極２４Ｂのゲート長を長く、ＭＯＳセル５２ａのゲート電極２４Ａのゲート長を短くする。こうすることで、高速・低スイッチングノイズに対する効果が強くなる。
【０１１７】
すなわち、低電圧時では、ＭＯＳセル５２ａのゲート容量のみが素子全体のゲート容量となる。そのため、ＭＯＳセル５２ａのゲート長を短くすることにより、高速化が可能である。また、高電圧時では、ゲート下ｐ層１４ｄが空乏化する。そのため、ＭＯＳセル５２ａのゲート容量にＭＯＳセル５１ｂのゲート容量が加わる。こうして、ＭＯＳセル５１ｂのゲート長を大きくすることで、ゲート容量の増加量を大きくすることが可能となり、その結果、スイッチングノイズを大きく低減できる。
【０１１８】
（第１０の実施形態）
ここで、上記したゲート下ｐ層の不純物量について、さらに詳細に説明する。なお、ここでは図１に示した構成のＭＯＳＦＥＴを例に説明する。
【０１１９】
第１の実施形態におけるＭＯＳＦＥＴは、ゲート下ｐ層１４が空乏化することにより、ゲート・ドレイン間容量が変化する。これが、ＭＯＳＦＥＴの高速化および低ノイズ化にとって有効となる。このため、ゲート下ｐ層１４は、高ドレイン電圧の印加時に空乏化する程度の不純物量とする必要がある。また、不純物量をある程度以上とした場合、ゲート下ｐ層１４は空乏化されず、高速化および低ノイズ化に対する効果が得られなくなる。このように、ゲート下ｐ層１４の不純物量には、空乏化する限界である最大値が存在する。
【０１２０】
ゲート下ｐ層１４の最大不純物量は、ゲート下ｐ層１４の空乏化の度合いによって決まる。空乏化の度合いは、ゲート下ｐ層１４に加わる電界の大きさに左右される。つまり、ゲート下ｐ層１４の最大不純物量は、ＭＯＳＦＥＴの各部の寸法や各部の濃度に依存する。具体的には、ゲート下ｐ層１４の寸法、ｐベース層１２の間隔（距離）、ｎ低抵抗層１１ａの濃度、ｐベース層１２の深さなどに依存する。したがって、ゲート下ｐ層１４の不純物量の設計は、ＭＯＳＦＥＴの各部の寸法および各部の濃度を考慮することが重要となる。なお、上記ｎ低抵抗層１１ａは、ｎ−ドリフト層１１よりも高不純物濃度を有して形成されるものである。
【０１２１】
図１に示したＭＯＳＦＥＴの場合、ゲート下ｐ層１４は、ｎ低抵抗層１１ａと同一表面に形成される。そのため、ゲート下ｐ層１４の不純物量は、ネットドーズ量で論議する必要がある。ネットドーズ量とは、正孔の量に相当するｐ型不純物量からｎ型不純物量を差し引いた量である。
【０１２２】
以下の説明において、ゲート下ｐ層１４の不純物量は、ゲート下ｐ層１４のネットドーズ量を示す。また、不純物量の単位として、不純物濃度を深さ方向に積分した面積当りの濃度（ｃｍ^−２）を用いる。
【０１２３】
図２９は、第１の実施形態構造のＭＯＳＦＥＴにおける、ゲート下ｐ層１４の寸法（面積比Ａｐ）とゲート下ｐ層１４の最大ネットドーズ量Ｎｐ０との関係を示すものである。ただし、ここでは、ｎ低抵抗層１１ａのドーズ量（Ｎｎ）を４×１０^１２ｃｍ^−２、ｐベース層１２の間隔（Ｌｊ）を６μｍとした場合について示している。
【０１２４】
ゲート下ｐ層１４の面積比Ａｐ（＝Ａｐ１／（Ａｐ１＋Ａｐ２））とは、ｐベース層１２間の面積（Ａｐ１＋Ａｐ２）に対するゲート下ｐ層１４の面積（Ａｐ１）の割合である。図１に示したように、ゲート電極２４、ｐベース層１２、ｎ＋ソース層１３、および、ゲート下ｐ層１４を、それぞれストライプ状に形成した場合、ｐベース層１２間の面積は、ｐベース層１２の間隔Ｌｊにほぼ比例する。同様に、ゲート下ｐ層１４の面積は、ゲート下ｐ層１４の長さＬｇｐにほぼ比例する。これにより、ゲート下ｐ層１４の面積比Ａｐは、ｐベース層１２の間隔Ｌｊとゲート下ｐ層１４の長さＬｇｐとの比（Ａｐ＝Ｌｇｐ／Ｌｊ）で表わすことができる。
【０１２５】
図２９に示すように、ゲート下ｐ層１４の最大ネットドーズ量Ｎｐ０は、ゲート下ｐ層１４の面積比Ａｐの逆数にほぼ比例する。ゲート下ｐ層１４の面積が変化しても、空乏化することが可能なゲート下ｐ層１４の全ネットドーズ量Ｎｐはあまり変化しない。ネットドーズ量Ｎｐは面積当りの不純物量である。そのため、ゲート下ｐ層１４の面積が大きくなると、そのネットドーズ量Ｎｐは小さくなる。
【０１２６】
ゲート下ｐ層１４の面積比Ａｐの逆数（１／Ａｐ）と最大ネットドーズ量Ｎｐ０との関係を一次近似式で示すと、下記式（１）のようになる。
【０１２７】
Ｎｐ０＝９×１０^１１／Ａｐ＋１．２×１０^１２ｃｍ^−２　…　（１）
これより、ゲート下ｐ層１４のネットドーズ量Ｎｐは、最大ネットドーズ量Ｎｐ０よりも小さくすることが望ましい。
【０１２８】
ゲート下ｐ層１４のネットドーズ量Ｎｐとｐベース層１２の間隔Ｌｊとの関係は、たとえば図９に示したように、ほぼ比例する。これは、ｐベース層１２の間隔Ｌｊが狭くなると、ドレインからの電気力線がｐベース層１２によって遮断される。これにより、ゲート下ｐ層１４が空乏化し難くなり、最大ネットドーズ量Ｎｐ０が小さくなるためである。
【０１２９】
この比例関係により、上記式（１）を変形すると、下記式（２）のようになる。
【０１３０】
Ｎｐ０／Ｌｊ＝１．７×１０^１５／Ａｐ＋２×１０^１５ｃｍ^−３　…　（２）
これより、ゲート下ｐ層１４のネットドーズ量Ｎｐは、最大ネットドーズ量Ｎｐ０よりも小さくすることが望ましい。
【０１３１】
図３０は、第１の実施形態構造のＭＯＳＦＥＴにおける、ｐベース層１２の深さＸｊとゲート下ｐ層１４の最大ネットドーズ量Ｎｐ０との関係を示すものである。ただし、ここでは、ｎ低抵抗層１１ａのドーズ量（Ｎｎ）を４×１０^１２ｃｍ^−２、ゲート下ｐ層１４の面積比（Ａｐ）を５０％、ｐベース層１２の間隔（Ｌｊ）を２μｍとした場合について示している。
【０１３２】
図３０に示すように、ゲート下ｐ層１４の最大ネットドーズ量Ｎｐ０は、ｐベース層１２の深さＸｊにほぼ反比例する。つまり、ｐベース層１２の深さＸｊの逆数に対し、ゲート下ｐ層１４の最大ネットドーズ量Ｎｐ０はほぼ比例する。これは、ｐベース層１２の深さＸｊが深くなると、ドレインからの電気力線がｐベース層１２によって遮断される。これにより、ゲート下ｐ層１４が空乏化し難くなり、最大ネットドーズ量Ｎｐ０が小さくなるためである。
【０１３３】
この反比例関係により、上記式（１）を変形すると、下記式（３）のようになる。
【０１３４】
Ｎｐ０・Ｘｊ＝３．６×１０^８／Ａｐ＋４．８×１０^８ｃｍ^−１　…　（３）
これより、ゲート下ｐ層１４のネットドーズ量Ｎｐは、最大ネットドーズ量Ｎｐ０よりも小さくすることが望ましい。
【０１３５】
図９に示したように、ゲート下ｐ層１４の最大ネットドーズ量Ｎｐ０は、ｐベース層１２の間隔Ｌｊにほぼ比例する。そこで、この比例関係により、上記式（３）を変形すると、下記式（４）のようになる。
【０１３６】
Ｎｐ０・Ｘｊ／Ｌｊ＝６×１０^１１／Ａｐ＋８×１０^１１ｃｍ^−２　…　（４）
これより、ゲート下ｐ層１４のネットドーズ量Ｎｐは、最大ネットドーズ量Ｎｐ０よりも小さくすることが望ましい。
【０１３７】
図３１は、第１の実施形態構造のＭＯＳＦＥＴにおける、ｎ低抵抗層１１ａのドーズ量Ｎｎとゲート下ｐ層１４の最大ネットドーズ量Ｎｐ０との関係を示すものである。ただし、ここでは、ゲート下ｐ層１４の面積比（Ａｐ）を５０％、ｐベース層１２の間隔（Ｌｊ）を６μｍとした場合について示している。
【０１３８】
図３１に示すように、ゲート下ｐ層１４の最大ネットドーズ量Ｎｐ０は、ｎ低抵抗層１１ａのドーズ量Ｎｎにほぼ比例する。ｎ低抵抗層１１ａが高濃度化する。すると、ゲート下ｐ層１４は空乏化し易くなるため、その最大ネットドーズ量Ｎｐ０は増加する。
【０１３９】
ｎ低抵抗層１１ａのドーズ量Ｎｎと最大ネットドーズ量Ｎｐ０との関係を一次近似式で示すと、下記式（５）のようになる。
【０１４０】
Ｎｐ０＝０．３７Ｎｎ＋１．６×１０^１２ｃｍ^−２　…　（５）
この式（５）を、さらに上記式（１）と合わせて、ゲート下ｐ層１４の面積比Ａｐを含んだ形に変形すると、下記式（６）のようになる。
【０１４１】
Ｎｐ０＝８．４×１０^１１／Ａｐ＋０．３４Ｎｎ＋０．０１５Ｎｎ／Ａｐ−１．２×１０^１１ｃｍ^−２　…　（６）
これより、ゲート下ｐ層１４のネットドーズ量Ｎｐは、最大ネットドーズ量Ｎｐ０よりも小さくすることが望ましい。
【０１４２】
図９に示したように、ゲート下ｐ層１４の最大ネットドーズ量Ｎｐ０は、ｐベース層１２の間隔Ｌｊにほぼ比例する。この関係により、上記式（６）を変形すると、下記式（７）のようになる。
【０１４３】
Ｎｐ／Ｌｊ＝１．４×１０^１５／Ａｐ＋５７０Ｎｎ＋２５Ｎｎ／Ａｐ−２×１０^１４ｃｍ^−３　…　（７）
これより、ゲート下ｐ層１４のネットドーズ量Ｎｐは、最大ネットドーズ量Ｎｐ０よりも小さくすることが望ましい。
【０１４４】
図３０に示したように、ゲート下ｐ層１４の最大ネットドーズ量Ｎｐ０は、ｐベース層１２の深さＸｊにほぼ反比例する。この関係により、上記式（７）を変形すると、下記式（８）のようになる。
【０１４５】
Ｎｐ・Ｘｊ／Ｌｊ＝５．６×１０^１１／Ａｐ＋０．２２８Ｎｎ＋０．０１Ｎｎ／Ａｐ−８×１０^１０ｃｍ^−２　…　（８）
これより、ゲート下ｐ層１４のネットドーズ量Ｎｐは、最大ネットドーズ量Ｎｐ０よりも小さくすることが望ましい。
【０１４６】
一方、ゲート下ｐ層１４のネットドーズ量Ｎｐが小さくて、ゲート下ｐ層１４が低いドレイン電圧により完全に空乏化してしまう場合、ゲート下ｐ層１４を挿入した効果が得られない。つまり、ゲート下ｐ層１４のネットドーズ量Ｎｐが小さすぎると、図８に示したように、従来のＭＯＳＦＥＴと同等なスイッチング損失となる。このため、ゲート下ｐ層１４のネットドーズ量Ｎｐは、ある程度の高ドレイン電圧の印加時に空乏化する不純物量とする必要がある。このように、ゲート下ｐ層１４の不純物量には、空乏化に好適な最小値が存在する。
【０１４７】
ゲート下ｐ層１４の最小ネットドーズ量を、従来のＭＯＳＦＥＴと同等なスイッチング損失となる不純物量とした場合、ゲート下ｐ層１４の最小ネットドーズ量は最大ネットドーズ量の１／４〜１／３程度となる（たとえば、図８参照）。
【０１４８】
ゲート下ｐ層１４の最小ネットドーズ量は、最大ネットドーズ量の場合と同様に、ゲート下ｐ層１４の空乏化の度合いにより決まる。つまり、ゲート下ｐ層１４の最小ネットドーズ量は、ＭＯＳＦＥＴの各部の寸法や各部の濃度に依存する。このことからも、ゲート下ｐ層１４の不純物量の設計は、ＭＯＳＦＥＴの各部の寸法および各部の濃度を考慮することが重要である。
【０１４９】
図３２は、第１の実施形態構造のＭＯＳＦＥＴにおける、ゲート下ｐ層１４の寸法（面積比Ａｐ）とゲート下ｐ層１４の最小ネットドーズ量Ｎｐ＿ｍｉｎとの関係を示すものである。ただし、ここでは、ｎ低抵抗層１１ａのドーズ量（Ｎｎ）を４×１０^１２ｃｍ^−２、ｐベース層１２の間隔（Ｌｊ）を６μｍとした場合について示している。
【０１５０】
図３２に示すように、ゲート下ｐ層１４の最小ネットドーズ量Ｎｐ＿ｍｉｎは、ゲート下ｐ層１４の面積比Ａｐの逆数にほぼ比例する。最大ネットドーズ量Ｎｐ０の場合と同様に、ゲート下ｐ層１４の面積比Ａｐの逆数（１／Ａｐ）に対する最小ネットドーズ量Ｎｐ＿ｍｉｎの関係を一次近似式で示すと、下記式（９）のようになる。
【０１５１】
Ｎｐ＿ｍｉｎ＝２．５×１０^１１／Ａｐ＋５．３×１０^１１ｃｍ^−２　…　（９）
これより、ゲート下ｐ層１４のネットドーズ量Ｎｐは、最小ネットドーズ量Ｎｐ＿ｍｉｎよりも大きくすることが望ましい。
【０１５２】
図３３は、第１の実施形態構造のＭＯＳＦＥＴにおける、ｐベース層１２の間隔Ｌｊとゲート下ｐ層１４の最小ネットドーズ量Ｎｐ＿ｍｉｎとの関係を示すものである。ただし、ここでは、ｎ低抵抗層１１ａのドーズ量（Ｎｎ）を４×１０^１２ｃｍ^−２、ゲート下ｐ層１４の面積比Ａｐを５０％とした場合について示している。
【０１５３】
上記した最大ネットドーズ量Ｎｐ０の場合と同様に、ゲート下ｐ層１４の最小ネットドーズ量Ｎｐ＿ｍｉｎは、ｐベース層１２の間隔Ｌｊにほぼ比例する。この比例関係により、上記式（９）を変形すると、下記式（１０）のようになる。
【０１５４】
Ｎｐ＿ｍｉｎ／Ｌｊ＝４．２×１０^１４／Ａｐ＋８．８×１０^１４ｃｍ^−３　…　（１０）
これより、ゲート下ｐ層１４のネットドーズ量Ｎｐは、最小ネットドーズ量Ｎｐ＿ｍｉｎよりも大きくすることが望ましい。
【０１５５】
図３４は、第１の実施形態構造のＭＯＳＦＥＴにおける、ｐベース層１２の深さＸｊとゲート下ｐ層１４の最小ネットドーズ量Ｎｐ＿ｍｉｎとの関係を示すものである。ただし、ここでは、ｎ低抵抗層１１ａのドーズ量（Ｎｎ）を４×１０^１２ｃｍ^−２、ゲート下ｐ層１４の面積比Ａｐを５０％、ｐベース層１２の間隔Ｌｊを２μｍとした場合について示している。
【０１５６】
上記した最大ネットドーズ量Ｎｐ０の場合と同様に、ゲート下ｐ層１４の最小ネットドーズ量Ｎｐ＿ｍｉｎは、ｐベース層１２の深さＸｊにほぼ反比例する（ｐベース層１２の深さＸｊの逆数にほぼ比例する）。この反比例関係により、上記式（９）を変形すると、下記式（１１）のようになる。
【０１５７】
Ｎｐ＿ｍｉｎ・Ｘｊ＝１×１０^８／Ａｐ＋２．１×１０^８ｃｍ^−１　…　（１１）
これより、ゲート下ｐ層１４のネットドーズ量Ｎｐは、最小ネットドーズ量Ｎｐ＿ｍｉｎよりも大きくすることが望ましい。
【０１５８】
図３３に示したように、ゲート下ｐ層１４の最小ネットドーズ量Ｎｐ＿ｍｉｎは、ｐベース層１２の間隔Ｌｊにほぼ比例する。この関係により、上記式（１１）を変形すると、下記式（１２）のようになる。
【０１５９】
Ｎｐ＿ｍｉｎ・Ｘｊ／Ｌｊ＝１．７×１０^１１／Ａｐ＋３．５×１０^１１ｃｍ^−２　…（１２）
これより、ゲート下ｐ層１４のネットドーズ量Ｎｐは、最小ネットドーズ量Ｎｐ０よりも大きくすることが望ましい。
【０１６０】
図３５は、第１の実施形態構造のＭＯＳＦＥＴにおける、ｎ低抵抗層１１ａのドーズ量Ｎｎとゲート下ｐ層１４の最小ネットドーズ量Ｎｐ＿ｍｉｎとの関係を示すものである。ただし、ここでは、ｐベース層１２の深さＸｊを４μｍ、ゲート下ｐ層１４の面積比Ａｐを５０％、ｐベース層１２の間隔Ｌｊを６μｍとした場合について示している。
【０１６１】
図３５に示すように、ゲート下ｐ層１４の最小ネットドーズ量Ｎｐ＿ｍｉｎは、ｎ低抵抗層１１ａのドーズ量Ｎｎにほぼ比例する。ｎ低抵抗層１１ａが高濃度化する。すると、ゲート下ｐ層１４は空乏化し易くなるため、その最小ネットドーズ量Ｎｐ＿ｍｉｎは増加する。
【０１６２】
ｎ低抵抗層１１ａのドーズ量Ｎｎと最小ネットドーズ量Ｎｐ＿ｍｉｎとの関係を一次近似式で示すと、下記式（１３）のようになる。
【０１６３】
Ｎｐ＿ｍｉｎ＝０．２Ｎｎ＋３．４×１０^１１ｃｍ^−２　…　（１３）
この式（１３）を、さらに上記式（９）と合わせて、ゲート下ｐ層１４の面積比Ａｐを含んだ形に変形すると、下記式（１４）のようになる。
【０１６４】
Ｎｐ＿ｍｉｎ＝−４×１０^１０／Ａｐ＋０．０３７５Ｎｎ＋０．０７５Ｎｎ／Ａｐ＋４×１０^１１ｃｍ^−２　…　（１４）
これより、ゲート下ｐ層１４のネットドーズ量Ｎｐは、最小ネットドーズ量Ｎｐ＿ｍｉｎよりも大きくすることが望ましい。
【０１６５】
図３３に示したように、ゲート下ｐ層１４の最小ネットドーズ量Ｎｐ＿ｍｉｎは、ｐベース層１２の間隔Ｌｊにほぼ比例する。この関係により、上記式（１４）を変形すると、下記式（１５）のようになる。
【０１６６】
Ｎｐ／Ｌｊ＝−６．７×１０^１３／Ａｐ＋６２．５Ｎｎ＋１２５Ｎｎ／Ａｐ＋６．７×１０^１４ｃｍ^−３　…　（１５）
これより、ゲート下ｐ層１４のネットドーズ量Ｎｐは、最小ネットドーズ量Ｎｐ＿ｍｉｎよりも大きくすることが望ましい。
【０１６７】
図３４に示したように、ゲート下ｐ層１４の最小ネットドーズ量Ｎｐ＿ｍｉｎは、ｐベース層１２の深さＸｊにほぼ反比例する。この関係により、上記式（１５）を変形すると、下記式（１６）のようになる。
【０１６８】
Ｎｐ・Ｘｊ／Ｌｊ＝−２．７×１０^１０／Ａｐ＋０．０２５Ｎｎ＋０．０５Ｎｎ／Ａｐ＋２．７×１０^１１ｃｍ^−２　…　（１６）
これより、ゲート下ｐ層１４のネットドーズ量Ｎｐは、最小ネットドーズ量Ｎｐ＿ｍｉｎよりも大きくすることが望ましい。
【０１６９】
（第１１の実施形態）
図３６は、本発明の第１１の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示すものである。なお、図１８に示したＭＯＳＦＥＴと同一部分には同一符号を付して、その詳しい説明は割愛する。そして、ここでは異なる部分についてのみ説明する。
【０１７０】
図３６は、図１８に示した構成のパワーＭＯＳＦＥＴにおいて、ゲート電極２４ｄを、ゲート長の異なる第１のゲート電極２４Ａおよび第２のゲート電極２４Ｂを用いて構成するようにした場合の例である。
【０１７１】
すなわち、第２の半導体層としての複数のｐベース層１２ａは、ｎ低抵抗層１１ａの表面部に格子状（もしくは、千鳥状）に配置されている。制御電極としてのゲート電極２４ｄは、格子状に配置された、少なくとも１つの第１のゲート電極（第２の制御電極）２４Ａと少なくとも１つの第２のゲート電極（第１の制御電極）２４Ｂとを有して構成されている。第１のゲート電極２４Ａは、たとえば第１のゲート長（第２の電極長）Ｌｇ２を有している。第２のゲート電極２４Ｂは、たとえば上記第１のゲート電極２４Ａの第１のゲート長Ｌｇ２よりも長い、第２のゲート長（第１の電極長）Ｌｇ１を有している。そして、第５の半導体層としての複数のゲート下ｐ層１４ｂは、それぞれ、隣り合うｐベース層１２ａ間の、上記第２のゲート電極２４Ｂに対応する部位にのみ、ストライプ状を有して配置されている。
【０１７２】
低いドレイン電圧が印加される際のゲート・ドレイン間容量は、ゲート長が短い部分の容量で決まる。この場合、ゲート・ドレイン間容量は小さく、高速化が可能となる。
【０１７３】
これに対し、高いドレイン電圧が印加される際のゲート・ドレイン間容量は、大きく増加する。これは、ゲート長が長い部分のゲート下ｐ層１４ｂが空乏化するためであり、これにより低ノイズ化が図られる。
【０１７４】
図３６に示した構成のパワーＭＯＳＦＥＴにおいては、ゲート下ｐ層の面積を変えて形成することが可能である。
【０１７５】
図３７に示すように、たとえば、隣り合うｐベース層１２ａ間の、上記第２のゲート電極２４Ｂに対応する部位に対し、いくつかのゲート下ｐ層１４ｂ−１が選択的に形成されるようにする。こうして、ゲート下ｐ層１４ｂ−１の面積を変えることによって、ゲート・ドレイン間容量の変化を容易に調整することが可能である。
【０１７６】
その際に、隣り合うゲート下ｐ層１４ｂ−１の間隔Ｌｊｐを、上記第１のゲート電極２４Ａに対応する、ｐベース層１２ａの間隔Ｌｊと同程度（Ｌｊｐ〜Ｌｊ）とする。こうすることで、上記第２のゲート電極２４Ｂに対応する、ｐベース層１２ａの間隔Ｌｊｘが長くなることによる耐圧の低下を抑えることが可能となる。
【０１７７】
図３８は、図３６に示した構成のパワーＭＯＳＦＥＴにおいて、ゲート電極２４ｄの一部を、スプリットゲート構造を有して構成するようにした場合の例を示すものである。
【０１７８】
すなわち、制御電極としてのゲート電極２４ｄのうち、ゲート長の短い第１のゲート電極２４Ａ−１をスプリットゲート構造とする。これにより、ゲート長が短い部分の容量で決まる、低いドレイン電圧が印加される際のゲート・ドレイン間容量をさらに低容量化でき、より高速化が可能となる。
【０１７９】
なお、スプリットゲート構造に限らず、たとえば図１４に示したようなテラスゲート構造を採用することもできる。ゲート長の短い第１のゲート電極をテラスゲート構造とした場合にも、スプリットゲート構造とした場合と同様の効果が得られる。
【０１８０】
図３９は、図３６に示した構成のパワーＭＯＳＦＥＴにおいて、ｎ＋ソース層１３ａを選択的に形成するようにした場合の例を示すものである。
【０１８１】
すなわち、第３の半導体層としてのｎ＋ソース層１３ａは、ゲート長の短い第１のゲート電極２４Ａに対応する、第２の半導体層としてのｐベース層１２ａの表面部にのみ形成されている。つまり、制御電極としてのゲート電極２４ｄのうちの、ゲート長の長い第２のゲート電極２４Ｂに対応する、ｐベース層１２ａの表面部には、ｎ＋ソース層１３ａが形成されないようにしている。
【０１８２】
ゲート長の長い部分では、ゲート電極２４ｄに電圧が加えられ、反転チャネルが形成されても、電流がほとんど流れない。これは、ゲート長の長い部分のチャネル経路が長く、抵抗が高いためである。したがって、第２のゲート電極２４Ｂに対応する、ｐベース層１２ａの表面部にｎ＋ソース層１３ａがなくても、素子のオン抵抗は増加しない。
【０１８３】
加えて、ｎ＋ソース層１３ａの面積を小さくすることが可能となる。こうすることで、寄生バイポーラトランジスタの動作を抑えることが可能となり、素子の安全動作領域を大きくできるようになるものである。
【０１８４】
なお、この構成のＭＯＳＦＥＴにおいても、ゲート長の短い第１のゲート電極２４Ａに対し、図３８に示したようなスプリットゲート構造もしくは図１４に示したようなテラスゲート構造を採用することにより、高速化が可能である。
【０１８５】
（第１２の実施形態）
図４０は、本発明の第１２の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示すものである。なお、同図（ａ）は平面図であり、同図（ｂ）は断面図である。また、図２８に示したＭＯＳＦＥＴと同一部分には同一符号を付して、その詳しい説明は割愛する。そして、ここでは異なる部分についてのみ説明する。
【０１８６】
図４０は、図２８に示した構成のパワーＭＯＳＦＥＴにおいて、ゲート長Ｌｇ２を有する第１のゲート電極２４Ａ下のゲート下ｐ層１４ｄを、自己整合的に形成できるようにした場合の例である。ここでは、第１，第２のゲート電極２４Ａ，２４Ｂをストライプ状に形成した場合を示している。
【０１８７】
すなわち、第１のセルとしてのＭＯＳセル５２ａ’は、ゲート長Ｌｇ１を有する第２のゲート電極（第１の制御電極）２４Ｂを備えている。また、このＭＯＳセル５２ａ’は、第２の半導体層としてのｐベース層１２の表面部に、第３の半導体層としてのｎ＋ソース層１３が形成されている。そして、ｐベース層１２間には、第７の半導体層としての低濃度ｎ層１１ｂが設けられている。この低濃度ｎ層１１ｂは、ｎ低抵抗層１１ａよりも低い不純物濃度を有して設けられる。
【０１８８】
一方、第２のセルとしてのＭＯＳセル５１ｂは、上記第２のゲート電極２４Ｂよりもゲート長が短い、ゲート長Ｌｇ２を有する第１のゲート電極（第２の制御電極）２４Ａを備えている。また、このＭＯＳセル５１ｂは、ｐベース層１２の表面部に、ｎ＋ソース層１３が形成されている。そして、ｐベース層１２間には、第５の半導体層としてのゲート下ｐ層１４ｄが設けられている。
【０１８９】
このように、ゲート長Ｌｇ２，Ｌｇ１が異なるゲート電極２４Ａ，２４Ｂをそれぞれに持つ二種類のＭＯＳセル５１ｂ，５２ａ’が混在するＭＯＳＦＥＴにおいては、セルフアラインによるゲート下ｐ層１４ｄの形成が可能である。
【０１９０】
図４１は、図４０に示した構成のＭＯＳＦＥＴの製造プロセスを示すものである。
【０１９１】
まず、ｎ−ドリフト層１１およびｎ＋ドレイン層１５を有する基板（同図（ａ）参照）に対し、イオン注入と拡散とを行う。そして、ｎ−ドリフト層１１の表面部にｎ低抵抗層１１ａを形成する（同図（ｂ）参照）。
【０１９２】
次いで、ｎ低抵抗層１１ａの表面に、ボロンなどのｐ型ドーパントをイオン注入し、アニールする。これにより、ｎ低抵抗層１１ａの表面部に、低濃度ｎ層１１ｂを形成する（同図（ｃ）参照）。
【０１９３】
次いで、低濃度ｎ層１１ｂの表面上に、ゲート絶縁膜２３を介して、第１，第２のゲート電極２４Ａ，２４Ｂをパターニングする（同図（ｄ）参照）。この後、イオン注入および拡散により、ｐベース層１２を形成する（同図（ｅ）参照）。
【０１９４】
その際、第１，第２のゲート電極２４Ａ，２４Ｂの直下には、低濃度ｎ層１１ｂが存在する。このため、ｐベース層１２のドーパントの横方向拡散が大きくなったのと同様の効果が得られる。すなわち、ｐベース層１２のドーパントは、ｎ低抵抗層１１ａの表面付近でのみ、横方向に延びる。ｐベース層１２のドーパントは、各ゲート電極２４Ａ，２４Ｂの両側から、ほぼ均等に延びる。したがって、ゲート長が短いと、ｐベース層１２のドーパントによってｐベース層１２間が完全にｐ層化される。これにより、ゲート長が短い第１のゲート電極２４Ａ下にだけ、選択的にゲート下ｐ層１４ｄを形成できる。
【０１９５】
ゲート長が長いと、ｐベース層１２間が完全にはｐ層化されない。つまり、ゲート下ｐ層１４ｄは、ゲート長が長い第２のゲート電極２４Ｂ下には十分に形成されない。このように、第１のゲート電極２４Ａ下にだけ、ゲート下ｐ層１４ｄをセルフアラインにより形成でき、ゲート下ｐ層１４ｄを形成するためのリソグラフィ工程を削減することが可能である。
【０１９６】
ゲート下ｐ層１４ｄをｐベース層１２からの横方向拡散により形成する場合において、ｐベース層１２間を完全にｐ層化させるためには、ＭＯＳセル５１ｂのｐベース層１２の間隔は狭い方が望ましい。逆に、ＭＯＳセル５２ａ’は、ｐベース層１２の間隔が広いほうが望ましい。このようなパターンの異なる２つのＭＯＳセル５１ｂ，５２ａ’を確実に形成できるようにするためには、ｐベース層１２の間隔を２倍以上変化させることが望ましい。
【０１９７】
このような工程により形成されるＭＯＳＦＥＴの場合、低ドレイン電圧印加時のゲート・ドレイン間容量は、低濃度ｎ層１１ｂを有するＭＯＳセル５２ａ’の容量によって決まる。また、高ドレイン電圧印加時のゲート・ドレイン間容量は、ＭＯＳセル５２ａ’の容量に、ゲート下ｐ層１４ｄを有するＭＯＳセル５１ｂの容量が加わり、増加する。これにより、低ノイズ化が実現される。
【０１９８】
また、このような構成のＭＯＳＦＥＴにおいて、素子全体のセル数に対するＭＯＳセル５１ｂの割合、もしくは、素子全体のゲート下面積（たとえば、低濃度ｎ層１１ｂの表面積）に対するゲート下ｐ層１４ｄの面積の割合を大きくする。こうすることで、高ドレイン電圧印加時のゲート・ドレイン間容量の増加を大きくできる。その結果、低ノイズ化の効果をより向上できる。因みに、上記ＭＯＳセル５１ｂの割合、もしくは、上記ゲート下ｐ層１４ｄの面積の割合は、３０％以上とすることが望ましい。
【０１９９】
なお、ＭＯＳセル５１ｂに設けられるゲート下ｐ層１４ｄとしては、ゲート電極２４Ａ下を完全に覆うようにして設ける必要はない。空乏化するｐ層が形成されていれさえすれば、ドレイン電圧の上昇により、ゲート・ドレイン間容量が増加する。よって、ｐベース層１２間を完全にｐ層化させた場合とほぼ同様の効果つまり、低ノイズ化の効果が得られる。
【０２００】
また、ゲート下ｐ層１４ｄのネットドーズ量に関しても、すでに述べたような値とすることが望ましい。
【０２０１】
さらには、図４０に示した構成のパワーＭＯＳＦＥＴにおいて、ｎ＋ソース層１３を選択的に形成することも可能である。
【０２０２】
すなわち、図４２（ａ），（ｂ）に示すパワーＭＯＳＦＥＴの場合、第３の半導体層としてのｎ＋ソース層１３は、たとえばゲート長の長い第２のゲート電極２４Ｂに対応する、第２の半導体層としてのｐベース層１２の表面部にのみ形成されている。つまり、ゲート長の短い第１のゲート電極２４Ａに対応する、ｐベース層１２の表面部には、ｎ＋ソース層１３が形成されないようにしている。なお、同図（ａ）は平面図であり、同図（ｂ）は断面図である。
【０２０３】
ＭＯＳセル５１ｂは、第１のゲート電極２４Ａ下が、ゲート下ｐ層１４ｄによって完全に覆われている。そのため、このＭＯＳセル５１ｂは電流を流さない。したがって、第１のゲート電極２４Ａに対応する、ｐベース層１２の表面部にｎ＋ソース層１３がなくても、素子のオン抵抗に影響はない。
【０２０４】
加えて、寄生バイポーラトランジスタの動作を抑えることが可能であり、よって、素子の安全動作領域を大きくできる。
【０２０５】
図４３は、本発明の第１２の実施形態にかかるパワーＭＯＳＦＥＴの、他の構成例を示すものである。ここでは、ゲート下ｐ層を自己整合的に形成できるようにしたパワーＭＯＳＦＥＴにおいて、ゲート長の異なる第１，第２のゲート電極２４Ａ，２４Ｂを格子状に形成した場合を例に示している。
【０２０６】
すなわち、第２の半導体層としての複数のｐベース層１２ａは、ｎ低抵抗層１１ａの表面部に格子状（もしくは、千鳥状）に配置されている。また、ｐベース層１２ａの表面部には、第３の半導体層としてのｎ＋ソース層１３ａが形成されている。制御電極としてのゲート電極２４ｄは、格子状に配置された、少なくとも１つの第１のゲート電極（第２の制御電極）２４Ａと少なくとも１つの第２のゲート電極（第１の制御電極）２４Ｂとを有して構成されている。第１のゲート電極２４Ａは、たとえば第１のゲート長（第２の電極長）Ｌｇ２を有している。第２のゲート電極２４Ｂは、たとえば上記第１のゲート電極２４Ａの第１のゲート長Ｌｇ２よりも長い、第２のゲート長（第１の電極長）Ｌｇ１を有している。
【０２０７】
そして、第５の半導体層としての複数のゲート下ｐ層１４ｄは、それぞれ、隣り合うｐベース層１２ａ間の、上記第１のゲート電極２４Ａに対応する部位にのみ、セルフアラインにより形成されている。また、隣り合うｐベース層１２ａ間の、上記第２のゲート電極２４Ｂに対応する部位には、第７の半導体層としての低濃度ｎ層１１ｂが形成されている。
【０２０８】
このような構成とした場合にも、ゲート下ｐ層１４ｄをセルフアラインにより形成できる。そのため、低コスト化が可能である。
【０２０９】
図４４は、図４３に示した構成のパワーＭＯＳＦＥＴにおいて、ｎ＋ソース層１３ａを選択的に形成するようにした場合の例を示すものである。
【０２１０】
すなわち、第３の半導体層としてのｎ＋ソース層１３ａは、ゲート長の長い第２のゲート電極２４Ｂに対応する、第２の半導体層としてのｐベース層１２ａの表面部にのみ形成されている。つまり、制御電極としてのゲート電極２４ｄのうちの、ゲート長の短い第１のゲート電極２４Ａに対応する、ｐベース層１２ａの表面部には、ｎ＋ソース層１３ａが形成されないようにしている。
【０２１１】
第１のゲート電極２４Ａの部分は、ｐベース層１２ａ間が、ゲート下ｐ層１４ｄによって完全に覆われている。そのため、この部分は電流を流さない。したがって、第１のゲート電極２４Ａに対応する、ｐベース層１２ａの表面部にｎ＋ソース層１３ａがなくても、素子のオン抵抗に影響はない。
【０２１２】
加えて、寄生バイポーラトランジスタの動作を抑えることが可能であり、よって、素子の安全動作領域を大きくできる。
【０２１３】
図４５は、第１２の実施形態にかかるパワーＭＯＳＦＥＴにおいて、ゲート電極をストライプ状に配置した場合の他の例を示すものである。なお、同図（ａ）はゲートパターンを示す平面図であり、同図（ｂ）は、同図（ａ）の４５Ｂ−４５Ｂ線に沿う断面図、同図（ｃ）は同図（ａ）の４５Ｃ−４５Ｃ線に沿う断面図である。
【０２１４】
この例の場合、制御電極としての複数のゲート電極２４ｅは、それぞれ、ストライプ状に設けられている。そして、複数のゲート電極２４ｅは、それぞれ、第１のゲート長（第２の電極長）Ｌｇ２を有する少なくとも１つの第１のゲート電極部（第２の制御電極部）２４Ａ’、および、上記第１のゲート長Ｌｇ２よりも長い、第２のゲート長（第１の電極長）Ｌｇ１を有する少なくとも１つの第２のゲート電極部（第１の制御電極部）２４Ｂ’を含んで構成されている。
【０２１５】
図４６は、第１２の実施形態にかかるパワーＭＯＳＦＥＴにおいて、ゲート電極を格子状に配置した場合の他の例を示すものである。なお、同図（ａ）はゲートパターンを示す平面図であり、同図（ｂ）は、同図（ａ）の４６Ｂ−４６Ｂ線に沿う断面図、同図（ｃ）は同図（ａ）の４６Ｃ−４６Ｃ線に沿う断面図である。
【０２１６】
この例の場合、制御電極としての複数のゲート電極２４ｆは、それぞれ、第１のゲート長（第２の電極長）Ｌｇ２を有する少なくとも１つの第１のゲート電極部（第２の制御電極部）２４Ａ’、および、上記第１のゲート長Ｌｇ２よりも長い、第２のゲート長（第１の電極長）Ｌｇ１を有する少なくとも１つの第２のゲート電極部（第１の制御電極部）２４Ｂ’を含でいる。そして、複数のゲート電極２４ｆは、それぞれ、上記第１のゲート電極部２４Ａ’の相互を格子状に組んでなる構成とされている。
【０２１７】
図４７は、第１２の実施形態にかかるパワーＭＯＳＦＥＴにおいて、ゲート電極を格子状に配置した場合のさらに別の例を示すものである。なお、同図（ａ）はゲートパターンを示す平面図であり、同図（ｂ）は、同図（ａ）の４７Ｂ−４７Ｂ線に沿う断面図、同図（ｃ）は同図（ａ）の４７Ｃ−４７Ｃ線に沿う断面図である。
【０２１８】
この例の場合、制御電極としての複数のゲート電極２４ｇは、それぞれ、第１のゲート長（第２の電極長）Ｌｇ２を有する少なくとも１つの第１のゲート電極部（第２の制御電極部）２４Ａ’、および、上記第１のゲート長Ｌｇ２よりも長い、第２のゲート長（第１の電極長）Ｌｇ１を有する少なくとも１つの第２のゲート電極部（第１の制御電極部）２４Ｂ’を含でいる。そして、複数のゲート電極２４ｇは、それぞれ、上記第１のゲート電極部２４Ａ’の相互を格子状に組んでなる構成とされている。
【０２１９】
図４５〜図４７に示したように、各ゲート電極２４ｅ，２４ｆ，２４ｇのゲート長を局部的に変化させるようにしている。こうした場合においては、ゲート長の短い第１のゲート電極部２４Ａ’の、ゲート幅の割合を変化させることにより、いずれの場合においても、ゲート下ｐ層１４ｄの面積を自由に変化させることが可能である。
【０２２０】
なお、図４５〜図４７に示した各パワーＭＯＳＦＥＴにおいては、図４２および図４４に示したパワーＭＯＳＦＥＴの場合と同様に、ゲート長の短い第１のゲート電極部２４Ａ’に対応する、ｐベース層１２の表面部でのｎ＋ソース層１３の形成を省略することも可能である。
【０２２１】
（第１３の実施形態）
図４８は、本発明の第１３の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示すものである。なお、図４０に示したＭＯＳＦＥＴと同一部分には同一符号を付して、その詳しい説明は割愛する。そして、ここでは異なる部分についてのみ説明する。
【０２２２】
図４８は、ゲート下ｐ層を自己整合的に形成できるようにしたパワーＭＯＳＦＥＴにおいて、ゲート長がある程度長い第２のゲート電極２４Ｂ下に、ゲート下ｐ層１４ｄを形成するようにした場合を例に示している。
【０２２３】
すなわち、第２の半導体層としての複数のｐベース層１２は、ｎ低抵抗層１１ａの表面部に選択的に配置されている。また、ｐベース層１２の表面部には、第３の半導体層としてのｎ＋ソース層１３が形成されている。さらに、隣り合うｐベース層１２間の、上記ｎ低抵抗層１１ａの表面部には、第７の半導体層としての低濃度ｎ層１１ｂが設けられている。
【０２２４】
制御電極のうち、たとえばゲート電極２４Ｂは、ある程度長いゲート長（たとえば、Ｌｇ１）を有している。
【０２２５】
この例の場合、第５の半導体層としての複数のゲート下ｐ層１４ｄは、それぞれ、隣り合うｐベース層１２間にセルフアライン（ｐ型ドーパントの横方向拡散）により形成されている。ゲート下ｐ層１４ｄのそれぞれは、各ｐベース層１２にそれぞれ接続されている。また、ゲート下ｐ層１４ｄのそれぞれは、隣り合うｐベース層１２間を完全に覆わないようにして形成されている。
【０２２６】
上記したように、ゲート下ｐ層をセルフアラインにより形成することが可能なＭＯＳＦＥＴにおいては、たとえば図４８に示すように、ゲート長がある程度長いゲート電極２４Ｂ下に、ｐベース層１２間を完全に覆わないようなｐ層１４ｄを形成することが可能である。このゲート下ｐ層１４ｄは、結果的に、ドレイン電圧の上昇により、ゲート・ドレイン間容量を増加させる。このため、ｐベース層１２間を完全にｐ層化させた場合とほぼ同様の効果、つまり、低ノイズ化の効果が得られる。
【０２２７】
ｐ型ドーパントのドーズ量を多くすると、ゲート下ｐ層１４ｄを形成し易くなる。しかし、その場合、低濃度ｎ層１１ｂの比抵抗を増大させ、オン抵抗を増加させる。
【０２２８】
そこで、ゲート下ｐ層１４ｄおよび低濃度ｎ層１１ｂを形成するドーパントのドーズ量と、ゲート電極２４Ｂのゲート長（ｐベース層１２間の間隔）とを、最適に設計する必要がある。つまり、オン抵抗の増加を抑制するために、ｐベース層１２の間隔を、ｐベース層１２の深さ程度の広さとする。また、ゲート下ｐ層１４ｄの間隔を、その半分程度とすることが望ましい。
【０２２９】
なお、本実施形態に示したような、ゲート長がある程度長いゲート電極２４Ｂ下に、ｐベース層１２間を完全に覆わないようなｐ層１４ｄを形成することが可能なＭＯＳＦＥＴとしては、図４０に示したＭＯＳＦＥＴ以外のＭＯＳＦＥＴにも適用できる。たとえば、図４２に示した、ゲート長の短い第１のゲート電極２４Ａに対応する、ｐベース層１２の表面部でのｎ＋ソース層１３の形成を省略するようにしたＭＯＳＦＥＴにも同様に適用できる。
【０２３０】
また、図４３や図４４に示したように、ｐベース層１２ａを格子状に配置してなる構成のＭＯＳＦＥＴにおいて、たとえばｐ層１４ｄを、ゲート長が短いゲート電極２４Ａ下のｐベース層１２ａ間は完全に覆い、ゲート長が長いゲート電極２４Ｂ下のｐベース層１２ａ間は完全に覆わないように形成することも可能である。
【０２３１】
さらに、第１２の実施形態において、それぞれ示したような、ゲート電極のゲート長が異なる二種類のＭＯＳセルが混在するＭＯＳＦＥＴに限らず、たとえば、ゲート長がある程度長い一種類のＭＯＳセルのみを備えるＭＯＳＦＥＴにも適用可能である。
【０２３２】
（第１４の実施形態）
図４９は、本発明の第１４の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示すものである。なお、図１に示したＭＯＳＦＥＴと同一部分には同一符号を付して、その詳しい説明は割愛する。そして、ここでは異なる部分についてのみ説明する。
【０２３３】
図４９において、第２の半導体層としての複数のｐベース層１２ａは、ｎ低抵抗層１１ａの表面部に格子状（もしくは、千鳥状）に配置されている。そして、第５の半導体層としての複数のゲート下ｐ層１４ａは、それぞれ、隣り合う４つのｐベース層１２ａ間に配置されている。
【０２３４】
また、第３の半導体層としての複数のｎ＋ソース層１３ａは、上記各ｐベース層１２ａの表面部にリング状に形成されている。そして、上記ｐベース層１２ａおよび上記ｎ＋ソース層１３ａにそれぞれ対応する部位には、第１の主電極としての矩形状のソース電極２２ａが設けられている。
【０２３５】
制御電極としてのゲート電極２４ｈは、上記各ソース電極２２ａを除く部位に格子状に設けられている。このゲート電極２４ｈは、上記ゲート下ｐ層１４ａと対応しない部位、つまり、ゲート下ｐ層１４ａ間の、ｎ低抵抗層１１ａに対応する部位にそれぞれ開口２４ｈａが設けられた、スプリットゲート構造を有して構成されている。
【０２３６】
このような本実施形態構造のＭＯＳＦＥＴによれば、低ドレイン電圧の印加時の、ゲート・ドレイン間容量を小さくすることが可能である。これにより、高速化が図れる。
【０２３７】
なお、この構成のＭＯＳＦＥＴにおいては、スプリットゲート構造に限らず、たとえば図１４に示したような、ゲート電極にテラスゲート構造を採用することによっても同様の効果が期待できる。
【０２３８】
（第１５の実施形態）
図５０は、本発明の第１５の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示すものである。なお、図１に示したＭＯＳＦＥＴと同一部分には同一符号を付して、その詳しい説明は割愛する。そして、ここでは異なる部分についてのみ説明する。
【０２３９】
図５０において、第２の半導体層としての複数のｐベース層１２ａは、ｎ低抵抗層１１ａの表面部に格子状（もしくは、千鳥状）に配置されている。そして、第５の半導体層としての複数のゲート下ｐ層１４ａは、それぞれ、隣り合う４つのｐベース層１２ａ間に配置されている。
【０２４０】
また、第３の半導体層としての複数のｎ＋ソース層１３ａは、上記各ｐベース層１２ａの表面部に選択的に形成されている。たとえば、このｎ＋ソース層１３ａは、ゲート下ｐ層１４ａがそれぞれ対応する部位を除く、上記ｐベース層１２ａの表面部にのみ設けられている。つまり、ｐベース層１２ａの表面の、ゲート下ｐ層１４ａが対応する部位にはｎ＋ソース層１３ａは形成されていない。
【０２４１】
そして、上記ｐベース層１２ａおよび上記ｎ＋ソース層１３ａにそれぞれ対応する部位には、第１の主電極としての矩形状のソース電極２２ａが設けられている。また、制御電極としてのゲート電極２４ｉは、上記各ソース電極２２ａを除く部位に格子状に設けられている。
【０２４２】
このような本実施形態構造のＭＯＳＦＥＴによれば、オン抵抗を変化させることなく、寄生バイポーラトランジスタの動作を抑えることが可能となる。これにより、素子の安全動作領域を大きくできる。
【０２４３】
なお、この構成のＭＯＳＦＥＴにおいては、ゲート電極２４ｉに、図４９に示したようなスプリットゲート構造（もしくは、図１４に示したようなテラスゲート構造）を採用することが可能である。その場合、高速で、しかも、素子の安全動作領域が大きなＭＯＳＦＥＴを実現できる。
【０２４４】
（第１６の実施形態）
図５１は、本発明の第１６の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示すものである。なお、図４９に示したＭＯＳＦＥＴと同一部分には同一符号を付して、その詳しい説明は割愛する。そして、ここでは異なる部分についてのみ説明する。
【０２４５】
図５１は、図４９に示した構成のＭＯＳＦＥＴにおいて、ゲート下ｐ層の相互を接続するようにした場合の例を示すものである。
【０２４６】
すなわち、第２の半導体層としての複数のｐベース層１２ａは、ｎ低抵抗層１１ａの表面部に格子状（もしくは、千鳥状）に配置されている。そして、第５の半導体層としての複数のゲート下ｐ層１４ａ’は、それぞれ、隣り合う４つのｐベース層１２ａ間に配置されている。また、隣り合う２つのｐベース層１２ａ間にそれぞれ配置されて、複数のゲート下ｐ層１４ａ’の相互が局部的に接続されている。また、第３の半導体層としての複数のｎ＋ソース層１３ａは、上記各ｐベース層１２ａの表面部にリング状に形成されている。
【０２４７】
そして、上記ｐベース層１２ａおよび上記ｎ＋ソース層１３ａにそれぞれ対応する部位には、第１の主電極としての矩形状のソース電極２２ａが設けられている。また、制御電極としてのゲート電極２４ｉは、上記各ソース電極２２ａを除く部位に格子状に設けられている。
【０２４８】
このような構成とすることにより、本実施形態構造のＭＯＳＦＥＴは、ＭＯＳチャネルを潰すことなく、ゲート下ｐ層１４ａ’を形成し得る。その結果、オン抵抗の増加を抑えることが可能である。
【０２４９】
なお、この構成のＭＯＳＦＥＴとしては、たとえば図５２に示すように、ゲート電極がストライプ状に配置されてなる構造のＭＯＳＦＥＴにも同様に適用できる。
【０２５０】
すなわち、第２の半導体層としての複数のｐベース層１２は、ｎ低抵抗層１１ａの表面部にストライプ状に配置されている。そして、第５の半導体層としてのゲート下ｐ層１４’は、それぞれ、隣り合う２つのｐベース層１２間に配置されている。また、隣り合う２つのｐベース層１２間にそれぞれ配置されるゲート下ｐ層１４’は、隣り合う２つのｐベース層１２のそれぞれと局部的に接続されている。また、第３の半導体層としての少なくとも１つのｎ＋ソース層１３は、上記各ｐベース層１２の表面部にストライプ状に形成されている。
【０２５１】
そして、上記ｐベース層１２および上記ｎ＋ソース層１３にそれぞれ対応する部位には、第１の主電極としてのストライプ状のソース電極２２が設けられている。また、制御電極としてのゲート電極２４は、上記各ソース電極２２を除く部位に、ゲート絶縁膜２３を介して、ストライプ状に設けられている。
【０２５２】
このような構造のＭＯＳＦＥＴにおいても、ＭＯＳチャネルに接続されるゲート下ｐ層１４’の面積を小さくし、ＭＯＳチャネルの有効ゲート幅が減少するのを抑制できるようなる。その結果、オン抵抗の増加を抑えることが可能となるものである。
【０２５３】
なお、上記した本実施形態にかかる構成のＭＯＳＦＥＴとしては、たとえば第１１および第１２の各実施形態に示したように、ゲート長が異なるゲート電極をそれぞれ備える構造のＭＯＳＦＥＴにも同様に適用できる。
【０２５４】
なお、上述の各実施形態においては、第１導電型をｎ型、第２導電型をｐ型とした場合について説明した。これに限らず、いずれの実施形態の場合も、第１導電型をｐ型、第２導電型をｎ型とすることが可能である。
【０２５５】
また、各実施形態においては、いずれも、Ｓｉを用いた場合について説明した。これに限らず、たとえばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）または窒化アルミニウム（ＡｌＮ）などの化合物半導体や、ダイアモンドを用いる素子にも適用可能である。
【０２５６】
さらに、各実施形態としては、スーパージャンクション構造を有するＭＯＳＦＥＴや、縦型のスイッチング素子に適用する場合に限らない。たとえば、横型ＭＯＳＦＥＴやＩＧＢＴなど、ＭＯＳもしくはＭＩＳゲート素子であれば、同様に実施することが可能である。
【０２５７】
その他、本発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【０２５８】
【発明の効果】
以上、詳述したようにこの発明によれば、高速で、しかも、外部回路を用いることなしにスイッチングノイズを抑制することが可能な絶縁ゲート型半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる縦型パワーＭＯＳＦＥＴの構成例を、その一部を切り欠いて示す斜視図。
【図２】図１に示したＭＯＳＦＥＴにおけるゲート・ドレイン間容量のソース・ドレイン間電圧依存性を、従来構造のＭＯＳＦＥＴと対比して示す特性図。
【図３】図１に示したＭＯＳＦＥＴにおけるターンオフ時のドレイン電圧波形およびドレイン電流波形を、それぞれ、従来構造のＭＯＳＦＥＴと対比して示す特性図。
【図４】本発明の第１の実施形態にかかる縦型パワーＭＯＳＦＥＴの他の構成例を、その一部を切り欠いて示す斜視図。
【図５】本発明の第１の実施形態にかかる縦型パワーＭＯＳＦＥＴのさらに別の構成例を、その一部を切り欠いて示す斜視図。
【図６】本発明の第１の実施形態にかかるＭＯＳＦＥＴのターンオフ波形を、従来構造のＭＯＳＦＥＴと対比して示す特性図。
【図７】本発明の第１の実施形態にかかるＭＯＳＦＥＴにおいて、ゲート下ｐ層の面積を変化させた場合の、ターンオフ損失の変化を示す特性図。
【図８】本発明の第１の実施形態にかかるＭＯＳＦＥＴにおいて、ゲート下ｐ層のネットドーズ量を変化させた場合の、ターンオフ損失の変化を示す特性図。
【図９】本発明の第１の実施形態にかかるＭＯＳＦＥＴにおいて、ｐベース層の間隔とゲート下ｐ層の最大ネットドーズ量との関係を示す特性図。
【図１０】本発明の第２の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示す要部の断面図。
【図１１】本発明の第３の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示す要部の断面図。
【図１２】本発明の第３の実施形態にかかるパワーＭＯＳＦＥＴの他の構成例を示す要部の断面図。
【図１３】本発明の第４の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示す要部の断面図。
【図１４】本発明の第４の実施形態にかかるパワーＭＯＳＦＥＴの他の構成例を示す要部の断面図。
【図１５】本発明の第５の実施形態にかかるパワーＭＯＳＦＥＴの構成例を、その一部を切り欠いて示す斜視図。
【図１６】本発明の第６の実施形態にかかるパワーＭＯＳＦＥＴの構成例を、その一部を切り欠いて示す斜視図。
【図１７】本発明の第６の実施形態にかかるパワーＭＯＳＦＥＴの他の構成例を、その一部を切り欠いて示す斜視図。
【図１８】本発明の第６の実施形態にかかるパワーＭＯＳＦＥＴのさらに別の構成例を、その一部を切り欠いて示す斜視図。
【図１９】本発明の第６の実施形態にかかるパワーＭＯＳＦＥＴにおいて、ゲート下ｐ層の配置パターンの一例を示す平面図。
【図２０】本発明の第６の実施形態にかかるパワーＭＯＳＦＥＴにおいて、ゲート下ｐ層の配置パターンの他の例を示す平面図。
【図２１】本発明の第６の実施形態にかかるパワーＭＯＳＦＥＴにおいて、ゲート下ｐ層の配置パターンのさらに別の例を示す平面図。
【図２２】本発明の第７の実施形態にかかり、ＩＧＢＴに適用した場合の例を示す要部の断面図。
【図２３】本発明の第７の実施形態にかかるＩＧＢＴの他の構成例を示す要部の断面図。
【図２４】本発明の第７の実施形態にかかるＩＧＢＴのさらに別の構成例を示す要部の断面図。
【図２５】本発明の第８の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示す要部の断面図。
【図２６】本発明の第８の実施形態にかかり、ＩＧＢＴに適用した場合を例に示す要部の断面図。
【図２７】本発明の第９の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示す要部の断面図。
【図２８】本発明の第９の実施形態にかかるパワーＭＯＳＦＥＴの他の構成例を示す要部の断面図。
【図２９】本発明の第１０の実施形態にかかり、図１に示した構成のＭＯＳＦＥＴにおいて、ゲート下ｐ層の面積比とゲート下ｐ層の最大ネットドーズ量との関係を示す特性図。
【図３０】図１に示した構成のＭＯＳＦＥＴにおいて、ｐベース層の深さとゲート下ｐ層の最大ネットドーズ量との関係を示す特性図。
【図３１】図１に示した構成のＭＯＳＦＥＴにおいて、ｎ低抵抗層のドーズ量とゲート下ｐ層の最大ネットドーズ量との関係を示す特性図。
【図３２】図１に示した構成のＭＯＳＦＥＴにおいて、ゲート下ｐ層の面積比とゲート下ｐ層の最小ネットドーズ量との関係を示す特性図。
【図３３】図１に示した構成のＭＯＳＦＥＴにおいて、ｐベース層の間隔とゲート下ｐ層の最小ネットドーズ量との関係を示す特性図。
【図３４】図１に示した構成のＭＯＳＦＥＴにおいて、ｐベース層の深さとゲート下ｐ層の最小ネットドーズ量との関係を示す特性図。
【図３５】図１に示した構成のＭＯＳＦＥＴにおいて、ｎ低抵抗層のドーズ量とゲート下ｐ層の最小ネットドーズ量との関係を示す特性図。
【図３６】本発明の第１１の実施形態にかかるパワーＭＯＳＦＥＴの構成例を、ゲート電極の一部を切り欠いて示す平面図。
【図３７】本発明の第１１の実施形態にかかるパワーＭＯＳＦＥＴの他の構成例を、ゲート電極の一部を切り欠いて示す平面図。
【図３８】本発明の第１１の実施形態にかかるパワーＭＯＳＦＥＴのさらに別の構成例を、ゲート電極の一部を切り欠いて示す平面図。
【図３９】本発明の第１１の実施形態にかかるパワーＭＯＳＦＥＴのさらに別の構成例を、ゲート電極の一部を切り欠いて示す平面図。
【図４０】本発明の第１２の実施形態にかかるパワーＭＯＳＦＥＴの一例を示す構成図。
【図４１】図４０に示したパワーＭＯＳＦＥＴの製造プロセスを説明するために示す工程断面図。
【図４２】本発明の第１２の実施形態にかかるパワーＭＯＳＦＥＴの他の例を示す構成図。
【図４３】本発明の第１２の実施形態にかかるパワーＭＯＳＦＥＴのさらに別の構成例を、ゲート電極の一部を切り欠いて示す平面図。
【図４４】本発明の第１２の実施形態にかかるパワーＭＯＳＦＥＴのさらに別の構成例を、ゲート電極の一部を切り欠いて示す平面図。
【図４５】本発明の第１２の実施形態にかかるパワーＭＯＳＦＥＴにおいて、ゲート電極をストライプ状に配置した場合の他の例を示す構成図。
【図４６】本発明の第１２の実施形態にかかるパワーＭＯＳＦＥＴにおいて、ゲート電極を格子状に配置した場合の他の例を示す構成図。
【図４７】本発明の第１２の実施形態にかかるパワーＭＯＳＦＥＴにおいて、ゲート電極を格子状に配置した場合のさらに別の例を示す構成図。
【図４８】本発明の第１３の実施形態にかかるパワーＭＯＳＦＥＴの構成例を示す断面図。
【図４９】本発明の第１４の実施形態にかかるパワーＭＯＳＦＥＴの構成例を、ゲート電極の一部を切り欠いて示す平面図。
【図５０】本発明の第１５の実施形態にかかるパワーＭＯＳＦＥＴの構成例を、ゲート電極の一部を切り欠いて示す平面図。
【図５１】本発明の第１６の実施形態にかかるパワーＭＯＳＦＥＴの構成例を、ゲート電極の一部を切り欠いて示す平面図。
【図５２】本発明の第１６の実施形態にかかるパワーＭＯＳＦＥＴの他の構成例を、その一部を切り欠いて示す斜視図。
【符号の説明】
１１…ｎ−ドリフト層
１１ａ…ｎ低抵抗層
１１ｂ…低濃度ｎ層
１２，１２ａ…ｐベース層
１３，１３ａ…ｎ＋ソース層
１４，１４’，１４ａ，１４ａ’，１４ｂ，１４ｂ−１，１４ｃ，１４ｄ…ｐ層（ゲート下ｐ層）
１４Ａ，１４Ｂ，１４Ｂ’…ｐ層
１５…ｎ＋ドレイン層
２１…ドレイン電極
２２，２２ａ，２２Ａ…ソース電極
２３，２３ａ，２３ｄ…ゲート絶縁膜
２４，２４ｄ，２４ｅ，２４ｆ，２４ｇ，２４ｈ，２４ｉ，２４Ａ，２４Ａ−１，２４Ｂ…ゲート電極（プレナーゲート構造）
２４ｈａ…開口
２４Ａ’…第１のゲート電極部
２４Ｂ’…第２のゲート電極部
２４ａ…ゲート電極（トレンチゲート構造）
２４ｂ…ゲート電極（スプリットゲート構造）
２４ｃ…ゲート電極（テラスゲート構造）
３１…ｐ＋ドレイン層
３２…ｎ＋バッファー層
４１…ダミーセル
４２…ノーマルセル
５１，５１ａ，５１ｂ…ＭＯＳセル（ｐ層あり）
５２，５２ａ，５２ａ’…ＭＯＳセル（ｐ層なし）
Ｉｄ…ドレイン電流
Ｖｄｓ…ドレイン電圧
Ｅｏｆｆ…ターンオフ損失
Ｌｇ１…第２のゲート長
Ｌｇ２…第１のゲート長

Claims (75)

1. 第１導電型の第１の半導体層と、
   前記第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、
   前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された、少なくとも１つの第１導電型の第３の半導体層と、
   前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、
   前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、
   前記第４の半導体層に接続された第２の主電極と、
   前記複数の第２導電型の第２の半導体層、前記少なくとも１つの第１導電型の第３の半導体層、および、前記第１導電型の第１の半導体層の各表面上に、ゲート絶縁膜を介して形成された制御電極と、
   前記第１導電型の第１の半導体層に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも一方に接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層と
   を具備したことを特徴とする絶縁ゲート型半導体装置。
2. 前記少なくとも１つの第２導電型の第５の半導体層は、前記複数の第２導電型の第２の半導体層間の、前記第１導電型の第１の半導体層の表面部に設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
3. 前記複数の第２導電型の第２の半導体層はストライプ状に配置され、
   前記少なくとも１つの第２導電型の第５の半導体層は、その第２導電型の第２の半導体層に沿う第１の方向に沿って設けられることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
4. 前記複数の第２導電型の第２の半導体層はストライプ状に配置され、
   前記少なくとも１つの第２導電型の第５の半導体層は、その第２導電型の第２の半導体層に沿う第１の方向に直交する第２の方向に沿って設けられることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
5. 前記少なくとも１つの第２導電型の第５の半導体層は、前記第１導電型の第１の半導体層内に埋設されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
6. 前記制御電極はプレナー型構造を有することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
7. 前記制御電極はスプリットゲート構造を有することを特徴とする請求項６に記載の絶縁ゲート型半導体装置。
8. 前記制御電極はテラスゲート構造を有することを特徴とする請求項６に記載の絶縁ゲート型半導体装置。
9. 前記制御電極はトレンチ型構造を有することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
10. 前記制御電極はトレンチ型構造を有し、
    前記少なくとも１つの第２導電型の第５の半導体層は、その制御電極の底面および少なくとも一方の側面に沿って設けられることを特徴とする請求項９に記載の絶縁ゲート型半導体装置。
11. 前記複数の第２導電型の第２の半導体層は格子状に配置され、
    前記少なくとの１つの第２導電型の第５の半導体層は、その第２導電型の第２の半導体層間にそれぞれ矩形状に設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
12. 前記少なくとも１つの第２導電型の第５の半導体層は、隣接する２つの前記第２導電型の第２の半導体層間に設けられることを特徴とする請求項１１に記載の絶縁ゲート型半導体装置。
13. 前記少なくとも１つの第２導電型の第５の半導体層は、隣接する４つの前記第２導電型の第２の半導体層間に設けられることを特徴とする請求項１１に記載の絶縁ゲート型半導体装置。
14. 隣接する前記第２導電型の第５の半導体層の間隔が、隣接する前記第２導電型の第２の半導体層の間隔よりも狭いことを特徴とする請求項１３に記載の絶縁ゲート型半導体装置。
15. 前記複数の第２導電型の第２の半導体層は格子状に配置され、
    前記少なくとも１つの第２導電型の第５の半導体層は、その第２導電型の第２の半導体層間にそれぞれストライプ状に設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
16. 前記複数の第２導電型の第２の半導体層は格子状に配置され、
    前記少なくとも１つの第２導電型の第５の半導体層は、その第２導電型の第２の半導体層のいくつかの周囲を囲むようにして設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
17. 前記少なくとも１つの第２導電型の第５の半導体層は千鳥状に設けられることを特徴とする請求項１６に記載の絶縁ゲート型半導体装置。
18. 前記少なくとも１つの第２導電型の第５の半導体層はストライプ状に設けられることを特徴とする請求項１６に記載の絶縁ゲート型半導体装置。
19. 前記少なくとも１つの第２導電型の第５の半導体層は一方向に設けられることを特徴とする請求項１８に記載の絶縁ゲート型半導体装置。
20. 前記少なくとも１つの第２導電型の第５の半導体層は二方向に設けられることを特徴とする請求項１８に記載の絶縁ゲート型半導体装置。
21. 前記第４の半導体層は第１導電型の半導体層からなることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
22. 前記第４の半導体層は第２導電型の半導体層からなることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
23. 前記第４の半導体層と（前記）第１導電型の第１の半導体層との間には、さらに、第１導電型の第６の半導体層が設けられていることを特徴とする請求項２２に記載の絶縁ゲート型半導体装置。
24. 前記少なくとも１つの第２導電型の第５の半導体層は、その表面積が、隣り合う前記第２導電型の第２の半導体層間の、前記第１導電型の第１の半導体層の表面積の３０％以上であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
25. 前記少なくとも１つの第２導電型の第５の半導体層は、その有効不純物量が、
    １×１０^１２から３．２×１０^１２ｃｍ^−２
    であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
26. 前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と隣り合う前記第２導電型の第２の半導体層の間隔（Ｌｊ）との比が、
    Ｎｐ／Ｌｊ＜２×１０^１５ｃｍ^−３
    であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
27. 前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と隣り合う前記第２導電型の第２の半導体層の間隔（Ｌｊ）およびその接合深さ（Ｘｊ）の積との比が、
    Ｎｐ／（Ｌｊ・Ｘｊ）＜５×１０^１８ｃｍ^−４
    であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
28. 第１導電型の第１の半導体層と、
    前記第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、
    前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された、少なくとも１つの第１導電型の第３の半導体層と、
    前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、
    前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、
    前記第４の半導体層に接続された第２の主電極と、
    前記複数の第２導電型の第２の半導体層、前記少なくとも１つの第１導電型の第３の半導体層、および、前記第１導電型の第１の半導体層の各表面上に、ゲート絶縁膜を介して形成された制御電極と、
    前記第１導電型の第１の半導体層に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも一方に接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層と
    を具備し、
    前記第２の主電極に電圧を印加したときの、前記制御電極と前記第２の主電極との間の容量が、低電圧では減少し、高電圧では一定もしくは増加するように構成されていることを特徴とする絶縁ゲート型半導体装置。
29. 第１導電型の第１の半導体層と、
    前記第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、
    前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された、少なくとも１つの第１導電型の第３の半導体層と、
    前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、
    前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、
    前記第４の半導体層に接続された第２の主電極と、
    前記複数の第２導電型の第２の半導体層、前記少なくとも１つの第１導電型の第３の半導体層、および、前記第１導電型の第１の半導体層の各表面上に、ゲート絶縁膜を介して形成された制御電極と、
    前記第１導電型の第１の半導体層に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも一方に接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層と
    を具備し、
    前記第２の主電極に印加される電圧が定格電圧の１／３から２／３のとき、前記制御電極と前記第２の主電極との間の容量が増加し始めるように構成されていることを特徴とする絶縁ゲート型半導体装置。
30. 第１導電型の第１の半導体層と、
    前記第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、
    前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された、少なくとも１つの第１導電型の第３の半導体層と、
    前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、
    前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、
    前記第４の半導体層に接続された第２の主電極と、
    前記複数の第２導電型の第２の半導体層、前記少なくとも１つの第１導電型の第３の半導体層、および、前記第１導電型の第１の半導体層の各表面上に、ゲート絶縁膜を介して形成された制御電極と、
    前記第１導電型の第１の半導体層に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも一方に接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層と
    を具備し、
    前記第２の主電極に印加される電圧が定格電圧の１／３から２／３のとき、前記少なくとも１つの第２導電型の第５の半導体層が完全に空乏化するように構成されていることを特徴とする絶縁ゲート型半導体装置。
31. 第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層に接続された複数の第１の主電極とを少なくとも含む第１のセルと、
    前記第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、隣り合う前記第２導電型の第２の半導体層間に設けられた、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する第２導電型の第５の半導体層とを少なくとも含む第２のセルと
    を具備したことを特徴とする絶縁ゲート型半導体装置。
32. 前記第２のセルは、隣り合う前記第２導電型の第２の半導体層間に設けられた、前記第１導電型の第１の半導体層の表面部を完全に覆うようにして、前記第２導電型の第５の半導体層が設けられていることを特徴とする請求項３１に記載の絶縁ゲート型半導体装置。
33. 前記第２のセルは、さらに、前記複数の第２導電型の第２の半導体層に接続された第１の主電極、または、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された第１の主電極とを備えることを特徴とする請求項３１に記載の絶縁ゲート型半導体装置。
34. 前記第２のセルの制御電極長もしくは隣り合う前記第２導電型の第２の半導体層の間隔が、前記第１のセルの制御電極長もしくは隣り合う前記第２導電型の第２の半導体層の間隔よりも広いことを特徴とする請求項３１に記載の絶縁ゲート型半導体装置。
35. 隣り合う前記第２導電型の第２の半導体層間に、前記第１導電型の第１の半導体層よりも高不純物濃度を有して設けられた第１導電型の低抵抗層をさらに具備し、
    前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と、前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）と前記第１導電型の低抵抗層の表面積（Ａｐ２）および前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）の和（Ａｐ１＋Ａｐ２）との比（Ａｐ＝Ａｐ１／（Ａｐ１＋Ａｐ２））との関係が、
    ０＜Ｎｐ＜９×１０^１１／Ａｐ＋１．２×１０^１２ｃｍ^−２
    であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
36. 前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と、前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）と前記第１導電型の低抵抗層の表面積（Ａｐ２）および前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）の和（Ａｐ１＋Ａｐ２）との比（Ａｐ＝Ａｐ１／（Ａｐ１＋Ａｐ２））との関係が、
    Ｎｐ＞２．５×１０^１１／Ａｐ＋５．３×１０^１１ｃｍ^−２
    であることを特徴とする請求項３５に記載の絶縁ゲート型半導体装置。
37. 隣り合う前記第２導電型の第２の半導体層間に、前記第１導電型の第１の半導体層よりも高不純物濃度を有して設けられた第１導電型の低抵抗層をさらに具備し、
    前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と、前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）と前記第１導電型の低抵抗層の表面積（Ａｐ２）および前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）の和（Ａｐ１＋Ａｐ２）との比（Ａｐ＝Ａｐ１／（Ａｐ１＋Ａｐ２））と、隣り合う前記第２導電型の第２の半導体層の間隔（Ｌｊ）との関係が、
    ０＜Ｎｐ＜Ｎｐ／Ｌｊ＜１．７×１０^１５／Ａｐ＋２×１０^１５ｃｍ^−３
    であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
38. 前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と、前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）と前記第１導電型の低抵抗層の表面積（Ａｐ２）および前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）の和（Ａｐ１＋Ａｐ２）との比（Ａｐ＝Ａｐ１／（Ａｐ１＋Ａｐ２））と、隣り合う前記第２導電型の第２の半導体層の間隔（Ｌｊ）との関係が、
    Ｎｐ／Ｌｊ＞４．２×１０^１４／Ａｐ＋８．８×１０^１４ｃｍ^−３
    であることを特徴とする請求項３７に記載の絶縁ゲート型半導体装置。
39. 隣り合う前記第２導電型の第２の半導体層間に、前記第１導電型の第１の半導体層よりも高不純物濃度を有して設けられた第１導電型の低抵抗層をさらに具備し、
    前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と、前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）と前記第１導電型の低抵抗層の表面積（Ａｐ２）および前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）の和（Ａｐ１＋Ａｐ２）との比（Ａｐ＝Ａｐ１／（Ａｐ１＋Ａｐ２））と、隣り合う前記第２導電型の第２の半導体層の接合深さ（Ｘｊ）との関係が、
    ０＜Ｎｐ＜Ｎｐ・Ｘｊ＜３．６×１０^８／Ａｐ＋４．８×１０^８ｃｍ^−１
    であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
40. 前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と、前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）と前記第１導電型の低抵抗層の表面積（Ａｐ２）および前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）の和（Ａｐ１＋Ａｐ２）との比（Ａｐ＝Ａｐ１／（Ａｐ１＋Ａｐ２））と、隣り合う前記第２導電型の第２の半導体層の接合深さ（Ｘｊ）との関係が、
    Ｎｐ・Ｘｊ＞１×１０^８／Ａｐ＋２．１×１０^８ｃｍ^−１
    であることを特徴とする請求項３９に記載の絶縁ゲート型半導体装置。
41. 隣り合う前記第２導電型の第２の半導体層間に、前記第１導電型の第１の半導体層よりも高不純物濃度を有して設けられた第１導電型の低抵抗層をさらに具備し、
    前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と、前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）と前記第１導電型の低抵抗層の表面積（Ａｐ２）および前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）の和（Ａｐ１＋Ａｐ２）との比（Ａｐ＝Ａｐ１／（Ａｐ１＋Ａｐ２））と、隣り合う前記第２導電型の第２の半導体層の間隔（Ｌｊ）と、隣り合う前記第２導電型の第２の半導体層の接合深さ（Ｘｊ）との関係が、
    ０＜Ｎｐ＜Ｎｐ・Ｘｊ／Ｌｊ＜６×１０^１１／Ａｐ＋８×１０^１１ｃｍ^−２
    であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
42. 前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と、前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）と前記第１導電型の低抵抗層の表面積（Ａｐ２）および前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）の和（Ａｐ１＋Ａｐ２）との比（Ａｐ＝Ａｐ１／（Ａｐ１＋Ａｐ２））と、隣り合う前記第２導電型の第２の半導体層の間隔（Ｌｊ）と、隣り合う前記第２導電型の第２の半導体層の接合深さ（Ｘｊ）との関係が、
    Ｎｐ・Ｘｊ／Ｌｊ＞１．７×１０^１１／Ａｐ＋３．５×１０^１１ｃｍ^−２
    であることを特徴とする請求項４１に記載の絶縁ゲート型半導体装置。
43. 隣り合う前記第２導電型の第２の半導体層間に、前記第１導電型の第１の半導体層よりも高不純物濃度を有して設けられた第１導電型の低抵抗層をさらに具備し、
    前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と、前記第１導電型の低抵抗層の有効不純物量（Ｎｎ）と、前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）と前記第１導電型の低抵抗層の表面積（Ａｐ２）および前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）の和（Ａｐ１＋Ａｐ２）との比（Ａｐ＝Ａｐ１／（Ａｐ１＋Ａｐ２））との関係が、
    ０＜Ｎｐ＜Ｎｐ＜８．４×１０^１１／Ａｐ＋０．３４Ｎｎ＋０．０１５Ｎｎ／Ａｐ−１．２×１０^１１ｃｍ^−２
    であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
44. 前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と、前記第１導電型の低抵抗層の有効不純物量（Ｎｎ）と、前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）と前記第１導電型の低抵抗層の表面積（Ａｐ２）および前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）の和（Ａｐ１＋Ａｐ２）との比（Ａｐ＝Ａｐ１／（Ａｐ１＋Ａｐ２））との関係が、
    Ｎｐ＞−４×１０^１０／Ａｐ＋０．０３７５Ｎｎ＋０．０７５Ｎｎ／Ａｐ＋４×１０^１１ｃｍ^−２
    であることを特徴とする請求項４３に記載の絶縁ゲート型半導体装置。
45. 隣り合う前記第２導電型の第２の半導体層間に、前記第１導電型の第１の半導体層よりも高不純物濃度を有して設けられた第１導電型の低抵抗層をさらに具備し、
    前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と、前記第１導電型の低抵抗層の有効不純物量（Ｎｎ）と、前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）と前記第１導電型の低抵抗層の表面積（Ａｐ２）および前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）の和（Ａｐ１＋Ａｐ２）との比（Ａｐ＝Ａｐ１／（Ａｐ１＋Ａｐ２））と、隣り合う前記第２導電型の第２の半導体層の間隔（Ｌｊ）との関係が、
    ０＜Ｎｐ＜Ｎｐ／Ｌｊ＜１．４×１０^１５／Ａｐ＋５７０Ｎｎ＋２５Ｎｎ／Ａｐ−２×１０^１４ｃｍ^−３
    であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
46. 前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と、前記第１導電型の低抵抗層の有効不純物量（Ｎｎ）と、前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）と前記第１導電型の低抵抗層の表面積（Ａｐ２）および前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）の和（Ａｐ１＋Ａｐ２）との比（Ａｐ＝Ａｐ１／（Ａｐ１＋Ａｐ２））と、隣り合う前記第２導電型の第２の半導体層の間隔（Ｌｊ）との関係が、
    Ｎｐ／Ｌｊ＞−６．７×１０^１３／Ａｐ＋６２．５Ｎｎ＋１２５Ｎｎ／Ａｐ＋６．７×１０^１４ｃｍ^−３
    であることを特徴とする請求項４５に記載の絶縁ゲート型半導体装置。
47. 隣り合う前記第２導電型の第２の半導体層間に、前記第１導電型の第１の半導体層よりも高不純物濃度を有して設けられた第１導電型の低抵抗層をさらに具備し、
    前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と、前記第１導電型の低抵抗層の有効不純物量（Ｎｎ）と、前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）と前記第１導電型の低抵抗層の表面積（Ａｐ２）および前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）の和（Ａｐ１＋Ａｐ２）との比（Ａｐ＝Ａｐ１／（Ａｐ１＋Ａｐ２））と、隣り合う前記第２導電型の第２の半導体層の間隔（Ｌｊ）と、隣り合う前記第２導電型の第２の半導体層の接合深さ（Ｘｊ）との関係が、
    ０＜Ｎｐ＜Ｎｐ・Ｘｊ／Ｌｊ＜５．６×１０^１１／Ａｐ＋０．２２８Ｎｎ＋０．０１Ｎｎ／Ａｐ−８×１０^１０ｃｍ^−２
    であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
48. 前記少なくとも１つの第２導電型の第５の半導体層の有効不純物量（Ｎｐ）と、前記第１導電型の低抵抗層の有効不純物量（Ｎｎ）と、前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）と前記第１導電型の低抵抗層の表面積（Ａｐ２）および前記少なくとも１つの第２導電型の第５の半導体層の表面積（Ａｐ１）の和（Ａｐ１＋Ａｐ２）との比（Ａｐ＝Ａｐ１／（Ａｐ１＋Ａｐ２））と、隣り合う前記第２導電型の第２の半導体層の間隔（Ｌｊ）と、隣り合う前記第２導電型の第２の半導体層の接合深さ（Ｘｊ）との関係が、
    Ｎｐ・Ｘｊ／Ｌｊ＞−２．７×１０^１０／Ａｐ＋０．０２５Ｎｎ＋０．０５Ｎｎ／Ａｐ＋２．７×１０^１１ｃｍ^−２
    であることを特徴とする請求項４７に記載の絶縁ゲート型半導体装置。
49. 前記複数の第２導電型の第２の半導体層は格子状に配置され、
    前記複数の第２導電型の第２の半導体層の相互間に対応して、前記制御電極が設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
50. 前記制御電極は、第１の電極長を有する少なくとも１つの第１の制御電極、および、第２の電極長を有する少なくとも１つの第２の制御電極を含むことを特徴とする請求項４９に記載の絶縁ゲート型半導体装置。
51. 前記制御電極は、第１の電極長を有する少なくとも１つの第１の制御電極、および、第２の電極長を有する少なくとも１つの第２の制御電極を含み、
    前記第１の電極長を有する少なくとも１つの第１の制御電極に対応する、前記複数の第２導電型の第２の半導体層の相互間にのみ、前記少なくとも１つの第２導電型の第５の半導体層が設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
52. 前記第１の制御電極の第１の電極長は、前記第２の制御電極の第２の電極長よりも長いことを特徴とする請求項５１に記載の絶縁ゲート型半導体装置。
53. 前記少なくとも１つの第２導電型の第５の半導体層は、対応する前記複数の第２導電型の第２の半導体層の相互間に選択的に設けられることを特徴とする請求項５１に記載の絶縁ゲート型半導体装置。
54. 前記制御電極のうち、前記第２の電極長を有する少なくとも１つの第２の制御電極は、スプリットゲート構造もしくはテラスゲート構造を有することを特徴とする請求項５０に記載の絶縁ゲート型半導体装置。
55. 前記制御電極は、第１の電極長を有する少なくとも１つの第１の制御電極、および、第２の電極長を有する少なくとも１つの第２の制御電極を含み、
    前記第１の電極長を有する少なくとも１つの第１の制御電極に対応する、前記複数の第２導電型の第２の半導体層の相互間にのみ、前記少なくとも１つの第２導電型の第５の半導体層が設けられ、
    前記第２の電極長を有する少なくとも１つの第２の制御電極に対応する、前記複数の第２導電型の第２の半導体層の表面部にのみ、前記少なくとも１つの第１導電型の第３の半導体層が設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
56. 前記制御電極は、第１の電極長を有する少なくとも１つの第１の制御電極、および、第２の電極長を有する少なくとも１つの第２の制御電極を含み、
    前記第２の電極長を有する少なくとも１つの第２の制御電極に対応する、前記複数の第２導電型の第２の半導体層の相互間にのみ、前記少なくとも１つの第２導電型の第５の半導体層が設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
57. 隣り合う前記第２導電型の第２の半導体層間に、前記第１導電型の第１の半導体層よりも高不純物濃度を有して設けられた第１導電型の低抵抗層をさらに具備し、
    前記制御電極は、第１の電極長を有する少なくとも１つの第１の制御電極、および、第２の電極長を有する少なくとも１つの第２の制御電極を含み、
    前記第２の電極長を有する少なくとも１つの第２の制御電極に対応する、前記複数の第２導電型の第２の半導体層の相互間にのみ、前記少なくとも１つの第２導電型の第５の半導体層が設けられ、
    前記第１の電極長を有する少なくとも１つの第１の制御電極に対応する、前記複数の第２導電型の第２の半導体層の相互間には、前記第１導電型の低抵抗層よりも低い不純物濃度を有する第１導電型の第７の半導体層が設けられることを特徴とする請求項５５に記載の絶縁ゲート型半導体装置。
58. 前記制御電極は、第１の電極長を有する少なくとも１つの第１の制御電極、および、第２の電極長を有する少なくとも１つの第２の制御電極を含み、
    前記第２の電極長を有する少なくとも１つの第２の制御電極に対応する、前記複数の第２導電型の第２の半導体層の相互間にのみ、前記少なくとも１つの第２導電型の第５の半導体層が設けられ、
    前記第１の電極長を有する少なくとも１つの第１の制御電極に対応する、前記複数の第２導電型の第２の半導体層の表面部にのみ、前記少なくとも１つの第１導電型の第３の半導体層が設けられることを特徴とする請求項５５に記載の絶縁ゲート型半導体装置。
59. 前記制御電極は、前記第１の電極長を有する少なくとも１つの第１の制御電極、および、前記第２の電極長を有する少なくとも１つの第２の制御電極がストライプ状に設けられることを特徴とする請求項５０に記載の絶縁ゲート型半導体装置。
60. 前記制御電極は、前記第１の電極長を有する少なくとも１つの第１の制御電極、および、前記第２の電極長を有する少なくとも１つの第２の制御電極が格子状に設けられることを特徴とする請求項５０に記載の絶縁ゲート型半導体装置。
61. 前記制御電極は、第１の電極長を有する少なくとも１つの第１の制御電極部、および、第２の電極長を有する少なくとも１つの第２の制御電極部を含む、複数の制御電極を備えることを特徴とする請求項４９に記載の絶縁ゲート型半導体装置。
62. 前記複数の制御電極は、ストライプ状に設けられることを特徴とする請求項６１に記載の絶縁ゲート型半導体装置。
63. 前記複数の制御電極は、格子状に設けられることを特徴とする請求項６１に記載の絶縁ゲート型半導体装置。
64. 前記複数の制御電極は、第１の電極長を有する少なくとも１つの第１の制御電極部、および、第２の電極長を有する少なくとも１つの第２の制御電極部を含み、
    前記第２の電極長を有する少なくとも１つの第２の制御電極部の相互を格子状に組んでなることを特徴とする請求項６３に記載の絶縁ゲート型半導体装置。
65. 第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層に接続された複数の第１の主電極とを少なくとも含む第１のセルと、
    前記第１導電型の第１の半導体層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、隣り合う前記第２導電型の第２の半導体層間に設けられた、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する第２導電型の第５の半導体層とを少なくとも含む第２のセルと
    を具備し、
    前記第１導電型の第１の半導体層には、前記第１導電型の第１の半導体層よりも高不純物濃度を有する第１導電型の低抵抗層が設けられ、
    前記第１のセルの、隣り合う前記第２導電型の第２の半導体層間には、前記第１導電型の低抵抗層よりも低い不純物濃度を有する第１導電型の第７の半導体層が設けられていることを特徴とする絶縁ゲート型半導体装置。
66. 前記第２のセルの制御電極長もしくは隣り合う前記第２導電型の第２の半導体層の間隔が、前記第１のセルの制御電極長もしくは隣り合う前記第２導電型の第２の半導体層の間隔よりも狭いことを特徴とする請求項６５に記載の絶縁ゲート型半導体装置。
67. 前記第１のセルは、さらに、隣り合う前記第２導電型の第２の半導体層間に、前記第２導電型の第２の半導体層よりも低い不純物濃度を有する第２導電型の第５の半導体層が設けられていることを特徴とする請求項６６に記載の絶縁ゲート型半導体装置。
68. 前記第２のセルは、さらに、前記複数の第２導電型の第２の半導体層に接続された第１の主電極、または、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された第１の主電極とを備えることを特徴とする請求項６５に記載の絶縁ゲート型半導体装置。
69. 第１導電型の第１の半導体層と、
    前記第１導電型の第１の半導体層に設けられた、前記第１導電型の第１の半導体層よりも高不純物濃度を有する第１導電型の低抵抗層と、
    前記第１導電型の低抵抗層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、
    前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された、少なくとも１つの第１導電型の第３の半導体層と、
    前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、
    前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、
    前記第４の半導体層に接続された第２の主電極と、
    前記複数の第２導電型の第２の半導体層、前記少なくとも１つの第１導電型の第３の半導体層、および、前記第１導電型の低抵抗層の各表面上に、ゲート絶縁膜を介して形成された制御電極と、
    前記第１導電型の低抵抗層に設けられ、隣り合う前記第２導電型の第２の半導体層にそれぞれ接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する複数の第２導電型の第５の半導体層と
    を具備し、
    前記複数の第２導電型の第５の半導体層間には、前記第１導電型の低抵抗層よりも低い不純物濃度を有する第１導電型の第７の半導体層が設けられていることを特徴とする絶縁ゲート型半導体装置。
70. 第１導電型の第１の半導体層と、
    前記第１導電型の第１の半導体層に設けられた、前記第１導電型の第１の半導体層よりも高不純物濃度を有する第１導電型の低抵抗層と、
    前記第１導電型の低抵抗層の表面部に選択的に形成された複数の第２導電型の第２の半導体層と、
    前記複数の第２導電型の第２の半導体層の表面部にそれぞれ形成された、少なくとも１つの第１導電型の第３の半導体層と、
    前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、
    前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、
    前記第４の半導体層に接続された第２の主電極と、
    前記複数の第２導電型の第２の半導体層、前記少なくとも１つの第１導電型の第３の半導体層、および、前記第１導電型の低抵抗層の各表面上に、ゲート絶縁膜を介して形成された制御電極と、
    前記第１導電型の低抵抗層に設けられ、隣接する前記複数の第２導電型の第２の半導体層にそれぞれ接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する複数の第２導電型の第５の半導体層と
    を具備したことを特徴とする絶縁ゲート型半導体装置。
71. 前記複数の第２導電型の第２の半導体層は格子状に配置され、
    前記複数の第２導電型の第５の半導体層は、それぞれ、隣接する４つの前記第２導電型の第２の半導体層間に設けられることを特徴とする請求項７０に記載の絶縁ゲート型半導体装置。
72. 前記複数の第２導電型の第５の半導体層は、それぞれが局部的に接続されていることを特徴とする請求項７１に記載の絶縁ゲート型半導体装置。
73. 前記複数の第２導電型の第５の半導体層がそれぞれ接続される部位を除く、前記複数の第２導電型の第２の半導体層の表面部にのみ、前記少なくとも１つの第１導電型の第３の半導体層が設けられることを特徴とする請求項７０に記載の絶縁ゲート型半導体装置。
74. 前記制御電極は格子状に配置され、かつ、前記第１導電型の低抵抗層に対応する部位がスプリットゲート構造もしくはテラスゲート構造を有することを特徴とする請求項７０に記載の絶縁ゲート型半導体装置。
75. 前記複数の第２導電型の第２の半導体層はストライプ状に配置され、
    前記複数の第２導電型の第５の半導体層は、局部的に前記複数の第２導電型の第２の半導体層と接続されていることを特徴とする請求項７０に記載の絶縁ゲート型半導体装置。

Images