JP2004088660A - 光電変換回路、およびパラレル−シリアル変換装置、並びに光信号処理装置 - Google Patents
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Abstract
【課題】光電変換回路及びそれを用いた光信号処理装置に関し、光電変換素子や光伝導スイッチの応答速度に律速されない高速の光電変換回路、パラレルシリアル変換装置、光信号処理装置を実現する。
【解決手段】光電変換回路は、光電変換素子１１のバイアス電圧印加端子１６とバイアス電源１５との間に直列に接続された抵抗１２と、バイアス電圧印加端子に接続されたキャパシタ１３とを有する。キャパシタの容量値Ｃｈと抵抗の抵抗値Ｒｉｎとの積Ｃｈ・Ｒｉｎで決まる充電の時定数を、キャパシタの容量値Ｃｈ、負荷抵抗１４の抵抗値Ｒｄ、及び光電変換素子の受光時の抵抗Ｒｏｎを用いてＣｈ・（Ｒｏｎ＋Ｒｄ）と表せる放電の時定数と比較して、１０倍以上に十分大きくなるように設定する。キャパシタ１３の容量値Ｃｈを１ｐＦ以下の十分に小さな値に設定する。
【選択図】 図１
【解決手段】光電変換回路は、光電変換素子１１のバイアス電圧印加端子１６とバイアス電源１５との間に直列に接続された抵抗１２と、バイアス電圧印加端子に接続されたキャパシタ１３とを有する。キャパシタの容量値Ｃｈと抵抗の抵抗値Ｒｉｎとの積Ｃｈ・Ｒｉｎで決まる充電の時定数を、キャパシタの容量値Ｃｈ、負荷抵抗１４の抵抗値Ｒｄ、及び光電変換素子の受光時の抵抗Ｒｏｎを用いてＣｈ・（Ｒｏｎ＋Ｒｄ）と表せる放電の時定数と比較して、１０倍以上に十分大きくなるように設定する。キャパシタ１３の容量値Ｃｈを１ｐＦ以下の十分に小さな値に設定する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、光電変換回路、およびパラレル−シリアル変換装置、並びに光信号処理装置に関し、さらに詳しくは、光信号を電気信号に変換する光電変換回路、並列電気信号を高速なシリアル電気信号に変換する電気信号パラレル−シリアル変換装置、および並列電気信号をシリアル光信号に変換する電気−光型パラレル−シリアル変換装置、並びに、高速光パケットの光ラベル処理等に用いる光信号処理装置に関する。
【０００２】
【従来の技術】
１０Ｇｂｉｔ／ｓ以上の高速な光信号を電気信号に変換する高速応答光電変換装置としてはこれまでに様々な半導体受光素子が提案・実現されている。
【０００３】
具体例として、ｐｉｎフォトダイオードでは、半導体受光素子の応答速度を制限する主要因である光吸収層内のホールの移動速度という制約を打破する工夫がなされている。例えば、導波路型フォトダイオードでは、光吸収層を薄層化してホールの移動距離を短縮することにより（例えば、非特許文献１を参照）、また単一走行キャリア・フォトダイオードでは、層構成の工夫により走行するキャリアを電子のみとすることにより（例えば、非特許文献２を参照）、優れた高速性能を実現している。
【０００４】
しかしながら、これら従来の受光素子には作製工程が複雑であったり、特殊な層構造が必要であるという、解決すべき点がある。さらに、これらのｐｉｎ型受光素子では内部に発生するビルトイン・ポテンシャルのために、外部から受光素子に加えるバイアス電圧が０Ｖの状態でも、光信号を入射すると、応答して電気信号を出力してしまう。そのため、入力電気信号を受光素子へのバイアス電圧として用いて、光照射時にその入力電気信号の符号に応じた電気信号を出力させるという用途には、ｐｉｎ型受光素子は不適である。
【０００５】
一方、ＭＳＭ−ＰＤ（Ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｍｅｔａｌ Ｐｈｏｔｏｄｉｏｄｅ）はバイアス電圧が印加されない状態では光信号に全く応答しないので、上記の用途に適用することが可能な上、作製が非常に容易であるという利点を有する。
【０００６】
しかしながら、ＭＳＭ−ＰＤは低いホールの移動度のために、光応答出力波形の立ち下がり時間が長く、高速応答が困難であった。この難点を解決するために、低温成長技術（例えば、非特許文献３を参照）やナローバンドキャップ構造の導入により高速化が実現されているが、これらは受光感度の低下や作製工程の複雑化を引き起こしてしまう。
【０００７】
さらに、光通信システム全体に目を向けると、データ通信の急増に伴い、光信号の高速化の要求が高まっており、通信システムで用いられる光信号の伝送レートは最先端の領域では４０Ｇｂｉｔ／ｓ以上に達しようとしている。しかしながら、このように伝送される光信号が高速化された場合でも、ルーティングやメモリのような信号処理機能は、現状ではシリコン系のＬＳＩで構成するため、高速の光信号と動作速度が１Ｇｂｉｔ／ｓ以下のシリコン系ＬＳＩ（大規模集積回路）とのインターフェースとなる光−電気型シリアル−パラレル変換装置、電気−光型パラレル−シリアル変換装置、及びクロック発生装置が必須である。低速電気信号を高速光信号に変換する電気−光型パラレル−シリアル変換については、大別すると、低速の電気信号に対してＥ／Ｏ変換（電気・光変換）を行った後に光パラレル−シリアル変換を行い、高速光信号を生成する（図７の（ａ）参照）か、電気信号をパラレル−シリアル変換して高速電気信号にした後、Ｅ／Ｏ変換を行い、高速光信号を生成する（図７の（ｂ）参照）のいずれかである。
【０００８】
図７の（ａ）で示した前者の方式では、電子回路には高速性能が要求されないという利点はあるが、ビット数と等しい数の光変調器７３が必要であるため装置が大掛かりになる上に、光分波・光合波に伴う光信号の損失も大きいという解決すべき点がある。
【０００９】
また、図７の（ｂ）で示した後者の方式では、シリアル光信号の速度が電子回路７８、７９の動作速度で制限されるため、４０Ｇｂｉｔ／ｓ程度が限界であると考えられる。さらに、数十〜数百Ｍｂｉｔ／ｓの電気信号から４０Ｇｂｉｔ／ｓ級の電気信号へのパラレル−シリアル変換を、ＩｎＰまたはＧａＡｓ系高速電子回路技術により行う場合には、数段階に分けて順次高速化を図ることになり、全体の消費電力も相当大きくなると予想される。しかも、電子回路を用いた従来のクロック抽出では、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相ロックループ）によるフィードバックをかけ、ＶＣＯ（Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）の発振周波数をロックする必要があるため、バースト信号に対することは不可能である。
【００１０】
また、高速光通信システムの一例であるパケット通信においては、高速光パケットのラベル処理を行い、パケット送信先を制御する方法として、光ラベルに対して光シリアル−パラレル変換を行い、光電変換の後に、電子回路でビット毎にラベル認識して処理を行う方法（例えば、非特許文献４を参照） と、ノードでローカル光アドレス信号を生成して、そのアドレス信号とパケットの光ラベルの一致、不一致のみを光論理ゲートを用いて判定し、処理を行う方法（比較型：例えば非特許文献５を参照） とがある。
【００１１】
後者の比較型は前者と比較して、複雑なラベル処理には不適であるが、ノードでのパケットのバイパス／ドロップのみを制御する場合等の簡易なラベル処理については、装置構成の簡易化という利点がある。しかしながら、これまでに報告されている比較型のラベル処理方法では、光論理ゲートを用いているため、高速動作が可能であるが、偏波、信号強度等に制約があり、装置についても必ずしも簡易とはいえない。さらに、ローカル光アドレスのダイナミックな変更を考えると、アドレスビット数と同じ数の光変調器が必要になるという欠点もある。
【００１２】
【非特許文献１】
Ｊ． Ｅ． Ｂｏｗｅｒｓ ｅｔ ａｌ．， ”Ｈｉｇｈ−ｓｐｅｅｄ ｚｅｒｏ−ｂｉａｓ ｗａｖｅｇｕｉｄｅ ｐｈｏｔｏｄｅｔｅｃｔｏｒｓ，”Ｅｌｅｃｔｒｏｎ． Ｌｅｔｔ．， Ｖｏｌ． ２２， ｐ． ９０５ （１９８６）
【００１３】
【非特許文献２】
Ｔ． Ｉｓｈｉｂａｓｈｉ ｅｔ ａｌ．， ”ＩｎＰ／ＩｎＧａＡｓ Ｕｎｉ−Ｔｒａｖｅｌｉｎｇ−Ｃａｒｒｉｅｒ Ｐｈｏｔｏｄｉｏｄｅｓ，”
ＩＥＩＣＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ．， Ｖｏｌ． Ｅ８３−Ｃ， Ｎｏ． ６， ｐ． ９３８ （２０００）
【００１４】
【非特許文献３】
Ｒ． Ｔａｋａｈａｓｈｉ ｅｔ ａｌ．， ”Ｕｌｔｒａｆａｓｔ １．５５−ｕｍ ｐｈｏｔｏｒｅｓｐｏｎｓｅ ｉｎ
ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ−ｇｒｏｗｎ ＩｎＧａＡｓ／ＩｎＡｌＡｓ ｑｕａｎｔｕｍ ｗｅｌｌｓ，”
Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， Ｖｏｌ． ６５， Ｎｏ． １４， ｐ． １７９０ （１９９４）
【００１５】
【非特許文献４】
Ｔ． Ｎａｋａｈａｒａ ｅｔ ａｌ．， ”１００−Ｇｂｉｔ／ｓ ｏｐｔｉｃａｌ−ｐａｃｋｅｔ ｓｅｌｆ−ｒｏｕｔｉｎｇ ｂｙ ｓｅｌｆ
ｓｅｒｉａｌ−ｔｏ−ｐａｒａｌｌｅｌ ｃｏｎｖｅｒｓｉｏｎ，”
Ｐｒｏｃ． ＯＦＣ ２００２， ＷＥ５， ｐ． ２６６ （２００２）
【００１６】
【非特許文献５】
Ｄ． Ｃｏｔｔｅｒ ｅｔ ａｌ．， ”Ｓｅｌｆ−ｒｏｕｔｉｎｇ ｏｆ １００ Ｇｂ／ｓ ｐａｃｋｅｔｓ ｕｓｉｎｇ ６ ｂｉｔ
ｋｅｙｗｏｒｄ ａｄｄｒｅｓｓ ｒｅｃｏｇｎｉｔｉｏｎ，”
Ｅｌｅｃｔｒｏｎ． Ｌｅｔｔ．， Ｖｏｌ． ３１， ｐ． １４７５ （１９９５）
【００１７】
【発明が解決しようとする課題】
そこで、本発明の第１の目的は、上述の従来技術の課題を解決するため、特殊な層構造や複雑な作製工程を必要としない簡易な構成で、高速応答が可能な光電変換回路を実現することにある。
【００１８】
また、本発明の第２の目的は、上述の従来技術の課題を解決するため、簡易な回路構成で、高速かつ低消費電力でバースト信号にも対応可能な、電気信号パラレル−シリアル変換装置を実現することにある。
【００１９】
また、本発明の第３の目的は、上述の従来技術の課題を解決するため、簡易な装置構成でありながら、高速化、及び多ビット化にも柔軟な対応可能な、電気−光型パラレル−シリアル変換装置を実現することにある。
【００２０】
また、本発明の第４の目的は、上述の従来技術の課題を解決するため、光パケット信号に特殊な条件を要求せず、簡易な装置構成でローカルアドレスのダイナミックな変更にも対応可能な、比較型ラベル処理装置に好適な光信号処理装置を実現することにある。
【００２１】
さらに、本発明の第５の目的は、上述の従来技術の課題を解決するため、簡易な装置構成でありながら、高速化、多ビット化、及びローカルアドレスのダイナミックな変更にも対応可能な、比較型ラベル処理装置に好適な光信号処理装置を実現することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成する本発明の構成は、次の点を特徴とする。
【００２３】
上記第１の目的達成のための光電変換回路として、光電変換素子のバイアス電圧印加端子とバイアス電源との間に直列に接続された抵抗と、前記バイアス電圧印加端子に接続されたキャパシタとを有する。
【００２４】
ここで、好ましくは、前記キャパシタの容量値Ｃｈと前記抵抗の抵抗値Ｒｉｎとの積Ｃｈ・Ｒｉｎで決まる充電の時定数と比較して、前記キャパシタの容量値Ｃｈ、前記光電変換素子に出力端子と並列に接続された負荷抵抗の抵抗値Ｒｄ、及び前記光電変換素子の受光時の抵抗Ｒｏｎを用いてＣｈ・（Ｒｏｎ＋Ｒｄ）と表せる放電の時定数が十分小さくなるように、前記Ｒｉｎを前記（Ｒｏｎ＋Ｒｄ）に比べて１０倍以上の十分大きな値に設定する。
【００２５】
また、好ましくは、前記Ｃｈを１ｐＦ以下の十分小さな値に設定することで、前記時定数Ｃｈ・（Ｒｏｎ＋Ｒｄ）の値を小さく設定する。
【００２６】
また、好ましくは、前記バイアス電源が入力信号源に置き換えられ、前記光電変換素子が光パルスの照射に応じてスイッチ動作を行う光伝導スイッチに置き換えられてもよい。
【００２７】
上記第２の目的達成のための電気信号パラレル−シリアル変換装置として、ｋ個の並列電気信号を電荷として蓄積するｋ個のキャパシタと、各々の信号入力端子に直列に接続されたｋ個の抵抗と、前記キャパシタに蓄積された電荷を放電させるｋ個の光伝導スイッチと、光トリガパルスを１ビットづつ遅延させて前記ｋ個の光伝導スイッチに順次分波する光遅延器を含む光分波器とを有する。
【００２８】
ここで、好ましくは、前記キャパシタの容量値Ｃｈと前記抵抗の抵抗値Ｒｉｎとの積Ｃｈ・Ｒｉｎで決まる充電の時定数と比較して、前記キャパシタの容量値Ｃｈ、前記光伝導スイッチの出力側に接続された負荷抵抗の抵抗値Ｒｄ、及び前記光伝導スイッチの受光時の抵抗Ｒｏｎを用いてＣｈ・（Ｒｏｎ＋Ｒｄ）と表せる放電の時定数が十分小さくなるように、前記Ｒｉｎを前記（Ｒｏｎ＋Ｒｄ）に比べて１０倍以上の十分大きな値に設定する。
【００２９】
また、好ましくは、前記Ｃｈを１ｐＦ以下の十分小さな値に設定することで、前記時定数Ｃｈ・（Ｒｏｎ＋Ｒｄ）の値を小さく設定する。
【００３０】
上記第３の目的達成のための電気−光型パラレル−シリアル変換装置として、ｋ個の並列電気信号をｎ個単位でシリアル電気信号に変換するｍ（ｍ＝ｋ／ｎ）組の電気信号パラレル−シリアル変換器と、光パルス光源と、前記光パルス光源から出力する光信号をｍ個に分岐する光分波器と、前記光分波器で分波されたｍ本の並列光信号を前記ｍ組の電気信号パラレル−シリアル変換器から出力するｍ組の並列電気信号で変調するｍ個の光変調器と、前記ｍ個の光変調器の入力側又は出力側においてｍ本の並列光信号を１ビットづつ遅延させる光遅延器と、前記光変調器および前記光遅延器を通過したｍ本の並列光信号を１本の光パルス列に合波してシリアル光信号とする合波器とを有し、かつ前記ｍ組の電気信号パラレル−シリアル変換器の各々は、ｎ個の並列電気信号を電荷として蓄積するｎ個のキャパシタと、各々の信号入力端子に直列に接続されたｎ個の抵抗と、前記キャパシタに蓄積された電荷を放電させるｎ個の光伝導スイッチと、光トリガパルスを１ビットづつ遅延させて前記ｎ個の光伝導スイッチに順次分波する光遅延器を含む光分波器とを有する。
【００３１】
ここで、好ましくは、前記キャパシタの容量値Ｃｈと前記抵抗の抵抗値Ｒｉｎとの積Ｃｈ・Ｒｉｎで決まる充電の時定数と比較して、前記キャパシタの容量値Ｃｈ、前記光伝導スイッチの出力側に接続された負荷抵抗の抵抗値Ｒｄ、及び前記光伝導スイッチの受光時の抵抗Ｒｏｎを用いてＣｈ・（Ｒｏｎ＋Ｒｄ）と表せる放電の時定数が十分小さくなるように、前記Ｒｉｎを前記（Ｒｏｎ＋Ｒｄ）に比べて１０倍以上の十分大きな値に設定する。
【００３２】
また、好ましくは、前記Ｃｈを１ｐＦ以下の十分小さな値に設定することで、前記時定数Ｃｈ・（Ｒｏｎ＋Ｒｄ）の値を小さく設定する。
【００３３】
上記第４の目的達成のための光信号処理装置として、並列電気信号をシリアル電気信号に変換する前記電気信号パラレル−シリアル変換装置と、光信号を分波する光分波器と、前記光分波器で分波された一方の前記光信号を前記電気信号パラレル−シリアル変換装置の出力信号で変調する光変調器と、前記光変調器からの光出力の有無に依存した制御信号を出力する制御回路と、前記光分波器で分波された他方の前記光信号が入力され前記制御信号によって出力ポートが制御される光スイッチとを有する。
【００３４】
上記第５の目的達成のための光信号処理装置として、並列電気信号をシリアル光信号に変換する前記電気−光型パラレル−シリアル変換装置と、光信号を分波する光分波器と、前記光分波器で分波された一方の前記光信号を前記電気−光型パラレル−シリアル変換装置の出力信号でゲートする光論理ゲートと、前記光論理ゲートからの光出力の有無に依存した制御信号を出力する制御回路と、前記光分波器で分波された他方の前記光信号が入力され前記制御信号によって出力ポートが制御される光スイッチとを有する。
【００３５】
ここで、前記光信号処理装置を光パケットのルータに使用したことを特徴とすることができる。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づき詳細に説明する。
【００３７】
（第１の実施形態）
図１は本発明の第１の実施形態に係る光電変換回路の構成を示す。図１において、１１は光電変換素子、１２は抵抗値Ｒｉｎの抵抗、１３は容量値Ｃｈのキャパシタ、１４は抵抗値Ｒｄの負荷抵抗、１５はバイアス電源、１６はバイアス電圧印加端子、および１７は出力端子である。なお、入力側キャパシタ１３および出力側の負荷抵抗１４の各端子は接地されているか、または外部回路（図示しない）に接続されている。
【００３８】
バイアス電圧印加端子１６とバイアス電源１５の間には、直列に抵抗１２が接続されている。また、端子１６にはキャパシタ１３も接続されている。この時、キャパシタ１３はバイアス電源１５から印加される電圧によって充電されるが、充電の時定数はＣｈ・Ｒｉｎである。一方、光電変換素子１１に光パルスが照射されると、光伝導効果により光電変換素子１１の抵抗が減少し、キャパシタ１３に蓄積された電荷は負荷抵抗１４を流れて放電されるが、この放電の時定数は、キャパシタ１３の容量値Ｃｈ、抵抗１４の抵抗値Ｒｄ、及び光電変換素子１１の受光時の抵抗Ｒｏｎを用いてＣｈ・（Ｒｏｎ＋Ｒｄ）と表せる。
【００３９】
ここで、Ｒｉｎを（Ｒｏｎ＋Ｒｄ）に比べて１０倍以上の十分大きな値に設定すると、放電の時定数と比較して充電の時定数が十分に大きくなるので、放電開始から放電終了までの間は充電は行われないとみなすことが出来る。即ち、光パルスの入射によって生じる電気パルスの応答速度は、放電の時定数Ｃｈ・（Ｒｉｎ＋Ｒｄ）で決定するのである。キャパシタ１３の容量値Ｃｈを１ｐＦ（ピコファラド）以下の十分に小さな値に設定することにより、時定数Ｃｈ・（Ｒｏｎ＋Ｒｄ）の値を小さくすれば、光電変換素子１１の応答速度に制限されない高速応答が可能な光電変換回路が実現可能である。
【００４０】
以上述べたように、本実施形態では、光電変換回路として光電変換素子１１のバイアス電圧印加端子１６に抵抗１２および容量１３を接続し、抵抗１２および容量１３で決まる充電の時定数を、放電の時定数と比較して１０倍以上に十分に大きくするようにしたので、光電変換素子１１に律速されない高速の光電変換回路が実現できる。
【００４１】
（第２の実施形態）
図２は本発明の第２の実施の形態に係る光電変換回路の構成を示す。図２において、１１Ａは光伝導スイッチ、１２Ａは抵抗値Ｒｉｎの抵抗、１３Ａは容量値Ｃｈのキャパシタ、１４Ａは抵抗値Ｒｄの負荷抵抗、１５Ａは入力信号源、１６Ａはバイアス電圧印加端子、および１７Ａは出力端子である。なお、入力側キャパシタ１３Ａおよび出力側の負荷抵抗１４Ａの各端子は接地されているか、または外部回路（図示しない）に接続されている。本実施形態は前述の第１の実施形態におけるバイアス電源１５を入力信号源１５Ａに置き換えたものである。
【００４２】
前述の第１の実施形態と同様に、Ｒｉｎを（Ｒｏｎ＋Ｒｄ）に比べて１０倍以上の十分大きな値に設定することで、キャパシタ１３Ａの容量値Ｃｈと抵抗１２Ａの抵抗値Ｒｉｎとの積Ｃｈ・Ｒｉｎで決まる充電の時定数と比較して、キャパシタ１３Ａの容量値Ｃｈ、抵抗１４Ａの抵抗値Ｒｄ、及び光伝導スイッチ１１Ａの受光時の抵抗Ｒｏｎを用いてＣｈ・（Ｒｏｎ＋Ｒｄ）と表せる放電の時定数が十分小さくなるように設定する。ここで、入力信号源１５Ａからは“０”レベルが電圧０Ｖであり“１”レベルが電圧ＶｂＶであるＹｂｉｔ／ｓの信号が入力され、光伝導スイッチ１１Ａには繰り返し周波数ＹＨｚの光パルスが照射される。
【００４３】
１／ＹがＣｈ・Ｒｉｎの数倍以上になるように設定すると、入力信号が“１”の時にはキャパシタ１３Ａが充電された状態で光伝導スイッチ１１Ａに光パルスが照射されるため、出力端子１７Ａから電気パルスが出力され、入力信号が“０”の時にはキャパシタ１３Ａが充電されずに光伝導スイッチ１１Ａにバイアス電圧がかかっていない状態で光パルスが照射されるため、出力端子１７Ａには電気パルスが出力されない。即ち、出力端子１７Ａからは入力電気信号に対応した電気パルスが出力される。
【００４４】
本実施形態でも、前述の第１の実施形態と同様に、光電変換回路として光伝導スイッチ１１Ａのバイアス電圧印加端子１６Ａに抵抗１２Ａおよび容量１３Ａを接続し、抵抗１２Ａおよび容量１３Ａで決まる充電の時定数を、放電の時定数と比較して１０倍以上に十分大きくするようにしたので、光伝導スイッチ１１Ａに律速されない高速の電気パルスが入力信号に対応して出力される回路が実現できる。
【００４５】
（第３の実施形態）
図３は本発明の第３の実施の形態に係る電気信号パラレル−シリアル変換装置の構成を示す。図３において、３１はｋ個（ｋは２以上の整数）の光伝導スイッチ、３２はｋ個の抵抗、３３はｋ個のキャパシタ、３４は負荷抵抗、および３５は光遅延器を含む光分波器である。本装置は、ｋ個のパラレル（並列）電気信号を束ねてｋビットのＹｂｉｔ／ｓシリアル電気信号を生成する装置である。なお、入力側キャパシタ３３および出力側の負荷抵抗３４の各端子は接地されているか、または外部回路（図示しない）に接続されている。また、図３の３１〜３３の回路部分は、図２の対応の回路部分を並列接続した構成をしており、後述のように同様な効果が得られる。
【００４６】
ｋ個の並列電気信号によってｋ個のキャパシタ３３を充電する。さらに、光トリガパルスを光分波器３５でｋ本に分波し、１／Ｙ秒毎の遅延を与えて、これらをｋ個の光伝導スイッチ３１に順次照射することにより、各キャパシタ３３に蓄積された電荷は順に放電して、負荷抵抗３４によりｋ個のパルスが連続するＹｂｉｔ／ｓの電気パルス列信号に変換される。
【００４７】
本実施形態でも、前述の第２の実施形態と同様に、各光伝導スイッチ３２のバイアス電圧印加端子に抵抗３２および容量３３をそれぞれ接続し、抵抗３２および容量３３で決まる充電の時定数を、放電の時定数と比較して１０倍以上に十分大きくするようにしたので、本電気信号パラレル−シリアル変換装置は、ＤＣ（直流）から数百Ｍｂｉｔ／ｓの並列電気信号を４０Ｇｂｉｔ／ｓ以上の高速シリアル電気信号へと直接変換可能であるだけでなく、入力パラレル電気信号の他には装置に電源供給を必要とせず、極めて低消費電力である。また、バースト的な光トリガパルスの照射に対しても動作可能である。
【００４８】
（第４の実施形態）
図４は本発明の第４の実施の形態に係る光パケットのアドレス処理装置の構成を示す。図４において、４１は図３と同様な構成の電気信号パラレル−シリアル変換装置、４２は光変調器、４３は制御装置、および４４は光スイッチである。光パケットは信号速度Ｙｂｉｔ／ｓで、ｋビットの光ラベルとそれに続くペイロードで構成されている。本装置は光ラベルとローカルアドレスの一致、不一致を判定し、光パケットの出力ポートを制御する装置である。
【００４９】
ｋビットのローカルアドレスはｋ個のパラレル（並列）電気信号として電気信号パラレル−シリアル変換装置４１に入力され、信号速度Ｙｂｉｔ／ｓのｋビット・シリアル電気信号に変換された後に、光変調器４２に入力される。
【００５０】
一方、光パケットは光分波器（図示しない）によって２経路に分けられ、一方が光変調器４２に入力され、他方が光スイッチ４４に入力される。ここで、光変調器４２を入力電気信号が“０”の時に開いて、入力電気信号が“１”の時には閉じるように設定する。さらに、光ラベルに含まれる“１”の数とローカルアドレスに含まれる“１”の数は同数とする。この条件の下では、光ラベルとローカルアドレスが一致した場合には、光変調器４２からは光信号を出力されず、両者が不一致の場合にのみ光変調器４２から１ビット以上の光信号が出力される。
【００５１】
光変調器４２からの出力光信号は制御装置４３に入力され、制御装置４３は、光信号が入力された時には光スイッチ４４の出力ポートをポートＡとする制御信号を光スイッチ４４に送り、光信号が入力されない時には光スイッチ４４の出力ポートをポートＢとする制御信号を光スイッチ４４に送る。
【００５２】
光スイッチ４４には前述の光分波器（図示しない）で分岐されたもう一方の経路で光パケットが入力され、光パケットは前述の制御信号に応じたポートに出力される。即ち、光ラベルとローカルアドレスが不一致の場合には、光パケットはポートＡに出力され、光ラベルとローカルアドレスが一致の場合には、光パケットはポートＢに出力されるのである。
【００５３】
ここで、電気信号パラレル−シリアル変換装置４１として、前述の第３の実施形態で記述した電気信号パラレル−シリアル変換装置を用いることにより、非常に簡易な構成で低消費電力、かつローカルアドレスのダイナミックな変更にも容易に対応可能な比較型ラベル処理装置が実現できる。
【００５４】
（第５の実施形態）
図５は本発明の第５の実施の形態に係る電気−光型パラレル−シリアル変換装置の構成を示す。従来技術の項で記述したように、電気信号をパラレル−シリアル変換して高速電気信号にした後に、Ｅ／Ｏ変換を行い、高速光信号を生成するタイプの従来の電気−光型パラレル−シリアル変換装置においては、パラレル信号の数ｋと等しい数の光変調器が必要であり、そのため装置の大型化、光信号の合分波による損失の増大を招くという課題がある。そこで、本実施形態では、ｋが大きい場合に、ｋ個の並列電気信号をｎ個単位で束ねて、ｍ本の並列電気信号を生成し（ｋ＝ｎ×ｍ）、ｍ個の光変調器によりｋビットの光シリアル信号を生成するように構成している。これにより、必要とする光変調器の数を大幅に削減（１／ｎ）することが可能になる。
【００５５】
図５において、５０は光遅延器を含む光分波器、５１はｎ個の光伝導スイッチ、５２はｎ個の抵抗、５３はｎ個のキャパシタ、および５４は負荷抵抗であり、これら構成要素により、ｎ個のパラレル電気信号を束ねてｎビットのＹｂｉｔ／ｓシリアル電気信号を生成する電気信号パラレル−シリアル変換部を構成する。この電気信号パラレル−シリアル変換部は本発明の第３の実施形態で説明した図３の回路構成と同様であり、ｎ個の並列電気信号によってｎ個のキャパシタ５３を充電する。さらに、光トリガパルスを光分波器５０でｎ本に分波し、１ビットずつ遅延を与えてｎ個の光伝導スイッチ５１に順次照射することにより、各キャパシタ５３に蓄積された電荷は順に放電して、負荷抵抗５４によりｎ個のパルスが連続する電気パルス列信号に変換される。
【００５６】
このようにして得られたｎ個のパルスが連続する電気パルス列信号を並列にｍ本用意し、このｍ本の電気パルス列を、各々光変調器５７に入力する。これら光変調器５７には、光パルス光源５５から出力された後、光分波器５６によってｍ本に分岐されたｎビットの光パルス列が入力され、これら光パルス列は光変調器５７において上記電気パルス列によって変調される。ｍ個の光変調器５７からの出力光信号に、光遅延器５８により遅延を与え、さらに光合波器５９により１本の光パルス列に束ねることにより、ｋビットの光シリアル信号が生成される。
【００５７】
ここで、本実施形態の光パルス光源５５、光分波器５６、光変調器５７、光遅延器５８、および光合波器５６から構成された回路部分は、前述の図７の（ａ）に示した従来の回路と同様の構成をしているが、図７の（ａ）の光変調器７３には、ｋ個の並列電気信号が直接入力されるのに対し、本実施形態の光変調器５７には前述のようにｎ個のパルスが連続する電気パルス列信号のｍ本からなる、ｍ本の電気パルス列が入力されるので、光変調器５７の数が１／ｎに減少される。例えば、ｋ＝６４、ｎ＝８，ｍ＝８の場合では、光変調器５７の数を従来の６４個から８個に激減することができる。
【００５８】
ここでは、電気信号パラレル−シリアル変換部で用いる光トリガパルスと光パルス光源５５を別々に記載したが、光トリガパルスとして、光パルス光源５５の出力を光分波器５６で分岐した一部を用いることも可能である。
【００５９】
（第６の実施形態）
図６は本発明の第６の実施の形態に係る光パケットのアドレス処理装置の構成を示す。図６において、６１は前述の第５の実施形態で説明した図５の構成と同様の構成の電気−光型パラレル−シリアル変換装置、６２は光論理ゲート（例えば、４光波混合を用いたものや、相互位相変調型波長変換を用いたもの）、６３は制御装置、および６４は光スイッチである。光パケットは信号速度Ｙｂｉｔ／ｓでｋビットの光ラベルとそれに続くペイロードで構成されている。本装置は光ラベルとローカルアドレスの一致、不一致を判定し、光パケットの出力ポートを制御する装置である。
【００６０】
ｋビットのローカルアドレスはｋ個のパラレル電気信号として電気−光型パラレル−シリアル変換装置６１に入力され、信号速度Ｙｂｉｔ／ｓのｋビット・シリアル光信号に変換された後に、光倫理ゲート６２に入力される。一方、光パケットは光分波器（図示しない）によって２経路に分けられ、一方が光論理ゲート６２に入力され、他方が光スイッチ６４に入力される。
【００６１】
ここで、光論理ゲート６２は、２つの入力ポートへの入力光信号が一致した場合（両方“０”、又は両方“１”）には光信号を出力せず、２つの入力ポートへの入力光信号が異なる場合（一方のみ“１”）には光信号を出力するものとする。さらに、光パケットの光ラベルに含まれる“１”の数と、ｋ個の並列電気信号のローカルアドレスに含まれる“１”の数は同数とする。この条件の下では、光ラベルとローカルアドレスが一致した場合には、光論理ゲート６２からは光信号は出力されず、両者が不一致の場合にのみ光論理ゲート６２から１ビット以上の光信号が出力される。
【００６２】
光論理ゲート６２からの出力光信号は制御装置６３に入力され、制御装置６３は、光信号が入力された時には光スイッチ６４の出力ポートをポートＡとする制御信号を光スイッチ６４に送り、光信号が入力されない時には光スイッチ６４の出力ポートをポートＢとする制御信号を光スイッチ６４に送る。光スイッチ６４には前述の光分波器（図示しない）で分岐されたもう一方の経路で光パケットが入力され、光パケットは前述の制御信号に応じたポートに出力される。即ち、光ラベルとローカルアドレスが不一致の場合には、光パケットはポートＡに出力され、光ラベルとローカルアドレスが一致の場合には、光パケットはポートＢに出力されるのである。
【００６３】
ここで、電気−光型パラレル−シリアル変換装置６１として、本発明の第５の実施形態で記述した図５の電気−光型パラレル−シリアル変換装置を用いることにより、高速多ビットの光ラベルの処理が可能で、かつローカルアドレスのダイナミックな変更にも容易に対応可能な比較型ラベル処理装置が実現できる。
【００６４】
（他の実施形態）
本発明は、以上述べた本発明の実施形態に限定されるものではなく、同様な機能を有する代替品での置き換え、請求項の記載の範囲内の変更、組み合わせ等も、本発明の実施形態に含まれるのは勿論である。
【００６５】
【発明の効果】
以上実施の形態とともに詳細に説明したとおり、本発明によれば、従来構造の光電変換素子に簡易な回路を付加するだけで、光電変換素子内のホールの移動速度に制限されない高速応答が可能な光電変換回路が実現される。
【００６６】
また、本発明によれば、低消費電力で、簡便かつ小型に、バースト信号にも対応可能な、電気信号パラレル−シリアル変換装置、及び電気−光型パラレル−シリアル変換装置を構成することが可能となる。
【００６７】
また、本発明によれば、簡易な構成で高速化、多ビット化、及びローカルアドレスのダイナミックな変更にも容易に対応可能な比較型ラベル処理装置が実現可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における光電変換回路の構成を示す回路図である。
【図２】本発明の第２の実施形態における光電変換回路の構成を示す回路図である。
【図３】本発明の第３の実施形態における電気信号をパラレル−シリアル変換する電子信号パラレル−シリアル変換装置の構成を示す回路図である。
【図４】本発明の第４の実施形態における光パケットのラベル処理を行う光信号処理装置の構成を示すブロック図である。
【図５】本発明の第５の実施形態における電気−光型パラレル−シリアル変換装置の構成を示す回路図である。
【図６】本発明の第６の実施形態における光パケットのラベル処理を行う光信号処理装置（アドレス処理装置）の構成を示すブロック図である。
【図７】従来の電気−光型パラレル−シリアル変換装置の構成例を示す構成図（ａ）とブロック図（ｂ）である。
【符号の説明】
１１ 光電変換素子
１１Ａ 光伝導スイッチ
１２，１２Ａ 抵抗
１３，１３Ａ キャパシタ（容量）
１４，１４Ａ 負荷抵抗
１５ バイアス電源
１５Ａ 信号源
１６，１６Ａ バイアス電圧印加端子
１７，１７Ａ 出力端子
３１ 光伝導スイッチ
３２ 抵抗
３３ キャパシタ
３４ 負荷抵抗
３５ 光遅延器を含む光分波器
４１ 電気信号パラレル−シリアル変換装置
４２ 光変調器
４３ 制御装置
４４ 光スイッチ
５０ 光遅延器を含む光分波器
５１ 光伝導スイッチ
５２ 抵抗
５３ キャパシタ
５４ 負荷抵抗
５５ 光パルス光源
５６ 光分波器
５７ 光変調器
５８ 光遅延器
５９ 光合波器
６１ 電気−光型パラレル−シリアル変換装置
６２ 光論理ゲート
６３ 制御装置
６４ 光スイッチ
７１ 光パルス光源
７２ 光分波器
７３ 光変調器
７４ 光遅延器
７５ 光合波器
７６ 光源
７７ 光変調器
７８ 電気信号パラレル−シリアル変換器
７９ 電気クロック信号発生器
【発明の属する技術分野】
本発明は、光電変換回路、およびパラレル−シリアル変換装置、並びに光信号処理装置に関し、さらに詳しくは、光信号を電気信号に変換する光電変換回路、並列電気信号を高速なシリアル電気信号に変換する電気信号パラレル−シリアル変換装置、および並列電気信号をシリアル光信号に変換する電気−光型パラレル−シリアル変換装置、並びに、高速光パケットの光ラベル処理等に用いる光信号処理装置に関する。
【０００２】
【従来の技術】
１０Ｇｂｉｔ／ｓ以上の高速な光信号を電気信号に変換する高速応答光電変換装置としてはこれまでに様々な半導体受光素子が提案・実現されている。
【０００３】
具体例として、ｐｉｎフォトダイオードでは、半導体受光素子の応答速度を制限する主要因である光吸収層内のホールの移動速度という制約を打破する工夫がなされている。例えば、導波路型フォトダイオードでは、光吸収層を薄層化してホールの移動距離を短縮することにより（例えば、非特許文献１を参照）、また単一走行キャリア・フォトダイオードでは、層構成の工夫により走行するキャリアを電子のみとすることにより（例えば、非特許文献２を参照）、優れた高速性能を実現している。
【０００４】
しかしながら、これら従来の受光素子には作製工程が複雑であったり、特殊な層構造が必要であるという、解決すべき点がある。さらに、これらのｐｉｎ型受光素子では内部に発生するビルトイン・ポテンシャルのために、外部から受光素子に加えるバイアス電圧が０Ｖの状態でも、光信号を入射すると、応答して電気信号を出力してしまう。そのため、入力電気信号を受光素子へのバイアス電圧として用いて、光照射時にその入力電気信号の符号に応じた電気信号を出力させるという用途には、ｐｉｎ型受光素子は不適である。
【０００５】
一方、ＭＳＭ−ＰＤ（Ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｍｅｔａｌ Ｐｈｏｔｏｄｉｏｄｅ）はバイアス電圧が印加されない状態では光信号に全く応答しないので、上記の用途に適用することが可能な上、作製が非常に容易であるという利点を有する。
【０００６】
しかしながら、ＭＳＭ−ＰＤは低いホールの移動度のために、光応答出力波形の立ち下がり時間が長く、高速応答が困難であった。この難点を解決するために、低温成長技術（例えば、非特許文献３を参照）やナローバンドキャップ構造の導入により高速化が実現されているが、これらは受光感度の低下や作製工程の複雑化を引き起こしてしまう。
【０００７】
さらに、光通信システム全体に目を向けると、データ通信の急増に伴い、光信号の高速化の要求が高まっており、通信システムで用いられる光信号の伝送レートは最先端の領域では４０Ｇｂｉｔ／ｓ以上に達しようとしている。しかしながら、このように伝送される光信号が高速化された場合でも、ルーティングやメモリのような信号処理機能は、現状ではシリコン系のＬＳＩで構成するため、高速の光信号と動作速度が１Ｇｂｉｔ／ｓ以下のシリコン系ＬＳＩ（大規模集積回路）とのインターフェースとなる光−電気型シリアル−パラレル変換装置、電気−光型パラレル−シリアル変換装置、及びクロック発生装置が必須である。低速電気信号を高速光信号に変換する電気−光型パラレル−シリアル変換については、大別すると、低速の電気信号に対してＥ／Ｏ変換（電気・光変換）を行った後に光パラレル−シリアル変換を行い、高速光信号を生成する（図７の（ａ）参照）か、電気信号をパラレル−シリアル変換して高速電気信号にした後、Ｅ／Ｏ変換を行い、高速光信号を生成する（図７の（ｂ）参照）のいずれかである。
【０００８】
図７の（ａ）で示した前者の方式では、電子回路には高速性能が要求されないという利点はあるが、ビット数と等しい数の光変調器７３が必要であるため装置が大掛かりになる上に、光分波・光合波に伴う光信号の損失も大きいという解決すべき点がある。
【０００９】
また、図７の（ｂ）で示した後者の方式では、シリアル光信号の速度が電子回路７８、７９の動作速度で制限されるため、４０Ｇｂｉｔ／ｓ程度が限界であると考えられる。さらに、数十〜数百Ｍｂｉｔ／ｓの電気信号から４０Ｇｂｉｔ／ｓ級の電気信号へのパラレル−シリアル変換を、ＩｎＰまたはＧａＡｓ系高速電子回路技術により行う場合には、数段階に分けて順次高速化を図ることになり、全体の消費電力も相当大きくなると予想される。しかも、電子回路を用いた従来のクロック抽出では、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相ロックループ）によるフィードバックをかけ、ＶＣＯ（Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）の発振周波数をロックする必要があるため、バースト信号に対することは不可能である。
【００１０】
また、高速光通信システムの一例であるパケット通信においては、高速光パケットのラベル処理を行い、パケット送信先を制御する方法として、光ラベルに対して光シリアル−パラレル変換を行い、光電変換の後に、電子回路でビット毎にラベル認識して処理を行う方法（例えば、非特許文献４を参照） と、ノードでローカル光アドレス信号を生成して、そのアドレス信号とパケットの光ラベルの一致、不一致のみを光論理ゲートを用いて判定し、処理を行う方法（比較型：例えば非特許文献５を参照） とがある。
【００１１】
後者の比較型は前者と比較して、複雑なラベル処理には不適であるが、ノードでのパケットのバイパス／ドロップのみを制御する場合等の簡易なラベル処理については、装置構成の簡易化という利点がある。しかしながら、これまでに報告されている比較型のラベル処理方法では、光論理ゲートを用いているため、高速動作が可能であるが、偏波、信号強度等に制約があり、装置についても必ずしも簡易とはいえない。さらに、ローカル光アドレスのダイナミックな変更を考えると、アドレスビット数と同じ数の光変調器が必要になるという欠点もある。
【００１２】
【非特許文献１】
Ｊ． Ｅ． Ｂｏｗｅｒｓ ｅｔ ａｌ．， ”Ｈｉｇｈ−ｓｐｅｅｄ ｚｅｒｏ−ｂｉａｓ ｗａｖｅｇｕｉｄｅ ｐｈｏｔｏｄｅｔｅｃｔｏｒｓ，”Ｅｌｅｃｔｒｏｎ． Ｌｅｔｔ．， Ｖｏｌ． ２２， ｐ． ９０５ （１９８６）
【００１３】
【非特許文献２】
Ｔ． Ｉｓｈｉｂａｓｈｉ ｅｔ ａｌ．， ”ＩｎＰ／ＩｎＧａＡｓ Ｕｎｉ−Ｔｒａｖｅｌｉｎｇ−Ｃａｒｒｉｅｒ Ｐｈｏｔｏｄｉｏｄｅｓ，”
ＩＥＩＣＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ．， Ｖｏｌ． Ｅ８３−Ｃ， Ｎｏ． ６， ｐ． ９３８ （２０００）
【００１４】
【非特許文献３】
Ｒ． Ｔａｋａｈａｓｈｉ ｅｔ ａｌ．， ”Ｕｌｔｒａｆａｓｔ １．５５−ｕｍ ｐｈｏｔｏｒｅｓｐｏｎｓｅ ｉｎ
ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ−ｇｒｏｗｎ ＩｎＧａＡｓ／ＩｎＡｌＡｓ ｑｕａｎｔｕｍ ｗｅｌｌｓ，”
Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， Ｖｏｌ． ６５， Ｎｏ． １４， ｐ． １７９０ （１９９４）
【００１５】
【非特許文献４】
Ｔ． Ｎａｋａｈａｒａ ｅｔ ａｌ．， ”１００−Ｇｂｉｔ／ｓ ｏｐｔｉｃａｌ−ｐａｃｋｅｔ ｓｅｌｆ−ｒｏｕｔｉｎｇ ｂｙ ｓｅｌｆ
ｓｅｒｉａｌ−ｔｏ−ｐａｒａｌｌｅｌ ｃｏｎｖｅｒｓｉｏｎ，”
Ｐｒｏｃ． ＯＦＣ ２００２， ＷＥ５， ｐ． ２６６ （２００２）
【００１６】
【非特許文献５】
Ｄ． Ｃｏｔｔｅｒ ｅｔ ａｌ．， ”Ｓｅｌｆ−ｒｏｕｔｉｎｇ ｏｆ １００ Ｇｂ／ｓ ｐａｃｋｅｔｓ ｕｓｉｎｇ ６ ｂｉｔ
ｋｅｙｗｏｒｄ ａｄｄｒｅｓｓ ｒｅｃｏｇｎｉｔｉｏｎ，”
Ｅｌｅｃｔｒｏｎ． Ｌｅｔｔ．， Ｖｏｌ． ３１， ｐ． １４７５ （１９９５）
【００１７】
【発明が解決しようとする課題】
そこで、本発明の第１の目的は、上述の従来技術の課題を解決するため、特殊な層構造や複雑な作製工程を必要としない簡易な構成で、高速応答が可能な光電変換回路を実現することにある。
【００１８】
また、本発明の第２の目的は、上述の従来技術の課題を解決するため、簡易な回路構成で、高速かつ低消費電力でバースト信号にも対応可能な、電気信号パラレル−シリアル変換装置を実現することにある。
【００１９】
また、本発明の第３の目的は、上述の従来技術の課題を解決するため、簡易な装置構成でありながら、高速化、及び多ビット化にも柔軟な対応可能な、電気−光型パラレル−シリアル変換装置を実現することにある。
【００２０】
また、本発明の第４の目的は、上述の従来技術の課題を解決するため、光パケット信号に特殊な条件を要求せず、簡易な装置構成でローカルアドレスのダイナミックな変更にも対応可能な、比較型ラベル処理装置に好適な光信号処理装置を実現することにある。
【００２１】
さらに、本発明の第５の目的は、上述の従来技術の課題を解決するため、簡易な装置構成でありながら、高速化、多ビット化、及びローカルアドレスのダイナミックな変更にも対応可能な、比較型ラベル処理装置に好適な光信号処理装置を実現することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成する本発明の構成は、次の点を特徴とする。
【００２３】
上記第１の目的達成のための光電変換回路として、光電変換素子のバイアス電圧印加端子とバイアス電源との間に直列に接続された抵抗と、前記バイアス電圧印加端子に接続されたキャパシタとを有する。
【００２４】
ここで、好ましくは、前記キャパシタの容量値Ｃｈと前記抵抗の抵抗値Ｒｉｎとの積Ｃｈ・Ｒｉｎで決まる充電の時定数と比較して、前記キャパシタの容量値Ｃｈ、前記光電変換素子に出力端子と並列に接続された負荷抵抗の抵抗値Ｒｄ、及び前記光電変換素子の受光時の抵抗Ｒｏｎを用いてＣｈ・（Ｒｏｎ＋Ｒｄ）と表せる放電の時定数が十分小さくなるように、前記Ｒｉｎを前記（Ｒｏｎ＋Ｒｄ）に比べて１０倍以上の十分大きな値に設定する。
【００２５】
また、好ましくは、前記Ｃｈを１ｐＦ以下の十分小さな値に設定することで、前記時定数Ｃｈ・（Ｒｏｎ＋Ｒｄ）の値を小さく設定する。
【００２６】
また、好ましくは、前記バイアス電源が入力信号源に置き換えられ、前記光電変換素子が光パルスの照射に応じてスイッチ動作を行う光伝導スイッチに置き換えられてもよい。
【００２７】
上記第２の目的達成のための電気信号パラレル−シリアル変換装置として、ｋ個の並列電気信号を電荷として蓄積するｋ個のキャパシタと、各々の信号入力端子に直列に接続されたｋ個の抵抗と、前記キャパシタに蓄積された電荷を放電させるｋ個の光伝導スイッチと、光トリガパルスを１ビットづつ遅延させて前記ｋ個の光伝導スイッチに順次分波する光遅延器を含む光分波器とを有する。
【００２８】
ここで、好ましくは、前記キャパシタの容量値Ｃｈと前記抵抗の抵抗値Ｒｉｎとの積Ｃｈ・Ｒｉｎで決まる充電の時定数と比較して、前記キャパシタの容量値Ｃｈ、前記光伝導スイッチの出力側に接続された負荷抵抗の抵抗値Ｒｄ、及び前記光伝導スイッチの受光時の抵抗Ｒｏｎを用いてＣｈ・（Ｒｏｎ＋Ｒｄ）と表せる放電の時定数が十分小さくなるように、前記Ｒｉｎを前記（Ｒｏｎ＋Ｒｄ）に比べて１０倍以上の十分大きな値に設定する。
【００２９】
また、好ましくは、前記Ｃｈを１ｐＦ以下の十分小さな値に設定することで、前記時定数Ｃｈ・（Ｒｏｎ＋Ｒｄ）の値を小さく設定する。
【００３０】
上記第３の目的達成のための電気−光型パラレル−シリアル変換装置として、ｋ個の並列電気信号をｎ個単位でシリアル電気信号に変換するｍ（ｍ＝ｋ／ｎ）組の電気信号パラレル−シリアル変換器と、光パルス光源と、前記光パルス光源から出力する光信号をｍ個に分岐する光分波器と、前記光分波器で分波されたｍ本の並列光信号を前記ｍ組の電気信号パラレル−シリアル変換器から出力するｍ組の並列電気信号で変調するｍ個の光変調器と、前記ｍ個の光変調器の入力側又は出力側においてｍ本の並列光信号を１ビットづつ遅延させる光遅延器と、前記光変調器および前記光遅延器を通過したｍ本の並列光信号を１本の光パルス列に合波してシリアル光信号とする合波器とを有し、かつ前記ｍ組の電気信号パラレル−シリアル変換器の各々は、ｎ個の並列電気信号を電荷として蓄積するｎ個のキャパシタと、各々の信号入力端子に直列に接続されたｎ個の抵抗と、前記キャパシタに蓄積された電荷を放電させるｎ個の光伝導スイッチと、光トリガパルスを１ビットづつ遅延させて前記ｎ個の光伝導スイッチに順次分波する光遅延器を含む光分波器とを有する。
【００３１】
ここで、好ましくは、前記キャパシタの容量値Ｃｈと前記抵抗の抵抗値Ｒｉｎとの積Ｃｈ・Ｒｉｎで決まる充電の時定数と比較して、前記キャパシタの容量値Ｃｈ、前記光伝導スイッチの出力側に接続された負荷抵抗の抵抗値Ｒｄ、及び前記光伝導スイッチの受光時の抵抗Ｒｏｎを用いてＣｈ・（Ｒｏｎ＋Ｒｄ）と表せる放電の時定数が十分小さくなるように、前記Ｒｉｎを前記（Ｒｏｎ＋Ｒｄ）に比べて１０倍以上の十分大きな値に設定する。
【００３２】
また、好ましくは、前記Ｃｈを１ｐＦ以下の十分小さな値に設定することで、前記時定数Ｃｈ・（Ｒｏｎ＋Ｒｄ）の値を小さく設定する。
【００３３】
上記第４の目的達成のための光信号処理装置として、並列電気信号をシリアル電気信号に変換する前記電気信号パラレル−シリアル変換装置と、光信号を分波する光分波器と、前記光分波器で分波された一方の前記光信号を前記電気信号パラレル−シリアル変換装置の出力信号で変調する光変調器と、前記光変調器からの光出力の有無に依存した制御信号を出力する制御回路と、前記光分波器で分波された他方の前記光信号が入力され前記制御信号によって出力ポートが制御される光スイッチとを有する。
【００３４】
上記第５の目的達成のための光信号処理装置として、並列電気信号をシリアル光信号に変換する前記電気−光型パラレル−シリアル変換装置と、光信号を分波する光分波器と、前記光分波器で分波された一方の前記光信号を前記電気−光型パラレル−シリアル変換装置の出力信号でゲートする光論理ゲートと、前記光論理ゲートからの光出力の有無に依存した制御信号を出力する制御回路と、前記光分波器で分波された他方の前記光信号が入力され前記制御信号によって出力ポートが制御される光スイッチとを有する。
【００３５】
ここで、前記光信号処理装置を光パケットのルータに使用したことを特徴とすることができる。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づき詳細に説明する。
【００３７】
（第１の実施形態）
図１は本発明の第１の実施形態に係る光電変換回路の構成を示す。図１において、１１は光電変換素子、１２は抵抗値Ｒｉｎの抵抗、１３は容量値Ｃｈのキャパシタ、１４は抵抗値Ｒｄの負荷抵抗、１５はバイアス電源、１６はバイアス電圧印加端子、および１７は出力端子である。なお、入力側キャパシタ１３および出力側の負荷抵抗１４の各端子は接地されているか、または外部回路（図示しない）に接続されている。
【００３８】
バイアス電圧印加端子１６とバイアス電源１５の間には、直列に抵抗１２が接続されている。また、端子１６にはキャパシタ１３も接続されている。この時、キャパシタ１３はバイアス電源１５から印加される電圧によって充電されるが、充電の時定数はＣｈ・Ｒｉｎである。一方、光電変換素子１１に光パルスが照射されると、光伝導効果により光電変換素子１１の抵抗が減少し、キャパシタ１３に蓄積された電荷は負荷抵抗１４を流れて放電されるが、この放電の時定数は、キャパシタ１３の容量値Ｃｈ、抵抗１４の抵抗値Ｒｄ、及び光電変換素子１１の受光時の抵抗Ｒｏｎを用いてＣｈ・（Ｒｏｎ＋Ｒｄ）と表せる。
【００３９】
ここで、Ｒｉｎを（Ｒｏｎ＋Ｒｄ）に比べて１０倍以上の十分大きな値に設定すると、放電の時定数と比較して充電の時定数が十分に大きくなるので、放電開始から放電終了までの間は充電は行われないとみなすことが出来る。即ち、光パルスの入射によって生じる電気パルスの応答速度は、放電の時定数Ｃｈ・（Ｒｉｎ＋Ｒｄ）で決定するのである。キャパシタ１３の容量値Ｃｈを１ｐＦ（ピコファラド）以下の十分に小さな値に設定することにより、時定数Ｃｈ・（Ｒｏｎ＋Ｒｄ）の値を小さくすれば、光電変換素子１１の応答速度に制限されない高速応答が可能な光電変換回路が実現可能である。
【００４０】
以上述べたように、本実施形態では、光電変換回路として光電変換素子１１のバイアス電圧印加端子１６に抵抗１２および容量１３を接続し、抵抗１２および容量１３で決まる充電の時定数を、放電の時定数と比較して１０倍以上に十分に大きくするようにしたので、光電変換素子１１に律速されない高速の光電変換回路が実現できる。
【００４１】
（第２の実施形態）
図２は本発明の第２の実施の形態に係る光電変換回路の構成を示す。図２において、１１Ａは光伝導スイッチ、１２Ａは抵抗値Ｒｉｎの抵抗、１３Ａは容量値Ｃｈのキャパシタ、１４Ａは抵抗値Ｒｄの負荷抵抗、１５Ａは入力信号源、１６Ａはバイアス電圧印加端子、および１７Ａは出力端子である。なお、入力側キャパシタ１３Ａおよび出力側の負荷抵抗１４Ａの各端子は接地されているか、または外部回路（図示しない）に接続されている。本実施形態は前述の第１の実施形態におけるバイアス電源１５を入力信号源１５Ａに置き換えたものである。
【００４２】
前述の第１の実施形態と同様に、Ｒｉｎを（Ｒｏｎ＋Ｒｄ）に比べて１０倍以上の十分大きな値に設定することで、キャパシタ１３Ａの容量値Ｃｈと抵抗１２Ａの抵抗値Ｒｉｎとの積Ｃｈ・Ｒｉｎで決まる充電の時定数と比較して、キャパシタ１３Ａの容量値Ｃｈ、抵抗１４Ａの抵抗値Ｒｄ、及び光伝導スイッチ１１Ａの受光時の抵抗Ｒｏｎを用いてＣｈ・（Ｒｏｎ＋Ｒｄ）と表せる放電の時定数が十分小さくなるように設定する。ここで、入力信号源１５Ａからは“０”レベルが電圧０Ｖであり“１”レベルが電圧ＶｂＶであるＹｂｉｔ／ｓの信号が入力され、光伝導スイッチ１１Ａには繰り返し周波数ＹＨｚの光パルスが照射される。
【００４３】
１／ＹがＣｈ・Ｒｉｎの数倍以上になるように設定すると、入力信号が“１”の時にはキャパシタ１３Ａが充電された状態で光伝導スイッチ１１Ａに光パルスが照射されるため、出力端子１７Ａから電気パルスが出力され、入力信号が“０”の時にはキャパシタ１３Ａが充電されずに光伝導スイッチ１１Ａにバイアス電圧がかかっていない状態で光パルスが照射されるため、出力端子１７Ａには電気パルスが出力されない。即ち、出力端子１７Ａからは入力電気信号に対応した電気パルスが出力される。
【００４４】
本実施形態でも、前述の第１の実施形態と同様に、光電変換回路として光伝導スイッチ１１Ａのバイアス電圧印加端子１６Ａに抵抗１２Ａおよび容量１３Ａを接続し、抵抗１２Ａおよび容量１３Ａで決まる充電の時定数を、放電の時定数と比較して１０倍以上に十分大きくするようにしたので、光伝導スイッチ１１Ａに律速されない高速の電気パルスが入力信号に対応して出力される回路が実現できる。
【００４５】
（第３の実施形態）
図３は本発明の第３の実施の形態に係る電気信号パラレル−シリアル変換装置の構成を示す。図３において、３１はｋ個（ｋは２以上の整数）の光伝導スイッチ、３２はｋ個の抵抗、３３はｋ個のキャパシタ、３４は負荷抵抗、および３５は光遅延器を含む光分波器である。本装置は、ｋ個のパラレル（並列）電気信号を束ねてｋビットのＹｂｉｔ／ｓシリアル電気信号を生成する装置である。なお、入力側キャパシタ３３および出力側の負荷抵抗３４の各端子は接地されているか、または外部回路（図示しない）に接続されている。また、図３の３１〜３３の回路部分は、図２の対応の回路部分を並列接続した構成をしており、後述のように同様な効果が得られる。
【００４６】
ｋ個の並列電気信号によってｋ個のキャパシタ３３を充電する。さらに、光トリガパルスを光分波器３５でｋ本に分波し、１／Ｙ秒毎の遅延を与えて、これらをｋ個の光伝導スイッチ３１に順次照射することにより、各キャパシタ３３に蓄積された電荷は順に放電して、負荷抵抗３４によりｋ個のパルスが連続するＹｂｉｔ／ｓの電気パルス列信号に変換される。
【００４７】
本実施形態でも、前述の第２の実施形態と同様に、各光伝導スイッチ３２のバイアス電圧印加端子に抵抗３２および容量３３をそれぞれ接続し、抵抗３２および容量３３で決まる充電の時定数を、放電の時定数と比較して１０倍以上に十分大きくするようにしたので、本電気信号パラレル−シリアル変換装置は、ＤＣ（直流）から数百Ｍｂｉｔ／ｓの並列電気信号を４０Ｇｂｉｔ／ｓ以上の高速シリアル電気信号へと直接変換可能であるだけでなく、入力パラレル電気信号の他には装置に電源供給を必要とせず、極めて低消費電力である。また、バースト的な光トリガパルスの照射に対しても動作可能である。
【００４８】
（第４の実施形態）
図４は本発明の第４の実施の形態に係る光パケットのアドレス処理装置の構成を示す。図４において、４１は図３と同様な構成の電気信号パラレル−シリアル変換装置、４２は光変調器、４３は制御装置、および４４は光スイッチである。光パケットは信号速度Ｙｂｉｔ／ｓで、ｋビットの光ラベルとそれに続くペイロードで構成されている。本装置は光ラベルとローカルアドレスの一致、不一致を判定し、光パケットの出力ポートを制御する装置である。
【００４９】
ｋビットのローカルアドレスはｋ個のパラレル（並列）電気信号として電気信号パラレル−シリアル変換装置４１に入力され、信号速度Ｙｂｉｔ／ｓのｋビット・シリアル電気信号に変換された後に、光変調器４２に入力される。
【００５０】
一方、光パケットは光分波器（図示しない）によって２経路に分けられ、一方が光変調器４２に入力され、他方が光スイッチ４４に入力される。ここで、光変調器４２を入力電気信号が“０”の時に開いて、入力電気信号が“１”の時には閉じるように設定する。さらに、光ラベルに含まれる“１”の数とローカルアドレスに含まれる“１”の数は同数とする。この条件の下では、光ラベルとローカルアドレスが一致した場合には、光変調器４２からは光信号を出力されず、両者が不一致の場合にのみ光変調器４２から１ビット以上の光信号が出力される。
【００５１】
光変調器４２からの出力光信号は制御装置４３に入力され、制御装置４３は、光信号が入力された時には光スイッチ４４の出力ポートをポートＡとする制御信号を光スイッチ４４に送り、光信号が入力されない時には光スイッチ４４の出力ポートをポートＢとする制御信号を光スイッチ４４に送る。
【００５２】
光スイッチ４４には前述の光分波器（図示しない）で分岐されたもう一方の経路で光パケットが入力され、光パケットは前述の制御信号に応じたポートに出力される。即ち、光ラベルとローカルアドレスが不一致の場合には、光パケットはポートＡに出力され、光ラベルとローカルアドレスが一致の場合には、光パケットはポートＢに出力されるのである。
【００５３】
ここで、電気信号パラレル−シリアル変換装置４１として、前述の第３の実施形態で記述した電気信号パラレル−シリアル変換装置を用いることにより、非常に簡易な構成で低消費電力、かつローカルアドレスのダイナミックな変更にも容易に対応可能な比較型ラベル処理装置が実現できる。
【００５４】
（第５の実施形態）
図５は本発明の第５の実施の形態に係る電気−光型パラレル−シリアル変換装置の構成を示す。従来技術の項で記述したように、電気信号をパラレル−シリアル変換して高速電気信号にした後に、Ｅ／Ｏ変換を行い、高速光信号を生成するタイプの従来の電気−光型パラレル−シリアル変換装置においては、パラレル信号の数ｋと等しい数の光変調器が必要であり、そのため装置の大型化、光信号の合分波による損失の増大を招くという課題がある。そこで、本実施形態では、ｋが大きい場合に、ｋ個の並列電気信号をｎ個単位で束ねて、ｍ本の並列電気信号を生成し（ｋ＝ｎ×ｍ）、ｍ個の光変調器によりｋビットの光シリアル信号を生成するように構成している。これにより、必要とする光変調器の数を大幅に削減（１／ｎ）することが可能になる。
【００５５】
図５において、５０は光遅延器を含む光分波器、５１はｎ個の光伝導スイッチ、５２はｎ個の抵抗、５３はｎ個のキャパシタ、および５４は負荷抵抗であり、これら構成要素により、ｎ個のパラレル電気信号を束ねてｎビットのＹｂｉｔ／ｓシリアル電気信号を生成する電気信号パラレル−シリアル変換部を構成する。この電気信号パラレル−シリアル変換部は本発明の第３の実施形態で説明した図３の回路構成と同様であり、ｎ個の並列電気信号によってｎ個のキャパシタ５３を充電する。さらに、光トリガパルスを光分波器５０でｎ本に分波し、１ビットずつ遅延を与えてｎ個の光伝導スイッチ５１に順次照射することにより、各キャパシタ５３に蓄積された電荷は順に放電して、負荷抵抗５４によりｎ個のパルスが連続する電気パルス列信号に変換される。
【００５６】
このようにして得られたｎ個のパルスが連続する電気パルス列信号を並列にｍ本用意し、このｍ本の電気パルス列を、各々光変調器５７に入力する。これら光変調器５７には、光パルス光源５５から出力された後、光分波器５６によってｍ本に分岐されたｎビットの光パルス列が入力され、これら光パルス列は光変調器５７において上記電気パルス列によって変調される。ｍ個の光変調器５７からの出力光信号に、光遅延器５８により遅延を与え、さらに光合波器５９により１本の光パルス列に束ねることにより、ｋビットの光シリアル信号が生成される。
【００５７】
ここで、本実施形態の光パルス光源５５、光分波器５６、光変調器５７、光遅延器５８、および光合波器５６から構成された回路部分は、前述の図７の（ａ）に示した従来の回路と同様の構成をしているが、図７の（ａ）の光変調器７３には、ｋ個の並列電気信号が直接入力されるのに対し、本実施形態の光変調器５７には前述のようにｎ個のパルスが連続する電気パルス列信号のｍ本からなる、ｍ本の電気パルス列が入力されるので、光変調器５７の数が１／ｎに減少される。例えば、ｋ＝６４、ｎ＝８，ｍ＝８の場合では、光変調器５７の数を従来の６４個から８個に激減することができる。
【００５８】
ここでは、電気信号パラレル−シリアル変換部で用いる光トリガパルスと光パルス光源５５を別々に記載したが、光トリガパルスとして、光パルス光源５５の出力を光分波器５６で分岐した一部を用いることも可能である。
【００５９】
（第６の実施形態）
図６は本発明の第６の実施の形態に係る光パケットのアドレス処理装置の構成を示す。図６において、６１は前述の第５の実施形態で説明した図５の構成と同様の構成の電気−光型パラレル−シリアル変換装置、６２は光論理ゲート（例えば、４光波混合を用いたものや、相互位相変調型波長変換を用いたもの）、６３は制御装置、および６４は光スイッチである。光パケットは信号速度Ｙｂｉｔ／ｓでｋビットの光ラベルとそれに続くペイロードで構成されている。本装置は光ラベルとローカルアドレスの一致、不一致を判定し、光パケットの出力ポートを制御する装置である。
【００６０】
ｋビットのローカルアドレスはｋ個のパラレル電気信号として電気−光型パラレル−シリアル変換装置６１に入力され、信号速度Ｙｂｉｔ／ｓのｋビット・シリアル光信号に変換された後に、光倫理ゲート６２に入力される。一方、光パケットは光分波器（図示しない）によって２経路に分けられ、一方が光論理ゲート６２に入力され、他方が光スイッチ６４に入力される。
【００６１】
ここで、光論理ゲート６２は、２つの入力ポートへの入力光信号が一致した場合（両方“０”、又は両方“１”）には光信号を出力せず、２つの入力ポートへの入力光信号が異なる場合（一方のみ“１”）には光信号を出力するものとする。さらに、光パケットの光ラベルに含まれる“１”の数と、ｋ個の並列電気信号のローカルアドレスに含まれる“１”の数は同数とする。この条件の下では、光ラベルとローカルアドレスが一致した場合には、光論理ゲート６２からは光信号は出力されず、両者が不一致の場合にのみ光論理ゲート６２から１ビット以上の光信号が出力される。
【００６２】
光論理ゲート６２からの出力光信号は制御装置６３に入力され、制御装置６３は、光信号が入力された時には光スイッチ６４の出力ポートをポートＡとする制御信号を光スイッチ６４に送り、光信号が入力されない時には光スイッチ６４の出力ポートをポートＢとする制御信号を光スイッチ６４に送る。光スイッチ６４には前述の光分波器（図示しない）で分岐されたもう一方の経路で光パケットが入力され、光パケットは前述の制御信号に応じたポートに出力される。即ち、光ラベルとローカルアドレスが不一致の場合には、光パケットはポートＡに出力され、光ラベルとローカルアドレスが一致の場合には、光パケットはポートＢに出力されるのである。
【００６３】
ここで、電気−光型パラレル−シリアル変換装置６１として、本発明の第５の実施形態で記述した図５の電気−光型パラレル−シリアル変換装置を用いることにより、高速多ビットの光ラベルの処理が可能で、かつローカルアドレスのダイナミックな変更にも容易に対応可能な比較型ラベル処理装置が実現できる。
【００６４】
（他の実施形態）
本発明は、以上述べた本発明の実施形態に限定されるものではなく、同様な機能を有する代替品での置き換え、請求項の記載の範囲内の変更、組み合わせ等も、本発明の実施形態に含まれるのは勿論である。
【００６５】
【発明の効果】
以上実施の形態とともに詳細に説明したとおり、本発明によれば、従来構造の光電変換素子に簡易な回路を付加するだけで、光電変換素子内のホールの移動速度に制限されない高速応答が可能な光電変換回路が実現される。
【００６６】
また、本発明によれば、低消費電力で、簡便かつ小型に、バースト信号にも対応可能な、電気信号パラレル−シリアル変換装置、及び電気−光型パラレル−シリアル変換装置を構成することが可能となる。
【００６７】
また、本発明によれば、簡易な構成で高速化、多ビット化、及びローカルアドレスのダイナミックな変更にも容易に対応可能な比較型ラベル処理装置が実現可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における光電変換回路の構成を示す回路図である。
【図２】本発明の第２の実施形態における光電変換回路の構成を示す回路図である。
【図３】本発明の第３の実施形態における電気信号をパラレル−シリアル変換する電子信号パラレル−シリアル変換装置の構成を示す回路図である。
【図４】本発明の第４の実施形態における光パケットのラベル処理を行う光信号処理装置の構成を示すブロック図である。
【図５】本発明の第５の実施形態における電気−光型パラレル−シリアル変換装置の構成を示す回路図である。
【図６】本発明の第６の実施形態における光パケットのラベル処理を行う光信号処理装置（アドレス処理装置）の構成を示すブロック図である。
【図７】従来の電気−光型パラレル−シリアル変換装置の構成例を示す構成図（ａ）とブロック図（ｂ）である。
【符号の説明】
１１ 光電変換素子
１１Ａ 光伝導スイッチ
１２，１２Ａ 抵抗
１３，１３Ａ キャパシタ（容量）
１４，１４Ａ 負荷抵抗
１５ バイアス電源
１５Ａ 信号源
１６，１６Ａ バイアス電圧印加端子
１７，１７Ａ 出力端子
３１ 光伝導スイッチ
３２ 抵抗
３３ キャパシタ
３４ 負荷抵抗
３５ 光遅延器を含む光分波器
４１ 電気信号パラレル−シリアル変換装置
４２ 光変調器
４３ 制御装置
４４ 光スイッチ
５０ 光遅延器を含む光分波器
５１ 光伝導スイッチ
５２ 抵抗
５３ キャパシタ
５４ 負荷抵抗
５５ 光パルス光源
５６ 光分波器
５７ 光変調器
５８ 光遅延器
５９ 光合波器
６１ 電気−光型パラレル−シリアル変換装置
６２ 光論理ゲート
６３ 制御装置
６４ 光スイッチ
７１ 光パルス光源
７２ 光分波器
７３ 光変調器
７４ 光遅延器
７５ 光合波器
７６ 光源
７７ 光変調器
７８ 電気信号パラレル−シリアル変換器
７９ 電気クロック信号発生器
Claims (13)
- 光信号を電気信号に変換する光電変換回路において、
光電変換素子のバイアス電圧印加端子とバイアス電源との間に直列に接続された抵抗と、
前記バイアス電圧印加端子に接続されたキャパシタと
を有することを特徴とする光電変換回路。 - 前記キャパシタの容量値Ｃｈと前記抵抗の抵抗値Ｒｉｎとの積Ｃｈ・Ｒｉｎで決まる充電の時定数と比較して、前記キャパシタの容量値Ｃｈ、前記光電変換素子に出力端子と並列に接続された負荷抵抗の抵抗値Ｒｄ、及び前記光電変換素子の受光時の抵抗Ｒｏｎを用いてＣｈ・（Ｒｏｎ＋Ｒｄ）と表せる放電の時定数が十分小さくなるように、前記Ｒｉｎを前記（Ｒｏｎ＋Ｒｄ）に比べて１０倍以上の十分大きな値に設定したことを特徴とする請求項１に記載の光電変換回路。
- 前記Ｃｈを１ｐＦ以下の十分小さな値に設定することで、前記時定数Ｃｈ・（Ｒｏｎ＋Ｒｄ）の値を小さく設定したことを特徴とする請求項２に記載の光電変換回路。
- 前記バイアス電源が入力信号源に置き換えられ、前記光電変換素子が光パルスの照射に応じてスイッチ動作を行う光伝導スイッチに置き換えられていることを特徴とする請求項１ないし３のいずれかに記載の光電変換回路。
- 並列電気信号をシリアル電気信号に変換する電気信号パラレル−シリアル変換装置において、
ｋ個の並列電気信号を電荷として蓄積するｋ個のキャパシタと、
各々の信号入力端子に直列に接続されたｋ個の抵抗と、
前記キャパシタに蓄積された電荷を放電させるｋ個の光伝導スイッチと、
光トリガパルスを１ビットづつ遅延させて前記ｋ個の光伝導スイッチに順次分波する光遅延器を含む光分波器と
を有することを特徴とする電気信号パラレル−シリアル変換装置。 - 前記キャパシタの容量値Ｃｈと前記抵抗の抵抗値Ｒｉｎとの積Ｃｈ・Ｒｉｎで決まる充電の時定数と比較して、前記キャパシタの容量値Ｃｈ、前記光伝導スイッチの出力側に接続された負荷抵抗の抵抗値Ｒｄ、及び前記光伝導スイッチの受光時の抵抗Ｒｏｎを用いてＣｈ・（Ｒｏｎ＋Ｒｄ）と表せる放電の時定数が十分小さくなるように、前記Ｒｉｎを前記（Ｒｏｎ＋Ｒｄ）に比べて１０倍以上の十分大きな値に設定したことを特徴とする請求項５に記載の電気信号パラレル−シリアル変換装置。
- 前記Ｃｈを１ｐＦ以下の十分小さな値に設定することで、前記時定数Ｃｈ・（Ｒｏｎ＋Ｒｄ）の値を小さく設定したことを特徴とする請求項６に記載の電気信号パラレル−シリアル変換装置。
- ｋ個の並列電気信号をｎ個単位でシリアル電気信号に変換するｍ（ｍ＝ｋ／ｎ）組の電気信号パラレル−シリアル変換器と、
光パルス光源と、
前記光パルス光源から出力する光信号をｍ個に分岐する光分波器と、
前記光分波器で分波されたｍ本の並列光信号を前記ｍ組の電気信号パラレル−シリアル変換器から出力するｍ組の並列電気信号で変調するｍ個の光変調器と、
前記ｍ個の光変調器の入力側又は出力側においてｍ本の並列光信号を１ビットづつ遅延させる光遅延器と、
前記光変調器および前記光遅延器を通過したｍ本の並列光信号を１本の光パルス列に合波してシリアル光信号とする合波器とを有し、かつ
前記ｍ組の電気信号パラレル−シリアル変換器の各々は、
ｎ個の並列電気信号を電荷として蓄積するｎ個のキャパシタと、
各々の信号入力端子に直列に接続されたｎ個の抵抗と、
前記キャパシタに蓄積された電荷を放電させるｎ個の光伝導スイッチと、
光トリガパルスを１ビットづつ遅延させて前記ｎ個の光伝導スイッチに順次分波する光遅延器を含む光分波器と
を有することを特徴とする電気−光型パラレル−シリアル変換装置。 - 前記キャパシタの容量値Ｃｈと前記抵抗の抵抗値Ｒｉｎとの積Ｃｈ・Ｒｉｎで決まる充電の時定数と比較して、前記キャパシタの容量値Ｃｈ、前記光伝導スイッチの出力側に接続された負荷抵抗の抵抗値Ｒｄ、及び前記光伝導スイッチの受光時の抵抗Ｒｏｎを用いてＣｈ・（Ｒｏｎ＋Ｒｄ）と表せる放電の時定数が十分小さくなるように、前記Ｒｉｎを前記（Ｒｏｎ＋Ｒｄ）に比べて１０倍以上の十分大きな値に設定したことを特徴とする請求項８に記載の電気−光型パラレル−シリアル変換装置。
- 前記Ｃｈを１ｐＦ以下の十分小さな値に設定することで、前記時定数Ｃｈ・（Ｒｏｎ＋Ｒｄ）の値を小さく設定したことを特徴とする請求項９に記載の電気−光型パラレル−シリアル変換装置。
- 並列電気信号をシリアル電気信号に変換する請求項５ないし７のいずれかに記載の電気信号パラレル−シリアル変換装置と、
光信号を分波する光分波器と、
前記光分波器で分波された一方の前記光信号を前記電気信号パラレル−シリアル変換装置の出力信号で変調する光変調器と、
前記光変調器からの光出力の有無に依存した制御信号を出力する制御回路と、
前記光分波器で分波された他方の前記光信号が入力され前記制御信号によって出力ポートが制御される光スイッチと
を有することを特徴とする光信号処理装置。 - 並列電気信号をシリアル光信号に変換する請求項８ないし１０のいずれかに記載の電気−光型パラレル−シリアル変換装置と、
光信号を分波する光分波器と、
前記光分波器で分波された一方の前記光信号を前記電気−光型パラレル−シリアル変換装置の出力信号でゲートする光論理ゲートと、
前記光論理ゲートからの光出力の有無に依存した制御信号を出力する制御回路と、
前記光分波器で分波された他方の前記光信号が入力され前記制御信号によって出力ポートが制御される光スイッチと
を有することを特徴とする光信号処理装置。 - 前記光信号処理装置を光パケットのルータに使用したことを特徴とする請求項１１または１２に記載の光信号処理装置。
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|---|---|---|---|---|
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| JP2007318219A (ja) * | 2006-05-23 | 2007-12-06 | Oki Electric Ind Co Ltd | 光ラベルの認識方法、光ラベル認識装置、及び光ラベルスイッチ |
| US8324720B2 (en) | 2008-09-19 | 2012-12-04 | Infineon Technologies Ag | Power semiconductor module assembly with heat dissipating element |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060901 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061226 |