JP2004085891A - 表示装置および表示駆動回路の制御装置ならびに表示装置の駆動方法 - Google Patents
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Abstract
【課題】最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことが可能な表示装置を提供する。
【解決手段】タイミングコントロールＡＳＩＣは、表示データがソースドライバから出力開始されるまでに存在する期間を利用し、データイネーブル信号ＥＮＡＢの入力タイミングを基準にしてゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫの１パルス目ＣＫ１を生成する。これらをゲートドライバに入力し、ダミーラインを駆動する。
【選択図】 図１
【解決手段】タイミングコントロールＡＳＩＣは、表示データがソースドライバから出力開始されるまでに存在する期間を利用し、データイネーブル信号ＥＮＡＢの入力タイミングを基準にしてゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫの１パルス目ＣＫ１を生成する。これらをゲートドライバに入力し、ダミーラインを駆動する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、マトリクス型の表示装置の駆動に関するものである。
【０００２】
【従来の技術】
マトリクス型の表示装置として、ＴＦＴ（薄膜トランジスタ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が形成されたアクティブマトリクス基板および上記ＴＦＴを駆動するためのドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を備えた液晶表示装置が広く知られている。
【０００３】
図１８に、ＴＦＴアクティブマトリクス方式の液晶表示装置１０１の構成を示す。液晶表示装置１０１には、マトリクスの行駆動回路としてゲートドライバ１０２、列駆動回路としてソースドライバ１０３が設けられている。
【０００４】
透明な基板上には、それぞれ複数本の、ゲートドライバ１０２によって駆動されるゲートラインＧｎ・Ｇｎ＋１・…（総称するときは、以下参照符Ｇで示す）と、ソースドライバ１０３によって駆動されるソースラインＳｎ・Ｓｎ＋１・…（総称するときは、以下参照符Ｓで示す）とが相互に直交するように形成されている。そして、これらの各ゲートラインＧと各ソースラインＳとが交差するそれぞれの箇所に画素ＰＩＸが形成されている。画素ＰＩＸは、ＴＦＴ１０４、液晶１０５、補助容量１０６を備えている。また、ゲートラインＧとソースラインＳとによって区分された領域には、液晶１０５および補助容量１０６の一方の電極となる画素電極１０７（図１９）が形成されており、この画素電極１０７はＴＦＴ１０４のドレイン電極に接続されている。第ｎ行、第ｎ列目の画素ＰＩＸでは、前記ＴＦＴ１０４のソース電極は第ｎ列目のソースラインＳｎに接続され、ゲート電極は第ｎ行目のゲートラインＧｎに接続される。
【０００５】
このように各画素ＰＩＸが形成される液晶表示装置１０１において、ゲートラインＧと画素電極１０７との関係に着目すると、図１８の液晶表示装置１０１は、第ｎ行目のゲートラインＧｎが第ｎ行目の画素電極１０７の下側に配置される、いわゆる下ゲート構造の液晶表示装置である。そして、前記画素電極１０７とゲートラインＧｎ，Ｇｎ−１との間には、図１９に示すようにそれぞれ寄生容量Ｃｇｄ１・Ｃｇｄ２が形成されることになる。ここで、第１行目の画素について考えると、前記第ｎ行目の画素におけるゲートラインＧｎ−１に対応するゲートラインＧ０は形成されておらず、前記寄生容量Ｃｇｄ２が形成されないことになる。図１８に、第１行目（Ｇ１ライン）の画素と第２行目以降（Ｇｎ（ｎ≠１）の画素とにおいて、これらの寄生容量Ｃｇｄ１・Ｃｇｄ２が形成されている場合の等価回路の相違を示す。
【０００６】
一方、図２０に示すように、各ゲートラインＧには振幅がＶｇｐｐのゲート信号が順次印加されるが、このゲート信号によってＴＦＴ１０４のドレインレベルが変動する。すなわち、第ｎ行目の画素ＰＩＸにおいては、寄生容量Ｃｇｄ２を介して、ゲートラインＧｎ−１のゲート信号がＴＦＴ１０４のドレインレベルをΔＶ２だけ変動させ、寄生容量Ｃｇｄ１を介して、ゲートラインＧｎのゲート信号がＴＦＴ１０４のドレインレベルをΔＶ１だけ変動させる。
【０００７】
ここで、画素ＰＩＸの液晶の容量をＣｌｃで示し、補助容量をＣｃｓで示すとき、前記ΔＶ２，ΔＶ１は、
ΔＶ１＝Ｖｇｐｐ×｛Ｃｇｄ１／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ１＋Ｃｇｄ２）｝
ΔＶ２＝Ｖｇｐｐ×｛Ｃｇｄ２／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ１＋Ｃｇｄ２）｝
と表すことができる。
【０００８】
そして、自段のゲートラインＧｎのゲート信号によって引起こされるΔＶ１は、ＴＦＴ１０４のドレインレベルの振幅の中心Ｖｃｏｍを、ソース信号の振幅の中心Ｖｓｃから該ΔＶ１だけ低くするように作用し、前段のゲートラインＧｎ−１のゲート信号によって引起こされるΔＶ２は、液晶１０５への印加電圧の実効値を増加させるように作用する。
【０００９】
第１行目の画素ＰＩＸでは、前述のように寄生容量Ｃｇｄ２を形成する前段のゲートラインＧ０が存在しないので、前記ΔＶ２は発生せず、該第１行目の画素ＰＩＸのみ、他の行に比べて液晶１０５への印加電圧の実効値が低くなる。この実効値の差が問題であり、該ΔＶ２が大きい場合や、高温または低温状態など、表示装置の駆動条件が悪化すると、該第１行目の画素ＰＩＸのみ、他の画素ＰＩＸに比べて表示の明るさが変わって見えるという問題が生じる。たとえば、ノーマリーホワイト液晶である場合には、該第１ラインは輝線化する。
【００１０】
そこで、上記課題を解決するために、たとえば特開平９−２８８２６０号公報および特開平８−４３７９３号公報には、下ゲート構造のパネルに、第１行目の画素に近接して、有効表示領域外には、該第１行目の画素と残余の画素との上記のような非対称性を補償するためのダミーラインＧ０を形成することが記載されている。前記ゲートラインＧ１〜Ｇｍは出力端子ＯＧ１〜ＯＧｍからのゲート信号でそれぞれ駆動されるとともに、増加したダミーラインＧ０は最終ｍ行目のゲートラインＧｍと並列に接続されて同時に駆動される。以下、これを従来技術１とする。
【００１１】
従来技術１によるゲートドライバ１０２の構成例を図２１に示す。この場合のゲートドライバ１０２はＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式によってＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）１１１上に搭載されたドライバＩＣ１１２が複数個カスケード接続されたものである。ゲートドライバ１０２は、画素ＰＩＸ…、ゲートラインＧ…、およびソースラインＳ…が形成された液晶パネル１１３とプリント基板１１４とを接続している。各ドライバＩＣ１１２は端子ＯＧ１〜ＯＧ２５６の２５６個の出力端子を有しており、同図はこれが３個接続された場合の構成を示している。
【００１２】
各ドライバＩＣ１１２においては、プリント基板１１４を介して端子ＧＳＰｉｎにゲートスタートパルス信号ＧＳＰが、また端子ＧＣＫｉｎにゲートクロック信号ＧＣＫが入力される。また、各ドライバＩＣ１１２は、内部のシフトレジスタでシフトさせたゲートスタートパルス信号ＧＳＰを端子ＧＳＰｏｕｔから出力して、プリント基板１１４を介して次段のドライバＩＣ１１２の端子ＧＳＰｉｎに入力される。そして、最終段のドライバＩＣ１１２の最終ラインの端子ＯＧ２５６からは、ゲートラインＧのみならず、プリント基板１１４を介して液晶パネル１１３の最上段まで配線が引き回されている。この最上段に引き回された配線がダミーラインＧ０である。このような構成により、ダミーラインＧ０およびゲートラインＧ１〜Ｇ７６８が形成される。
【００１３】
図２１のゲートドライバ１０２の信号のタイミングチャートを図２２に示す。ゲートスタートパルス信号ＧＳＰはゲートクロック信号ＧＣＫのタイミングによってシフトされていき、シフトされる過程で順次端子ＯＧ１、端子ＯＧ２、…、端子ＯＧ２５６と、ゲートラインＧにゲート信号が出力される。あるドライバＩＣ１１２の端子ＯＧ２５６からゲート信号が出力されるときには、端子ＧＳＰｏｕｔからゲートスタートパルス信号ＧＳＰが出力されて、次段のドライバＩＣ１１２の端子ＧＳＰｉｎに入力される。
【００１４】
しかし、この従来技術１では、最終ｍライン目のゲートラインＧｍを駆動する出力端子ＯＧｍのドライバ回路だけ負荷が略２倍になり、ゲート信号波形が鈍るという問題がある。また、図２２でプリント基板１１４を介して配線したように、ダミーラインＧ０とゲートラインＧｍとを接続するバイパスラインが必要となり、液晶パネル１１３やフレキシブルのプリント基板の構造が複雑になるという問題もある。とりわけ、昨今では液晶表示装置の低コスト化・軽量化・薄型化のため、ゲート側のプリント基板やフレキシブルのプリント基板、コネクタなどをなくし、液晶パネル上およびゲートドライバＴＣＰ上にゲートドライバ側の電源・信号線を構成する構造（以下、ゲート基板省略構造と呼ぶ）が採用されるようになった。この構造では、ゲートドライバに入力する電源や信号の配線を、ソースドライバ側から一層構造の配線パターンによって形成しており、図２１のように最終ｍライン目からダミーラインＧ０まで配線を引き回すスペースを確保することができないという問題を抱えている。
【００１５】
そこで、図２３に示すように、前記ダミーラインＧ０を個別に駆動可能なように出力端子数を増加させたゲートドライバＩＣが開発され、上記の問題を解決している。以下、これを従来技術２とする。図２３の構成例では、各ＴＣＰ１２１のドライバＩＣ１２２は、図２１のドライバＩＣ１１２よりも多い端子ＯＧ０〜ＯＧ２５７を備えている。各段のドライバＩＣ１２２では端子ＯＧ１〜ＯＧ２５６をそれぞれゲートラインＧとする。そして、１段目のドライバＩＣ１２２では端子ＯＧ０にダミーラインＧ０を接続する。２段目および３段目のドライバＩＣ１２２では端子ＯＧ０・ＯＧ２５７を使用しない。ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫはプリント基板１２４を介して入力されるが、ダミーラインＧ０をドライバＩＣ１２２の端子ＯＧ０から駆動するようにしたので、最終段のドライバＩＣ１２２からプリント基板１２４を介して液晶パネル１２３の最上段にダミーラインＧ０用の配線を引き回す必要がない。
【００１６】
図２３のゲートドライバ１０２の信号のタイミングチャートを図２４に示す。最初に端子ＯＧ０にゲート信号が出力され、ゲートスタートパルス信号ＧＳＰが順次シフトされていく。端子ＯＧ２５６からゲート信号が出力された後にはゲートスタートパルス信号ＧＳＰは次段のドライバＩＣ１２２に入力されて、そのドライバＩＣの端子ＯＧ１からゲート信号が出力される。
【００１７】
この従来技術２を、図２５に示すように、図２４のようなプリント基板１２４を用いずにＴＣＰ１２１および液晶パネル１２３のみを介してドライバＩＣ１２２への配線を形成するゲート基板省略構造に適用することもできる。この場合においても、ダミーラインＧ０用の配線の引き回しは必要ないため、この構造にてゲート基板省略構造の液晶表示装置が実現・量産されている。
【００１８】
しかしながら、従来技術２の構造では、ダミーラインＧ０用の出力を駆動するためのゲートスタートパルス信号ＧＳＰを、ゲートドライバ１０２およびソースドライバ１０３の駆動を制御するための信号を生成するタイミングコントロールＡＳＩＣに、入力データ信号ＤＡＴＡ−ｉｎおよびデータイネーブル信号ＥＮＡＢが入力されるまでにゲートドライバ１０２に入力する必要がある。タイミングコントロールＡＳＩＣによる制御方法には、、垂直同期信号および水平同期信号を利用したタイミング制御方式（以下、ＨＶモードと呼ぶ）と、垂直同期信号および水平同期信号を利用せずデータイネーブル信号ＥＮＡＢのみでタイミングを制御する方式（以下、Ｖ−ＥＮＡＢモードと呼ぶ）とがある。次に、ＨＶモードとＶ−ＥＮＡＢモードとについて、図２６および図２７を用いて説明する。
【００１９】
まずＨＶモードについて図２６のタイミングチャートを用いて説明する。
【００２０】
同図（ａ）はタイミングコントロールＡＳＩＣに入力される水平駆動用の信号を示す。１水平期間の信号のタイミングを示しており、クロック信号ＣＫの入力タイミングを用い、水平同期信号Ｈｓの入力から２９６クロック目でデータイネーブル信号ＥＮＡＢが立ち上がり、１水平期間分のデータＤ１・Ｄ２・…・Ｄ１０２４が入力される。また、同図（ｂ）はタイミングコントロールＡＳＩＣに入力される垂直駆動用の信号を示す。１垂直期間の信号のタイミングを示しており、垂直同期信号Ｖｓの入力から３５水平期間分が経過するとデータイネーブル信号ＥＮＡＢが立ち上がり、この立ち上がっている各水平期間に入力データ信号ＤＡＴＡｉｎの１水平期間分のデータＤＨ１・ＤＨ２・…・ＤＨ７６８が入力される。
【００２１】
同図（ｃ）はタイミングコントロールＡＳＩＣが出力する水平駆動用の信号を示す。ソースドライバ１０３に出力するデータＤＨ１・ＤＨ２・…・ＤＨ７６８と、１水平期間ごとに信号レベルを反転させるための液晶駆動極性反転信号ＲＥＶと、ソースドライバ１０３内でシフトさせるソーススタートパルス信号ＳＳＰと、ソーススタートパルス信号ＳＳＰのシフトタイミングに基づいてサンプリングされた各データをラッチして各ソースラインＳに出力するためのラッチストローブ信号ＬＳとを、ソースドライバ１０３に出力する。これにより、ソースドライバ１０３の出力波形は同図（ｄ）のようになる。
【００２２】
同図（ｅ）はタイミングコントロールＡＳＩＣが出力する垂直駆動用の信号を示す。ゲートドライバ１０２によって選択される各行の画素にソースドライバ１０３から出力されたデータＤＨ１・ＤＨ２・…・ＤＨ７６８が順次書き込まれるようにゲート信号を出力するためのゲートスタートパルス信号ＧＳＰと、ゲートスタートパルス信号ＧＳＰをシフトさせるためのゲートクロック信号ＧＣＫとを、ゲートドライバ１０２に出力する。これにより、ゲートドライバ１０２は、同図（ｆ）に示すように、ゲートラインＧにパルスのゲート信号を順次出力する。
【００２３】
このように、ＨＶモードでは、垂直同期信号ＶＳの入力から、ある定められた期間を有する水平同期信号Ｈｓを所定数カウントし、その後、データイネーブル信号ＥＮＡＢおよび入力データ信号ＤＡＴＡｉｎが入力される。従って、ＨＶモードの場合には入力された垂直同期信号Ｖａおよび水平同期信号Ｈｓから、ゲートスタートパルス信号ＧＳＰを、ゲートラインＧ１を駆動する前にダミーラインＧ０を駆動するようなタイミングで生成することが可能である。
【００２４】
次に、Ｖ−ＥＮＡＢモードについて図２７のタイミングチャートを用いて説明する。
【００２５】
同図（ａ）は、タイミングコントロールＡＳＩＣに入力される水平駆動用の信号を示す。１水平期間の信号のタイミングを示しており、水平同期信号は存在せず、クロック信号ＣＫが入力されている状態においてあるタイミングでデータイネーブル信号ＥＮＡＢが入力され、１水平期間分のデータＤ１・Ｄ２・…・Ｄ１０２４が入力される。また、同図（ｂ）はタイミングコントロールＡＳＩＣに入力される垂直駆動用の信号を示す。垂直同期信号および水平同期信号は存在せず、あるタイミングで入力されるデータイネーブル信号ＥＮＡＢの期間が各水平期間のデータＤＨ１・ＤＨ２・…・ＤＨ７６８をソースドライバ１０３がサンプリングすべき期間に相当する。
【００２６】
同図（ｃ）〜（ｆ）は図２６と同様であるが、タイミングコントロールＡＳＩＣが出力する信号のタイミングはデータイネーブル信号ＥＮＡＢの入力タイミングを基準にして決定される。
【００２７】
また、図２８に、Ｖ−ＥＮＡＢモードで制御する場合のタイミングコントロールＡＳＩＣの一例としてタイミングコントロールＡＳＩＣ１０８の構成を示す。タイミングコントロールＡＳＩＣ１０８においては、水平垂直分離・コントロール部１０８ａが、入力されるデータイネーブル信号ＥＮＡＢとクロック信号ＣＫとから、水平駆動用の基準タイミングと垂直駆動用の基準タイミングとを分離する。水平カウンタ１０８ｂは水平駆動用の基準タイミングからクロック信号ＣＫのクロックをカウントし、垂直カウンタ１０８ｃは垂直駆動用の基準タイミングからＥＮＡＢ信号の立ち上がりエッジをカウントする。水平信号タイミング作成ブロック１０８ｄは、水平カウンタ１０８ｂのカウント結果を基に、ゲートクロック信号ＧＣＫ、ラッチストローブ信号ＬＳ、ソースクロック信号ＳＣＫ、およびソーススタートパルス信号ＳＳＰを、垂直信号タイミング作成ブロック１０８ｅは、垂直カウンタ１０８ｃのカウント結果を基に、ゲートスタートパルス信号ＧＳＰを生成して出力する。また、液晶駆動極性反転信号作成ブロック１０８ｆは、水平カウンタ１０８ｂおよび垂直カウンタ１０８ｃのカウント結果を基に、液晶駆動極性反転信号ＲＥＶを生成して出力する。また、入力データ信号ＤＡＴＡｉｎはクロック信号ＣＫのタイミングで入力バッファ１０８ｇに入力され、出力バッファ１０８ｈから出力データとして出力される。
【００２８】
このように、Ｖ−ＥＮＡＢモードの場合には、ＨＶモードの場合のような垂直同期信号および水平同期信号がタイミングコントローラＡＳＩＣに入力されないため、１ライン目のデータＤＨ１が入力されるタイミングで入力されたデータイネーブル信号ＥＮＡＢのパルスから、ゲートスタートパルスＧＳＰ信号を作成せざるをえない。
【００２９】
従って、従来技術２の構造では、Ｖ−ＥＮＡＢモードで動作させようとすると、ゲートラインＧ１のゲート信号の前にダミーラインＧ０を駆動する信号を出力するようにゲートスタートパルス信号ＧＳＰを生成することができず、従って、Ｖ−ＥＮＡＢモードで動作させることができないという問題を抱えている。とりわけ、昨今ではＶ−ＥＮＡＢモードでの動作を要求されることが多くなり、早急なる対策が求められていた。
【００３０】
そこで、特開２００１−２８２１７０号公報では、ゲートドライバＩＣ内部に工夫をこらし、端子配列とは異なる順に連続してゲート信号を出力することにより従来技術１および従来技術２の欠点を補っている。この公報の構成を図２９に示す。同図（ａ）のゲートドライバ１０２は、図２３のゲートドライバ１０２のドライバＩＣ１２２をドライバＩＣ１３２で置き換えたものである。図３０にドライバＩＣ１３２の内部構成を示す。ゲートスタートパルス信号ＧＳＰは内部のシフトレジスタをＲ１→Ｒ２→…→Ｒ２５６→Ｒ０の順で転送される。また、図３１に示すように、Ｒ２５６に転送されたときの端子ＯＧ２５６による最終ゲートラインＧ２５６の駆動と同時に、端子ＧＳＰｏｕｔからゲートスタートパルス信号ＧＳＰが次段のドライバＩＣ１３２に入力される。そして、前段のダミーラインＧ０を駆動するタイミングで、次段のドライバＩＣ１３２の端子ＯＧ１によりゲートラインＧ２５７を駆動する。以下、これを従来技術３とする。
【００３１】
【発明が解決しようとする課題】
しかしながら、従来技術３のゲートドライバ１０２のドライバＩＣ１３２は、最初からＩＣに設けられている出力端子の順番とは異なる順番でゲート出力を行うという特別な仕様により構成される必要があるため、設けられている出力端子の順番でゲート出力を行う既存のドライバＩＣを用いることができない。すなわち、図２９を用いて説明すると、初段のドライバＩＣ１３２に、端子ＯＧ０→ＯＧ１→ＯＧ２→…→ＯＧ２５６という出力端子が設けられている順番でゲート信号を出力するドライバＩＣを用いることができない。従って、従来技術３を実施しようとすると各種の解像度に対応したゲートドライバＩＣを最初から開発せざるを得ず、開発費用及び開発日数が大幅に増加してしまうという問題が発生する。このように、最初からドライバＩＣに設けられている出力端子についてはその順番で駆動するという、既存のドライバＩＣを利用したダミーラインＧ０の駆動技術が求められている。
【００３２】
本発明は上記従来の問題点に鑑みなされたものであり、その目的は、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモード即ちＶ−ＥＮＡＢモードで表示を行うことが可能な表示装置、および表示駆動回路の制御装置、ならびに表示装置の駆動方法を提供することにある。
【００３３】
【課題を解決するための手段】
本発明の表示装置は、上記課題を解決するために、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルと、上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、上記制御装置は、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力することを特徴としている。
【００３４】
上記の発明によれば、制御装置は、列駆動回路が１垂直期間の最初の水平期間の表示データに対応した列駆動信号を出力開始するまでの間に、行駆動回路が最上段の行駆動信号の出力端子に行駆動信号を出力するように、データイネーブル信号の入力タイミングを基準して、データイネーブル信号およびクロック信号から行駆動タイミング信号を生成して行駆動回路に入力する。
【００３５】
従って、行駆動回路の最上段の行駆動信号の出力端子が、最上段の有効画素の寄生容量をその他の画素と同等にするために設けられたダミーの行ラインに接続されている場合には、データイネーブル信号により表示タイミングが支配されるモードで表示を行おうとするときに、最初の水平期間の列駆動信号を列駆動ラインに出力する前にダミーの行ラインを駆動することができる。すなわち、ダミーの行ラインを駆動した後、行ラインを上から下に向かって順番に駆動する。これにより、行駆動回路を、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成することができる。また、ダミーの行ラインは最上段の出力端子に接続されればよいので、従来のようにドライバＩＣの他の出力端子から長い配線を迂回させて引き回して設ける必要がない。従って、表示パネル外に行駆動回路への配線用のプリント基板が設けられていなくてもダミーの行ラインを駆動することができる。
【００３６】
以上により、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことが可能な表示装置を提供することができる。
【００３７】
また、従来技術３のように行ラインとダミーの行ラインとの２本のラインを同時に駆動する必要がないため、行駆動信号波形のなまりなどが生じることがなく、表示品位の低下を回避することができる。さらに、既存のドライバＩＣを利用することができるため、マルチベンダー化が可能である。
【００３８】
さらに本発明の表示装置は、上記課題を解決するために、上記列駆動タイミング信号は、上記行駆動信号を上記行ラインのそれぞれに順次出力するタイミングを決めるように上記行駆動回路内でシフトされる１パルスからなるスタートパルス信号と、上記スタートパルス信号をシフトさせるタイミングを決めるシフトクロック信号とを含んでおり、上記制御装置は、上記データイネーブル信号の入力タイミングで上記スタートパルス信号を生成開始し、上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように上記行駆動回路が上記スタートパルス信号を取り込むための上記シフトクロック信号の１クロック目を、上記入力タイミングから上記クロック信号のクロックを所定数カウントした時点で生成することを特徴としている。
【００３９】
上記の発明によれば、行駆動回路が、スタートパルス信号をシフトクロック信号によりシフトさせることにより行ラインを順次駆動していく駆動回路である場合に、制御装置にデータイネーブル信号が入力されるタイミングでスタートパルス信号を生成開始し、その後クロック信号のクロックを所定数カウントした時点でシフトクロック信号の１クロック目を生成し、ダミーの行ラインを駆動するために行駆動回路がスタートパルス信号を取り込むようにすることができる。従って、行駆動回路に用いるドライバＩＣのセットアップホールド時間に合わせて、上記クロックのカウント数を定めることができ、ドライバＩＣの特性に応じてダミーの行ラインを駆動することができる。
【００４０】
さらに本発明の表示装置は、上記課題を解決するために、上記制御装置は、１水平期間の上記表示データを上記列駆動回路に入力完了した後の水平帰線期間分の経過期間内に、上記列駆動回路が上記列駆動信号を出力するタイミングを決める上記列駆動用タイミング信号である列駆動開始タイミング信号を上記列駆動回路に入力し、上記シフトクロック信号の上記１クロック目より後のクロックを上記列駆動開始タイミング信号に合わせて上記行駆動回路に入力することを特徴としている。
【００４１】
上記の発明によれば、データイネーブル信号どうしの間には水平帰線期間が設けられているが、制御装置が表示データを列駆動回路に入力完了した時点で列駆動回路に列駆動開始タイミング信号を出力させるのではなく、入力完了した時点からさらに経過する水平帰線期間内に列駆動開始タイミング信号を出力させる。そして、制御装置は、この出力タイミングに合わせてシフトクロック信号の１クロック目より後のクロックを行駆動回路に入力する。
【００４２】
従って、シフトクロック信号の１クロック目でスタートパルス信号が取り込まれたときに、ダミーの行ラインを駆動する時間を長くすることができ、その他の行ラインの駆動時間と同等にすることができる。
【００４３】
さらに本発明の表示装置は、上記課題を解決するために、上記制御装置は、入力される上記表示データを１水平期間遅延させて上記列駆動回路に入力することを特徴としている。
【００４４】
上記の発明によれば、制御装置が、入力される表示データを１水平期間遅延させて列駆動回路に入力するので、制御装置にデータイネーブル信号が入力されるタイミングから列駆動回路が１垂直期間の最初の水平期間の列駆動信号を出力開始するまでの期間を長くすることができ、ダミーの行ラインを駆動する時間を容易に十分長くすることができる。
【００４５】
さらに本発明の表示装置は、上記課題を解決するために、表示に有効な上記画素に接続された上記行ラインは１０５０本であり、上記行駆動回路は２６３個の上記行駆動信号の出力端子を備えたドライバＩＣが４個カスケード接続されたものであることを特徴としている。
【００４６】
上記の発明によれば、表示に有効な上記画素に接続された１０５０本の行ラインにダミーの行ラインを加えた１０５１本のラインを、合計２６３×４＝１０５２本の行駆動信号の出力端子を有するカスケード接続のドライバＩＣで駆動するので、使用しない出力端子が少なく、ＩＣチップサイズの縮小および最適化が容易で、低コスト化を図ることができる。
【００４７】
また、本発明の表示装置は、上記課題を解決するために、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルと、上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、上記行駆動回路はドライバＩＣがシステム・オン・フィルム構造により実装されたものであり、所定のドライバＩＣにおける最終の上記行ラインに対応する上記行駆動信号の出力端子の次に設けられた出力端子から、ＩＣチップの下方を通るように配線が引き回され、上記配線が上記表示パネルに設けられた最上段の上記行ラインよりもさらに上段にダミーの行ラインとして延設されていることを特徴としている。
【００４８】
上記の発明によれば、行駆動回路の所定のドライバＩＣにおける最終の行ラインに対応する行駆動信号の出力端子の次に設けられた出力端子から、システム・オン・フィルム構造を利用してＩＣチップの下方を通るように配線が引き回れて、表示パネルに設けられた最上段の行ラインよりもさらに上段に延設されたダミーの行ラインは、最上段の有効画素の寄生容量をその他の画素と同等にするためのダミーの行ラインとすることができる。従って、表示パネル外に行駆動回路への配線用のプリント基板が設けられていなくてもダミーの行ラインを設けることができる。
【００４９】
そして、このダミーの行ラインの駆動は、上記所定のドライバＩＣの出力端子を設けられている順番で駆動した後に行えばよいので、データイネーブル信号により表示タイミングが支配されるモードで表示を行おうとするときに、ダミーの行ラインを他の行ラインより先に駆動する必要がない。これにより、ドライバＩＣには、設けられている順番で出力端子を駆動する既存のドライバＩＣを用いることができる。
【００５０】
以上により、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことが可能な表示装置を提供することができる。さらに、既存のドライバＩＣを利用することができるため、マルチベンダー化が可能である。
【００５１】
また、本発明の表示駆動回路の制御装置は、上記課題を解決するために、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路とを備える表示駆動回路を制御する、表示駆動回路の制御装置であって、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力し、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力することを特徴としている。
【００５２】
上記の発明によれば、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことができる。
【００５３】
また、本発明の表示装置の駆動方法は、上記課題を解決するために、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルと、上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置を駆動する表示装置の駆動方法であって、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する表示装置の駆動方法において、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記表示データを出力開始するまでの間に上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力することを特徴としている。
【００５４】
上記の発明によれば、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことができる。
【００５５】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図４に基づいて説明すれば、以下のとおりである。
【００５６】
本実施の形態に係る液晶表示装置（表示装置）は、１０２４×７６８の画素を有するＸＧＡのＴＦＴアクティブマトリクス方式の液晶表示装置である。タイミングコントロールＡＳＩＣ（制御装置）、ゲートドライバ（行駆動回路）、ソースドライバ（列駆動回路）、および液晶パネル（表示パネル）が配置されているという全体の構成は従来の技術で説明したものと同様である。画素の構成も、従来の技術で説明した下ゲート構造である。また、この液晶表示装置は、ゲート基板省略構造であり、Ｖ−ＥＮＡＢモードで動作する。
【００５７】
図２に、本実施の形態におけるタイミングコントロールＡＳＩＣ（以下、コントロールＩＣと称する）１の構成を示す。コントロールＩＣ１は、水平垂直分離・コントロール部１ａ、水平カウンタ１ｂ、垂直カウンタ１ｃ、水平信号タイミング作成ブロック１ｄ、Ｇ０駆動信号タイミング作成ブロック１ｅ、液晶駆動極性反転信号作成１ｆ、入力バッファ１ｇ、および出力バッファ１ｈを備えている。
【００５８】
水平垂直分離・コントロール部１ａは、入力されるデータイネーブル信号ＥＮＡＢとクロック信号ＣＫとから、水平駆動用の基準タイミングと垂直駆動用の基準タイミングとを分離する。水平カウンタ１ｂは、水平垂直分離・コントロール部１ａによって分離された水平駆動用の基準タイミングから、クロック信号ＣＫのクロックをカウントする。垂直カウンタ１ｃは、水平垂直分離・コントロール部１ａによって分離された垂直駆動用の基準タイミングから、ＥＮＡＢ信号の立ち上がりエッジをカウントする。水平信号タイミング作成ブロック１ｄは、水平カウンタ１ｂのカウント結果を基に、ゲートクロック信号（行駆動用タイミング信号）ＧＣＫ、ラッチストローブ信号（列駆動用タイミング信号）ＬＳ、表示データサンプリングクロックであるソースクロック信号（列駆動用タイミング信号）ＳＣＫ、および表示データサンプリング開始信号であるソーススタートパルス信号（列駆動用タイミング信号）ＳＳＰを生成して出力する。このとき、ゲートクロック信号ＧＣＫとして、図１に示すようにデータイネーブル信号ＥＮＡＢの入力タイミング（立ち上がりタイミング）から所定クロック数のカウント後に立ち上がってデータイネーブル信号ＥＮＡＢの立ち下がりタイミングで立ち下がるパルスＣＫ２・ＣＫ３・ＣＫ４…の他に、これらの前に、１垂直期間の最初の水平期間に対応するデータイネーブル信号ＥＮＡＢの入力タイミングからわずかな所定クロック数のカウント後に立ち上がって、その所定クロック数後に立ち下がるパルスＣＫ１が生成される。
【００５９】
Ｇ０駆動信号タイミング作成ブロック１ｅは、水平カウンタ１ｂおよび垂直カウンタ１ｃのカウント結果を基に、ゲートスタートパルス信号（行駆動用タイミング信号）ＧＳＰを生成して出力する。このとき、ゲートスタートパルス信号ＧＳＰは、図１に示すように、１垂直期間の最初の水平期間に対応するデータイネーブル信号ＥＮＡＢの入力タイミングで立ち上がり、上述のパルスＣＫ１が立ち下がった後に立ち下がるパルスである。
【００６０】
また、液晶駆動極性反転信号作成ブロック１ｆは、水平カウンタ１ｂおよび垂直カウンタ１ｃのカウント結果を基に、液晶駆動極性反転信号ＲＥＶを生成して出力する。また、入力バッファ１ｇは、クロック信号ＣＫのタイミングで入力データ信号（表示データ）を取り込む。出力バッファ１ｈは、入力バッファ１ｇから入力データ信号を受け取って出力する。
【００６１】
次に、図３に、本実施の形態におけるゲートドライバ２の構成を示す。ゲートドライバ２は液晶パネル３のゲートライン（行ライン）を駆動する。液晶パネル３には、有効画素に接続された７６８本のゲートラインＧ１・Ｇ２・…・Ｇ７６８が設けられている他、ゲートラインＧ１のさらに上段にダミーのゲートラインとなるダミーラインＧ０が設けられており、ゲートドライバ２はこれら７６９本のラインを駆動するために、２５８個の出力端子を有するドライバＩＣを３個カスケード接続された状態で備えている。液晶パネル３の上下端に余剰出力端子が偏らないように、２５６出力単位でカスケード接続されている。なお、２５７出力でもドライバＩＣと液晶パネルとの結線を変更すれば対応は可能であるが、後述する実施の形態３でダミー画素付ダミーラインを駆動する構成に拡張することを考慮して２５８出力としている。
【００６２】
上記３つのドライバＩＣを、液晶パネル３の最上段側（ダミーラインＧ０側）から順に、ドライバＩＣ２ａ、ドライバＩＣ２ｂ、ドライバＩＣ２ｃとする。ドライバＩＣ２ａ・２ｂ・２ｃはそれぞれＴＡＢ方式によりキャリアテープ２ｄ上に実装され、ＴＣＰとなっている。ゲート信号（行駆動信号）が出力可能な出力端子は、ドライバＩＣ２ａ・２ｂ・２ｃのそれぞれに端子ＯＧ０・ＯＧ１・ＯＧ２・…・ＯＧ２５７として設けられている。
【００６３】
ドライバＩＣ２ａでは、端子ＯＧ０がダミーラインＧ０に、端子ＯＧ１・ＯＧ２・…・ＯＧ２５６が順にゲートラインＧ１・Ｇ２・…・Ｇ２５６に、それぞれ接続されており、端子ＯＧ２５７は使用されない。ドライバＩＣ２ｂでは、端子ＯＧ１・ＯＧ２・…・ＯＧ２５６が順にゲートラインＧ２５７・Ｇ２５８・…・Ｇ５１２に、それぞれ接続されており、端子ＯＧ０・ＯＧ２５７は使用されない。ドライバＩＣ２ｃでは、端子ＯＧ１・ＯＧ２・…・ＯＧ２５６が順にゲートラインＧ５１３・Ｇ５１４・…・Ｇ７６８に、それぞれ接続されており、端子ＯＧ０・ＯＧ２５７は使用されない。
【００６４】
また、ドライバＩＣ２ａには、コントロールＩＣ１からゲートスタートパルス信号ＧＳＰおよびゲートクロック信号（シフトクロック信号）ＧＣＫがソースドライバ側から液晶パネル３を介して、端子ＧＳＰｉｎ・ＧＣＫｉｎに入力される。なお、ゲートクロック信号ＧＣＫは、ＩＣチップ内のバッファを介して自己転送されるようになっていてもよいが、ＳＯＦ（Ｓｙｓｔｅｍ Ｏｎ ｆｉｌｍ）構造を利用してＩＣチップの下方で信号が転送されるようなＳＯＦ配線が備えられていてもよい。
【００６５】
ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫは、ドライバＩＣ２ａの端子ＧＳＰｏｕｔ・ＧＣＫｏｕｔから出力され、ドライバＩＣ２ｂの端子ＧＳＰｉｎ・ＧＣＫｉｎに入力され、同様にして、ドライバＩＣ２ｃにも転送される。このようにしてカスケード接続がなされている。
【００６６】
本実施の形態では、Ｖ−ＥＮＡＢモード時において、１ライン目の表示データをソースドライバＩＣへデータ転送するのにおよそ１水平周期必要であることを利用し、ソースドライバＩＣが１ライン目の表示データをサンプリングしている期間にダミーラインＧ０を駆動するように、コントロールＩＣ１は１ライン目のデータイネーブル信号ＥＮＡＢが入力されれば直ちにダミーラインＧ０を駆動するためのゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫを出力する。
【００６７】
コントロールＩＣ１からゲートスタートパルス信号ＧＳＰの“Ｈｉｇｈ”のパルスが入力されると、図４に示すように、ゲートクロック信号ＧＣＫの立ち下がりタイミングでゲートスタートパルス信号ＧＳＰのサンプリングが行われ、そのサンプリング信号がドライバＩＣ２ａ・２ｂ・２ｃの内部のシフトレジスタで、各端子ＯＧｎ（ｎ＝０，１，…，２５６）に転送される。ドライバＩＣ２ａの端子ＯＧ０には、図４のゲートクロック信号ＧＣＫのパルスＣＫ１の立ち下がりタイミングでゲート信号の出力が開始され、パルスＣＫ２の立ち上がりタイミングまで出力が継続される。この期間にダミーラインＧ０が駆動される。
【００６８】
その後、端子ＯＧ１にはパルスＣＫ２の立ち下がりタイミングからパルスＣＫ３の立ち上がりタイミングまで、端子ＯＧ２にはパルスＣＫ３の立ち下がりタイミングからパルスＣＫ４の立ち上がりタイミングまで、といったように各端子にゲート信号が順次出力され、ゲートラインＧが順次駆動される。端子ＯＧ１にゲート信号が出力開始されると同時に、コントロールＩＣ１からソースドライバにラッチストローブ信号ＬＳが入力され、１垂直期間の最初の水平期間の表示データに対応する書き込み信号がソースドライバから出力される。このようにしてゲート信号の出力期間に画素に書き込み信号が書き込まれていく。そして、ドライバＩＣ２ａの端子ＯＧ２５５にゲート信号が出力されると同時に、端子ＧＳＰｏｕｔからゲートスタートパルス信号ＧＳＰが出力され、ドライバＩＣ２ａの端子ＯＧ２５６の次にドライバＩＣ２ｂの端子ＯＧ１にゲート信号が出力される。
【００６９】
このように、本実施の形態に係る液晶表示装置によれば、コントロールＩＣ１は、ソースドライバが１垂直期間の最初の水平期間の表示データに対応した書き込み信号を出力開始するまでの間に、ゲートドライバ２が最上段のゲート信号の出力端子ＯＧ０にゲート信号を出力するように、データイネーブル信号ＥＮＡＢの入力タイミングを基準して、データイネーブル信号ＥＮＡＢおよびクロック信号ＣＫからゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫを生成してゲートドライバ２に入力する。
【００７０】
従って、Ｖ−ＥＮＡＢモードで表示を行おうとするときに、最初の水平期間の書き込み信号をソースラインＳに出力する前にダミーラインＧ０を駆動することができる。すなわち、ダミーラインＧ０を駆動した後、ゲートラインＧを上から下に向かって順番に駆動する。これにより、ゲートドライバ２を、設けられている順番で出力端子が駆動される既存のドライバＩＣ２ａ・２ｂ・２ｃを用いて構成することができる。また、ダミーラインＧ０は最上段の出力端子ＯＧ０に接続されればよいので、従来のようにドライバＩＣの他の出力端子から長い配線を迂回させて引き回して設ける必要がない。従って、ゲート基板省略構造でもダミーラインＧ０を駆動することができる。
【００７１】
以上により、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことができる。さらに、既存のドライバＩＣを利用することができるため、マルチベンダー化が可能である。
【００７２】
また、本実施の形態に係る液晶表示装置によれば、コントロールＩＣ１にデータイネーブル信号ＥＮＡＢが入力されるタイミングでスタートパルス信号ＧＳＰを生成開始し、その後クロック信号ＣＫのクロックを所定数カウントした時点でゲートクロック信号ＧＣＫの１クロック目であるパルスＣＫ１を生成し、ダミーラインＧ０を駆動するためにゲートドライバ２がスタートパルス信号ＧＳＰを取り込むようになっている。従って、ゲートドライバ２に用いるドライバＩＣ２ａのセットアップホールド時間に合わせて、上記クロックのカウント数を定めることができ、ドライバＩＣ２ａの特性に応じてダミーラインＧ０を駆動することができる。
【００７３】
図１で説明すると、ダミーラインＧ０のゲート信号波形は、ゲートラインＧｍ（ｍ≠０）のゲート信号波形よりもおよそ水平帰線期間だけ短いパルス波形である。このゲート信号の短くなる期間は、例えば、ＸＧＡ解像度でＶＥＳＡ標準タイミングで規定すれば、１水平周期が２０．７μｓｅｃであるのに対しておよそ５μｓｅｃであるが、ダミーラインＧ０の駆動期間は、寄生容量による画素電極電位の変動を２行目以降の画素と同等にする効果が得られるように適宜決めればよく、特にある値に限定されるものではない。例えば上記の数値例は、液晶表示装置がＣＳ ＯＮ ＣＯＭ（Ｃｓオンコモン）構造である場合に好適に使用することができる。
【００７４】
なお、ノートＰＣ用液晶表示装置などのように狭額縁を求められる仕様に対してゲート基板省略構造を採用する場合、必然的にゲートドライバＩＣを駆動するための電源・信号配線が細くなり、その結果ゲート駆動電源の配線抵抗が高くなる傾向にあるが、従来技術３の図３２の例でいえばゲートラインＧ２５７を駆動するタイミングでドライバＩＣは２本のゲートラインを同時に駆動しており、ゲート電源に流れる電流はこのタイミングのみ２倍になりゲート信号波形のなまりなどが生じ、その結果、そのゲートラインの画素が異常に見えるなどの輝度ムラを生じ、表示品位低下が顕在化する問題がある。
【００７５】
これに対して本実施の形態に係る液晶表示装置によれば、従来技術３のようにゲートラインＧとダミーラインＧ０との２本のラインを同時に駆動する必要がないため、ゲート信号波形のなまりなどが生じることがなく、表示品位の低下を回避することができる。
【００７６】
〔実施の形態２〕
本発明の他の実施の形態について図５ないし図７に基づいて説明すれば以下のとおりである。なお、前記実施の形態１で述べた構成要素と同じ機能を有する構成要素については同じ符号を付し、その説明を省略する。
【００７７】
本実施の形態に係る液晶表示装置は、実施の形態１で述べた液晶表示装置を１４００×１０５０の画素を有するＳＸＧＡ＋の液晶表示装置としたものである。これに伴い、図５に示すようにゲートドライバ５および液晶パネル６を備えている。
【００７８】
ゲートドライバ５は、２６３出力のドライバＩＣ５ａ・５ｂ・５ｃ・５ｄをそれぞれＴＡＢ方式によりキャリアテープ５ｅ上に実装してＴＣＰを構成し、カスケード接続したものである。液晶パネル６にはダミーラインＧ０と、ゲートラインＧ１・Ｇ２・…・Ｇ１０５０とが形成されており、これらにドライバＩＣ５ａ・５ｂ・５ｃの端子ＯＧ０・ＯＧ１・…ＯＧ２６２と、ドライバ５ｄの端子ＯＧ０・ＯＧ１・…・ＯＧ２６１とが接続されている。使用しない端子はドライバＩＣ５ｄの端子ＯＧ２６２のみである。
【００７９】
この場合のコントロールＩＣ１の信号を図６に示す。データイネーブル信号ＥＮＡＢが１垂直期間に１０５０個入力され、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫは図１と同様である。また、ゲートドライバ５の信号を図７に示す。端子ＯＧ０からの順次駆動については図４と同様であり、端子ＯＧ２６２の駆動時に端子ＧＳＰｏｕｔからスタートパルス信号ＧＳＰを出力して次段のドライバＩＣに入力する。
【００８０】
すなわち、本実施の形態では、２６３出力であってかつ２６３出力単位でカスケード接続する一般的なゲートドライバＩＣを採用することができ、従来技術３で述べたような特殊仕様であるゲートドライバＩＣを開発する必要はない。
【００８１】
また、従来技術３のようにダミーラインＧ０に接続された端子ＯＧ０を最終の端子の次に駆動するドライバＩＣを用いて、表示に有効な上記画素に接続された１０５０本のゲートラインＧにダミーラインＧ０を加えた１０５１本のラインを駆動しようとすれば、２６４出力ないしは２６５出力のドライバＩＣが必要である。これに対して、本実施の形態に係る液晶表示装置では、上記１０５１本のラインを、合計２６３×４＝１０５２本のゲート信号の出力端子を有するカスケード接続のドライバＩＣ５ａ・５ｂ・５ｃ・５ｄで駆動するので、使用しない出力端子が少なく、ＩＣチップサイズの縮小および最適化が容易で、低コスト化を図ることができる。
【００８２】
〔実施の形態３〕
本発明のさらに他の実施の形態について図８および図９に基づいて説明すれば以下のとおりである。なお、前記実施の形態１および２で述べた構成要素と同じ機能を有する構成要素については同じ符号を付し、その説明を省略する。
【００８３】
本実施の形態に係る液晶表示装置は、図８に示すように、パネルの長期信頼性向上のため最上段の有効画素の上および最下段の有効画素の下に、それぞれダミー画素付きのダミーラインＧ０・Ｇ７６９を備えた液晶パネル１０を駆動するタイプであり、それ以外の構成は実施の形態１と同様である。
【００８４】
従来技術３で説明したダミーラインＧ０の駆動方式ではゲートラインＧ２５７の表示データがダミーラインＧ０に接続されたダミー画素に書き込まれるため、動画データなどフレーム間で異なる映像データを表示した場合、ダミーラインＧ０に接続されたダミー画素の対向ＤＣ電圧レベルが不安定となってしまう。
【００８５】
一方、本実施の形態におけるダミーラインＧ０の駆動方式では、図９の斜線を施した領域で表される垂直帰線期間に、サンプリングした表示データをダミーラインＧ０の駆動タイミングで出力することが可能なため、安定した電圧を画素に印加可能となる。
【００８６】
また、垂直帰線期間にサンプリングさせる映像データは、例えば、ノーマリーホワイトパネルの場合に白データ、ノーマリーブラックパネルの場合に黒データなどとすることができる。
【００８７】
〔実施の形態４〕
本発明のさらに他の実施の形態について図１０および図１１に基づいて説明すれば以下のとおりである。なお、前記実施の形態１ないし３で述べた構成要素と同じ機能を有する構成要素については同じ符号を付し、その説明を省略する。
【００８８】
本実施の形態に係る液晶表示装置は、コントロールＩＣが内部に１水平期間のクロック数を記憶する回路を有し、この回路を利用して液晶駆動タイミング信号となるゲートクロック信号ＧＣＫ、ラッチストローブ信号ＬＳの出力タイミングを後ろにずらし、ダミーラインＧ０の駆動時間を他のゲートラインＧと同等にする。
【００８９】
図１０に、本実施の形態におけるコントロールＩＣ１５の構成を示す。コントロールＩＣ（制御装置）１５は、水平垂直分離・コントロール部１ａ、水平カウンタ１ｂ、垂直カウンタ１ｃ、Ｇ０駆動信号タイミング作成ブロック１ｅ、液晶駆動極性反転信号作成ブロック１ｆ、入力バッファ１ｇ、出力バッファ１ｈ、水平期間検出・記憶ブロック１５ａ、水平表示期間検出・記憶ブロック１５ｂ、水平帰線期間検出・記憶ブロック１５ｃ、水平信号タイミング作成第１ブロック１５ｄ、および水平信号タイミング作成第２ブロック１５ｅを備えている。
【００９０】
水平期間検出・記憶ブロック１５ａは、水平垂直分離・コントロール部１ａに入力されたデータイネーブル信号ＥＮＡＢの入力タイミングからクロック信号ＣＫのクロックをカウントして記憶し、１水平期間（例えば１３４４クロック分）の終了タイミングを知らせる出力を行う。水平表示期間検出・記憶ブロック１５ｂは、データイネーブル信号ＥＮＡＢの入力タイミングからクロック信号ＣＫのクロックをカウントして記憶し、１水平期間のうちの書き込み信号を画素に書き込む期間（例えば１０２４クロック分）の終了タイミングを知らせる出力を行う。水平帰線期間検出・記憶ブロック１５ｃは、水平表示期間検出・記憶ブロック１５ｂから入力された書き込み期間の終了タイミングから水平帰線期間の開始タイミングを認識し、水平期間検出・記憶ブロック１５ａから入力された１水平期間の終了タイミングから、水平帰線期間（例えば３２０クロック分）の終了タイミングを認識する。
【００９１】
水平信号タイミング作成第１ブロック１５ｄは、水平カウンタ１ｂのカウント結果と、水平帰線期間検出・記憶ブロック１５ｃから入力された水平帰線期間の開始タイミングおよび終了タイミングから、ゲートクロック信号ＧＣＫおよびラッチストローブ信号ＬＳを生成して出力する。このとき、図１１に示すように、ゲートクロック信号ＧＣＫのパルスＣＫ２・ＣＫ３・…を、水平帰線期間内に立ち下がるように、ここでは水平帰線期間の終了タイミングで立ち下がるように生成する。そして、ラッチストローブ信号ＬＳを、次のデータイネーブル信号ＥＮＡＢがコントロールＩＣ１５に入力されるタイミングで生成する。これにより、ダミーラインＧ０の駆動時間は、実施の形態１で説明した駆動時間から、次のデータイネーブル信号ＥＮＡＢがコントロールＩＣ１５に入力されるタイミングまでの水平帰線期間分だけ延長され、その他のゲートラインＧの駆動時間と同等にすることができる。画素への書き込み開始タイミングもその分だけ遅くなる。タイミングの変化を図１１中に矢印で示す。
【００９２】
また、水平信号タイミング作成第２ブロック１５ｅは、水平カウンタ１ｂのカウント結果から、ソースクロック信号ＳＣＫおよびソーススタートパルス信号ＳＳＰを生成して出力する。
【００９３】
以上の構成によれば、表示データに遅延などの特別な処理を施す必要もなく、コントロールＩＣのロジック小変更により、ダミーラインＧ０の駆動時間を長くすることが可能となる。
【００９４】
このような構成は、例えば、ＣＳ ＯＮ ＧＡＴＥ（Ｃｓオンゲート）のような寄生容量による電圧変動分ΔＶ２が大きな画素構造に対して使用することができる。
【００９５】
〔実施の形態５〕
本発明のさらに他の実施の形態について図１２ないし図１４に基づいて説明すれば以下のとおりである。なお、前記実施の形態１ないし４で述べた構成要素と同じ機能を有する構成要素については同じ符号を付し、その説明を省略する。
【００９６】
本実施の形態に係る液晶表示装置は、ＳＯＦ（システムオンフィルム）構造を利用してダミーラインＧ０を駆動する構成である。これに伴い、図１２に示すように、ゲートドライバ２１および液晶パネル２２を備える。また、コントロールＩＣは図２８のコントロールＩＣ１０８である。
【００９７】
ゲートドライバ２１は、端子ＯＧ１〜ＯＧ２５７を備えたドライバＩＣ２１ａ・２１ｂ・２１ｃがそれぞれフィルム２１ｄ上に実装されてＳＯＦ構造とされた状態でカスケード接続されたものである。ドライバＩＣ２１ａの端子ＯＧ２５７、すなわちドライバＩＣ２１ａにおける最終のゲートラインＧ２５６に対応する端子ＯＧ２５６の次に設けられた端子からは、ドライバＩＣ２１ａチップの下方を通るように配線が引き回されている。この配線がフィルム２１ｄの出力端子としての端子ＯＧ０から、液晶パネル２２に設けられた有効画素の最上段のゲートラインＧ１よりもさらに上段に延設されてダミーラインＧ０となっている。ドライバＩＣ２１ｂ・２１ｃも同様に製造されたものであり、端子ＯＧ２５７から取り出された配線がＩＣチップの下方を引き回されて、端子ＯＧ１の上まで延びているが、この端子はここでは使用されない。
【００９８】
従って、ドライバＩＣ２１ａでは、端子ＯＧ１→ＯＧ２→…→ＯＧ２５６→ＯＧ０の順でゲート信号が出力される。
【００９９】
図１３にコントロールＩＣ１０８の信号を示す。ダミーラインＧ０はゲートラインＧ２５６の次に駆動するため、実施の形態１ないし４で述べたような、最初にダミーラインＧ０を駆動するためのゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫを生成する必要はなく、ゲートラインＧ１から順に駆動する通常のゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫとなっている。また、図１４にゲートドライバ２１の信号を示す。ドライバＩＣ２１ａの端子ＯＧ２５６を駆動すると同時に端子ＧＳＰｏｕｔからゲートスタートパルス信号ＧＳＰを次段のドライバＩＣ２１ｂへ入力し、ダミーラインＧ０とゲートラインＧ２５７とを同時に駆動する。
【０１００】
本実施の形態によれば、液晶パネル２２外にゲートドライバ２１への配線用のプリント基板が設けられていなくてもダミーラインＧ０を設けることができる。そして、このダミーラインＧ０の駆動は、ドライバＩＣ２１ａの出力端子を設けられている順番で駆動した後に行えばよいので、Ｖ−ＥＮＡＢモードで表示を行おうとするときに、ダミーラインＧ０を他のゲートラインＧより先に駆動する必要がない。これにより、ドライバＩＣ２１ａ・２１ｂ・２１ｃには、設けられている順番で出力端子を駆動する既存のドライバＩＣを用いることができる。また、このようなドライバＩＣに、端子ＯＧ２５７が設けられているように、出力端子数を増加させた従来型のゲートドライバＩＣを利用して、従来技術３と同等の駆動波形を得ることが可能である。
【０１０１】
以上により、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことが可能になる。
【０１０２】
〔実施の形態６〕
本発明のさらに他の実施の形態について図１５ないし図１７に基づいて説明すれば以下のとおりである。なお、前記実施の形態１ないし５で述べた構成要素と同じ機能を有する構成要素については同じ符号を付し、その説明を省略する。
【０１０３】
図１５に、本実施の形態に係る液晶表示装置のゲートドライバ２５および液晶パネル２６の構成を示す。また図示しないが、コントロールＩＣ（制御装置）は映像データを保持するラインメモリを内蔵している。
【０１０４】
この液晶表示装置は１６００×１２００画素を有するＵＸＧＡのＴＦＴアクティブマトリックス方式で、ゲートドライバ２５は３０２出力の４個のドライバＩＣ２５ａ・２５ｂ・２５ｃ・２５ｄを３００出力単位でカスケード接続したものである。４個のカスケード接続により１２０２出力が利用可能となっている。各ドライバＩＣは、それぞれキャリアテープ２５ｅ上にＴＡＢ方式ににより実装され、ＴＣＰが構成さている。また、液晶パネル２６には、最上段の有効画素の上および最下段の有効画素の下にそれぞれダミーラインＧ０・Ｇ１２０１が設けられ、これらにはダミー画素が接続されている。
【０１０５】
ＵＸＧＡなど超高解像度の映像フォーマットでは、映像データのデータ転送速度が１６０ＭＨｚ程度になっており、ソースドライバＩＣのデータ転送速度が間に合わない場合が非常に多い。そこで、コントロールＩＣ内部にラインメモリを内蔵し、一旦１水平期間の映像データをラインメモリに格納した後、映像データを並び替え、ソースドライバＩＣが映像データをサンプリングすることができるようデータ転送速度を落としてソースドライバＩＣにデータを転送する。従って図１６に示すように、第１ラインであるゲートラインＧ０の映像データＤＨ１（ｉｎ）は、第１水平期間（ＥＮＡＢ（１））に一旦コントロールＩＣにサンプリングされた後、第２水平期間（ＥＮＡＢ（２））にソースドライバＩＣによって映像データＤＨ１（ｏｕｔ）としてサンプリングされる。サンプリング終了後、ラッチストローブ信号ＬＳの入力によってソースドライバＩＣは映像データＤＨ１（ｏｕｔ）に相当するアナログ電圧を出力する。
【０１０６】
これに合わせるように、コントロールＩＣは図１６のようにデータイネーブル信号ＥＮＡＢのＥＮＡＢ（１）の入力タイミングからＥＮＡＢ（２）の入力タイミングまでをパルス期間とするゲートスタートパルス信号ＧＳＰを生成する。また、コントロールＩＣは、各ＥＮＡＢ期間の終了タイミングで立ち下がるようにゲートクロック信号ＧＣＫを生成する。これにより、ゲートドライバ２５は、図１７に示すようにダミーラインＧ０と各ゲートラインＧとで期間が等しいゲート信号を順次出力する。
【０１０７】
本実施の形態では、実施の形態１ないし５と比較すると映像データをソースドライバＩＣに入力するタイミングが１水平期間遅れているため、実施の形態１に記載しているように１ライン目のデータイネーブル信号ＥＮＡＢを認識してからすぐにダミーラインＧ０にゲート信号が出力されるようなゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫを生成して出力する必要がない。また、実施の形態４に記載しているように１水平期間のクロック数を記憶し液晶駆動タイミングを後ろにずらす必要もない。コントロールＩＣから出力されるゲートスタートパルス信号ＧＳＰがゲートドライバ２５によって取り込まれるタイミングを１水平期間近く後にずらすだけで、ダミーラインＧ０を駆動することが可能となる。
【０１０８】
このように、本実施の形態によれば、コントロールＩＣが、入力される映像データをラインメモリを用いて１水平期間遅延させてソースドライバに入力するので、コントロールＩＣにデータイネーブル信号ＥＮＡＢが入力されるタイミングからソースドライバが１垂直期間の最初の水平期間の書き込み信号を出力開始するまでの期間を長くすることができ、ダミーラインＧ０を駆動する時間を容易に十分長くすることができる。
【０１０９】
以上、実施の形態１から６まで述べた。本発明は液晶表示装置に限らず、行ラインと列ラインとを駆動するマトリクス型の表示装置に広く適用することができる。また、列駆動回路による列ラインへの出力の仕方は、線順次でも点順次でも構わない。
【０１１０】
【発明の効果】
本発明の表示装置は、以上のように、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルと、上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、上記制御装置は、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力する構成である。
【０１１１】
それゆえ、データイネーブル信号により表示タイミングが支配されるモードで表示を行おうとするときに、最初の水平期間の列駆動信号を列駆動ラインに出力する前にダミーの行ラインを駆動することができる。すなわち、ダミーの行ラインを駆動した後、行ラインを上から下に向かって順番に駆動する。これにより、行駆動回路を、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成することができる。また、ダミーの行ラインは最上段の出力端子に接続されればよいので、従来のようにドライバＩＣの他の出力端子から長い配線を迂回させて引き回して設ける必要がない。従って、表示パネル外に行駆動回路への配線用のプリント基板が設けられていなくてもダミーの行ラインを駆動することができる。
【０１１２】
以上により、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことが可能な表示装置を提供することができるという効果を奏する。
【０１１３】
また、従来技術３のように行ラインとダミーの行ラインとの２本のラインを同時に駆動する必要がないため、行駆動信号波形のなまりなどが生じることがなく、表示品位の低下を回避することができるという効果を奏する。さらに、既存のドライバＩＣを利用することができるため、マルチベンダー化が可能であるという効果を奏する。
【０１１４】
さらに本発明の表示装置は、以上のように、上記列駆動タイミング信号は、上記行駆動信号を上記行ラインのそれぞれに順次出力するタイミングを決めるように上記行駆動回路内でシフトされる１パルスからなるスタートパルス信号と、上記スタートパルス信号をシフトさせるタイミングを決めるシフトクロック信号とを含んでおり、上記制御装置は、上記データイネーブル信号の入力タイミングで上記スタートパルス信号を生成開始し、上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように上記行駆動回路が上記スタートパルス信号を取り込むための上記シフトクロック信号の１クロック目を、上記入力タイミングから上記クロック信号のクロックを所定数カウントした時点で生成する構成である。
【０１１５】
それゆえ、行駆動回路に用いるドライバＩＣのセットアップホールド時間に合わせて、上記クロックのカウント数を定めることができ、ドライバＩＣの特性に応じてダミーの行ラインを駆動することができるという効果を奏する。
【０１１６】
さらに本発明の表示装置は、以上のように、上記制御装置は、１水平期間の上記表示データを上記列駆動回路に入力完了した後の水平帰線期間分の経過期間内に、上記列駆動回路が上記列駆動信号を出力するタイミングを決める上記列駆動用タイミング信号である列駆動開始タイミング信号を上記列駆動回路に入力し、上記シフトクロック信号の上記１クロック目より後のクロックを上記列駆動開始タイミング信号に合わせて上記行駆動回路に入力する構成である。
【０１１７】
それゆえ、シフトクロック信号の１クロック目でスタートパルス信号が取り込まれたときに、ダミーの行ラインを駆動する時間を長くすることができ、その他の行ラインの駆動時間と同等にすることができるという効果を奏する。
【０１１８】
さらに本発明の表示装置は、以上のように、上記制御装置は、入力される上記表示データを１水平期間遅延させて上記列駆動回路に入力する構成である。
【０１１９】
それゆえ、制御装置にデータイネーブル信号が入力されるタイミングから列駆動回路が１垂直期間の最初の水平期間の列駆動信号を出力開始するまでの期間を長くすることができ、ダミーの行ラインを駆動する時間を容易に十分長くすることができるという効果を奏する。
【０１２０】
さらに本発明の表示装置は、以上のように、表示に有効な上記画素に接続された上記行ラインは１０５０本であり、上記行駆動回路は２６３個の上記行駆動信号の出力端子を備えたドライバＩＣが４個カスケード接続されたものである構成である。
【０１２１】
それゆえ、使用しない出力端子が少なく、ＩＣチップサイズの縮小および最適化が容易で、低コスト化を図ることができるという効果を奏する。
【０１２２】
また、本発明の表示装置は、以上のように、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルと、上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、上記行駆動回路はドライバＩＣがシステム・オン・フィルム構造により実装されたものであり、所定のドライバＩＣにおける最終の上記行ラインに対応する上記行駆動信号の出力端子の次に設けられた出力端子から、ＩＣチップの下方を通るように配線が引き回され、上記配線が上記表示パネルに設けられた最上段の上記行ラインよりもさらに上段にダミーの行ラインとして延設されている構成である。
【０１２３】
それゆえ、表示パネル外に行駆動回路への配線用のプリント基板が設けられていなくてもダミーの行ラインを設けることができる。そして、このダミーの行ラインの駆動は、上記所定のドライバＩＣの出力端子を設けられている順番で駆動した後に行えばよいので、データイネーブル信号により表示タイミングが支配されるモードで表示を行おうとするときに、ダミーの行ラインを他の行ラインより先に駆動する必要がない。これにより、ドライバＩＣには、設けられている順番で出力端子を駆動する既存のドライバＩＣを用いることができる。
【０１２４】
以上により、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことが可能な表示装置を提供することができるという効果を奏する。さらに、既存のドライバＩＣを利用することができるため、マルチベンダー化が可能であるという効果を奏する。
【０１２５】
また、本発明の表示駆動回路の制御装置は、以上のように、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路とを備える表示駆動回路を制御する、表示駆動回路の制御装置であって、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力し、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力する構成である。
【０１２６】
それゆえ、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことができるという効果を奏する。
【０１２７】
また、本発明の表示装置の駆動方法は、以上のように、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルと、上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置を駆動する表示装置の駆動方法であって、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する表示装置の駆動方法において、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記表示データを出力開始するまでの間に上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力する構成である。
【０１２８】
それゆえ、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る液晶表示装置のタイミングコントロールＡＳＩＣに関わる信号のタイミングチャートである。
【図２】本発明の第１の実施の形態に係る液晶表示装置のタイミングコントロールＡＳＩＣの構成を示すブロック図である。
【図３】本発明の第１の実施の形態に係る液晶表示装置のゲートドライバとその周辺との構成を示す平面図である。
【図４】図３のゲートドライバに関わる信号のタイミングチャートである。
【図５】本発明の第２の実施の形態に係る液晶表示装置のゲートドライバとその周辺との構成を示す平面図である。
【図６】本発明の第２の実施の形態に係る液晶表示装置のタイミングコントロールＡＳＩＣに関わる信号のタイミングチャートである。
【図７】図５のゲートドライバに関わる信号のタイミングチャートである。
【図８】本発明の第３の実施の形態に係る液晶表示装置のゲートドライバとその周辺との構成を示す平面図である。
【図９】本発明の第３の実施の形態に係る液晶表示装置のタイミングコントロールＡＳＩＣに関わる信号のタイミングチャートである。
【図１０】本発明の第４の実施の形態に係る液晶表示装置のタイミングコントロールＡＳＩＣの構成を示すブロック図である。
【図１１】図１１のタイミングコントロールＡＳＩＣに関わる信号のタイミングチャートである。
【図１２】本発明の第５の実施の形態に係る液晶表示装置のゲートドライバとその周辺との構成を示す平面図である。
【図１３】本発明の第５の実施の形態に係る液晶表示装置のタイミングコントロールＡＳＩＣに関わる信号のタイミングチャートである。
【図１４】図１２のゲートドライバに関わる信号のタイミングチャートである。
【図１５】本発明の第６の実施の形態に係る液晶表示装置のゲートドライバとその周辺との構成を示す平面図である。
【図１６】本発明の第６の実施の形態に係る液晶表示装置のタイミングコントロールＡＳＩＣに関わる信号のタイミングチャートである。
【図１７】図１５のゲートドライバに関わる信号のタイミングチャートである。
【図１８】従来の液晶表示装置の構成を示す回路ブロック図である。
【図１９】図１８の液晶表示装置に寄生容量が生じることを説明する画素の平面図である。
【図２０】図１８の液晶表示装置に生じた寄生容量による画素電極電位の変動を説明する電圧波形図である。
【図２１】従来の液晶表示装置のゲートドライバとその周辺との第１の構成を示す平面図である。
【図２２】図２１のゲートドライバに関わる信号のタイミングチャートである。
【図２３】従来の液晶表示装置のゲートドライバとその周辺との第２の構成を示す平面図である。
【図２４】図２３のゲートドライバに関わる信号のタイミングチャートである。
【図２５】従来の液晶表示装置のゲートドライバとその周辺との第３の構成を示す平面図である。
【図２６】（ａ）ないし（ｆ）は、従来の液晶表示装置のＨＶモードでの表示動作を説明する信号のタイミングチャートである。
【図２７】（ａ）ないし（ｆ）は、従来の液晶表示装置のＶ−ＥＮＡＢモードでの表示動作を説明する信号のタイミングチャートである。
【図２８】従来の液晶表示装置のタイミングコントロールＡＳＩＣの構成を示すブロック図である。
【図２９】従来の液晶表示装置のゲートドライバとその周辺との第４の構成を示す平面図である。
【図３０】図２９のゲートドライバのドライバＩＣ内部の構成を示すブロック図である。
【図３１】図２９のゲートドライバに関わる信号のタイミングチャートである。
【符号の説明】
１、１５ タイミングコントロールＡＳＩＣ（制御装置）
３、６、１０、２２、２６液晶パネル（表示パネル）
２、５、２１、２５ゲートドライバ（行駆動回路）
５ａ〜５ｄ ドライバＩＣ
ＣＫ クロック信号
ＥＮＡＢ データイネーブル信号
Ｇ ゲートライン（行ライン）
Ｓ ソースライン（列ライン）
ＧＳＰ ゲートスタートパルス信号（行駆動用タイミング信号、スタートパルス信号）
ＧＣＫ ゲートクロック信号（行駆動用タイミング信号、シフトクロック信号）
ＬＳ ラッチストローブ信号（列駆動用タイミング信号）
ＳＣＫ ソースクロック信号（列駆動用タイミング信号）
ＳＳＰ ソーススタートパルス信号（列駆動用タイミング信号）
【発明の属する技術分野】
本発明は、マトリクス型の表示装置の駆動に関するものである。
【０００２】
【従来の技術】
マトリクス型の表示装置として、ＴＦＴ（薄膜トランジスタ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が形成されたアクティブマトリクス基板および上記ＴＦＴを駆動するためのドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を備えた液晶表示装置が広く知られている。
【０００３】
図１８に、ＴＦＴアクティブマトリクス方式の液晶表示装置１０１の構成を示す。液晶表示装置１０１には、マトリクスの行駆動回路としてゲートドライバ１０２、列駆動回路としてソースドライバ１０３が設けられている。
【０００４】
透明な基板上には、それぞれ複数本の、ゲートドライバ１０２によって駆動されるゲートラインＧｎ・Ｇｎ＋１・…（総称するときは、以下参照符Ｇで示す）と、ソースドライバ１０３によって駆動されるソースラインＳｎ・Ｓｎ＋１・…（総称するときは、以下参照符Ｓで示す）とが相互に直交するように形成されている。そして、これらの各ゲートラインＧと各ソースラインＳとが交差するそれぞれの箇所に画素ＰＩＸが形成されている。画素ＰＩＸは、ＴＦＴ１０４、液晶１０５、補助容量１０６を備えている。また、ゲートラインＧとソースラインＳとによって区分された領域には、液晶１０５および補助容量１０６の一方の電極となる画素電極１０７（図１９）が形成されており、この画素電極１０７はＴＦＴ１０４のドレイン電極に接続されている。第ｎ行、第ｎ列目の画素ＰＩＸでは、前記ＴＦＴ１０４のソース電極は第ｎ列目のソースラインＳｎに接続され、ゲート電極は第ｎ行目のゲートラインＧｎに接続される。
【０００５】
このように各画素ＰＩＸが形成される液晶表示装置１０１において、ゲートラインＧと画素電極１０７との関係に着目すると、図１８の液晶表示装置１０１は、第ｎ行目のゲートラインＧｎが第ｎ行目の画素電極１０７の下側に配置される、いわゆる下ゲート構造の液晶表示装置である。そして、前記画素電極１０７とゲートラインＧｎ，Ｇｎ−１との間には、図１９に示すようにそれぞれ寄生容量Ｃｇｄ１・Ｃｇｄ２が形成されることになる。ここで、第１行目の画素について考えると、前記第ｎ行目の画素におけるゲートラインＧｎ−１に対応するゲートラインＧ０は形成されておらず、前記寄生容量Ｃｇｄ２が形成されないことになる。図１８に、第１行目（Ｇ１ライン）の画素と第２行目以降（Ｇｎ（ｎ≠１）の画素とにおいて、これらの寄生容量Ｃｇｄ１・Ｃｇｄ２が形成されている場合の等価回路の相違を示す。
【０００６】
一方、図２０に示すように、各ゲートラインＧには振幅がＶｇｐｐのゲート信号が順次印加されるが、このゲート信号によってＴＦＴ１０４のドレインレベルが変動する。すなわち、第ｎ行目の画素ＰＩＸにおいては、寄生容量Ｃｇｄ２を介して、ゲートラインＧｎ−１のゲート信号がＴＦＴ１０４のドレインレベルをΔＶ２だけ変動させ、寄生容量Ｃｇｄ１を介して、ゲートラインＧｎのゲート信号がＴＦＴ１０４のドレインレベルをΔＶ１だけ変動させる。
【０００７】
ここで、画素ＰＩＸの液晶の容量をＣｌｃで示し、補助容量をＣｃｓで示すとき、前記ΔＶ２，ΔＶ１は、
ΔＶ１＝Ｖｇｐｐ×｛Ｃｇｄ１／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ１＋Ｃｇｄ２）｝
ΔＶ２＝Ｖｇｐｐ×｛Ｃｇｄ２／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ１＋Ｃｇｄ２）｝
と表すことができる。
【０００８】
そして、自段のゲートラインＧｎのゲート信号によって引起こされるΔＶ１は、ＴＦＴ１０４のドレインレベルの振幅の中心Ｖｃｏｍを、ソース信号の振幅の中心Ｖｓｃから該ΔＶ１だけ低くするように作用し、前段のゲートラインＧｎ−１のゲート信号によって引起こされるΔＶ２は、液晶１０５への印加電圧の実効値を増加させるように作用する。
【０００９】
第１行目の画素ＰＩＸでは、前述のように寄生容量Ｃｇｄ２を形成する前段のゲートラインＧ０が存在しないので、前記ΔＶ２は発生せず、該第１行目の画素ＰＩＸのみ、他の行に比べて液晶１０５への印加電圧の実効値が低くなる。この実効値の差が問題であり、該ΔＶ２が大きい場合や、高温または低温状態など、表示装置の駆動条件が悪化すると、該第１行目の画素ＰＩＸのみ、他の画素ＰＩＸに比べて表示の明るさが変わって見えるという問題が生じる。たとえば、ノーマリーホワイト液晶である場合には、該第１ラインは輝線化する。
【００１０】
そこで、上記課題を解決するために、たとえば特開平９−２８８２６０号公報および特開平８−４３７９３号公報には、下ゲート構造のパネルに、第１行目の画素に近接して、有効表示領域外には、該第１行目の画素と残余の画素との上記のような非対称性を補償するためのダミーラインＧ０を形成することが記載されている。前記ゲートラインＧ１〜Ｇｍは出力端子ＯＧ１〜ＯＧｍからのゲート信号でそれぞれ駆動されるとともに、増加したダミーラインＧ０は最終ｍ行目のゲートラインＧｍと並列に接続されて同時に駆動される。以下、これを従来技術１とする。
【００１１】
従来技術１によるゲートドライバ１０２の構成例を図２１に示す。この場合のゲートドライバ１０２はＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式によってＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）１１１上に搭載されたドライバＩＣ１１２が複数個カスケード接続されたものである。ゲートドライバ１０２は、画素ＰＩＸ…、ゲートラインＧ…、およびソースラインＳ…が形成された液晶パネル１１３とプリント基板１１４とを接続している。各ドライバＩＣ１１２は端子ＯＧ１〜ＯＧ２５６の２５６個の出力端子を有しており、同図はこれが３個接続された場合の構成を示している。
【００１２】
各ドライバＩＣ１１２においては、プリント基板１１４を介して端子ＧＳＰｉｎにゲートスタートパルス信号ＧＳＰが、また端子ＧＣＫｉｎにゲートクロック信号ＧＣＫが入力される。また、各ドライバＩＣ１１２は、内部のシフトレジスタでシフトさせたゲートスタートパルス信号ＧＳＰを端子ＧＳＰｏｕｔから出力して、プリント基板１１４を介して次段のドライバＩＣ１１２の端子ＧＳＰｉｎに入力される。そして、最終段のドライバＩＣ１１２の最終ラインの端子ＯＧ２５６からは、ゲートラインＧのみならず、プリント基板１１４を介して液晶パネル１１３の最上段まで配線が引き回されている。この最上段に引き回された配線がダミーラインＧ０である。このような構成により、ダミーラインＧ０およびゲートラインＧ１〜Ｇ７６８が形成される。
【００１３】
図２１のゲートドライバ１０２の信号のタイミングチャートを図２２に示す。ゲートスタートパルス信号ＧＳＰはゲートクロック信号ＧＣＫのタイミングによってシフトされていき、シフトされる過程で順次端子ＯＧ１、端子ＯＧ２、…、端子ＯＧ２５６と、ゲートラインＧにゲート信号が出力される。あるドライバＩＣ１１２の端子ＯＧ２５６からゲート信号が出力されるときには、端子ＧＳＰｏｕｔからゲートスタートパルス信号ＧＳＰが出力されて、次段のドライバＩＣ１１２の端子ＧＳＰｉｎに入力される。
【００１４】
しかし、この従来技術１では、最終ｍライン目のゲートラインＧｍを駆動する出力端子ＯＧｍのドライバ回路だけ負荷が略２倍になり、ゲート信号波形が鈍るという問題がある。また、図２２でプリント基板１１４を介して配線したように、ダミーラインＧ０とゲートラインＧｍとを接続するバイパスラインが必要となり、液晶パネル１１３やフレキシブルのプリント基板の構造が複雑になるという問題もある。とりわけ、昨今では液晶表示装置の低コスト化・軽量化・薄型化のため、ゲート側のプリント基板やフレキシブルのプリント基板、コネクタなどをなくし、液晶パネル上およびゲートドライバＴＣＰ上にゲートドライバ側の電源・信号線を構成する構造（以下、ゲート基板省略構造と呼ぶ）が採用されるようになった。この構造では、ゲートドライバに入力する電源や信号の配線を、ソースドライバ側から一層構造の配線パターンによって形成しており、図２１のように最終ｍライン目からダミーラインＧ０まで配線を引き回すスペースを確保することができないという問題を抱えている。
【００１５】
そこで、図２３に示すように、前記ダミーラインＧ０を個別に駆動可能なように出力端子数を増加させたゲートドライバＩＣが開発され、上記の問題を解決している。以下、これを従来技術２とする。図２３の構成例では、各ＴＣＰ１２１のドライバＩＣ１２２は、図２１のドライバＩＣ１１２よりも多い端子ＯＧ０〜ＯＧ２５７を備えている。各段のドライバＩＣ１２２では端子ＯＧ１〜ＯＧ２５６をそれぞれゲートラインＧとする。そして、１段目のドライバＩＣ１２２では端子ＯＧ０にダミーラインＧ０を接続する。２段目および３段目のドライバＩＣ１２２では端子ＯＧ０・ＯＧ２５７を使用しない。ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫはプリント基板１２４を介して入力されるが、ダミーラインＧ０をドライバＩＣ１２２の端子ＯＧ０から駆動するようにしたので、最終段のドライバＩＣ１２２からプリント基板１２４を介して液晶パネル１２３の最上段にダミーラインＧ０用の配線を引き回す必要がない。
【００１６】
図２３のゲートドライバ１０２の信号のタイミングチャートを図２４に示す。最初に端子ＯＧ０にゲート信号が出力され、ゲートスタートパルス信号ＧＳＰが順次シフトされていく。端子ＯＧ２５６からゲート信号が出力された後にはゲートスタートパルス信号ＧＳＰは次段のドライバＩＣ１２２に入力されて、そのドライバＩＣの端子ＯＧ１からゲート信号が出力される。
【００１７】
この従来技術２を、図２５に示すように、図２４のようなプリント基板１２４を用いずにＴＣＰ１２１および液晶パネル１２３のみを介してドライバＩＣ１２２への配線を形成するゲート基板省略構造に適用することもできる。この場合においても、ダミーラインＧ０用の配線の引き回しは必要ないため、この構造にてゲート基板省略構造の液晶表示装置が実現・量産されている。
【００１８】
しかしながら、従来技術２の構造では、ダミーラインＧ０用の出力を駆動するためのゲートスタートパルス信号ＧＳＰを、ゲートドライバ１０２およびソースドライバ１０３の駆動を制御するための信号を生成するタイミングコントロールＡＳＩＣに、入力データ信号ＤＡＴＡ−ｉｎおよびデータイネーブル信号ＥＮＡＢが入力されるまでにゲートドライバ１０２に入力する必要がある。タイミングコントロールＡＳＩＣによる制御方法には、、垂直同期信号および水平同期信号を利用したタイミング制御方式（以下、ＨＶモードと呼ぶ）と、垂直同期信号および水平同期信号を利用せずデータイネーブル信号ＥＮＡＢのみでタイミングを制御する方式（以下、Ｖ−ＥＮＡＢモードと呼ぶ）とがある。次に、ＨＶモードとＶ−ＥＮＡＢモードとについて、図２６および図２７を用いて説明する。
【００１９】
まずＨＶモードについて図２６のタイミングチャートを用いて説明する。
【００２０】
同図（ａ）はタイミングコントロールＡＳＩＣに入力される水平駆動用の信号を示す。１水平期間の信号のタイミングを示しており、クロック信号ＣＫの入力タイミングを用い、水平同期信号Ｈｓの入力から２９６クロック目でデータイネーブル信号ＥＮＡＢが立ち上がり、１水平期間分のデータＤ１・Ｄ２・…・Ｄ１０２４が入力される。また、同図（ｂ）はタイミングコントロールＡＳＩＣに入力される垂直駆動用の信号を示す。１垂直期間の信号のタイミングを示しており、垂直同期信号Ｖｓの入力から３５水平期間分が経過するとデータイネーブル信号ＥＮＡＢが立ち上がり、この立ち上がっている各水平期間に入力データ信号ＤＡＴＡｉｎの１水平期間分のデータＤＨ１・ＤＨ２・…・ＤＨ７６８が入力される。
【００２１】
同図（ｃ）はタイミングコントロールＡＳＩＣが出力する水平駆動用の信号を示す。ソースドライバ１０３に出力するデータＤＨ１・ＤＨ２・…・ＤＨ７６８と、１水平期間ごとに信号レベルを反転させるための液晶駆動極性反転信号ＲＥＶと、ソースドライバ１０３内でシフトさせるソーススタートパルス信号ＳＳＰと、ソーススタートパルス信号ＳＳＰのシフトタイミングに基づいてサンプリングされた各データをラッチして各ソースラインＳに出力するためのラッチストローブ信号ＬＳとを、ソースドライバ１０３に出力する。これにより、ソースドライバ１０３の出力波形は同図（ｄ）のようになる。
【００２２】
同図（ｅ）はタイミングコントロールＡＳＩＣが出力する垂直駆動用の信号を示す。ゲートドライバ１０２によって選択される各行の画素にソースドライバ１０３から出力されたデータＤＨ１・ＤＨ２・…・ＤＨ７６８が順次書き込まれるようにゲート信号を出力するためのゲートスタートパルス信号ＧＳＰと、ゲートスタートパルス信号ＧＳＰをシフトさせるためのゲートクロック信号ＧＣＫとを、ゲートドライバ１０２に出力する。これにより、ゲートドライバ１０２は、同図（ｆ）に示すように、ゲートラインＧにパルスのゲート信号を順次出力する。
【００２３】
このように、ＨＶモードでは、垂直同期信号ＶＳの入力から、ある定められた期間を有する水平同期信号Ｈｓを所定数カウントし、その後、データイネーブル信号ＥＮＡＢおよび入力データ信号ＤＡＴＡｉｎが入力される。従って、ＨＶモードの場合には入力された垂直同期信号Ｖａおよび水平同期信号Ｈｓから、ゲートスタートパルス信号ＧＳＰを、ゲートラインＧ１を駆動する前にダミーラインＧ０を駆動するようなタイミングで生成することが可能である。
【００２４】
次に、Ｖ−ＥＮＡＢモードについて図２７のタイミングチャートを用いて説明する。
【００２５】
同図（ａ）は、タイミングコントロールＡＳＩＣに入力される水平駆動用の信号を示す。１水平期間の信号のタイミングを示しており、水平同期信号は存在せず、クロック信号ＣＫが入力されている状態においてあるタイミングでデータイネーブル信号ＥＮＡＢが入力され、１水平期間分のデータＤ１・Ｄ２・…・Ｄ１０２４が入力される。また、同図（ｂ）はタイミングコントロールＡＳＩＣに入力される垂直駆動用の信号を示す。垂直同期信号および水平同期信号は存在せず、あるタイミングで入力されるデータイネーブル信号ＥＮＡＢの期間が各水平期間のデータＤＨ１・ＤＨ２・…・ＤＨ７６８をソースドライバ１０３がサンプリングすべき期間に相当する。
【００２６】
同図（ｃ）〜（ｆ）は図２６と同様であるが、タイミングコントロールＡＳＩＣが出力する信号のタイミングはデータイネーブル信号ＥＮＡＢの入力タイミングを基準にして決定される。
【００２７】
また、図２８に、Ｖ−ＥＮＡＢモードで制御する場合のタイミングコントロールＡＳＩＣの一例としてタイミングコントロールＡＳＩＣ１０８の構成を示す。タイミングコントロールＡＳＩＣ１０８においては、水平垂直分離・コントロール部１０８ａが、入力されるデータイネーブル信号ＥＮＡＢとクロック信号ＣＫとから、水平駆動用の基準タイミングと垂直駆動用の基準タイミングとを分離する。水平カウンタ１０８ｂは水平駆動用の基準タイミングからクロック信号ＣＫのクロックをカウントし、垂直カウンタ１０８ｃは垂直駆動用の基準タイミングからＥＮＡＢ信号の立ち上がりエッジをカウントする。水平信号タイミング作成ブロック１０８ｄは、水平カウンタ１０８ｂのカウント結果を基に、ゲートクロック信号ＧＣＫ、ラッチストローブ信号ＬＳ、ソースクロック信号ＳＣＫ、およびソーススタートパルス信号ＳＳＰを、垂直信号タイミング作成ブロック１０８ｅは、垂直カウンタ１０８ｃのカウント結果を基に、ゲートスタートパルス信号ＧＳＰを生成して出力する。また、液晶駆動極性反転信号作成ブロック１０８ｆは、水平カウンタ１０８ｂおよび垂直カウンタ１０８ｃのカウント結果を基に、液晶駆動極性反転信号ＲＥＶを生成して出力する。また、入力データ信号ＤＡＴＡｉｎはクロック信号ＣＫのタイミングで入力バッファ１０８ｇに入力され、出力バッファ１０８ｈから出力データとして出力される。
【００２８】
このように、Ｖ−ＥＮＡＢモードの場合には、ＨＶモードの場合のような垂直同期信号および水平同期信号がタイミングコントローラＡＳＩＣに入力されないため、１ライン目のデータＤＨ１が入力されるタイミングで入力されたデータイネーブル信号ＥＮＡＢのパルスから、ゲートスタートパルスＧＳＰ信号を作成せざるをえない。
【００２９】
従って、従来技術２の構造では、Ｖ−ＥＮＡＢモードで動作させようとすると、ゲートラインＧ１のゲート信号の前にダミーラインＧ０を駆動する信号を出力するようにゲートスタートパルス信号ＧＳＰを生成することができず、従って、Ｖ−ＥＮＡＢモードで動作させることができないという問題を抱えている。とりわけ、昨今ではＶ−ＥＮＡＢモードでの動作を要求されることが多くなり、早急なる対策が求められていた。
【００３０】
そこで、特開２００１−２８２１７０号公報では、ゲートドライバＩＣ内部に工夫をこらし、端子配列とは異なる順に連続してゲート信号を出力することにより従来技術１および従来技術２の欠点を補っている。この公報の構成を図２９に示す。同図（ａ）のゲートドライバ１０２は、図２３のゲートドライバ１０２のドライバＩＣ１２２をドライバＩＣ１３２で置き換えたものである。図３０にドライバＩＣ１３２の内部構成を示す。ゲートスタートパルス信号ＧＳＰは内部のシフトレジスタをＲ１→Ｒ２→…→Ｒ２５６→Ｒ０の順で転送される。また、図３１に示すように、Ｒ２５６に転送されたときの端子ＯＧ２５６による最終ゲートラインＧ２５６の駆動と同時に、端子ＧＳＰｏｕｔからゲートスタートパルス信号ＧＳＰが次段のドライバＩＣ１３２に入力される。そして、前段のダミーラインＧ０を駆動するタイミングで、次段のドライバＩＣ１３２の端子ＯＧ１によりゲートラインＧ２５７を駆動する。以下、これを従来技術３とする。
【００３１】
【発明が解決しようとする課題】
しかしながら、従来技術３のゲートドライバ１０２のドライバＩＣ１３２は、最初からＩＣに設けられている出力端子の順番とは異なる順番でゲート出力を行うという特別な仕様により構成される必要があるため、設けられている出力端子の順番でゲート出力を行う既存のドライバＩＣを用いることができない。すなわち、図２９を用いて説明すると、初段のドライバＩＣ１３２に、端子ＯＧ０→ＯＧ１→ＯＧ２→…→ＯＧ２５６という出力端子が設けられている順番でゲート信号を出力するドライバＩＣを用いることができない。従って、従来技術３を実施しようとすると各種の解像度に対応したゲートドライバＩＣを最初から開発せざるを得ず、開発費用及び開発日数が大幅に増加してしまうという問題が発生する。このように、最初からドライバＩＣに設けられている出力端子についてはその順番で駆動するという、既存のドライバＩＣを利用したダミーラインＧ０の駆動技術が求められている。
【００３２】
本発明は上記従来の問題点に鑑みなされたものであり、その目的は、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモード即ちＶ−ＥＮＡＢモードで表示を行うことが可能な表示装置、および表示駆動回路の制御装置、ならびに表示装置の駆動方法を提供することにある。
【００３３】
【課題を解決するための手段】
本発明の表示装置は、上記課題を解決するために、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルと、上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、上記制御装置は、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力することを特徴としている。
【００３４】
上記の発明によれば、制御装置は、列駆動回路が１垂直期間の最初の水平期間の表示データに対応した列駆動信号を出力開始するまでの間に、行駆動回路が最上段の行駆動信号の出力端子に行駆動信号を出力するように、データイネーブル信号の入力タイミングを基準して、データイネーブル信号およびクロック信号から行駆動タイミング信号を生成して行駆動回路に入力する。
【００３５】
従って、行駆動回路の最上段の行駆動信号の出力端子が、最上段の有効画素の寄生容量をその他の画素と同等にするために設けられたダミーの行ラインに接続されている場合には、データイネーブル信号により表示タイミングが支配されるモードで表示を行おうとするときに、最初の水平期間の列駆動信号を列駆動ラインに出力する前にダミーの行ラインを駆動することができる。すなわち、ダミーの行ラインを駆動した後、行ラインを上から下に向かって順番に駆動する。これにより、行駆動回路を、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成することができる。また、ダミーの行ラインは最上段の出力端子に接続されればよいので、従来のようにドライバＩＣの他の出力端子から長い配線を迂回させて引き回して設ける必要がない。従って、表示パネル外に行駆動回路への配線用のプリント基板が設けられていなくてもダミーの行ラインを駆動することができる。
【００３６】
以上により、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことが可能な表示装置を提供することができる。
【００３７】
また、従来技術３のように行ラインとダミーの行ラインとの２本のラインを同時に駆動する必要がないため、行駆動信号波形のなまりなどが生じることがなく、表示品位の低下を回避することができる。さらに、既存のドライバＩＣを利用することができるため、マルチベンダー化が可能である。
【００３８】
さらに本発明の表示装置は、上記課題を解決するために、上記列駆動タイミング信号は、上記行駆動信号を上記行ラインのそれぞれに順次出力するタイミングを決めるように上記行駆動回路内でシフトされる１パルスからなるスタートパルス信号と、上記スタートパルス信号をシフトさせるタイミングを決めるシフトクロック信号とを含んでおり、上記制御装置は、上記データイネーブル信号の入力タイミングで上記スタートパルス信号を生成開始し、上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように上記行駆動回路が上記スタートパルス信号を取り込むための上記シフトクロック信号の１クロック目を、上記入力タイミングから上記クロック信号のクロックを所定数カウントした時点で生成することを特徴としている。
【００３９】
上記の発明によれば、行駆動回路が、スタートパルス信号をシフトクロック信号によりシフトさせることにより行ラインを順次駆動していく駆動回路である場合に、制御装置にデータイネーブル信号が入力されるタイミングでスタートパルス信号を生成開始し、その後クロック信号のクロックを所定数カウントした時点でシフトクロック信号の１クロック目を生成し、ダミーの行ラインを駆動するために行駆動回路がスタートパルス信号を取り込むようにすることができる。従って、行駆動回路に用いるドライバＩＣのセットアップホールド時間に合わせて、上記クロックのカウント数を定めることができ、ドライバＩＣの特性に応じてダミーの行ラインを駆動することができる。
【００４０】
さらに本発明の表示装置は、上記課題を解決するために、上記制御装置は、１水平期間の上記表示データを上記列駆動回路に入力完了した後の水平帰線期間分の経過期間内に、上記列駆動回路が上記列駆動信号を出力するタイミングを決める上記列駆動用タイミング信号である列駆動開始タイミング信号を上記列駆動回路に入力し、上記シフトクロック信号の上記１クロック目より後のクロックを上記列駆動開始タイミング信号に合わせて上記行駆動回路に入力することを特徴としている。
【００４１】
上記の発明によれば、データイネーブル信号どうしの間には水平帰線期間が設けられているが、制御装置が表示データを列駆動回路に入力完了した時点で列駆動回路に列駆動開始タイミング信号を出力させるのではなく、入力完了した時点からさらに経過する水平帰線期間内に列駆動開始タイミング信号を出力させる。そして、制御装置は、この出力タイミングに合わせてシフトクロック信号の１クロック目より後のクロックを行駆動回路に入力する。
【００４２】
従って、シフトクロック信号の１クロック目でスタートパルス信号が取り込まれたときに、ダミーの行ラインを駆動する時間を長くすることができ、その他の行ラインの駆動時間と同等にすることができる。
【００４３】
さらに本発明の表示装置は、上記課題を解決するために、上記制御装置は、入力される上記表示データを１水平期間遅延させて上記列駆動回路に入力することを特徴としている。
【００４４】
上記の発明によれば、制御装置が、入力される表示データを１水平期間遅延させて列駆動回路に入力するので、制御装置にデータイネーブル信号が入力されるタイミングから列駆動回路が１垂直期間の最初の水平期間の列駆動信号を出力開始するまでの期間を長くすることができ、ダミーの行ラインを駆動する時間を容易に十分長くすることができる。
【００４５】
さらに本発明の表示装置は、上記課題を解決するために、表示に有効な上記画素に接続された上記行ラインは１０５０本であり、上記行駆動回路は２６３個の上記行駆動信号の出力端子を備えたドライバＩＣが４個カスケード接続されたものであることを特徴としている。
【００４６】
上記の発明によれば、表示に有効な上記画素に接続された１０５０本の行ラインにダミーの行ラインを加えた１０５１本のラインを、合計２６３×４＝１０５２本の行駆動信号の出力端子を有するカスケード接続のドライバＩＣで駆動するので、使用しない出力端子が少なく、ＩＣチップサイズの縮小および最適化が容易で、低コスト化を図ることができる。
【００４７】
また、本発明の表示装置は、上記課題を解決するために、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルと、上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、上記行駆動回路はドライバＩＣがシステム・オン・フィルム構造により実装されたものであり、所定のドライバＩＣにおける最終の上記行ラインに対応する上記行駆動信号の出力端子の次に設けられた出力端子から、ＩＣチップの下方を通るように配線が引き回され、上記配線が上記表示パネルに設けられた最上段の上記行ラインよりもさらに上段にダミーの行ラインとして延設されていることを特徴としている。
【００４８】
上記の発明によれば、行駆動回路の所定のドライバＩＣにおける最終の行ラインに対応する行駆動信号の出力端子の次に設けられた出力端子から、システム・オン・フィルム構造を利用してＩＣチップの下方を通るように配線が引き回れて、表示パネルに設けられた最上段の行ラインよりもさらに上段に延設されたダミーの行ラインは、最上段の有効画素の寄生容量をその他の画素と同等にするためのダミーの行ラインとすることができる。従って、表示パネル外に行駆動回路への配線用のプリント基板が設けられていなくてもダミーの行ラインを設けることができる。
【００４９】
そして、このダミーの行ラインの駆動は、上記所定のドライバＩＣの出力端子を設けられている順番で駆動した後に行えばよいので、データイネーブル信号により表示タイミングが支配されるモードで表示を行おうとするときに、ダミーの行ラインを他の行ラインより先に駆動する必要がない。これにより、ドライバＩＣには、設けられている順番で出力端子を駆動する既存のドライバＩＣを用いることができる。
【００５０】
以上により、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことが可能な表示装置を提供することができる。さらに、既存のドライバＩＣを利用することができるため、マルチベンダー化が可能である。
【００５１】
また、本発明の表示駆動回路の制御装置は、上記課題を解決するために、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路とを備える表示駆動回路を制御する、表示駆動回路の制御装置であって、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力し、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力することを特徴としている。
【００５２】
上記の発明によれば、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことができる。
【００５３】
また、本発明の表示装置の駆動方法は、上記課題を解決するために、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルと、上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置を駆動する表示装置の駆動方法であって、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する表示装置の駆動方法において、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記表示データを出力開始するまでの間に上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力することを特徴としている。
【００５４】
上記の発明によれば、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことができる。
【００５５】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図４に基づいて説明すれば、以下のとおりである。
【００５６】
本実施の形態に係る液晶表示装置（表示装置）は、１０２４×７６８の画素を有するＸＧＡのＴＦＴアクティブマトリクス方式の液晶表示装置である。タイミングコントロールＡＳＩＣ（制御装置）、ゲートドライバ（行駆動回路）、ソースドライバ（列駆動回路）、および液晶パネル（表示パネル）が配置されているという全体の構成は従来の技術で説明したものと同様である。画素の構成も、従来の技術で説明した下ゲート構造である。また、この液晶表示装置は、ゲート基板省略構造であり、Ｖ−ＥＮＡＢモードで動作する。
【００５７】
図２に、本実施の形態におけるタイミングコントロールＡＳＩＣ（以下、コントロールＩＣと称する）１の構成を示す。コントロールＩＣ１は、水平垂直分離・コントロール部１ａ、水平カウンタ１ｂ、垂直カウンタ１ｃ、水平信号タイミング作成ブロック１ｄ、Ｇ０駆動信号タイミング作成ブロック１ｅ、液晶駆動極性反転信号作成１ｆ、入力バッファ１ｇ、および出力バッファ１ｈを備えている。
【００５８】
水平垂直分離・コントロール部１ａは、入力されるデータイネーブル信号ＥＮＡＢとクロック信号ＣＫとから、水平駆動用の基準タイミングと垂直駆動用の基準タイミングとを分離する。水平カウンタ１ｂは、水平垂直分離・コントロール部１ａによって分離された水平駆動用の基準タイミングから、クロック信号ＣＫのクロックをカウントする。垂直カウンタ１ｃは、水平垂直分離・コントロール部１ａによって分離された垂直駆動用の基準タイミングから、ＥＮＡＢ信号の立ち上がりエッジをカウントする。水平信号タイミング作成ブロック１ｄは、水平カウンタ１ｂのカウント結果を基に、ゲートクロック信号（行駆動用タイミング信号）ＧＣＫ、ラッチストローブ信号（列駆動用タイミング信号）ＬＳ、表示データサンプリングクロックであるソースクロック信号（列駆動用タイミング信号）ＳＣＫ、および表示データサンプリング開始信号であるソーススタートパルス信号（列駆動用タイミング信号）ＳＳＰを生成して出力する。このとき、ゲートクロック信号ＧＣＫとして、図１に示すようにデータイネーブル信号ＥＮＡＢの入力タイミング（立ち上がりタイミング）から所定クロック数のカウント後に立ち上がってデータイネーブル信号ＥＮＡＢの立ち下がりタイミングで立ち下がるパルスＣＫ２・ＣＫ３・ＣＫ４…の他に、これらの前に、１垂直期間の最初の水平期間に対応するデータイネーブル信号ＥＮＡＢの入力タイミングからわずかな所定クロック数のカウント後に立ち上がって、その所定クロック数後に立ち下がるパルスＣＫ１が生成される。
【００５９】
Ｇ０駆動信号タイミング作成ブロック１ｅは、水平カウンタ１ｂおよび垂直カウンタ１ｃのカウント結果を基に、ゲートスタートパルス信号（行駆動用タイミング信号）ＧＳＰを生成して出力する。このとき、ゲートスタートパルス信号ＧＳＰは、図１に示すように、１垂直期間の最初の水平期間に対応するデータイネーブル信号ＥＮＡＢの入力タイミングで立ち上がり、上述のパルスＣＫ１が立ち下がった後に立ち下がるパルスである。
【００６０】
また、液晶駆動極性反転信号作成ブロック１ｆは、水平カウンタ１ｂおよび垂直カウンタ１ｃのカウント結果を基に、液晶駆動極性反転信号ＲＥＶを生成して出力する。また、入力バッファ１ｇは、クロック信号ＣＫのタイミングで入力データ信号（表示データ）を取り込む。出力バッファ１ｈは、入力バッファ１ｇから入力データ信号を受け取って出力する。
【００６１】
次に、図３に、本実施の形態におけるゲートドライバ２の構成を示す。ゲートドライバ２は液晶パネル３のゲートライン（行ライン）を駆動する。液晶パネル３には、有効画素に接続された７６８本のゲートラインＧ１・Ｇ２・…・Ｇ７６８が設けられている他、ゲートラインＧ１のさらに上段にダミーのゲートラインとなるダミーラインＧ０が設けられており、ゲートドライバ２はこれら７６９本のラインを駆動するために、２５８個の出力端子を有するドライバＩＣを３個カスケード接続された状態で備えている。液晶パネル３の上下端に余剰出力端子が偏らないように、２５６出力単位でカスケード接続されている。なお、２５７出力でもドライバＩＣと液晶パネルとの結線を変更すれば対応は可能であるが、後述する実施の形態３でダミー画素付ダミーラインを駆動する構成に拡張することを考慮して２５８出力としている。
【００６２】
上記３つのドライバＩＣを、液晶パネル３の最上段側（ダミーラインＧ０側）から順に、ドライバＩＣ２ａ、ドライバＩＣ２ｂ、ドライバＩＣ２ｃとする。ドライバＩＣ２ａ・２ｂ・２ｃはそれぞれＴＡＢ方式によりキャリアテープ２ｄ上に実装され、ＴＣＰとなっている。ゲート信号（行駆動信号）が出力可能な出力端子は、ドライバＩＣ２ａ・２ｂ・２ｃのそれぞれに端子ＯＧ０・ＯＧ１・ＯＧ２・…・ＯＧ２５７として設けられている。
【００６３】
ドライバＩＣ２ａでは、端子ＯＧ０がダミーラインＧ０に、端子ＯＧ１・ＯＧ２・…・ＯＧ２５６が順にゲートラインＧ１・Ｇ２・…・Ｇ２５６に、それぞれ接続されており、端子ＯＧ２５７は使用されない。ドライバＩＣ２ｂでは、端子ＯＧ１・ＯＧ２・…・ＯＧ２５６が順にゲートラインＧ２５７・Ｇ２５８・…・Ｇ５１２に、それぞれ接続されており、端子ＯＧ０・ＯＧ２５７は使用されない。ドライバＩＣ２ｃでは、端子ＯＧ１・ＯＧ２・…・ＯＧ２５６が順にゲートラインＧ５１３・Ｇ５１４・…・Ｇ７６８に、それぞれ接続されており、端子ＯＧ０・ＯＧ２５７は使用されない。
【００６４】
また、ドライバＩＣ２ａには、コントロールＩＣ１からゲートスタートパルス信号ＧＳＰおよびゲートクロック信号（シフトクロック信号）ＧＣＫがソースドライバ側から液晶パネル３を介して、端子ＧＳＰｉｎ・ＧＣＫｉｎに入力される。なお、ゲートクロック信号ＧＣＫは、ＩＣチップ内のバッファを介して自己転送されるようになっていてもよいが、ＳＯＦ（Ｓｙｓｔｅｍ Ｏｎ ｆｉｌｍ）構造を利用してＩＣチップの下方で信号が転送されるようなＳＯＦ配線が備えられていてもよい。
【００６５】
ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫは、ドライバＩＣ２ａの端子ＧＳＰｏｕｔ・ＧＣＫｏｕｔから出力され、ドライバＩＣ２ｂの端子ＧＳＰｉｎ・ＧＣＫｉｎに入力され、同様にして、ドライバＩＣ２ｃにも転送される。このようにしてカスケード接続がなされている。
【００６６】
本実施の形態では、Ｖ−ＥＮＡＢモード時において、１ライン目の表示データをソースドライバＩＣへデータ転送するのにおよそ１水平周期必要であることを利用し、ソースドライバＩＣが１ライン目の表示データをサンプリングしている期間にダミーラインＧ０を駆動するように、コントロールＩＣ１は１ライン目のデータイネーブル信号ＥＮＡＢが入力されれば直ちにダミーラインＧ０を駆動するためのゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫを出力する。
【００６７】
コントロールＩＣ１からゲートスタートパルス信号ＧＳＰの“Ｈｉｇｈ”のパルスが入力されると、図４に示すように、ゲートクロック信号ＧＣＫの立ち下がりタイミングでゲートスタートパルス信号ＧＳＰのサンプリングが行われ、そのサンプリング信号がドライバＩＣ２ａ・２ｂ・２ｃの内部のシフトレジスタで、各端子ＯＧｎ（ｎ＝０，１，…，２５６）に転送される。ドライバＩＣ２ａの端子ＯＧ０には、図４のゲートクロック信号ＧＣＫのパルスＣＫ１の立ち下がりタイミングでゲート信号の出力が開始され、パルスＣＫ２の立ち上がりタイミングまで出力が継続される。この期間にダミーラインＧ０が駆動される。
【００６８】
その後、端子ＯＧ１にはパルスＣＫ２の立ち下がりタイミングからパルスＣＫ３の立ち上がりタイミングまで、端子ＯＧ２にはパルスＣＫ３の立ち下がりタイミングからパルスＣＫ４の立ち上がりタイミングまで、といったように各端子にゲート信号が順次出力され、ゲートラインＧが順次駆動される。端子ＯＧ１にゲート信号が出力開始されると同時に、コントロールＩＣ１からソースドライバにラッチストローブ信号ＬＳが入力され、１垂直期間の最初の水平期間の表示データに対応する書き込み信号がソースドライバから出力される。このようにしてゲート信号の出力期間に画素に書き込み信号が書き込まれていく。そして、ドライバＩＣ２ａの端子ＯＧ２５５にゲート信号が出力されると同時に、端子ＧＳＰｏｕｔからゲートスタートパルス信号ＧＳＰが出力され、ドライバＩＣ２ａの端子ＯＧ２５６の次にドライバＩＣ２ｂの端子ＯＧ１にゲート信号が出力される。
【００６９】
このように、本実施の形態に係る液晶表示装置によれば、コントロールＩＣ１は、ソースドライバが１垂直期間の最初の水平期間の表示データに対応した書き込み信号を出力開始するまでの間に、ゲートドライバ２が最上段のゲート信号の出力端子ＯＧ０にゲート信号を出力するように、データイネーブル信号ＥＮＡＢの入力タイミングを基準して、データイネーブル信号ＥＮＡＢおよびクロック信号ＣＫからゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫを生成してゲートドライバ２に入力する。
【００７０】
従って、Ｖ−ＥＮＡＢモードで表示を行おうとするときに、最初の水平期間の書き込み信号をソースラインＳに出力する前にダミーラインＧ０を駆動することができる。すなわち、ダミーラインＧ０を駆動した後、ゲートラインＧを上から下に向かって順番に駆動する。これにより、ゲートドライバ２を、設けられている順番で出力端子が駆動される既存のドライバＩＣ２ａ・２ｂ・２ｃを用いて構成することができる。また、ダミーラインＧ０は最上段の出力端子ＯＧ０に接続されればよいので、従来のようにドライバＩＣの他の出力端子から長い配線を迂回させて引き回して設ける必要がない。従って、ゲート基板省略構造でもダミーラインＧ０を駆動することができる。
【００７１】
以上により、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことができる。さらに、既存のドライバＩＣを利用することができるため、マルチベンダー化が可能である。
【００７２】
また、本実施の形態に係る液晶表示装置によれば、コントロールＩＣ１にデータイネーブル信号ＥＮＡＢが入力されるタイミングでスタートパルス信号ＧＳＰを生成開始し、その後クロック信号ＣＫのクロックを所定数カウントした時点でゲートクロック信号ＧＣＫの１クロック目であるパルスＣＫ１を生成し、ダミーラインＧ０を駆動するためにゲートドライバ２がスタートパルス信号ＧＳＰを取り込むようになっている。従って、ゲートドライバ２に用いるドライバＩＣ２ａのセットアップホールド時間に合わせて、上記クロックのカウント数を定めることができ、ドライバＩＣ２ａの特性に応じてダミーラインＧ０を駆動することができる。
【００７３】
図１で説明すると、ダミーラインＧ０のゲート信号波形は、ゲートラインＧｍ（ｍ≠０）のゲート信号波形よりもおよそ水平帰線期間だけ短いパルス波形である。このゲート信号の短くなる期間は、例えば、ＸＧＡ解像度でＶＥＳＡ標準タイミングで規定すれば、１水平周期が２０．７μｓｅｃであるのに対しておよそ５μｓｅｃであるが、ダミーラインＧ０の駆動期間は、寄生容量による画素電極電位の変動を２行目以降の画素と同等にする効果が得られるように適宜決めればよく、特にある値に限定されるものではない。例えば上記の数値例は、液晶表示装置がＣＳ ＯＮ ＣＯＭ（Ｃｓオンコモン）構造である場合に好適に使用することができる。
【００７４】
なお、ノートＰＣ用液晶表示装置などのように狭額縁を求められる仕様に対してゲート基板省略構造を採用する場合、必然的にゲートドライバＩＣを駆動するための電源・信号配線が細くなり、その結果ゲート駆動電源の配線抵抗が高くなる傾向にあるが、従来技術３の図３２の例でいえばゲートラインＧ２５７を駆動するタイミングでドライバＩＣは２本のゲートラインを同時に駆動しており、ゲート電源に流れる電流はこのタイミングのみ２倍になりゲート信号波形のなまりなどが生じ、その結果、そのゲートラインの画素が異常に見えるなどの輝度ムラを生じ、表示品位低下が顕在化する問題がある。
【００７５】
これに対して本実施の形態に係る液晶表示装置によれば、従来技術３のようにゲートラインＧとダミーラインＧ０との２本のラインを同時に駆動する必要がないため、ゲート信号波形のなまりなどが生じることがなく、表示品位の低下を回避することができる。
【００７６】
〔実施の形態２〕
本発明の他の実施の形態について図５ないし図７に基づいて説明すれば以下のとおりである。なお、前記実施の形態１で述べた構成要素と同じ機能を有する構成要素については同じ符号を付し、その説明を省略する。
【００７７】
本実施の形態に係る液晶表示装置は、実施の形態１で述べた液晶表示装置を１４００×１０５０の画素を有するＳＸＧＡ＋の液晶表示装置としたものである。これに伴い、図５に示すようにゲートドライバ５および液晶パネル６を備えている。
【００７８】
ゲートドライバ５は、２６３出力のドライバＩＣ５ａ・５ｂ・５ｃ・５ｄをそれぞれＴＡＢ方式によりキャリアテープ５ｅ上に実装してＴＣＰを構成し、カスケード接続したものである。液晶パネル６にはダミーラインＧ０と、ゲートラインＧ１・Ｇ２・…・Ｇ１０５０とが形成されており、これらにドライバＩＣ５ａ・５ｂ・５ｃの端子ＯＧ０・ＯＧ１・…ＯＧ２６２と、ドライバ５ｄの端子ＯＧ０・ＯＧ１・…・ＯＧ２６１とが接続されている。使用しない端子はドライバＩＣ５ｄの端子ＯＧ２６２のみである。
【００７９】
この場合のコントロールＩＣ１の信号を図６に示す。データイネーブル信号ＥＮＡＢが１垂直期間に１０５０個入力され、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫは図１と同様である。また、ゲートドライバ５の信号を図７に示す。端子ＯＧ０からの順次駆動については図４と同様であり、端子ＯＧ２６２の駆動時に端子ＧＳＰｏｕｔからスタートパルス信号ＧＳＰを出力して次段のドライバＩＣに入力する。
【００８０】
すなわち、本実施の形態では、２６３出力であってかつ２６３出力単位でカスケード接続する一般的なゲートドライバＩＣを採用することができ、従来技術３で述べたような特殊仕様であるゲートドライバＩＣを開発する必要はない。
【００８１】
また、従来技術３のようにダミーラインＧ０に接続された端子ＯＧ０を最終の端子の次に駆動するドライバＩＣを用いて、表示に有効な上記画素に接続された１０５０本のゲートラインＧにダミーラインＧ０を加えた１０５１本のラインを駆動しようとすれば、２６４出力ないしは２６５出力のドライバＩＣが必要である。これに対して、本実施の形態に係る液晶表示装置では、上記１０５１本のラインを、合計２６３×４＝１０５２本のゲート信号の出力端子を有するカスケード接続のドライバＩＣ５ａ・５ｂ・５ｃ・５ｄで駆動するので、使用しない出力端子が少なく、ＩＣチップサイズの縮小および最適化が容易で、低コスト化を図ることができる。
【００８２】
〔実施の形態３〕
本発明のさらに他の実施の形態について図８および図９に基づいて説明すれば以下のとおりである。なお、前記実施の形態１および２で述べた構成要素と同じ機能を有する構成要素については同じ符号を付し、その説明を省略する。
【００８３】
本実施の形態に係る液晶表示装置は、図８に示すように、パネルの長期信頼性向上のため最上段の有効画素の上および最下段の有効画素の下に、それぞれダミー画素付きのダミーラインＧ０・Ｇ７６９を備えた液晶パネル１０を駆動するタイプであり、それ以外の構成は実施の形態１と同様である。
【００８４】
従来技術３で説明したダミーラインＧ０の駆動方式ではゲートラインＧ２５７の表示データがダミーラインＧ０に接続されたダミー画素に書き込まれるため、動画データなどフレーム間で異なる映像データを表示した場合、ダミーラインＧ０に接続されたダミー画素の対向ＤＣ電圧レベルが不安定となってしまう。
【００８５】
一方、本実施の形態におけるダミーラインＧ０の駆動方式では、図９の斜線を施した領域で表される垂直帰線期間に、サンプリングした表示データをダミーラインＧ０の駆動タイミングで出力することが可能なため、安定した電圧を画素に印加可能となる。
【００８６】
また、垂直帰線期間にサンプリングさせる映像データは、例えば、ノーマリーホワイトパネルの場合に白データ、ノーマリーブラックパネルの場合に黒データなどとすることができる。
【００８７】
〔実施の形態４〕
本発明のさらに他の実施の形態について図１０および図１１に基づいて説明すれば以下のとおりである。なお、前記実施の形態１ないし３で述べた構成要素と同じ機能を有する構成要素については同じ符号を付し、その説明を省略する。
【００８８】
本実施の形態に係る液晶表示装置は、コントロールＩＣが内部に１水平期間のクロック数を記憶する回路を有し、この回路を利用して液晶駆動タイミング信号となるゲートクロック信号ＧＣＫ、ラッチストローブ信号ＬＳの出力タイミングを後ろにずらし、ダミーラインＧ０の駆動時間を他のゲートラインＧと同等にする。
【００８９】
図１０に、本実施の形態におけるコントロールＩＣ１５の構成を示す。コントロールＩＣ（制御装置）１５は、水平垂直分離・コントロール部１ａ、水平カウンタ１ｂ、垂直カウンタ１ｃ、Ｇ０駆動信号タイミング作成ブロック１ｅ、液晶駆動極性反転信号作成ブロック１ｆ、入力バッファ１ｇ、出力バッファ１ｈ、水平期間検出・記憶ブロック１５ａ、水平表示期間検出・記憶ブロック１５ｂ、水平帰線期間検出・記憶ブロック１５ｃ、水平信号タイミング作成第１ブロック１５ｄ、および水平信号タイミング作成第２ブロック１５ｅを備えている。
【００９０】
水平期間検出・記憶ブロック１５ａは、水平垂直分離・コントロール部１ａに入力されたデータイネーブル信号ＥＮＡＢの入力タイミングからクロック信号ＣＫのクロックをカウントして記憶し、１水平期間（例えば１３４４クロック分）の終了タイミングを知らせる出力を行う。水平表示期間検出・記憶ブロック１５ｂは、データイネーブル信号ＥＮＡＢの入力タイミングからクロック信号ＣＫのクロックをカウントして記憶し、１水平期間のうちの書き込み信号を画素に書き込む期間（例えば１０２４クロック分）の終了タイミングを知らせる出力を行う。水平帰線期間検出・記憶ブロック１５ｃは、水平表示期間検出・記憶ブロック１５ｂから入力された書き込み期間の終了タイミングから水平帰線期間の開始タイミングを認識し、水平期間検出・記憶ブロック１５ａから入力された１水平期間の終了タイミングから、水平帰線期間（例えば３２０クロック分）の終了タイミングを認識する。
【００９１】
水平信号タイミング作成第１ブロック１５ｄは、水平カウンタ１ｂのカウント結果と、水平帰線期間検出・記憶ブロック１５ｃから入力された水平帰線期間の開始タイミングおよび終了タイミングから、ゲートクロック信号ＧＣＫおよびラッチストローブ信号ＬＳを生成して出力する。このとき、図１１に示すように、ゲートクロック信号ＧＣＫのパルスＣＫ２・ＣＫ３・…を、水平帰線期間内に立ち下がるように、ここでは水平帰線期間の終了タイミングで立ち下がるように生成する。そして、ラッチストローブ信号ＬＳを、次のデータイネーブル信号ＥＮＡＢがコントロールＩＣ１５に入力されるタイミングで生成する。これにより、ダミーラインＧ０の駆動時間は、実施の形態１で説明した駆動時間から、次のデータイネーブル信号ＥＮＡＢがコントロールＩＣ１５に入力されるタイミングまでの水平帰線期間分だけ延長され、その他のゲートラインＧの駆動時間と同等にすることができる。画素への書き込み開始タイミングもその分だけ遅くなる。タイミングの変化を図１１中に矢印で示す。
【００９２】
また、水平信号タイミング作成第２ブロック１５ｅは、水平カウンタ１ｂのカウント結果から、ソースクロック信号ＳＣＫおよびソーススタートパルス信号ＳＳＰを生成して出力する。
【００９３】
以上の構成によれば、表示データに遅延などの特別な処理を施す必要もなく、コントロールＩＣのロジック小変更により、ダミーラインＧ０の駆動時間を長くすることが可能となる。
【００９４】
このような構成は、例えば、ＣＳ ＯＮ ＧＡＴＥ（Ｃｓオンゲート）のような寄生容量による電圧変動分ΔＶ２が大きな画素構造に対して使用することができる。
【００９５】
〔実施の形態５〕
本発明のさらに他の実施の形態について図１２ないし図１４に基づいて説明すれば以下のとおりである。なお、前記実施の形態１ないし４で述べた構成要素と同じ機能を有する構成要素については同じ符号を付し、その説明を省略する。
【００９６】
本実施の形態に係る液晶表示装置は、ＳＯＦ（システムオンフィルム）構造を利用してダミーラインＧ０を駆動する構成である。これに伴い、図１２に示すように、ゲートドライバ２１および液晶パネル２２を備える。また、コントロールＩＣは図２８のコントロールＩＣ１０８である。
【００９７】
ゲートドライバ２１は、端子ＯＧ１〜ＯＧ２５７を備えたドライバＩＣ２１ａ・２１ｂ・２１ｃがそれぞれフィルム２１ｄ上に実装されてＳＯＦ構造とされた状態でカスケード接続されたものである。ドライバＩＣ２１ａの端子ＯＧ２５７、すなわちドライバＩＣ２１ａにおける最終のゲートラインＧ２５６に対応する端子ＯＧ２５６の次に設けられた端子からは、ドライバＩＣ２１ａチップの下方を通るように配線が引き回されている。この配線がフィルム２１ｄの出力端子としての端子ＯＧ０から、液晶パネル２２に設けられた有効画素の最上段のゲートラインＧ１よりもさらに上段に延設されてダミーラインＧ０となっている。ドライバＩＣ２１ｂ・２１ｃも同様に製造されたものであり、端子ＯＧ２５７から取り出された配線がＩＣチップの下方を引き回されて、端子ＯＧ１の上まで延びているが、この端子はここでは使用されない。
【００９８】
従って、ドライバＩＣ２１ａでは、端子ＯＧ１→ＯＧ２→…→ＯＧ２５６→ＯＧ０の順でゲート信号が出力される。
【００９９】
図１３にコントロールＩＣ１０８の信号を示す。ダミーラインＧ０はゲートラインＧ２５６の次に駆動するため、実施の形態１ないし４で述べたような、最初にダミーラインＧ０を駆動するためのゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫを生成する必要はなく、ゲートラインＧ１から順に駆動する通常のゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫとなっている。また、図１４にゲートドライバ２１の信号を示す。ドライバＩＣ２１ａの端子ＯＧ２５６を駆動すると同時に端子ＧＳＰｏｕｔからゲートスタートパルス信号ＧＳＰを次段のドライバＩＣ２１ｂへ入力し、ダミーラインＧ０とゲートラインＧ２５７とを同時に駆動する。
【０１００】
本実施の形態によれば、液晶パネル２２外にゲートドライバ２１への配線用のプリント基板が設けられていなくてもダミーラインＧ０を設けることができる。そして、このダミーラインＧ０の駆動は、ドライバＩＣ２１ａの出力端子を設けられている順番で駆動した後に行えばよいので、Ｖ−ＥＮＡＢモードで表示を行おうとするときに、ダミーラインＧ０を他のゲートラインＧより先に駆動する必要がない。これにより、ドライバＩＣ２１ａ・２１ｂ・２１ｃには、設けられている順番で出力端子を駆動する既存のドライバＩＣを用いることができる。また、このようなドライバＩＣに、端子ＯＧ２５７が設けられているように、出力端子数を増加させた従来型のゲートドライバＩＣを利用して、従来技術３と同等の駆動波形を得ることが可能である。
【０１０１】
以上により、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことが可能になる。
【０１０２】
〔実施の形態６〕
本発明のさらに他の実施の形態について図１５ないし図１７に基づいて説明すれば以下のとおりである。なお、前記実施の形態１ないし５で述べた構成要素と同じ機能を有する構成要素については同じ符号を付し、その説明を省略する。
【０１０３】
図１５に、本実施の形態に係る液晶表示装置のゲートドライバ２５および液晶パネル２６の構成を示す。また図示しないが、コントロールＩＣ（制御装置）は映像データを保持するラインメモリを内蔵している。
【０１０４】
この液晶表示装置は１６００×１２００画素を有するＵＸＧＡのＴＦＴアクティブマトリックス方式で、ゲートドライバ２５は３０２出力の４個のドライバＩＣ２５ａ・２５ｂ・２５ｃ・２５ｄを３００出力単位でカスケード接続したものである。４個のカスケード接続により１２０２出力が利用可能となっている。各ドライバＩＣは、それぞれキャリアテープ２５ｅ上にＴＡＢ方式ににより実装され、ＴＣＰが構成さている。また、液晶パネル２６には、最上段の有効画素の上および最下段の有効画素の下にそれぞれダミーラインＧ０・Ｇ１２０１が設けられ、これらにはダミー画素が接続されている。
【０１０５】
ＵＸＧＡなど超高解像度の映像フォーマットでは、映像データのデータ転送速度が１６０ＭＨｚ程度になっており、ソースドライバＩＣのデータ転送速度が間に合わない場合が非常に多い。そこで、コントロールＩＣ内部にラインメモリを内蔵し、一旦１水平期間の映像データをラインメモリに格納した後、映像データを並び替え、ソースドライバＩＣが映像データをサンプリングすることができるようデータ転送速度を落としてソースドライバＩＣにデータを転送する。従って図１６に示すように、第１ラインであるゲートラインＧ０の映像データＤＨ１（ｉｎ）は、第１水平期間（ＥＮＡＢ（１））に一旦コントロールＩＣにサンプリングされた後、第２水平期間（ＥＮＡＢ（２））にソースドライバＩＣによって映像データＤＨ１（ｏｕｔ）としてサンプリングされる。サンプリング終了後、ラッチストローブ信号ＬＳの入力によってソースドライバＩＣは映像データＤＨ１（ｏｕｔ）に相当するアナログ電圧を出力する。
【０１０６】
これに合わせるように、コントロールＩＣは図１６のようにデータイネーブル信号ＥＮＡＢのＥＮＡＢ（１）の入力タイミングからＥＮＡＢ（２）の入力タイミングまでをパルス期間とするゲートスタートパルス信号ＧＳＰを生成する。また、コントロールＩＣは、各ＥＮＡＢ期間の終了タイミングで立ち下がるようにゲートクロック信号ＧＣＫを生成する。これにより、ゲートドライバ２５は、図１７に示すようにダミーラインＧ０と各ゲートラインＧとで期間が等しいゲート信号を順次出力する。
【０１０７】
本実施の形態では、実施の形態１ないし５と比較すると映像データをソースドライバＩＣに入力するタイミングが１水平期間遅れているため、実施の形態１に記載しているように１ライン目のデータイネーブル信号ＥＮＡＢを認識してからすぐにダミーラインＧ０にゲート信号が出力されるようなゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫを生成して出力する必要がない。また、実施の形態４に記載しているように１水平期間のクロック数を記憶し液晶駆動タイミングを後ろにずらす必要もない。コントロールＩＣから出力されるゲートスタートパルス信号ＧＳＰがゲートドライバ２５によって取り込まれるタイミングを１水平期間近く後にずらすだけで、ダミーラインＧ０を駆動することが可能となる。
【０１０８】
このように、本実施の形態によれば、コントロールＩＣが、入力される映像データをラインメモリを用いて１水平期間遅延させてソースドライバに入力するので、コントロールＩＣにデータイネーブル信号ＥＮＡＢが入力されるタイミングからソースドライバが１垂直期間の最初の水平期間の書き込み信号を出力開始するまでの期間を長くすることができ、ダミーラインＧ０を駆動する時間を容易に十分長くすることができる。
【０１０９】
以上、実施の形態１から６まで述べた。本発明は液晶表示装置に限らず、行ラインと列ラインとを駆動するマトリクス型の表示装置に広く適用することができる。また、列駆動回路による列ラインへの出力の仕方は、線順次でも点順次でも構わない。
【０１１０】
【発明の効果】
本発明の表示装置は、以上のように、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルと、上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、上記制御装置は、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力する構成である。
【０１１１】
それゆえ、データイネーブル信号により表示タイミングが支配されるモードで表示を行おうとするときに、最初の水平期間の列駆動信号を列駆動ラインに出力する前にダミーの行ラインを駆動することができる。すなわち、ダミーの行ラインを駆動した後、行ラインを上から下に向かって順番に駆動する。これにより、行駆動回路を、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成することができる。また、ダミーの行ラインは最上段の出力端子に接続されればよいので、従来のようにドライバＩＣの他の出力端子から長い配線を迂回させて引き回して設ける必要がない。従って、表示パネル外に行駆動回路への配線用のプリント基板が設けられていなくてもダミーの行ラインを駆動することができる。
【０１１２】
以上により、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことが可能な表示装置を提供することができるという効果を奏する。
【０１１３】
また、従来技術３のように行ラインとダミーの行ラインとの２本のラインを同時に駆動する必要がないため、行駆動信号波形のなまりなどが生じることがなく、表示品位の低下を回避することができるという効果を奏する。さらに、既存のドライバＩＣを利用することができるため、マルチベンダー化が可能であるという効果を奏する。
【０１１４】
さらに本発明の表示装置は、以上のように、上記列駆動タイミング信号は、上記行駆動信号を上記行ラインのそれぞれに順次出力するタイミングを決めるように上記行駆動回路内でシフトされる１パルスからなるスタートパルス信号と、上記スタートパルス信号をシフトさせるタイミングを決めるシフトクロック信号とを含んでおり、上記制御装置は、上記データイネーブル信号の入力タイミングで上記スタートパルス信号を生成開始し、上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように上記行駆動回路が上記スタートパルス信号を取り込むための上記シフトクロック信号の１クロック目を、上記入力タイミングから上記クロック信号のクロックを所定数カウントした時点で生成する構成である。
【０１１５】
それゆえ、行駆動回路に用いるドライバＩＣのセットアップホールド時間に合わせて、上記クロックのカウント数を定めることができ、ドライバＩＣの特性に応じてダミーの行ラインを駆動することができるという効果を奏する。
【０１１６】
さらに本発明の表示装置は、以上のように、上記制御装置は、１水平期間の上記表示データを上記列駆動回路に入力完了した後の水平帰線期間分の経過期間内に、上記列駆動回路が上記列駆動信号を出力するタイミングを決める上記列駆動用タイミング信号である列駆動開始タイミング信号を上記列駆動回路に入力し、上記シフトクロック信号の上記１クロック目より後のクロックを上記列駆動開始タイミング信号に合わせて上記行駆動回路に入力する構成である。
【０１１７】
それゆえ、シフトクロック信号の１クロック目でスタートパルス信号が取り込まれたときに、ダミーの行ラインを駆動する時間を長くすることができ、その他の行ラインの駆動時間と同等にすることができるという効果を奏する。
【０１１８】
さらに本発明の表示装置は、以上のように、上記制御装置は、入力される上記表示データを１水平期間遅延させて上記列駆動回路に入力する構成である。
【０１１９】
それゆえ、制御装置にデータイネーブル信号が入力されるタイミングから列駆動回路が１垂直期間の最初の水平期間の列駆動信号を出力開始するまでの期間を長くすることができ、ダミーの行ラインを駆動する時間を容易に十分長くすることができるという効果を奏する。
【０１２０】
さらに本発明の表示装置は、以上のように、表示に有効な上記画素に接続された上記行ラインは１０５０本であり、上記行駆動回路は２６３個の上記行駆動信号の出力端子を備えたドライバＩＣが４個カスケード接続されたものである構成である。
【０１２１】
それゆえ、使用しない出力端子が少なく、ＩＣチップサイズの縮小および最適化が容易で、低コスト化を図ることができるという効果を奏する。
【０１２２】
また、本発明の表示装置は、以上のように、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルと、上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、上記行駆動回路はドライバＩＣがシステム・オン・フィルム構造により実装されたものであり、所定のドライバＩＣにおける最終の上記行ラインに対応する上記行駆動信号の出力端子の次に設けられた出力端子から、ＩＣチップの下方を通るように配線が引き回され、上記配線が上記表示パネルに設けられた最上段の上記行ラインよりもさらに上段にダミーの行ラインとして延設されている構成である。
【０１２３】
それゆえ、表示パネル外に行駆動回路への配線用のプリント基板が設けられていなくてもダミーの行ラインを設けることができる。そして、このダミーの行ラインの駆動は、上記所定のドライバＩＣの出力端子を設けられている順番で駆動した後に行えばよいので、データイネーブル信号により表示タイミングが支配されるモードで表示を行おうとするときに、ダミーの行ラインを他の行ラインより先に駆動する必要がない。これにより、ドライバＩＣには、設けられている順番で出力端子を駆動する既存のドライバＩＣを用いることができる。
【０１２４】
以上により、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことが可能な表示装置を提供することができるという効果を奏する。さらに、既存のドライバＩＣを利用することができるため、マルチベンダー化が可能であるという効果を奏する。
【０１２５】
また、本発明の表示駆動回路の制御装置は、以上のように、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路とを備える表示駆動回路を制御する、表示駆動回路の制御装置であって、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力し、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力する構成である。
【０１２６】
それゆえ、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことができるという効果を奏する。
【０１２７】
また、本発明の表示装置の駆動方法は、以上のように、画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルと、上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置を駆動する表示装置の駆動方法であって、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する表示装置の駆動方法において、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記表示データを出力開始するまでの間に上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力する構成である。
【０１２８】
それゆえ、最上段にダミーの行ラインが設けられた表示パネルの行駆動を行う行駆動回路として、表示パネル外にプリント基板がない状態で配線接続された構造であって、かつ、設けられている順番で出力端子が駆動される既存のドライバＩＣを用いて構成されている駆動回路を用いて、データイネーブル信号により表示タイミングが支配されるモードで表示を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る液晶表示装置のタイミングコントロールＡＳＩＣに関わる信号のタイミングチャートである。
【図２】本発明の第１の実施の形態に係る液晶表示装置のタイミングコントロールＡＳＩＣの構成を示すブロック図である。
【図３】本発明の第１の実施の形態に係る液晶表示装置のゲートドライバとその周辺との構成を示す平面図である。
【図４】図３のゲートドライバに関わる信号のタイミングチャートである。
【図５】本発明の第２の実施の形態に係る液晶表示装置のゲートドライバとその周辺との構成を示す平面図である。
【図６】本発明の第２の実施の形態に係る液晶表示装置のタイミングコントロールＡＳＩＣに関わる信号のタイミングチャートである。
【図７】図５のゲートドライバに関わる信号のタイミングチャートである。
【図８】本発明の第３の実施の形態に係る液晶表示装置のゲートドライバとその周辺との構成を示す平面図である。
【図９】本発明の第３の実施の形態に係る液晶表示装置のタイミングコントロールＡＳＩＣに関わる信号のタイミングチャートである。
【図１０】本発明の第４の実施の形態に係る液晶表示装置のタイミングコントロールＡＳＩＣの構成を示すブロック図である。
【図１１】図１１のタイミングコントロールＡＳＩＣに関わる信号のタイミングチャートである。
【図１２】本発明の第５の実施の形態に係る液晶表示装置のゲートドライバとその周辺との構成を示す平面図である。
【図１３】本発明の第５の実施の形態に係る液晶表示装置のタイミングコントロールＡＳＩＣに関わる信号のタイミングチャートである。
【図１４】図１２のゲートドライバに関わる信号のタイミングチャートである。
【図１５】本発明の第６の実施の形態に係る液晶表示装置のゲートドライバとその周辺との構成を示す平面図である。
【図１６】本発明の第６の実施の形態に係る液晶表示装置のタイミングコントロールＡＳＩＣに関わる信号のタイミングチャートである。
【図１７】図１５のゲートドライバに関わる信号のタイミングチャートである。
【図１８】従来の液晶表示装置の構成を示す回路ブロック図である。
【図１９】図１８の液晶表示装置に寄生容量が生じることを説明する画素の平面図である。
【図２０】図１８の液晶表示装置に生じた寄生容量による画素電極電位の変動を説明する電圧波形図である。
【図２１】従来の液晶表示装置のゲートドライバとその周辺との第１の構成を示す平面図である。
【図２２】図２１のゲートドライバに関わる信号のタイミングチャートである。
【図２３】従来の液晶表示装置のゲートドライバとその周辺との第２の構成を示す平面図である。
【図２４】図２３のゲートドライバに関わる信号のタイミングチャートである。
【図２５】従来の液晶表示装置のゲートドライバとその周辺との第３の構成を示す平面図である。
【図２６】（ａ）ないし（ｆ）は、従来の液晶表示装置のＨＶモードでの表示動作を説明する信号のタイミングチャートである。
【図２７】（ａ）ないし（ｆ）は、従来の液晶表示装置のＶ−ＥＮＡＢモードでの表示動作を説明する信号のタイミングチャートである。
【図２８】従来の液晶表示装置のタイミングコントロールＡＳＩＣの構成を示すブロック図である。
【図２９】従来の液晶表示装置のゲートドライバとその周辺との第４の構成を示す平面図である。
【図３０】図２９のゲートドライバのドライバＩＣ内部の構成を示すブロック図である。
【図３１】図２９のゲートドライバに関わる信号のタイミングチャートである。
【符号の説明】
１、１５ タイミングコントロールＡＳＩＣ（制御装置）
３、６、１０、２２、２６液晶パネル（表示パネル）
２、５、２１、２５ゲートドライバ（行駆動回路）
５ａ〜５ｄ ドライバＩＣ
ＣＫ クロック信号
ＥＮＡＢ データイネーブル信号
Ｇ ゲートライン（行ライン）
Ｓ ソースライン（列ライン）
ＧＳＰ ゲートスタートパルス信号（行駆動用タイミング信号、スタートパルス信号）
ＧＣＫ ゲートクロック信号（行駆動用タイミング信号、シフトクロック信号）
ＬＳ ラッチストローブ信号（列駆動用タイミング信号）
ＳＣＫ ソースクロック信号（列駆動用タイミング信号）
ＳＳＰ ソーススタートパルス信号（列駆動用タイミング信号）
Claims (8)
- 画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルと、
上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、
表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、
上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、
上記制御装置は、上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力することを特徴とする表示装置。 - 上記列駆動タイミング信号は、上記行駆動信号を上記行ラインのそれぞれに順次出力するタイミングを決めるように上記行駆動回路内でシフトされる１パルスからなるスタートパルス信号と、上記スタートパルス信号をシフトさせるタイミングを決めるシフトクロック信号とを含んでおり、
上記制御装置は、上記データイネーブル信号の入力タイミングで上記スタートパルス信号を生成開始し、上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように上記行駆動回路が上記スタートパルス信号を取り込むための上記シフトクロック信号の１クロック目を、上記入力タイミングから上記クロック信号のクロックを所定数カウントした時点で生成することを特徴とする請求項１に記載の表示装置。 - 上記制御装置は、１水平期間の上記表示データを上記列駆動回路に入力完了した後の水平帰線期間分の経過期間内に、上記列駆動回路が上記列駆動信号を出力するタイミングを決める上記列駆動用タイミング信号である列駆動開始タイミング信号を上記列駆動回路に入力し、上記シフトクロック信号の上記１クロック目より後のクロックを上記列駆動開始タイミング信号に合わせて上記行駆動回路に入力することを特徴とする請求項２に記載の表示装置。
- 上記制御装置は、入力される上記表示データを１水平期間遅延させて上記列駆動回路に入力することを特徴とする請求項１に記載の表示装置。
- 表示に有効な上記画素に接続された上記行ラインは１０５０本であり、上記行駆動回路は２６３個の上記行駆動信号の出力端子を備えたドライバＩＣが４個カスケード接続されたものであることを特徴とする請求項１ないし４のいずれかに記載の表示装置。
- 画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルと、
上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、
表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、
上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、
上記行駆動回路はドライバＩＣがシステム・オン・フィルム構造により実装されたものであり、所定のドライバＩＣにおける最終の上記行ラインに対応する上記行駆動信号の出力端子の次に設けられた出力端子から、ＩＣチップの下方を通るように配線が引き回され、上記配線が上記表示パネルに設けられた最上段の上記行ラインよりもさらに上段にダミーの行ラインとして延設されていることを特徴とする表示装置。 - 画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、
表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路とを備える表示駆動回路を制御する、表示駆動回路の制御装置であって、
上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力し、
上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力することを特徴とする表示駆動回路の制御装置。 - 画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成されている表示パネルと、
上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、
表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、
上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置を駆動する表示装置の駆動方法であって、
上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する表示装置の駆動方法において、
上記データイネーブル信号の入力タイミングから上記列駆動回路が１垂直期間の最初の水平期間の上記表示データを出力開始するまでの間に上記行駆動回路の最上段の上記行駆動信号の出力端子に上記行駆動信号が出力されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力することを特徴とする表示装置の駆動方法。
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