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JP2004080031A - 一体化した金属絶縁体金属コンデンサおよび金属ゲート・トランジスタ - Google Patents

一体化した金属絶縁体金属コンデンサおよび金属ゲート・トランジスタ Download PDF

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Abstract

【課題】絶縁体によって分離された金属プレートをそれぞれ有する一対のコンデンサと、コンデンサと電気的に接続された金属ゲート半導体トランジスタとを含む集積回路構造を提供すること。
【解決手段】トランジスタの金属ゲートと各コンデンサの金属プレートの１つとは、集積回路構造内で同じ金属レベルを含む。より詳細には、各コンデンサは、下側金属プレートの垂直方向上方に上側金属プレートを有する垂直コンデンサを含み、トランジスタの各金属ゲートとコンデンサの各上側金属プレートとが、集積回路構造内で同じ金属レベルを含む。
【選択図】図１１

Description

　本発明は、一般にマイクロ電子回路に関し、特に金属絶縁体金属コンデンサを有するマイクロ電子回路およびデバイスに関する。
　現在の動的ランダム・アクセス・メモリ（ＤＲＡＭ）環境では、高密度を実現することが最大の関心事である。ＤＲＡＭサイズが大きくなるにつれて、その性能が問題となる。したがって、特に短サイクル高速組込み型ＤＲＡＭについて、ＤＲＡＭの性能を向上させることが重要である。技術的に実現している静的ランダム・アクセス・メモリ（ＳＲＡＭ）に対抗するためには、ＤＲＡＭには克服しなければならない性能上の問題が数多く存在する。このような克服課題の１つは、ＤＲＡＭをさらに小型化することである。ＤＲＡＭマクロのサイズは、同じ容量を持つＳＲＡＭより約１０倍から１５倍小さい。さらに、サイズが小さくなれば、遅延も少なくなる。従来の独立型ＤＲＡＭとは異なり、消去可能ＤＲＡＭ（ｅＤＲＡＭ）は小型化がさらに困難であり、処理コストが増大する。
　金属絶縁体金属（ＭＩＭ）コンデンサは、一般に、半導体において減結合コンデンサとして使用される。ＭＩＭコンデンサは、ポリシリコンや金属、金属合金などの導電性材料からなる下側電極および上側電極を含む。また、これらの電極の間には、窒化ケイ素や酸窒化ケイ素、酸化ケイ素などの誘電体、または酸化アルミニウムや五酸化タンタル、二酸化チタン、チタン酸バリウムストロンチウムなどの高ｋ材料の薄層が挟まれている。
　ＭＩＭコンデンサは個別部品としてチップに追加することができ、通常は端子金属層に追加される。さらに進歩したＭＩＭコンデンサは、チップ・ダイ上に一体化する、例えば、より効率的な減結合機能をもたらすことができ、コンタクトどうしが近いことによる外部ノイズがトランジスタのシリコン・レベルに伝わりにくくする様々なＢＥＯＬレベルの間に一体化することができる。その全ての開示を参照により本明細書に組み込む米国特許第５９０３４９３号および米国特許第６１９８６１７号に、２つの従来の設計が示されている。これらのデバイスでは、コンデンサ素子は金属領域Ｍ１より上方にある。
　チップ・サイズがさらに小さくなるにつれて、従来のポリ・ゲート構造から金属ゲート構造に移行することが必要であることが分かった。例えば、Tadahiro Ohmi他による「New Paradigm of Silicon Technology」、Proceedings ofthe IEEE、Vol.89、No.3、2001年3月、394〜412ページ、Yee-Chia Yeo他による「Dual-Metal Gate CMOSTechnology with Ultrathin Silicon Nitride Gate Dielectric」、IEEE Electron DeviceLetters、Vol.22、No.5、2001年5月、227〜229ページ、Qiang Lu他による「Dual-Metal Gate Technologyfor Deep-Submicron CMOS Transistor」、IEEE 2000 Symposium on VLSI TechnologyDigest of Technical Papers、72〜73ページ、Gardner他に発行された「Transistor with LowResistance Metal Source and Drain Vertically Displaced From the Channel」と題する米国特許第６０５７５８３号、Gardner他に発行された「EnhancedSilicidation Formation for High Speed MOS Device by Junction Grading with DualImplant Dopant Species」と題する米国特許第６１６５８５８号、Huang他に発行された「Method of Forming a MetalGate for CMOS Devices Using a Replacement Gate Process」と題する米国特許第６０３３９６３号、Liang他に発行された「Methodfor Making a Complementary Metal Gate Electrode Technology」と題する米国特許第６１３０１２３号、Maiti他に発行された「SemiconductorDevice Having a Metal Containing Layer Overlying a Gate Dielectric」と題する米国特許第６０４９１１４号を参照されたい。これらの文献の全ての開示は、参照により本明細書に組み込む。
　さらに、回路設計にもよるが、選択されるゲート材料は、Ｐ型シリコン構造に匹敵する仕事関数、Ｎ型シリコン構造に匹敵する仕事関数、またはミッドギャップ金属と呼ばれるＰ型構造とＮ型構造の間の仕事関数を有することができる。これら３つのグループのゲート材料の代表的な例としては、Ｎｉ、ＴａＮ、ＲｕＯおよびＭｏＮ、Ｒｕ、ＴａおよびＴａＳｉ、ならびにＷがそれぞれ挙げられる。同様の導電性材料をシリコンのソース領域およびドレイン領域で使用することにより、これらの金属コンタクトの１つをＭＩＭコンデンサの下側電極として利用することもできる。これにより、従来のポリ・ゲート電極とＭＩＭコンデンサの組合せに優る大幅な物理的スペースの縮小を実現することができる。
　したがって、トランジスタのソース／ドレインおよびＭＩＭコンデンサの下側電極へのデュアル電極として金属コンタクトを利用した新しいデバイスが必要とされている。さらに、従来よりはるかに高い実装密度を実現しながら、従来のトランジスタ・デバイスに関連するその他の問題が生じない新しいデバイスが必要とされている。
米国特許第５９０３４９３号 米国特許第６１９８６１７号 米国特許第６０５７５８３号 米国特許第６１６５８５８号 米国特許第６０３３９６３号 米国特許第６１３０１２３号 米国特許第６０４９１１４号 Tadahiro Ohmi他による「New Paradigm ofSilicon Technology」、Proceedings of the IEEE、Vol.89、No.3、2001年3月、394〜412ページ Yee-Chia Yeo他による「Dual-Metal GateCMOS Technology with Ultrathin Silicon Nitride Gate Dielectric」、IEEE ElectronDevice Letters、Vol.22、No.5、2001年5月、227〜229ページ Qiang Lu他による「Dual-Metal GateTechnology for Deep-Submicron CMOS Transistor」、IEEE 2000 Symposium on VLSITechnology Digest of Technical Papers、72〜73ページ
　本発明は、従来のトランジスタ・デバイスの前述その他の問題、不利益および欠点に鑑みてなされたものである。本発明の目的は、金属ゲートならびに金属コンタクト・コンデンサを有するマイクロ電子回路を作製する構造および方法を提供することである。本発明の別の目的は、加工ステップおよび金属ゲートと金属コンデンサの間の材料を共有することにより、このようなデバイスの作製にかかる加工コストを大幅に削減することである。本発明のさらに別の目的は、高密度ＤＲＡＭを使用するかたちでこの方法を利用することである。
　上記の目的を達成するために、本発明の１態様によれば、絶縁体によって分離された金属プレートをそれぞれ有する一対のコンデンサと、コンデンサと電気的に接続された金属ゲート半導体トランジスタとを含む集積回路構造が提供される。トランジスタの金属ゲートと各コンデンサの金属プレートの１つとは、集積回路構造内で同じ金属レベルを含む。より詳細には、各コンデンサは、下側金属プレートの垂直方向上方に上側金属プレートを有する垂直コンデンサを含み、トランジスタの各金属ゲートとコンデンサの各上側金属プレートとが、集積回路構造内で同じ金属レベルを含む。さらに、各トランジスタは、隣接するコンデンサの下側金属プレートに接続されたドレイン領域を含む。
　本発明はまた、金属絶縁体金属コンデンサと、これと関連づけられた金属ゲートを有する半導体トランジスタとを形成する方法も提供する。この方法では、基板の上の犠牲ゲート構造をパターン形成し、犠牲ゲート構造と隣接する側壁スペーサを形成し、側壁スペーサと隣接する第１の金属層を形成し、第１の金属層を平坦化し、犠牲ゲート構造を除去し、第１の金属層の上に絶縁体を形成し、第１の金属層の一部分をゲート領域から除去し、絶縁体の上、ゲート領域内に、第２の金属層を形成する。第２の金属層は、トランジスタのゲートおよびトランジスタのプレートを共に含む。
　第１の金属層を平坦化することにより、第２の金属層のボイドおよび表面の凹凸が減少する。絶縁体は、コンデンサの絶縁体およびゲート絶縁体の両方を含む。さらに、本発明では、側壁スペーサを形成した後で、基板中のソース領域およびドレイン領域にドーピングを施す。
　上記その他の目的、態様および利点は、以下の本発明の好ましい実施形態の詳細な説明を図面を参照して読めばよりよく理解できるであろう。
　ｅＤＲＡＭでは、システム全体の性能を向上させるためには、ＤＲＡＭの性能を向上させなければならないだけでなく、ＣＰＵなど、その他の論理回路の性能も向上させなければならない。組込み型の応用分野ではＤＲＡＭ回路と指示回路の両方に金属ゲートを使用するという現在の傾向は周知である。ＤＲＡＭ回路および支持回路に金属コンデンサ（ＭＩＭなど）を使用することで、特に高ｋ誘電材料を組み込む場合にはチップ・サイズが小さくなる。酸化アルミニウム、五酸化タンタル、二酸化チタン、チタン酸バリウムストロンチウムまたはその他の強誘電性材料などの高ｋ（誘電率）材料は、金属プレートと相性がよい。以下では、ＤＲＡＭセル構成で金属ゲートと金属コンタクト・コンデンサとを横に並べて形成するプロセスについて説明する。ただし、以下に示す実施形態は単なる例示的なものであり、当業者なら分かるであろうが、コンデンサを必要とする支持回路などのその他の構造にも、本発明は同様に適用可能である。
　図面、特に図１を参照すると、基板１０００と、浅いトレンチ分離（ＳＴＩ）領域１４００と、ＳＴＩ領域１４００および基板１０００の上の薄い犠牲酸化物層１２００などのゲート絶縁体と、ゲート絶縁体１２００の上に位置するゲート電極１１００とを含む未完成のマイクロ電子デバイス１が示してある。基板１０００は、シリコン・ウェハや絶縁体上シリコン・ウェハなどの不純物ドーピング・ウェル１３００を含むことが好ましい。ＳＴＩ領域１４００は、フォトリソグラフィによるパターン形成、当業者には既知のようにその後の処理ステップで形成される半導体接合部より深い深さまでのドライ・エッチング、酸化物充填堆積、および化学機械研磨（ＣＭＰ）などの平坦化など、従来の処理によって形成される。薄い犠牲酸化物１２００は基板１０００上に形成され、その後、１μｍから３μｍの酸化物の厚さを有する酸化物ダミー・ゲート・パターン１１００が形成される。以下で述べる平坦化プロセス中に生じる欠陥およびボイドを減少させるために、このダミー・ゲートは高いアスペクト比（例えば１０対３０）を有することが好ましい。
　図２は、堆積やエッチングなど従来のプロセスを用いて各ゲート・パターン１１００の側壁に形成された窒化物側壁スペーサ１５００を示している。回路サイズを縮小する助けとなるように、スペーサの厚さは、最小リソグラフィック・フィーチャ・サイズの範囲内に収めることが望ましい。さらに、図２は、軽くドーピングされた領域１３００を重くドーピングされた領域１６００、１６０１および１６０２に変化させる付加的な不純物打込みの影響も示している。これらの重くドーピングされた領域が、最終的にはトランジスタのソース領域およびドレイン領域となる。
　図３では、ＣＶＤやスパッタリングなども含めた任意の従来の方法を用いて、基板１０００、側壁スペーサ１５００、ゲート電極１１００およびＳＴＩ領域１４００上に第１の金属層１７００を堆積させている。この堆積層は、シリコンとの反応性が低い金属（図示）、または二重層構造のいずれかを含む。二重層構造を用いる場合には、ＴｉＮなどの薄い拡散バリヤ層を堆積させ、その後にコンデンサ電極用の底部ノード・プレートを堆積させる。拡散バリヤ層により、ノード・プレートの材料がシリコン製のソース・コンタクトおよびドレイン・コンタクトと反応することが防止される。
　図４は、化学化学研磨プロセスを行って構造１を平坦化した後のデバイス１を示している。図５では、マスク（図示せず）を使用して、ダミー・ゲート材料１１００とダミー・ゲート領域１１００が占めている領域の犠牲酸化物１２００とを除去する。側壁スペーサ１５００の下の酸化物１２００はそのまま残る。本発明では、選択的なプラズマ・エッチングまたはウェット・エッチングを使用して、露出している酸化物のみを除去することにより、ゲート領域にボイド２１００を残すことが好ましい。
　図６では、トリム・マスク２２００を使用して、各コンデンサのノード・プレート３５００、３７００を画定している。アイテム２３００は、ノード・プレート領域を全体として示す。領域３６００は、後に除去される犠牲領域として働く。図７では、高ｋ誘電材料２４００を、基板１の輪郭に合わせて基板１上に堆積させている。高ｋ誘電体層２４００は、ノード・プレート３５００および３７００、側壁スペーサ１５００、ならびに基板１０００の露出部分を覆う。
　図８に示す開口２６００を有する別のマスク２５００を選択的エッチング・プロセスとともに使用して、図９に示すように、犠牲領域３６００および露出した高ｋ誘電体材料２４００を除去する。次いで、マスク２５００を除去する。図１０に示すように、別の金属層２８００を基板１上に堆積させ、平坦化する。この第２の金属２８００は、第１の金属１７００と同じ材料であっても、異なる材料であっても良い。金属層２８００の厚さは、研磨プロセスが不要となるように制御することができる。次いで、マスク２７００を構造上にパターン形成する。
　マスク２７００を介して金属エッチング・プロセスを実行して第２の金属２８００をエッチングし、コンデンサのプレート３０００および３４００、ゲート３１００および３３００、ならびに共通のソース・コンタクト３２００を形成する。次いで、マスク２７００を除去して、その代わりに絶縁体を配置する。あるいは、マスク２７００が絶縁体として働くようにすることもできる。追加処理を実行して、基板をその他のデバイスに接続し、またそれらから絶縁する。これについては、当技術分野では周知である。
　この処理により、図１１および図１３に示すデュアル・コンデンサ構造が形成される。より詳細には、金属コンデンサ・プレート３０００と、絶縁体２４００と、金属ノード・プレート３５００とで第１のコンデンサを形成している。同様に、金属コンデンサ・プレート３４００と、絶縁体２４００と、金属ノード・プレート３７００とで第２のコンデンサを形成している。ドレイン領域１６００と、ゲート３１００と、共通ソース１６０１とで、第１のコンデンサ（３０００、２４００、３５００）と接触する１つのトランジスタを構成し、ドレイン領域１６０２と、ゲート３３００と共通ソース１６０１とで、第２のコンデンサ（３４００、２４００、３７００）への接触を可能にする第２のトランジスタを構成している。図１３は、図１１に示す構造の上面図である。さらに、図１３では、第１のコンデンサ（３０００、２４００、３５００）をまとめてアイテム３８００として示し、第２のコンデンサ（３４００、２４００、３７００）をまとめてアイテム３８０２として示す。さらに、図１３は、共通ソース・コンタクト３２００への電気的接続部となるコンタクト３７０５を含むビット線３７１０も示す。
　本発明によれば、この構造はほぼ平坦な構造を維持し、これにより、金属層２８００は完全に上側プレート、ゲートおよびソース・コンタクトを形成することができる。本発明の処理を用いなければ、金属層２８００は、図１２に示すような凹凸のある（非平坦な）形状を有することになる。より詳細には、図４に示す平坦化プロセスが平坦な表面をもたらし、この平坦な表面によって、残りの処理において一様かつ平坦な表面を維持することができる。図１２に示すような構造では、コンタクトやコンデンサ・プレートなどが本発明の構造で得られるほど信頼性の高い電気的接続部にはならないので、歩留りが低下することになる。したがって、本発明の構造は、従来の構造に比べて非常に高い歩留りおよび信頼性を有する。
　さらに、本発明では、ゲート３１００およびコンデンサの上側プレート３０００、３４００として、同じ金属層を使用する。ゲートおよび上側プレートを金属製にすることにより、デバイスの性能は大幅に向上する。さらに、ゲートおよびコンデンサ・プレートとして同じ金属レベルを使用することにより、本発明では、加工コストおよび材料コストを削減している。さらに、加工ステップの数を減らすことにより、本発明では、欠陥が生じる可能性を低下させ、それにより歩留りおよび信頼性を高めている。
　好ましい実施形態に関して本発明について説明したが、当業者なら、添付の特許請求の範囲の主旨および範囲内で修正を加えて本発明を実施することもできることを理解するであろう。
　まとめとして、本発明の構成に関して以下の事項を開示する。
（１）集積回路構造であって、
　絶縁体によって分離された金属プレートを有するコンデンサと、
　前記コンデンサに電気的に接続された、金属ゲートを有する半導体トランジスタとを含む集積回路構造。
（２）前記金属ゲートと前記金属プレートの１つとが、前記集積回路構造内で同じ金属レベルを含む、上記（１）に記載の集積回路構造。
（３）前記コンデンサが、下側金属プレートの垂直方向上方に上側金属プレートを有する垂直コンデンサを含む、上記（１）に記載の集積回路構造。
（４）前記金属ゲートと前記上側金属プレートとが、前記集積回路構造内で同じ金属レベルを含む、上記（３）に記載の集積回路構造。
（５）前記トランジスタが、下側金属プレートに接続されたドレイン領域を含む、上記（３）に記載の集積回路構造。
（６）集積回路構造であって、
　絶縁体によって分離された金属プレートをそれぞれ有する一対のコンデンサと、
　前記コンデンサの１つとそれぞれ電気的に接続された半導体トランジスタとを含み、
　前記半導体トランジスタのそれぞれが金属ゲートを有する集積回路構造。
（７）前記トランジスタの前記それぞれの金属ゲートと前記コンデンサのそれぞれの前記金属プレートの１つとが、前記集積回路構造内で同じ金属レベルを含む、上記（６）に記載の集積回路構造。
（８）前記コンデンサのそれぞれが、下側金属プレートの垂直方向上方に上側金属プレートを有する垂直コンデンサを含む、上記（６）に記載の集積回路構造。
（９）前記トランジスタの前記それぞれの金属ゲートと前記コンデンサの前記それぞれの上側金属プレートとが、前記集積回路構造内で同じ金属レベルを含む、上記（８）に記載の集積回路構造。
（１０）前記トランジスタのそれぞれが、隣接するコンデンサの下側金属プレートに接続されたドレイン領域を含む、上記（８）に記載の集積回路構造。
（１１）金属絶縁体金属コンデンサと、これと関連づけられた金属ゲートを有する半導体トランジスタとを形成する方法であって、
　第１の金属層を形成するステップと、
　前記第１の金属層の上に絶縁体を形成するステップと、
　前記第１の金属層の一部分をゲート領域から除去するステップと、
　前記絶縁体の上、前記ゲート領域内に、第２の金属層を形成するステップとを含み、
　前記第２の金属層が、前記トランジスタのゲートおよび前記トランジスタのプレートを含む方法。
（１２）犠牲ゲート構造に隣接する側壁スペーサを形成するステップをさらに含み、前記第１の金属層を前記側壁スペーサの上に形成する、上記（１１）に記載の方法。
（１３）前記側壁スペーサを形成する前記ステップの後で、前記基板中のソース領域およびドレイン領域にドーピングするステップをさらに含む、上記（１１）に記載の方法。
（１４）前記第１の金属層を平坦化するステップをさらに含む、上記（１１）に記載の方法。
（１５）前記第１の金属層を平坦化する前記ステップにより、前記第２の金属層のボイドおよび表面の凹凸が減少する、上記（１４）に記載の方法。
（１６）前記第１の金属層の上に絶縁体を形成するステップをさらに含む、上記（１１）に記載の方法。
（１７）前記絶縁体が、コンデンサの絶縁体およびゲート絶縁体の両方を含む、上記（１６）に記載の方法。
（１８）前記プレートが、前記コンデンサの上側プレートを含む、上記（１１）に記載の方法。
（１９）金属絶縁体金属コンデンサと、これと関連づけられた金属ゲートを有する半導体トランジスタとを形成する方法であって、
　基板の上の犠牲ゲート構造をパターン形成するステップと、
　前記犠牲ゲート構造と隣接する側壁スペーサを形成するステップと、
　前記側壁スペーサと隣接する第１の金属層を形成するステップと、
　前記第１の金属層を平坦化するステップと、
　前記犠牲ゲート構造を除去するステップと、
　前記第１の金属層の上に絶縁体を形成するステップと、
　前記第１の金属層の一部分をゲート領域から除去するステップと、
　前記絶縁体の上、前記ゲート領域内に、第２の金属層を形成するステップとを含み、
　前記第２の金属層が、前記トランジスタのゲートおよび前記トランジスタのプレートを含む方法。
（２０）前記第１の金属層を平坦化する前記ステップにより、前記第２の金属層のボイドおよび表面の凹凸が減少する、上記（１９）に記載の方法。
（２１）前記絶縁体が、コンデンサの絶縁体およびゲート絶縁体の両方を含む、上記（１９）に記載の方法。
（２２）前記側壁スペーサを形成する前記ステップの後で、前記基板中のソース領域およびドレイン領域にドーピングするステップをさらに含む、上記（１９）に記載の方法。
（２３）前記プレートが、前記コンデンサの上側プレートを含む、上記（２１）に記載の方法。
未完成のマイクロ電子デバイスの概略断面図である。 未完成のマイクロ電子デバイスの概略断面図である。 未完成のマイクロ電子デバイスの概略断面図である。 未完成のマイクロ電子デバイスの概略断面図である。 未完成のマイクロ電子デバイスの概略断面図である。 未完成のマイクロ電子デバイスの概略断面図である。 未完成のマイクロ電子デバイスの概略断面図である。 未完成のマイクロ電子デバイスの概略断面図である。 未完成のマイクロ電子デバイスの概略断面図である。 未完成のマイクロ電子デバイスの概略断面図である。 完成したマイクロ電子デバイスの概略断面図である。 完成したマイクロ電子デバイスの概略断面図である。 図１１に示す完成したマイクロ電子デバイスの概略上面図である。
符号の説明
　１６００　ドレイン領域
　１６０１　共通ソース
　１６０２　ドレイン領域
　２４００　絶縁体
　３０００　コンデンサ・プレート
　３１００　ゲート
　３３００　ゲート
　３４００　コンデンサ・プレート
　３５００　ノード・プレート
　３７００　ノード・プレート

Claims (23)

  1. 　集積回路構造であって、
    　絶縁体によって分離された金属プレートを有するコンデンサと、
    　前記コンデンサに電気的に接続された、金属ゲートを有する半導体トランジスタとを含む集積回路構造。
  2. 　前記金属ゲートと前記金属プレートの１つとが、前記集積回路構造内で同じ金属レベルを含む、請求項１に記載の集積回路構造。
  3. 　前記コンデンサが、下側金属プレートの垂直方向上方に上側金属プレートを有する垂直コンデンサを含む、請求項１に記載の集積回路構造。
  4. 　前記金属ゲートと前記上側金属プレートとが、前記集積回路構造内で同じ金属レベルを含む、請求項３に記載の集積回路構造。
  5. 　前記トランジスタが、下側金属プレートに接続されたドレイン領域を含む、請求項３に記載の集積回路構造。
  6. 　集積回路構造であって、
    　絶縁体によって分離された金属プレートをそれぞれ有する一対のコンデンサと、
    　前記コンデンサの１つとそれぞれ電気的に接続された半導体トランジスタとを含み、
    　前記半導体トランジスタのそれぞれが金属ゲートを有する集積回路構造。
  7. 　前記トランジスタの前記それぞれの金属ゲートと前記コンデンサのそれぞれの前記金属プレートの１つとが、前記集積回路構造内で同じ金属レベルを含む、請求項６に記載の集積回路構造。
  8. 　前記コンデンサのそれぞれが、下側金属プレートの垂直方向上方に上側金属プレートを有する垂直コンデンサを含む、請求項６に記載の集積回路構造。
  9. 　前記トランジスタの前記それぞれの金属ゲートと前記コンデンサの前記それぞれの上側金属プレートとが、前記集積回路構造内で同じ金属レベルを含む、請求項８に記載の集積回路構造。
  10. 　前記トランジスタのそれぞれが、隣接するコンデンサの下側金属プレートに接続されたドレイン領域を含む、請求項８に記載の集積回路構造。
  11. 　金属絶縁体金属コンデンサと、これと関連づけられた金属ゲートを有する半導体トランジスタとを形成する方法であって、
    　第１の金属層を形成するステップと、
    　前記第１の金属層の上に絶縁体を形成するステップと、
    　前記第１の金属層の一部分をゲート領域から除去するステップと、
    　前記絶縁体の上、前記ゲート領域内に、第２の金属層を形成するステップとを含み、
    　前記第２の金属層が、前記トランジスタのゲートおよび前記トランジスタのプレートを含む方法。
  12. 　犠牲ゲート構造に隣接する側壁スペーサを形成するステップをさらに含み、前記第１の金属層を前記側壁スペーサの上に形成する、請求項１１に記載の方法。
  13. 　前記側壁スペーサを形成する前記ステップの後で、前記基板中のソース領域およびドレイン領域にドーピングするステップをさらに含む、請求項１１に記載の方法。
  14. 　前記第１の金属層を平坦化するステップをさらに含む、請求項１１に記載の方法。
  15. 　前記第１の金属層を平坦化する前記ステップにより、前記第２の金属層のボイドおよび表面の凹凸が減少する、請求項１４に記載の方法。
  16. 　前記第１の金属層の上に絶縁体を形成するステップをさらに含む、請求項１１に記載の方法。
  17. 　前記絶縁体が、コンデンサの絶縁体およびゲート絶縁体の両方を含む、請求項１６に記載の方法。
  18. 　前記プレートが、前記コンデンサの上側プレートを含む、請求項１１に記載の方法。
  19. 　金属絶縁体金属コンデンサと、これと関連づけられた金属ゲートを有する半導体トランジスタとを形成する方法であって、
    　基板の上の犠牲ゲート構造をパターン形成するステップと、
    　前記犠牲ゲート構造と隣接する側壁スペーサを形成するステップと、
    　前記側壁スペーサと隣接する第１の金属層を形成するステップと、
    　前記第１の金属層を平坦化するステップと、
    　前記犠牲ゲート構造を除去するステップと、
    　前記第１の金属層の上に絶縁体を形成するステップと、
    　前記第１の金属層の一部分をゲート領域から除去するステップと、
    　前記絶縁体の上、前記ゲート領域内に、第２の金属層を形成するステップとを含み、
    　前記第２の金属層が、前記トランジスタのゲートおよび前記トランジスタのプレートを含む方法。
  20. 　前記第１の金属層を平坦化する前記ステップにより、前記第２の金属層のボイドおよび表面の凹凸が減少する、請求項１９に記載の方法。
  21. 　前記絶縁体が、コンデンサの絶縁体およびゲート絶縁体の両方を含む、請求項１９に記載の方法。
  22. 　前記側壁スペーサを形成する前記ステップの後で、前記基板中のソース領域およびドレイン領域にドーピングするステップをさらに含む、請求項１９に記載の方法。
  23. 　前記プレートが、前記コンデンサの上側プレートを含む、請求項２１に記載の方法。
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