JP2004078660A - 半導体装置およびシステム - Google Patents
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Abstract
【課題】実チップ完成後も任意にＡＣタイミングを変更可能とし、それに加え、可変遅延量を自動で補正可能とすることで、基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができる半導体装置、およびそれを実装したシステムを提供する。
【解決手段】外部からのクロック信号を入力として内部クロック信号を再生するクロック再生回路１７と、外部に対してデータ信号を入出力する入出力回路１２と、クロック再生回路１７により再生する内部クロック信号と入出力回路１２により入出力するデータ信号との間の相対的な位相を調整する位相調整回路１８とを有するＬＳＩ１において、外部にはＣＰＵ２が接続され、このＣＰＵ２との間で、実チップ完成後も任意にＡＣタイミングを変更することができ、それに加え、可変遅延量を自動で補正することができる。
【選択図】 図１
【解決手段】外部からのクロック信号を入力として内部クロック信号を再生するクロック再生回路１７と、外部に対してデータ信号を入出力する入出力回路１２と、クロック再生回路１７により再生する内部クロック信号と入出力回路１２により入出力するデータ信号との間の相対的な位相を調整する位相調整回路１８とを有するＬＳＩ１において、外部にはＣＰＵ２が接続され、このＣＰＵ２との間で、実チップ完成後も任意にＡＣタイミングを変更することができ、それに加え、可変遅延量を自動で補正することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、およびそれを実装したシステムに関し、特にインタフェース用のクロック信号の位相を自動補正するＡＣタイミング調整に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、半導体装置のＡＣタイミング調整技術に関しては、以下のような技術が考えられる。
【０００３】
たとえば、ＣＰＵやメモリなどの半導体装置においては、入出力端子間の伝搬遅延時間、セットアップ時間、ホールド時間などのＡＣタイミングが規定されている。このために、デバイスの製造ばらつき・温度条件・電圧条件などを考慮した条件下において、規定のＡＣタイミングを満たすようにタイミング設計が行われる。
【０００４】
なお、このような半導体装置のＡＣタイミング調整に関する技術としては、たとえば特開平１１−２８９３２２号公報に記載される技術などが挙げられる。この公報には、ＪＴＡＧ回路を用いて、ＡＣ特性を任意に可変することにより信号のタイミング調整をフレキシブルに行い、基板設計を短期間で容易に行う技術が開示されている。
【０００５】
【発明が解決しようとする課題】
ところで、前記のような半導体装置のＡＣタイミング調整技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００６】
たとえば、前記特開平１１−２８９３２２号公報の技術では、タイミング調整を自動で行うことができず、また実使用条件毎、チップ毎に最適化したタイミング調整が不可能である。さらに、ＡＣタイミングを遅延することはできるが、早めることができない。
【０００７】
また、前記のような半導体装置においては、ＡＣタイミングの規定を満たすためにタイミング設計を行うが、デバイスの製造ばらつき・温度条件・電圧条件などを全て考慮した条件下において規定のＡＣタイミングを満たすことが、特に高速動作するインタフェースでは困難となりつつある。
【０００８】
さらに、半導体装置の量産工程では、この厳しいＡＣタイミング条件と製造ばらつきを踏まえた選別はテストの精度的にも困難であり、歩留まり低下の原因となり得る。それに加えて、実装機上で始めてタイミングの問題が明るみになる場合があり、これもテスタによる評価のみでは限界がある。
【０００９】
そこで、本発明の目的は、実チップ完成後も任意にＡＣタイミングを変更可能とし、それに加え、可変遅延量を自動で補正可能とすることで、基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができる半導体装置、およびそれを実装したシステムを提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
（１）本発明による半導体装置は、外部からのクロック信号を入力として内部クロック信号を再生するクロック再生回路と、外部に対してデータ信号を入出力する入出力回路と、クロック再生回路により再生する内部クロック信号と入出力回路により入出力するデータ信号との間の相対的な位相を調整する位相調整回路とを有するものである。この構成において、外部（上位）には、クロック信号を発生する手段と、データ信号を入出力する手段とを有するＣＰＵが接続されるものである。あるいは、クロック信号を発生する回路と、データ信号を入出力する回路とを有する第１の半導体装置が接続されるものである。
【００１３】
よって、前記（１）の半導体装置によれば、上位のＣＰＵあるいは第１の半導体装置との間において、実チップ完成後も任意にＡＣタイミングを変更することができるようになり、それに加え、可変遅延量を自動で補正することができるようになる。その結果、半導体装置の基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができるようになる。
【００１４】
（２）本発明による半導体装置は、外部に対してクロック信号を再生して外部クロック信号として出力するクロック再生回路と、外部に対してデータ信号を入出力する入出力回路と、クロック再生回路により再生する外部クロック信号と入出力回路により入出力するデータ信号との間の相対的な位相を調整する位相調整回路とを有するものである。この構成において、外部（下位）には、外部クロック信号に同期してデータ信号を入出力する回路を有する第２の半導体装置が接続されるものである。
【００１５】
よって、前記（２）の半導体装置によれば、下位の第２の半導体装置との間において、前記（１）の半導体装置と同様に、実チップ完成後も任意にＡＣタイミングを変更可能とし、それに加え、可変遅延量を自動で補正可能とすることで、半導体装置の基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができるようになる。
【００１６】
（３）前記（１），（２）の半導体装置において、位相調整回路は、クロック再生回路により再生する内部クロック信号の位相を、入出力回路により入出力するデータ信号のセットアップ時間、ホールド時間、ディレイ時間に合わせて調整するようにしたものである。クロック再生回路は、内部クロック信号の遅延時間を可変に調整するＰＬＬまたはＤＬＬまたはＳＭＤからなるものである。内部クロック信号の位相の調整は、ＢＩＯＳまたはＯＳにより制御され、調整前の初期値はＢＩＯＳに記憶されているようにしたものである。内部クロック信号の位相の調整は、パワーオンリセット時または一定時間周期毎または環境条件変動時または信号伝送エラー検出時に行い、さらに使用環境に合わせて行うものであり、進／遅の両方を可能とするようにしたものである。
【００１７】
よって、前記（３）の半導体装置によれば、内部クロック信号の位相を、データ信号のセットアップ時間、ホールド時間、ディレイ時間に合わせて調整することができるようになる。また、内部クロック信号の位相の調整を、パワーオンリセット時または一定時間周期毎または環境条件変動時または信号伝送エラー検出時に行うことができ、さらに使用環境に合わせて行うことができるようになり、この際に、位相を進める方向あるいは遅らせる方向に調整することができるようになる。
【００１８】
（４）本発明によるシステムは、クロック信号を発生する手段、データ信号を入出力する手段を有するＣＰＵと、外部クロック信号に同期してデータ信号を入出力する回路を有する第２の半導体装置と、ＣＰＵと第２の半導体装置との間に接続される第３の半導体装置とを有するものである。この第３の半導体装置は、前記（１）の半導体装置（さらに前記（３）の半導体装置）と同様の構成を有するものである。
【００１９】
よって、前記（４）のシステムによれば、ＣＰＵ、第２の半導体装置、第３の半導体装置を基板上に実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができるようになる。
【００２０】
（５）本発明によるシステムは、クロック信号を発生する回路、データ信号を入出力する回路を有する第１の半導体装置と、外部クロック信号に同期してデータ信号を入出力する回路を有する第２の半導体装置と、第１の半導体装置と第２の半導体装置との間に接続される第３の半導体装置とを有するものである。この第３の半導体装置は、前記（２）の半導体装置（さらに前記（３）の半導体装置）と同様の構成を有するものである。
【００２１】
よって、前記（５）のシステムによれば、第１の半導体装置、第２の半導体装置、第３の半導体装置を基板上に実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができるようになる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
まず、図１により、本発明の実施の形態１の半導体装置の構成の一例を説明する。図１は本実施の形態の半導体装置の構成図を示す。
【００２４】
本実施の形態の半導体装置は、たとえば外部に接続されるＣＰＵとの信号伝送についてタイミング補正を行うＬＳＩ１とされ、データ信号を論理演算する内部論理回路１１と、外部に対してデータ信号を入出力する入出力回路１２と、外部との信号伝送のタイミングを補正する自動タイミング補正回路１３などから構成される。このＬＳＩ１には、クロック信号を発生する手段、データ信号を入出力する手段などを有するＣＰＵ２が接続されている。
【００２５】
このＬＳＩ１には、システムクロック入力端子、複数のデータ入出力端子などが設けられ、外部のＣＰＵ２からシステムクロック信号が入力され、またＣＰＵ２との間でデータ信号が入出力される。また、このＬＳＩ１には、受信データ出力端子、遅延制御値入力端子が設けられており、ＣＰＵ２が送信したデータがＬＳＩ１で受信できているかを受信データ格納レジスタ１４の値を受信データ出力端子から読むことで確認し、自動タイミング補正回路１３を制御しながら、遅延制御値入力端子から最適な遅延制御値を入力することでＬＳＩ１のＡＣタイミングが補正される。
【００２６】
入出力回路１２には、たとえばデータ入出力端子に接続され、複数のバッファおよびフリップフロップからなる入力回路１５と、複数のバッファおよびフリップフロップからなる出力回路１６などが備えられ、入力回路１５および出力回路１６から内部論理回路１１に接続されている。この入出力回路１２における入力回路１５の初段フリップフロップには、自動タイミング補正回路１３から補正後の入力用クロック信号が供給され、システムクロック信号に対する入力データの同期がとられている。同様に、出力回路１６の終段フリップフロップにも、自動タイミング補正回路１３から補正後の出力用クロック信号が供給され、システムクロック信号に対する出力データの同期がとられている。
【００２７】
また、入出力回路１２には、入力回路１５の初段フリップフロップの後に受信データ格納レジスタ１４が設けられ、ＣＰＵ２が送信したデータが格納される。この受信データ格納レジスタ１４は、ＣＰＵ２により直接読み書きが可能となっている。
【００２８】
自動タイミング補正回路１３には、ＣＰＵ２からのクロック信号を入力として内部クロック信号を再生するクロック再生回路１７と、このクロック再生回路１７により再生する内部クロック信号と、入出力回路１２により入出力するデータ信号との間の相対的な位相を調整する位相調整回路１８などが備えられている。
【００２９】
クロック再生回路１７は、たとえばＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）またはＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）またはＳＭＤ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｍｉｒｒｏｒ Ｄｅｌａｙ）などからなり、このレプリカ遅延時間を可変に調整する回路である。このクロック再生回路１７には、基準クロック入力端子ＲＦＣＬＫ、帰還クロック入力端子ＦＢＣＬＫ、クロック出力端子ＣＬＫＯＵＴが設けられている。
【００３０】
位相調整回路１８は、たとえばクロック再生回路１７の各入力端子、出力端子に接続される複数の回路からなり、４つの可変遅延回路（Ａ）１９，（Ｂ）２０，（Ｃ）２１，（Ｄ）２２と、各可変遅延回路１９〜２２を制御する４つのデコーダ２３〜２６と、クロック信号を分周する２つの分周回路（Ａ）２７，（Ｂ）２８と、遅延量を制御する遅延制御値格納レジスタ２９などから構成される。
【００３１】
以上のように、クロック再生回路１７および位相調整回路１８などから構成される自動タイミング補正回路１３において、タイミングの調整は以下の４つの経路において行われる。
【００３２】
（１）ＣＰＵ２からシステムクロック信号が供給されるシステムクロック入力端子から可変遅延回路（Ａ）１９、分周回路（Ａ）２７を通り、クロック再生回路１７への基準クロック入力端子ＲＦＣＬＫへの入力のパスを設ける。可変遅延回路（Ａ）１９は、遅延制御値格納レジスタ２９にてデコーダ２３を介して設定され、任意の遅延時間（Ｔ１＋ＴＡ）を実現できる。ここで、遅延時間ＴＡを除いたこのパス固有の遅延時間をＴ１とする。
【００３３】
（２）クロック再生回路１７のクロック出力端子ＣＬＫＯＵＴから可変遅延回路（Ｂ）２０、分周回路（Ｂ）２８を通り、クロック再生回路１７の帰還クロック入力端子ＦＢＣＬＫへの入力のパスを設ける。可変遅延回路（Ｂ）２０は、遅延制御値格納レジスタ２９にてデコーダ２４を介して設定され、任意の遅延時間（Ｔ２＋ＴＢ）を実現できる。ここで、遅延時間ＴＢを除いたこのパス固有の遅延時間をＴ２とする。
【００３４】
（３）クロック再生回路１７のクロック出力端子ＣＬＫＯＵＴから可変遅延回路（Ｃ）２１を通り、入力回路１５の初段フリップフロップへのパスを設ける。可変遅延回路（Ｃ）２１は、遅延制御値格納レジスタ２９にてデコーダ２５を介して設定され、任意の遅延時間（Ｔ３＋ＴＣ）を実現できる。ここで、遅延時間ＴＣを除いたこのパス固有の遅延時間をＴ３とする。
【００３５】
（４）クロック再生回路１７のクロック出力端子ＣＬＫＯＵＴから可変遅延回路（Ｄ）２２を通り、出力回路１６の終段フリップフロップへのパスを設ける。可変遅延回路（Ｄ）は、遅延制御値格納レジスタ２９にてデコーダ２６を介して設定され、任意の遅延時間（Ｔ４＋ＴＤ）を実現できる。ここで、遅延時間ＴＤを除いたこのパス固有の遅延時間をＴ４とする。
【００３６】
本実施の形態において、ＬＳＩ１の外部に接続されるＣＰＵ２は、ＬＳＩ１の自動タイミング補正回路１３を直接制御可能となっている。このＣＰＵ２は、自ら送信したデータがＬＳＩ１で受信できているかを受信データ格納レジスタ１４の値を読むことで確認し、自動タイミング補正回路１３を制御しながら、ＬＳＩ１のＡＣタイミングを補正する。
【００３７】
次に、図２および図３により、本実施の形態のＬＳＩにおいて、クロック再生回路の構成の一例を説明する。図２はＰＬＬ回路の構成図、図３はＤＬＬ回路の構成図をそれぞれ示す。
【００３８】
ＰＬＬ回路は、図２に示すように、基本構成が位相比較器５１、低域フィルタ５２、ＶＣＯ５３などから構成され、基準クロック信号ＲＦＣＬＫとＶＣＯ５３の出力の帰還クロック信号ＦＢＣＬＫの位相差を位相比較器５１により比較し、この位相差に応じた出力を低域フィルタ５２によりＤＣ電圧にフィルタリングし、ＶＣＯ５３へ制御電圧として入力する。このＶＣＯ５３は、制御電圧によって出力周波数が変化する発振回路であり、この出力クロック信号ＣＬＫＯＵＴは再び位相比較器５１に帰還クロック信号ＦＢＣＬＫとして入力される。このように、基準クロック信号ＲＦＣＬＫの位相にＶＣＯ５３の出力クロック信号ＣＬＫＯＵＴの位相が同期するように働く帰還ループ構成となっている。この基本的なＰＬＬ回路の低域フィルタ５２とＶＣＯ５３の間に、たとえば１／Ｎ分周器５４を接続した場合には、基準クロック信号ＲＦＣＬＫのＮ倍の周波数の出力クロック信号ＣＬＫＯＵＴを得ることができる。
【００３９】
ＤＬＬ回路は、図３に示すように、可変遅延回路６１、位相比較器６２、バイアスコントローラ６３、レプリカ遅延回路６４などから構成され、前記ＰＬＬ回路と類似で、基準クロック信号ＲＦＣＬＫが可変遅延回路６１に入力され、この出力クロック信号ＣＬＫＯＵＴがレプリカ遅延回路６４、位相比較器６２およびバイアスコントローラ６３を介して可変遅延回路６１に帰還クロック信号ＦＢＣＬＫとして入力される帰還ループにおいて、レプリカ遅延回路６４を介した位相比較器６２の出力に基づいて可変遅延回路６１の遅延量がバイアスコントローラ６３により制御される。
【００４０】
次に、図４により、本実施の形態のＬＳＩを用いたシステムの構成の一例を説明する。図４はシステムの構成図を示す。
【００４１】
システムは、前述したＬＳＩ１およびＣＰＵ２の各デバイスと、ＣＰＵ用システムクロック発生回路３のデバイスと、下位デバイスとしてのＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）対応デバイス４（以下単にＵＳＢと称する）、ＡＴＡＰＩ（ＡＴ Ａｔｔａｃｈｍｅｎｔ Ｐａｃｋｅｔ Ｉｎｔｅｒｆａｃｅ）対応デバイス５（以下単にＡＴＡＰＩと称する）、メモリデバイス６（以下単にメモリと称する）、ＵＳＢクロック生成用の水晶発振器７などから構成される。本実施の形態のＬＳＩ１は、ＣＰＵ２との間のインタフェースに使用され、また複数種の下位デバイス４〜６との間のインタフェースにも使用される。
【００４２】
ＬＳＩ１には、内部論理回路１１と、ＣＰＵ２との間の入出力回路１２および自動タイミング補正回路１３と、ＵＳＢ４との間の入出力回路１２ａ、自動タイミング補正回路１３ａおよびクロック生成回路３０ａと、ＡＴＡＰＩ５との間の入出力回路１２ｂ、自動タイミング補正回路１３ｂおよびクロック生成回路３０ｂと、メモリ６との間の入出力回路１２ｃ、自動タイミング補正回路１３ｃおよびクロック生成回路３０ｃなどが設けられている。内部論理回路１１は、動作に必要なクロック信号に対応して、ＣＰＵ２およびメモリ６用の動作部、ＵＳＢ４用の動作部、ＡＴＡＰＩ５用の動作部に分かれている。各入出力回路１２，１２ａ〜１２ｃおよび各自動タイミング補正回路１３，１３ａ〜１３ｃは、前述した図１と同様の回路構成となっている。
【００４３】
このシステムにおいては、これに限定されるものではないが、たとえばＣＰＵ用システムクロック発生回路３から１００ＭＨｚのシステムクロック信号が発生され、この１００ＭＨｚのシステムクロック信号に同期してＣＰＵ２は動作する。また、１００ＭＨｚのシステムクロック信号は、クロック生成回路３０ｂにより５０ＭＨｚに分周されてＡＴＡＰＩ５に供給され、クロック生成回路３０ｃにより１００ＭＨｚのままメモリ６に供給される。また、ＵＳＢ４に対しては、水晶発振器７で発振されたクロック信号からクロック生成回路３０ａにより４８ＭＨｚを生成してＵＳＢ４に供給される。
【００４４】
次に、図５により、本実施の形態のＬＳＩにおけるクロック信号の位相関係の一例を説明する。図５（ａ），（ｂ）はＬＳＩにおけるクロック信号の位相関係の説明図を示す。この図５は、可変遅延回路（Ａ），（Ｂ），（Ｃ），（Ｄ）の遅延時間を補正しない場合の位相関係を示している。
【００４５】
ＬＳＩ１において、チップ端子のクロック入力端子の信号を（Ｃ）とし、さらにクロック再生回路１７における、基準クロック入力端子ＲＦＣＬＫの信号を（Ｒ）、帰還クロック入力端子ＦＢＣＬＫの信号を（Ｆ）、クロック出力端子ＣＬＫＯＵＴの信号を（Ａ）とし、また入出力回路１２における、入力回路１５の初段フリップフロップのクロック入力端子の信号を（Ｉ）、出力回路１６の終段フリップフロップのクロック入力端子の信号を（Ｏ）とする。
【００４６】
また、可変遅延回路（Ａ）１９の遅延時間をＴ１、可変遅延回路（Ｂ）２０の遅延時間をＴ２、可変遅延回路（Ｃ）２１の遅延時間をＴ３、可変遅延回路（Ｄ）２２の遅延時間をＴ４とする。
【００４７】
クロック再生回路１７は、（Ｒ）と（Ｆ）の位相を合わせるように動作するので、Ｔ２＞Ｔ１ならば（Ａ）の位相は（Ｃ）の位相よりも早まる。また、Ｔ２＜Ｔ１ならば（Ａ）の位相は（Ｃ）の位相よりも遅れる。
【００４８】
Ｔ２とＴ１の関係より、（Ｉ），（Ｏ）の位相は（Ｃ）の位相に対して前後に制御可能である。すなわち、（Ｉ），（Ｏ）の位相を、進める方向または遅らせる方向に制御することができる。
【００４９】
Ｔ３とＴ４の関係より、データ入力のＡＣタイミングとデータ出力のＡＣタイミングとはそれぞれ別に制御可能である。
【００５０】
次に、図６により、本実施の形態のＬＳＩにおけるクロック信号とデータ信号とのタイミング関係の一例を説明する。図６はＬＳＩにおけるクロック信号とデータ信号とのタイミング関係の説明図を示す。
【００５１】
ＬＳＩ１について、システムクロック信号（Ｃ）に対するデータ信号の入力において、（Ｉ）のクロック信号の位相を補正しない場合のセットアップとホールドを初期セットアップ値、初期ホールド値として、以下のようにタイミングを調整することが可能となる。
【００５２】
たとえば、データ信号の入力において、可変遅延回路（Ｂ）２０による遅延時間ＴＢを発生させることにより、（Ｉ）のクロック信号の位相がＴＢ分早まり、セットアップを初期セットアップ値より小さく、ホールドを初期ホールド値より大きくできる。
【００５３】
または、データ信号の入力において、可変遅延回路（Ａ）１９による遅延時間ＴＡを発生させることにより、（Ｉ）のクロック信号の位相がＴＡ分遅れ、セットアップを初期セットアップ値より大きく、ホールドを初期ホールド値より小さくできる。
【００５４】
また、データ信号の出力において、（Ｏ）のクロック信号の位相を補正しない場合のディレイ値を初期ディレイ値として、以下のようにタイミングを調整することが可能となる。
【００５５】
たとえば、データ信号の出力において、可変遅延回路（Ｂ）２０による遅延時間ＴＢを発生させることにより、（Ｏ）のクロック信号の位相がＴＢ分早まり、ディレイ値をＴＢ分早くできる。
【００５６】
または、データ信号の出力において、可変遅延回路（Ａ）１９による遅延時間ＴＡを発生させることにより、（Ｏ）のクロック信号の位相がＴＡ分遅れ、ディレイ値をＴＡ分遅くできる。
【００５７】
次に、図７および図８により、本実施の形態のＬＳＩにおける自動タイミング補正の手順の一例を説明する。図７および図８はＬＳＩにおける自動タイミング補正のフロー図を示す。
【００５８】
この自動タイミング補正は、ＢＩＯＳまたはＯＳにより制御され、調整前の初期値はＢＩＯＳに記憶されている。また、位相調整を行うタイミングは、パワーオンリセット時、タイマにより設定される一定時間周期毎、センサにより検知される環境条件変動時、信号伝送エラー検出時などに行い、さらに使用環境に合わせて行われる。
【００５９】
自動タイミング補正のスタート時には、システムクロック信号は入力状態であり、また各レジスタは初期化済みの状態である。
【００６０】
スタート後は、まず遅延制御値格納レジスタ２９の値を最小値に設定し（ステップＳ１）、接続先のＣＰＵ２からのデータを入力した後（ステップＳ２）、受信データ格納レジスタ１４の値をＣＰＵ２が読み出し（ステップＳ３）、受信データ格納レジスタ１４の値と期待値とを比較する（ステップＳ４）。
【００６１】
このステップＳ４の比較の結果、受信データ格納レジスタ１４の値と期待値とが異なる場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ５）、ステップＳ３からの処理を繰り返し、一方、比較結果が同じ場合にはＣＰＵ２が遅延制御値格納レジスタ２９の値を入力初期パス値としてメモリに保存する（ステップＳ６）。
【００６２】
さらに、遅延制御値格納レジスタ２９の値を＋１加えた後（ステップＳ７）、受信データ格納レジスタ１４の値をＣＰＵ２が読み出し（ステップＳ８）、受信データ格納レジスタ１４の値と期待値とを比較する（ステップＳ９）。
【００６３】
このステップＳ９の比較の結果、受信データ格納レジスタ１４の値と期待値とが同じ場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ１０）、ステップＳ８からの処理を繰り返し、一方、比較結果が異なる場合にはＣＰＵ２が遅延制御値格納レジスタ２９の−１の値を入力最終パス値としてメモリに保存する（ステップＳ１１）。
【００６４】
そして、メモリに保存された入力初期パス値と入力最終パス値の中間値を入力最適値とする（ステップＳ１２）。以上により、入力についての最適値が求められる。
【００６５】
続けて、出力についての最適値を求める場合は、まず遅延制御値格納レジスタ２９の値を最小値に設定し（ステップＳ１３）、本ＬＳＩ１からデータを出力し（ステップＳ１４）、接続先のＣＰＵ２からデータを入力した後（ステップＳ１５）、受信データ格納レジスタ１４の値をＣＰＵ２が読み出し（ステップＳ１６）、受信データ格納レジスタ１４の値と期待値とを比較する（ステップＳ１７）。なお、ステップＳ１５においては、入力時のみ遅延制御値格納レジスタ２９の値を入力最適値に戻す。
【００６６】
このステップＳ１７の比較の結果、受信データ格納レジスタ１４の値と期待値とが異なる場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ１８）、ステップＳ１４からの処理を繰り返し、一方、比較結果が同じ場合にはＣＰＵ２が遅延制御値格納レジスタ２９の値を出力初期パス値としてメモリに保存する（ステップＳ１９）。
【００６７】
さらに、遅延制御値格納レジスタ２９の値を＋１加え（ステップＳ２０）、本ＬＳＩ１からデータを出力し（ステップＳ２１）、接続先のＣＰＵ２からデータを入力した後（ステップＳ２２）、受信データ格納レジスタ１４の値をＣＰＵ２が読み出し（ステップＳ２３）、受信データ格納レジスタ１４の値と期待値とを比較する（ステップＳ２４）。なお、ステップＳ２２においては、読み出す時のみ遅延制御値格納レジスタ２９の値を入力最適値に戻す。
【００６８】
このステップＳ２４の比較の結果、受信データ格納レジスタ１４の値と期待値とが同じ場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ２５）、ステップＳ２１からの処理を繰り返し、一方、比較結果が異なる場合にはＣＰＵ２が遅延制御値格納レジスタ２９の−１の値を出力最終パス値としてメモリに保存する（ステップＳ２６）。
【００６９】
そして、メモリに保存された出力初期パス値と出力最終パス値の中間値を出力最適値とする（ステップＳ２７）。最後に、入力最適値と出力最適値との間の差分は、可変遅延回路（Ｃ）２１と可変遅延回路（Ｄ）２２にて調整する（ステップＳ２８）。
【００７０】
以上のように、本実施の形態のＬＳＩ１によれば、ＰＬＬ回路、ＤＬＬ回路あるいはＳＭＤ回路などのクロック再生回路１７と位相調整回路１８などからなる所望のＡＣタイミングを実現する自動タイミング補正回路１３において、クロック再生回路１７の入力クロック遅延パスおよび帰還ループ内遅延パスの２箇所に設けた可変遅延回路１９，２０と、クロック再生回路１７の出力パスに設けた可変遅延回路２１，２２と、ＣＰＵ２から直接制御可能な遅延制御値格納レジスタ２９と可変遅延回路制御用デコーダ２３〜２６と受信データ格納レジスタ１４を内蔵することで、実チップ完成後も任意にＡＣタイミングを変更可能とし、それに加え、可変遅延量を自動で補正可能とすることで、基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができる。
【００７１】
（実施の形態２）
図９により、本発明の実施の形態２の半導体装置の構成の一例を説明する。図９は本実施の形態の半導体装置の構成図を示す。
【００７２】
本実施の形態の半導体装置は、たとえば外部に接続されるＬＳＩあるいはメモリなどの下位デバイスとの信号伝送についてタイミング補正を行うＬＳＩ１ａとされ、データ信号を論理演算する内部論理回路１１と、外部に対してデータ信号を入出力する入出力回路１２と、外部のＬＳＩ（あるいはメモリなど）８の下位デバイスとの信号伝送のタイミングを補正する自動タイミング補正回路１３などから構成され、自動タイミング補正回路１３はＣＰＵ２ａにより制御されるようになっている。
【００７３】
すなわち、本実施の形態のＬＳＩ１ａは、前記実施の形態１のＬＳＩ１の構成に対して内部論理用クロック生成回路３１が追加され、この内部論理用クロック生成回路３１において、外部に接続されたＣＰＵ２ａから入力されたクロック信号が内部論理用クロック信号として生成され、外部に接続されたＬＳＩ（あるいはメモリなど）８の下位デバイスに供給される。なお、他の構成については、前記実施の形態１と同様の機能を有する。
【００７４】
また、本実施の形態においては、入力回路１５の初段フリップフロップの後に設けられる受信データ格納レジスタ１４には、ＬＳＩ（あるいはメモリなど）８の下位デバイスが送信したデータが格納される。この受信データ格納レジスタ１４は、ＣＰＵ２ａにより直接読み書きが可能となっている。
【００７５】
さらに、ＬＳＩ１ａの外部に接続されるＣＰＵ２ａは、ＬＳＩ１ａの自動補正タイミング回路１３を直接制御可能となっている。このＣＰＵ２ａは、ＬＳＩ（あるいはメモリなど）８の下位デバイスが送信したデータがＬＳＩ１ａで受信できているかを受信データ格納レジスタ１４の値を読むことで確認し、自動タイミング補正回路１３を制御しながら、ＬＳＩ１ａのＡＣタイミングを補正することができる。
【００７６】
よって、本実施の形態のＬＳＩ１ａによれば、特にＬＳＩ（あるいはメモリなど）８の下位デバイスとの間で、前記実施の形態１と同様に、実チップ完成後も任意にＡＣタイミングを変更可能とし、それに加え、可変遅延量を自動で補正可能とすることで、基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができる。
【００７７】
（実施の形態３）
図１０により、本発明の実施の形態３の半導体装置の構成の一例を説明する。図１０は本実施の形態の半導体装置の構成図を示す。
【００７８】
本実施の形態の半導体装置は、たとえば外部に接続されるＬＳＩとの信号伝送についてタイミング補正を行うＬＳＩ１ｂとされ、データ信号を論理演算する内部論理回路１１と、外部に対してデータ信号を入出力する入出力回路１２と、外部のＬＳＩ９との信号伝送のタイミングを補正する自動タイミング補正回路１３などから構成される。
【００７９】
すなわち、本実施の形態のＬＳＩ１ｂは、前記実施の形態１のＬＳＩ１の構成に対して、期待値を格納する期待値回路３２、受信データ格納レジスタ１４に格納された受信データと期待値回路の期待値とを比較する比較回路３３、テストデータを発生するテストデータ発生回路３４、入力最適値を格納する入力最適値格納レジスタ３５、出力最適値を格納する出力最適値格納レジスタ３６、補正値を決定する補正値決定回路３７、初期パス値を格納する初期パス値格納レジスタ３８、最終パス値を格納する最終パス値格納レジスタ３９が追加されている。この構成において、期待値回路３２、受信データ格納レジスタ１４、比較回路３３を含めて期待値比較回路と称する。
【００８０】
また、本実施の形態のＬＳＩ１ｂの外部に接続されるＬＳＩ９には、起動信号発生回路４１、システムクロック発生回路４２、テストデータ発生回路４３、内部論理回路４４、入出力回路４５、期待値比較回路（期待値回路、受信データ格納レジスタ、比較回路を含む）４６などが設けられている。起動信号発生回路４１は、ＬＳＩ９およびＬＳＩ１ｂを起動するための信号を発生するための回路である。システムクロック発生回路４２は、システムクロック信号を発生するための回路である。また、テストデータ発生回路４３、内部論理回路４４、入出力回路４５および期待値比較回路４６はＬＳＩ１ｂと同様な機能を有する。
【００８１】
本実施の形態において、ＬＳＩ１ｂにおける入力回路１５の初段フリップフロップの後には受信データ格納レジスタ１４が設けられ、ＬＳＩ９が送信したデータが格納される。逆に、ＬＳＩ９における入力回路の初段フリップフロップの後にも受信データ格納レジスタが設けられ、ＬＳＩ１ｂが送信したデータが格納される。また、ＬＳＩ９はテストデータ発生回路４３を有し、ＬＳＩ１ｂが所有する期待値と同じ値をＬＳＩ１ｂへ送る。逆に、ＬＳＩ１ｂもテストデータ発生回路３４を有し、ＬＳＩ９が所有する期待値と同じ値をＬＳＩ９へ送る。
【００８２】
以上のように構成されるＬＳＩ１ｂとＬＳＩ９との接続において、自動タイミング補正回路１３におけるタイミングの調整は、接続構成が異なる以外は前記実施の形態１と同様である。このタイミングの調整後に、ＬＳＩ１ｂの補正値決定回路３７は、ＬＳＩ１ｂとＬＳＩ９から送信されるテストデータに基づく、ＬＳＩ１ｂとＬＳＩ９の期待値比較回路３３，４６の結果を得ることで、比較結果を初期パス値格納レジスタ３８と最終パス値格納レジスタ３９に格納し、最終的に入力最適値と出力最適値を決定することができる。
【００８３】
次に、図１１および図１２により、本実施の形態のＬＳＩにおける自動タイミング補正の手順の一例を説明する。図１１および図１２はＬＳＩにおける自動タイミング補正のフロー図を示す。
【００８４】
自動タイミング補正のスタート時には、まずＬＳＩ９のシステムクロック発生回路４２からシステムクロック信号を入力し（ステップＳ３１）、さらに起動信号発生回路４１から起動信号を入力し（ステップＳ３２）、そしてＬＳＩ１ｂ内の各レジスタを初期化する（ステップＳ３３）。
【００８５】
続けて、遅延制御値格納レジスタ２９の値を最小値に設定し（ステップＳ３４）、接続先のＬＳＩ９からのテストデータを入力した後（ステップＳ３５）、ＬＳＩ１ｂの期待値と比較する（ステップ３６）。
【００８６】
このステップＳ３６の比較の結果、ＬＳＩ１ｂの期待値と異なる場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ３７）、ステップＳ３６からの処理を繰り返し、一方、比較結果が同じ場合には補正値決定回路３７が遅延制御値格納レジスタ２９の値を初期パス値格納レジスタ３８に保存する（ステップＳ３８）。
【００８７】
さらに、ＬＳＩ１ｂの期待値と比較する（ステップＳ４０）。このステップＳ４０の比較の結果、受信データ格納レジスタ１４の値と期待値回路３２の期待値とが同じ場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ４１）、ステップＳ４０からの処理を繰り返し、一方、比較結果が異なる場合には補正値決定回路３７が遅延制御値格納レジスタ２９の−１の値を最終パス値格納レジスタ３９に保存する（ステップＳ４２）。
【００８８】
そして、初期パス値格納レジスタ３８の値と最終パス値格納レジスタ３９の値の中間値を入力最適値格納レジスタ３５に保存する（ステップＳ４３）。以上により、入力についての最適値が求められる。
【００８９】
続けて、出力についての最適値を求める場合は、まず遅延制御値格納レジスタ２９の値を最小値に設定し（ステップＳ４４）、本ＬＳＩ１ｂからテストデータを出力し（ステップＳ４５）、ＬＳＩ１ｂの補正値決定回路３７が接続先のＬＳＩ９の期待値比較結果を得た後（ステップＳ４６）、ＬＳＩ９の期待値と比較する（ステップＳ４７）。
【００９０】
このステップＳ４７の比較の結果、ＬＳＩ９の期待値と異なる場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ４８）、ステップＳ４５からの処理を繰り返し、一方、比較結果が同じ場合には補正値決定回路３７が遅延制御値格納レジスタ２９の値を初期パス値格納レジスタ３８に保存する（ステップＳ４９）。
【００９１】
さらに、遅延制御値格納レジスタ２９の値を＋１加え（ステップＳ５０）、本ＬＳＩ１ｂからテストデータを出力し（ステップＳ５１）、ＬＳＩ１ｂの補正値決定回路３７が接続先のＬＳＩ９の期待値比較結果を得た後（ステップＳ５２）、ＬＳＩ９の期待値と比較する（ステップＳ５３）。
【００９２】
このステップＳ５３の比較の結果、ＬＳＩ９の期待値と同じ場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ５４）、ステップＳ５１からの処理を繰り返し、一方、比較結果が異なる場合には補正値決定回路３７が遅延制御値格納レジスタ２９の−１の値を最終パス値格納レジスタ３９に保存する（ステップＳ５５）。
【００９３】
そして、初期パス値格納レジスタ３８の値と最終パス値格納レジスタ３９の値の中間値を出力最適値格納レジスタ３６に保存する（ステップＳ５６）。最後に、入力最適値と出力最適値との間の差分は、可変遅延回路Ｃと可変遅延回路Ｄにて調整する（ステップＳ５７）。
【００９４】
以上のように、本実施の形態のＬＳＩ１ｂによれば、ＰＬＬ回路、ＤＬＬ回路あるいはＳＭＤ回路などのクロック再生回路１７と位相調整回路１８などからなる所望のＡＣタイミングを実現する自動タイミング補正回路１３において、クロック再生回路１７の入力クロック遅延パスおよび帰還ループ内遅延パスの２箇所に設けた可変遅延回路１９，２０と、クロック再生回路１７の出力パスに設けた可変遅延回路２１，２２と、遅延制御値格納レジスタ２９、初期パス値格納レジスタ３８、最終パス値格納レジスタ３９、入力最適値格納レジスタ３５、出力最適値格納レジスタ３６および可変遅延回路制御用デコーダ２３〜２６と、外部起動信号より起動可能な補正値決定回路３７と、期待値回路３２、受信データ格納レジスタ１４および比較回路３３と、テストデータ発生回路３４を内蔵することで、接続先のＬＳＩ９との間で、前記実施の形態１と同様に、実チップ完成後も任意にＡＣタイミングを変更可能とし、それに加え、可変遅延量を自動で補正可能とすることで、基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができる。
【００９５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９６】
たとえば、本発明は、前述したように、ＡＣタイミングが厳しく、高速動作するインタフェースを有する製品に好適であり、さらにピン数が限定されており、ピンマルチプレクスなどを用いて、共通ピンで複数のモジュール組み合わせを実現する必要がある製品（たとえばピン機能が変化しても自動で任意のＡＣタイミングを実現する製品）などに応用することができる。
【００９７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００９８】
（１）上位のＣＰＵあるいは第１の半導体装置に接続される半導体装置において、クロック再生回路により再生する内部クロック信号と入出力回路により入出力するデータ信号との間の相対的な位相を調整する位相調整回路を有することで、上位のＣＰＵあるいは第１の半導体装置との間で、実チップ完成後も任意にＡＣタイミングを変更することができ、それに加え、可変遅延量を自動で補正することができるので、半導体装置の基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することが可能となる。
【００９９】
（２）下位の第２の半導体装置に接続される半導体装置において、クロック再生回路により再生する外部クロック信号と入出力回路により入出力するデータ信号との間の相対的な位相を調整する位相調整回路とを有することで、下位の第２の半導体装置との間で、実チップ完成後も任意にＡＣタイミングを変更することができ、それに加え、可変遅延量を自動で補正することができるので、半導体装置の基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することが可能となる。
【０１００】
（３）前記（１），（２）の半導体装置によれば、内部クロック信号の位相を、データ信号のセットアップ時間、ホールド時間、ディレイ時間に合わせて調整することが可能となる。また、内部クロック信号の位相の調整を、パワーオンリセット時または一定時間周期毎または環境条件変動時または信号伝送エラー検出時に行うことができ、さらに使用環境に合わせて行うことができるようになり、この際に、位相を進める方向あるいは遅らせる方向に調整することが可能となる。
【０１０１】
（４）ＣＰＵ、第２の半導体装置、第３の半導体装置を基板上に実装したシステムにおいて、これらを基板上に実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができるので、システムとして最適化した信号伝送を実現することが可能となる。
【０１０２】
（５）第１の半導体装置、第２の半導体装置、第３の半導体装置を基板上に実装したシステムにおいて、これらを基板上に実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができるので、システムとして最適化した信号伝送を実現することが可能となる。
【０１０３】
（６）前記（１）〜（５）により、チップ毎に最適化した信号伝送を実現することができるので、チップ製造ばらつきを許容することが可能となる。また、実装環境毎に最適化した信号伝送を実現することができるので、ＡＣタイミング規定が厳しい高速なインタフェースを実現することが可能となり、さらに環境の変化に応じて動的なＡＣタイミングの補正を実現することが可能となる。また、チップ毎にＡＣタイミングを自動補正することができるので、量産的に高精度なテスタを必要とすることがない。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置を示す構成図である。
【図２】本発明の実施の形態１の半導体装置において、クロック再生回路を構成するＰＬＬ回路を示す構成図である。
【図３】本発明の実施の形態１の半導体装置において、クロック再生回路を構成するＤＬＬ回路を示す構成図である。
【図４】本発明の実施の形態１の半導体装置を用いたシステムを示す構成図を示す。
【図５】（ａ），（ｂ）は本発明の実施の形態１の半導体装置におけるクロック信号の位相関係を示す説明図である。
【図６】本発明の実施の形態１の半導体装置におけるクロック信号とデータ信号とのタイミング関係を示す説明図である。
【図７】本発明の実施の形態１の半導体装置における自動タイミング補正を示すフロー図である。
【図８】本発明の実施の形態１の半導体装置における、図７に続く自動タイミング補正を示すフロー図である。
【図９】本発明の実施の形態２の半導体装置を示す構成図である。
【図１０】本発明の実施の形態３の半導体装置を示す構成図である。
【図１１】本発明の実施の形態３の半導体装置における自動タイミング補正を示すフロー図である。
【図１２】本発明の実施の形態３の半導体装置における、図１１に続く自動タイミング補正を示すフロー図である。
【符号の説明】
１，１ａ，１ｂ ＬＳＩ
２，２ａ ＣＰＵ
３ ＣＰＵ用システムクロック発生回路
４ ＵＳＢ
５ ＡＴＡＰＩ
６ メモリ
７ 水晶発振器
８ ＬＳＩ（あるいはメモリなど）
９ ＬＳＩ
１１ 内部論理回路
１２，１２ａ〜１２ｃ 入出力回路
１３，１３ａ〜１３ｃ 自動タイミング補正回路
１４ 受信データ格納レジスタ
１５ 入力回路
１６ 出力回路
１７ クロック再生回路
１８ 位相調整回路
１９〜２２ 可変遅延回路
２３〜２６ デコーダ
２７，２８ 分周回路
２９ 遅延制御値格納レジスタ
３０ａ〜３０ｃ クロック生成回路
３１ 内部論理用クロック生成回路
３２ 期待値回路
３３ 比較回路
３４ テストデータ発生回路
３５ 入力最適値格納レジスタ
３６ 出力最適値格納レジスタ
３７ 補正値決定回路
３８ 初期パス値格納レジスタ
３９ 最終パス値格納レジスタ
４１ 起動信号発生回路
４２ システムクロック発生回路
４３ テストデータ発生回路
４４ 内部論理回路
４５ 入出力回路
４６ 期待値比較回路
５１ 基本構成が位相比較器
５２ 低域フィルタ
５３ ＶＣＯ
５４ １／Ｎ分周器
６１ 可変遅延回路
６２ 位相比較器
６３ バイアスコントローラ
６４ レプリカ遅延回路
【発明の属する技術分野】
本発明は、半導体装置、およびそれを実装したシステムに関し、特にインタフェース用のクロック信号の位相を自動補正するＡＣタイミング調整に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、半導体装置のＡＣタイミング調整技術に関しては、以下のような技術が考えられる。
【０００３】
たとえば、ＣＰＵやメモリなどの半導体装置においては、入出力端子間の伝搬遅延時間、セットアップ時間、ホールド時間などのＡＣタイミングが規定されている。このために、デバイスの製造ばらつき・温度条件・電圧条件などを考慮した条件下において、規定のＡＣタイミングを満たすようにタイミング設計が行われる。
【０００４】
なお、このような半導体装置のＡＣタイミング調整に関する技術としては、たとえば特開平１１−２８９３２２号公報に記載される技術などが挙げられる。この公報には、ＪＴＡＧ回路を用いて、ＡＣ特性を任意に可変することにより信号のタイミング調整をフレキシブルに行い、基板設計を短期間で容易に行う技術が開示されている。
【０００５】
【発明が解決しようとする課題】
ところで、前記のような半導体装置のＡＣタイミング調整技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００６】
たとえば、前記特開平１１−２８９３２２号公報の技術では、タイミング調整を自動で行うことができず、また実使用条件毎、チップ毎に最適化したタイミング調整が不可能である。さらに、ＡＣタイミングを遅延することはできるが、早めることができない。
【０００７】
また、前記のような半導体装置においては、ＡＣタイミングの規定を満たすためにタイミング設計を行うが、デバイスの製造ばらつき・温度条件・電圧条件などを全て考慮した条件下において規定のＡＣタイミングを満たすことが、特に高速動作するインタフェースでは困難となりつつある。
【０００８】
さらに、半導体装置の量産工程では、この厳しいＡＣタイミング条件と製造ばらつきを踏まえた選別はテストの精度的にも困難であり、歩留まり低下の原因となり得る。それに加えて、実装機上で始めてタイミングの問題が明るみになる場合があり、これもテスタによる評価のみでは限界がある。
【０００９】
そこで、本発明の目的は、実チップ完成後も任意にＡＣタイミングを変更可能とし、それに加え、可変遅延量を自動で補正可能とすることで、基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができる半導体装置、およびそれを実装したシステムを提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
（１）本発明による半導体装置は、外部からのクロック信号を入力として内部クロック信号を再生するクロック再生回路と、外部に対してデータ信号を入出力する入出力回路と、クロック再生回路により再生する内部クロック信号と入出力回路により入出力するデータ信号との間の相対的な位相を調整する位相調整回路とを有するものである。この構成において、外部（上位）には、クロック信号を発生する手段と、データ信号を入出力する手段とを有するＣＰＵが接続されるものである。あるいは、クロック信号を発生する回路と、データ信号を入出力する回路とを有する第１の半導体装置が接続されるものである。
【００１３】
よって、前記（１）の半導体装置によれば、上位のＣＰＵあるいは第１の半導体装置との間において、実チップ完成後も任意にＡＣタイミングを変更することができるようになり、それに加え、可変遅延量を自動で補正することができるようになる。その結果、半導体装置の基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができるようになる。
【００１４】
（２）本発明による半導体装置は、外部に対してクロック信号を再生して外部クロック信号として出力するクロック再生回路と、外部に対してデータ信号を入出力する入出力回路と、クロック再生回路により再生する外部クロック信号と入出力回路により入出力するデータ信号との間の相対的な位相を調整する位相調整回路とを有するものである。この構成において、外部（下位）には、外部クロック信号に同期してデータ信号を入出力する回路を有する第２の半導体装置が接続されるものである。
【００１５】
よって、前記（２）の半導体装置によれば、下位の第２の半導体装置との間において、前記（１）の半導体装置と同様に、実チップ完成後も任意にＡＣタイミングを変更可能とし、それに加え、可変遅延量を自動で補正可能とすることで、半導体装置の基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができるようになる。
【００１６】
（３）前記（１），（２）の半導体装置において、位相調整回路は、クロック再生回路により再生する内部クロック信号の位相を、入出力回路により入出力するデータ信号のセットアップ時間、ホールド時間、ディレイ時間に合わせて調整するようにしたものである。クロック再生回路は、内部クロック信号の遅延時間を可変に調整するＰＬＬまたはＤＬＬまたはＳＭＤからなるものである。内部クロック信号の位相の調整は、ＢＩＯＳまたはＯＳにより制御され、調整前の初期値はＢＩＯＳに記憶されているようにしたものである。内部クロック信号の位相の調整は、パワーオンリセット時または一定時間周期毎または環境条件変動時または信号伝送エラー検出時に行い、さらに使用環境に合わせて行うものであり、進／遅の両方を可能とするようにしたものである。
【００１７】
よって、前記（３）の半導体装置によれば、内部クロック信号の位相を、データ信号のセットアップ時間、ホールド時間、ディレイ時間に合わせて調整することができるようになる。また、内部クロック信号の位相の調整を、パワーオンリセット時または一定時間周期毎または環境条件変動時または信号伝送エラー検出時に行うことができ、さらに使用環境に合わせて行うことができるようになり、この際に、位相を進める方向あるいは遅らせる方向に調整することができるようになる。
【００１８】
（４）本発明によるシステムは、クロック信号を発生する手段、データ信号を入出力する手段を有するＣＰＵと、外部クロック信号に同期してデータ信号を入出力する回路を有する第２の半導体装置と、ＣＰＵと第２の半導体装置との間に接続される第３の半導体装置とを有するものである。この第３の半導体装置は、前記（１）の半導体装置（さらに前記（３）の半導体装置）と同様の構成を有するものである。
【００１９】
よって、前記（４）のシステムによれば、ＣＰＵ、第２の半導体装置、第３の半導体装置を基板上に実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができるようになる。
【００２０】
（５）本発明によるシステムは、クロック信号を発生する回路、データ信号を入出力する回路を有する第１の半導体装置と、外部クロック信号に同期してデータ信号を入出力する回路を有する第２の半導体装置と、第１の半導体装置と第２の半導体装置との間に接続される第３の半導体装置とを有するものである。この第３の半導体装置は、前記（２）の半導体装置（さらに前記（３）の半導体装置）と同様の構成を有するものである。
【００２１】
よって、前記（５）のシステムによれば、第１の半導体装置、第２の半導体装置、第３の半導体装置を基板上に実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができるようになる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
まず、図１により、本発明の実施の形態１の半導体装置の構成の一例を説明する。図１は本実施の形態の半導体装置の構成図を示す。
【００２４】
本実施の形態の半導体装置は、たとえば外部に接続されるＣＰＵとの信号伝送についてタイミング補正を行うＬＳＩ１とされ、データ信号を論理演算する内部論理回路１１と、外部に対してデータ信号を入出力する入出力回路１２と、外部との信号伝送のタイミングを補正する自動タイミング補正回路１３などから構成される。このＬＳＩ１には、クロック信号を発生する手段、データ信号を入出力する手段などを有するＣＰＵ２が接続されている。
【００２５】
このＬＳＩ１には、システムクロック入力端子、複数のデータ入出力端子などが設けられ、外部のＣＰＵ２からシステムクロック信号が入力され、またＣＰＵ２との間でデータ信号が入出力される。また、このＬＳＩ１には、受信データ出力端子、遅延制御値入力端子が設けられており、ＣＰＵ２が送信したデータがＬＳＩ１で受信できているかを受信データ格納レジスタ１４の値を受信データ出力端子から読むことで確認し、自動タイミング補正回路１３を制御しながら、遅延制御値入力端子から最適な遅延制御値を入力することでＬＳＩ１のＡＣタイミングが補正される。
【００２６】
入出力回路１２には、たとえばデータ入出力端子に接続され、複数のバッファおよびフリップフロップからなる入力回路１５と、複数のバッファおよびフリップフロップからなる出力回路１６などが備えられ、入力回路１５および出力回路１６から内部論理回路１１に接続されている。この入出力回路１２における入力回路１５の初段フリップフロップには、自動タイミング補正回路１３から補正後の入力用クロック信号が供給され、システムクロック信号に対する入力データの同期がとられている。同様に、出力回路１６の終段フリップフロップにも、自動タイミング補正回路１３から補正後の出力用クロック信号が供給され、システムクロック信号に対する出力データの同期がとられている。
【００２７】
また、入出力回路１２には、入力回路１５の初段フリップフロップの後に受信データ格納レジスタ１４が設けられ、ＣＰＵ２が送信したデータが格納される。この受信データ格納レジスタ１４は、ＣＰＵ２により直接読み書きが可能となっている。
【００２８】
自動タイミング補正回路１３には、ＣＰＵ２からのクロック信号を入力として内部クロック信号を再生するクロック再生回路１７と、このクロック再生回路１７により再生する内部クロック信号と、入出力回路１２により入出力するデータ信号との間の相対的な位相を調整する位相調整回路１８などが備えられている。
【００２９】
クロック再生回路１７は、たとえばＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）またはＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）またはＳＭＤ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｍｉｒｒｏｒ Ｄｅｌａｙ）などからなり、このレプリカ遅延時間を可変に調整する回路である。このクロック再生回路１７には、基準クロック入力端子ＲＦＣＬＫ、帰還クロック入力端子ＦＢＣＬＫ、クロック出力端子ＣＬＫＯＵＴが設けられている。
【００３０】
位相調整回路１８は、たとえばクロック再生回路１７の各入力端子、出力端子に接続される複数の回路からなり、４つの可変遅延回路（Ａ）１９，（Ｂ）２０，（Ｃ）２１，（Ｄ）２２と、各可変遅延回路１９〜２２を制御する４つのデコーダ２３〜２６と、クロック信号を分周する２つの分周回路（Ａ）２７，（Ｂ）２８と、遅延量を制御する遅延制御値格納レジスタ２９などから構成される。
【００３１】
以上のように、クロック再生回路１７および位相調整回路１８などから構成される自動タイミング補正回路１３において、タイミングの調整は以下の４つの経路において行われる。
【００３２】
（１）ＣＰＵ２からシステムクロック信号が供給されるシステムクロック入力端子から可変遅延回路（Ａ）１９、分周回路（Ａ）２７を通り、クロック再生回路１７への基準クロック入力端子ＲＦＣＬＫへの入力のパスを設ける。可変遅延回路（Ａ）１９は、遅延制御値格納レジスタ２９にてデコーダ２３を介して設定され、任意の遅延時間（Ｔ１＋ＴＡ）を実現できる。ここで、遅延時間ＴＡを除いたこのパス固有の遅延時間をＴ１とする。
【００３３】
（２）クロック再生回路１７のクロック出力端子ＣＬＫＯＵＴから可変遅延回路（Ｂ）２０、分周回路（Ｂ）２８を通り、クロック再生回路１７の帰還クロック入力端子ＦＢＣＬＫへの入力のパスを設ける。可変遅延回路（Ｂ）２０は、遅延制御値格納レジスタ２９にてデコーダ２４を介して設定され、任意の遅延時間（Ｔ２＋ＴＢ）を実現できる。ここで、遅延時間ＴＢを除いたこのパス固有の遅延時間をＴ２とする。
【００３４】
（３）クロック再生回路１７のクロック出力端子ＣＬＫＯＵＴから可変遅延回路（Ｃ）２１を通り、入力回路１５の初段フリップフロップへのパスを設ける。可変遅延回路（Ｃ）２１は、遅延制御値格納レジスタ２９にてデコーダ２５を介して設定され、任意の遅延時間（Ｔ３＋ＴＣ）を実現できる。ここで、遅延時間ＴＣを除いたこのパス固有の遅延時間をＴ３とする。
【００３５】
（４）クロック再生回路１７のクロック出力端子ＣＬＫＯＵＴから可変遅延回路（Ｄ）２２を通り、出力回路１６の終段フリップフロップへのパスを設ける。可変遅延回路（Ｄ）は、遅延制御値格納レジスタ２９にてデコーダ２６を介して設定され、任意の遅延時間（Ｔ４＋ＴＤ）を実現できる。ここで、遅延時間ＴＤを除いたこのパス固有の遅延時間をＴ４とする。
【００３６】
本実施の形態において、ＬＳＩ１の外部に接続されるＣＰＵ２は、ＬＳＩ１の自動タイミング補正回路１３を直接制御可能となっている。このＣＰＵ２は、自ら送信したデータがＬＳＩ１で受信できているかを受信データ格納レジスタ１４の値を読むことで確認し、自動タイミング補正回路１３を制御しながら、ＬＳＩ１のＡＣタイミングを補正する。
【００３７】
次に、図２および図３により、本実施の形態のＬＳＩにおいて、クロック再生回路の構成の一例を説明する。図２はＰＬＬ回路の構成図、図３はＤＬＬ回路の構成図をそれぞれ示す。
【００３８】
ＰＬＬ回路は、図２に示すように、基本構成が位相比較器５１、低域フィルタ５２、ＶＣＯ５３などから構成され、基準クロック信号ＲＦＣＬＫとＶＣＯ５３の出力の帰還クロック信号ＦＢＣＬＫの位相差を位相比較器５１により比較し、この位相差に応じた出力を低域フィルタ５２によりＤＣ電圧にフィルタリングし、ＶＣＯ５３へ制御電圧として入力する。このＶＣＯ５３は、制御電圧によって出力周波数が変化する発振回路であり、この出力クロック信号ＣＬＫＯＵＴは再び位相比較器５１に帰還クロック信号ＦＢＣＬＫとして入力される。このように、基準クロック信号ＲＦＣＬＫの位相にＶＣＯ５３の出力クロック信号ＣＬＫＯＵＴの位相が同期するように働く帰還ループ構成となっている。この基本的なＰＬＬ回路の低域フィルタ５２とＶＣＯ５３の間に、たとえば１／Ｎ分周器５４を接続した場合には、基準クロック信号ＲＦＣＬＫのＮ倍の周波数の出力クロック信号ＣＬＫＯＵＴを得ることができる。
【００３９】
ＤＬＬ回路は、図３に示すように、可変遅延回路６１、位相比較器６２、バイアスコントローラ６３、レプリカ遅延回路６４などから構成され、前記ＰＬＬ回路と類似で、基準クロック信号ＲＦＣＬＫが可変遅延回路６１に入力され、この出力クロック信号ＣＬＫＯＵＴがレプリカ遅延回路６４、位相比較器６２およびバイアスコントローラ６３を介して可変遅延回路６１に帰還クロック信号ＦＢＣＬＫとして入力される帰還ループにおいて、レプリカ遅延回路６４を介した位相比較器６２の出力に基づいて可変遅延回路６１の遅延量がバイアスコントローラ６３により制御される。
【００４０】
次に、図４により、本実施の形態のＬＳＩを用いたシステムの構成の一例を説明する。図４はシステムの構成図を示す。
【００４１】
システムは、前述したＬＳＩ１およびＣＰＵ２の各デバイスと、ＣＰＵ用システムクロック発生回路３のデバイスと、下位デバイスとしてのＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）対応デバイス４（以下単にＵＳＢと称する）、ＡＴＡＰＩ（ＡＴ Ａｔｔａｃｈｍｅｎｔ Ｐａｃｋｅｔ Ｉｎｔｅｒｆａｃｅ）対応デバイス５（以下単にＡＴＡＰＩと称する）、メモリデバイス６（以下単にメモリと称する）、ＵＳＢクロック生成用の水晶発振器７などから構成される。本実施の形態のＬＳＩ１は、ＣＰＵ２との間のインタフェースに使用され、また複数種の下位デバイス４〜６との間のインタフェースにも使用される。
【００４２】
ＬＳＩ１には、内部論理回路１１と、ＣＰＵ２との間の入出力回路１２および自動タイミング補正回路１３と、ＵＳＢ４との間の入出力回路１２ａ、自動タイミング補正回路１３ａおよびクロック生成回路３０ａと、ＡＴＡＰＩ５との間の入出力回路１２ｂ、自動タイミング補正回路１３ｂおよびクロック生成回路３０ｂと、メモリ６との間の入出力回路１２ｃ、自動タイミング補正回路１３ｃおよびクロック生成回路３０ｃなどが設けられている。内部論理回路１１は、動作に必要なクロック信号に対応して、ＣＰＵ２およびメモリ６用の動作部、ＵＳＢ４用の動作部、ＡＴＡＰＩ５用の動作部に分かれている。各入出力回路１２，１２ａ〜１２ｃおよび各自動タイミング補正回路１３，１３ａ〜１３ｃは、前述した図１と同様の回路構成となっている。
【００４３】
このシステムにおいては、これに限定されるものではないが、たとえばＣＰＵ用システムクロック発生回路３から１００ＭＨｚのシステムクロック信号が発生され、この１００ＭＨｚのシステムクロック信号に同期してＣＰＵ２は動作する。また、１００ＭＨｚのシステムクロック信号は、クロック生成回路３０ｂにより５０ＭＨｚに分周されてＡＴＡＰＩ５に供給され、クロック生成回路３０ｃにより１００ＭＨｚのままメモリ６に供給される。また、ＵＳＢ４に対しては、水晶発振器７で発振されたクロック信号からクロック生成回路３０ａにより４８ＭＨｚを生成してＵＳＢ４に供給される。
【００４４】
次に、図５により、本実施の形態のＬＳＩにおけるクロック信号の位相関係の一例を説明する。図５（ａ），（ｂ）はＬＳＩにおけるクロック信号の位相関係の説明図を示す。この図５は、可変遅延回路（Ａ），（Ｂ），（Ｃ），（Ｄ）の遅延時間を補正しない場合の位相関係を示している。
【００４５】
ＬＳＩ１において、チップ端子のクロック入力端子の信号を（Ｃ）とし、さらにクロック再生回路１７における、基準クロック入力端子ＲＦＣＬＫの信号を（Ｒ）、帰還クロック入力端子ＦＢＣＬＫの信号を（Ｆ）、クロック出力端子ＣＬＫＯＵＴの信号を（Ａ）とし、また入出力回路１２における、入力回路１５の初段フリップフロップのクロック入力端子の信号を（Ｉ）、出力回路１６の終段フリップフロップのクロック入力端子の信号を（Ｏ）とする。
【００４６】
また、可変遅延回路（Ａ）１９の遅延時間をＴ１、可変遅延回路（Ｂ）２０の遅延時間をＴ２、可変遅延回路（Ｃ）２１の遅延時間をＴ３、可変遅延回路（Ｄ）２２の遅延時間をＴ４とする。
【００４７】
クロック再生回路１７は、（Ｒ）と（Ｆ）の位相を合わせるように動作するので、Ｔ２＞Ｔ１ならば（Ａ）の位相は（Ｃ）の位相よりも早まる。また、Ｔ２＜Ｔ１ならば（Ａ）の位相は（Ｃ）の位相よりも遅れる。
【００４８】
Ｔ２とＴ１の関係より、（Ｉ），（Ｏ）の位相は（Ｃ）の位相に対して前後に制御可能である。すなわち、（Ｉ），（Ｏ）の位相を、進める方向または遅らせる方向に制御することができる。
【００４９】
Ｔ３とＴ４の関係より、データ入力のＡＣタイミングとデータ出力のＡＣタイミングとはそれぞれ別に制御可能である。
【００５０】
次に、図６により、本実施の形態のＬＳＩにおけるクロック信号とデータ信号とのタイミング関係の一例を説明する。図６はＬＳＩにおけるクロック信号とデータ信号とのタイミング関係の説明図を示す。
【００５１】
ＬＳＩ１について、システムクロック信号（Ｃ）に対するデータ信号の入力において、（Ｉ）のクロック信号の位相を補正しない場合のセットアップとホールドを初期セットアップ値、初期ホールド値として、以下のようにタイミングを調整することが可能となる。
【００５２】
たとえば、データ信号の入力において、可変遅延回路（Ｂ）２０による遅延時間ＴＢを発生させることにより、（Ｉ）のクロック信号の位相がＴＢ分早まり、セットアップを初期セットアップ値より小さく、ホールドを初期ホールド値より大きくできる。
【００５３】
または、データ信号の入力において、可変遅延回路（Ａ）１９による遅延時間ＴＡを発生させることにより、（Ｉ）のクロック信号の位相がＴＡ分遅れ、セットアップを初期セットアップ値より大きく、ホールドを初期ホールド値より小さくできる。
【００５４】
また、データ信号の出力において、（Ｏ）のクロック信号の位相を補正しない場合のディレイ値を初期ディレイ値として、以下のようにタイミングを調整することが可能となる。
【００５５】
たとえば、データ信号の出力において、可変遅延回路（Ｂ）２０による遅延時間ＴＢを発生させることにより、（Ｏ）のクロック信号の位相がＴＢ分早まり、ディレイ値をＴＢ分早くできる。
【００５６】
または、データ信号の出力において、可変遅延回路（Ａ）１９による遅延時間ＴＡを発生させることにより、（Ｏ）のクロック信号の位相がＴＡ分遅れ、ディレイ値をＴＡ分遅くできる。
【００５７】
次に、図７および図８により、本実施の形態のＬＳＩにおける自動タイミング補正の手順の一例を説明する。図７および図８はＬＳＩにおける自動タイミング補正のフロー図を示す。
【００５８】
この自動タイミング補正は、ＢＩＯＳまたはＯＳにより制御され、調整前の初期値はＢＩＯＳに記憶されている。また、位相調整を行うタイミングは、パワーオンリセット時、タイマにより設定される一定時間周期毎、センサにより検知される環境条件変動時、信号伝送エラー検出時などに行い、さらに使用環境に合わせて行われる。
【００５９】
自動タイミング補正のスタート時には、システムクロック信号は入力状態であり、また各レジスタは初期化済みの状態である。
【００６０】
スタート後は、まず遅延制御値格納レジスタ２９の値を最小値に設定し（ステップＳ１）、接続先のＣＰＵ２からのデータを入力した後（ステップＳ２）、受信データ格納レジスタ１４の値をＣＰＵ２が読み出し（ステップＳ３）、受信データ格納レジスタ１４の値と期待値とを比較する（ステップＳ４）。
【００６１】
このステップＳ４の比較の結果、受信データ格納レジスタ１４の値と期待値とが異なる場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ５）、ステップＳ３からの処理を繰り返し、一方、比較結果が同じ場合にはＣＰＵ２が遅延制御値格納レジスタ２９の値を入力初期パス値としてメモリに保存する（ステップＳ６）。
【００６２】
さらに、遅延制御値格納レジスタ２９の値を＋１加えた後（ステップＳ７）、受信データ格納レジスタ１４の値をＣＰＵ２が読み出し（ステップＳ８）、受信データ格納レジスタ１４の値と期待値とを比較する（ステップＳ９）。
【００６３】
このステップＳ９の比較の結果、受信データ格納レジスタ１４の値と期待値とが同じ場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ１０）、ステップＳ８からの処理を繰り返し、一方、比較結果が異なる場合にはＣＰＵ２が遅延制御値格納レジスタ２９の−１の値を入力最終パス値としてメモリに保存する（ステップＳ１１）。
【００６４】
そして、メモリに保存された入力初期パス値と入力最終パス値の中間値を入力最適値とする（ステップＳ１２）。以上により、入力についての最適値が求められる。
【００６５】
続けて、出力についての最適値を求める場合は、まず遅延制御値格納レジスタ２９の値を最小値に設定し（ステップＳ１３）、本ＬＳＩ１からデータを出力し（ステップＳ１４）、接続先のＣＰＵ２からデータを入力した後（ステップＳ１５）、受信データ格納レジスタ１４の値をＣＰＵ２が読み出し（ステップＳ１６）、受信データ格納レジスタ１４の値と期待値とを比較する（ステップＳ１７）。なお、ステップＳ１５においては、入力時のみ遅延制御値格納レジスタ２９の値を入力最適値に戻す。
【００６６】
このステップＳ１７の比較の結果、受信データ格納レジスタ１４の値と期待値とが異なる場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ１８）、ステップＳ１４からの処理を繰り返し、一方、比較結果が同じ場合にはＣＰＵ２が遅延制御値格納レジスタ２９の値を出力初期パス値としてメモリに保存する（ステップＳ１９）。
【００６７】
さらに、遅延制御値格納レジスタ２９の値を＋１加え（ステップＳ２０）、本ＬＳＩ１からデータを出力し（ステップＳ２１）、接続先のＣＰＵ２からデータを入力した後（ステップＳ２２）、受信データ格納レジスタ１４の値をＣＰＵ２が読み出し（ステップＳ２３）、受信データ格納レジスタ１４の値と期待値とを比較する（ステップＳ２４）。なお、ステップＳ２２においては、読み出す時のみ遅延制御値格納レジスタ２９の値を入力最適値に戻す。
【００６８】
このステップＳ２４の比較の結果、受信データ格納レジスタ１４の値と期待値とが同じ場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ２５）、ステップＳ２１からの処理を繰り返し、一方、比較結果が異なる場合にはＣＰＵ２が遅延制御値格納レジスタ２９の−１の値を出力最終パス値としてメモリに保存する（ステップＳ２６）。
【００６９】
そして、メモリに保存された出力初期パス値と出力最終パス値の中間値を出力最適値とする（ステップＳ２７）。最後に、入力最適値と出力最適値との間の差分は、可変遅延回路（Ｃ）２１と可変遅延回路（Ｄ）２２にて調整する（ステップＳ２８）。
【００７０】
以上のように、本実施の形態のＬＳＩ１によれば、ＰＬＬ回路、ＤＬＬ回路あるいはＳＭＤ回路などのクロック再生回路１７と位相調整回路１８などからなる所望のＡＣタイミングを実現する自動タイミング補正回路１３において、クロック再生回路１７の入力クロック遅延パスおよび帰還ループ内遅延パスの２箇所に設けた可変遅延回路１９，２０と、クロック再生回路１７の出力パスに設けた可変遅延回路２１，２２と、ＣＰＵ２から直接制御可能な遅延制御値格納レジスタ２９と可変遅延回路制御用デコーダ２３〜２６と受信データ格納レジスタ１４を内蔵することで、実チップ完成後も任意にＡＣタイミングを変更可能とし、それに加え、可変遅延量を自動で補正可能とすることで、基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができる。
【００７１】
（実施の形態２）
図９により、本発明の実施の形態２の半導体装置の構成の一例を説明する。図９は本実施の形態の半導体装置の構成図を示す。
【００７２】
本実施の形態の半導体装置は、たとえば外部に接続されるＬＳＩあるいはメモリなどの下位デバイスとの信号伝送についてタイミング補正を行うＬＳＩ１ａとされ、データ信号を論理演算する内部論理回路１１と、外部に対してデータ信号を入出力する入出力回路１２と、外部のＬＳＩ（あるいはメモリなど）８の下位デバイスとの信号伝送のタイミングを補正する自動タイミング補正回路１３などから構成され、自動タイミング補正回路１３はＣＰＵ２ａにより制御されるようになっている。
【００７３】
すなわち、本実施の形態のＬＳＩ１ａは、前記実施の形態１のＬＳＩ１の構成に対して内部論理用クロック生成回路３１が追加され、この内部論理用クロック生成回路３１において、外部に接続されたＣＰＵ２ａから入力されたクロック信号が内部論理用クロック信号として生成され、外部に接続されたＬＳＩ（あるいはメモリなど）８の下位デバイスに供給される。なお、他の構成については、前記実施の形態１と同様の機能を有する。
【００７４】
また、本実施の形態においては、入力回路１５の初段フリップフロップの後に設けられる受信データ格納レジスタ１４には、ＬＳＩ（あるいはメモリなど）８の下位デバイスが送信したデータが格納される。この受信データ格納レジスタ１４は、ＣＰＵ２ａにより直接読み書きが可能となっている。
【００７５】
さらに、ＬＳＩ１ａの外部に接続されるＣＰＵ２ａは、ＬＳＩ１ａの自動補正タイミング回路１３を直接制御可能となっている。このＣＰＵ２ａは、ＬＳＩ（あるいはメモリなど）８の下位デバイスが送信したデータがＬＳＩ１ａで受信できているかを受信データ格納レジスタ１４の値を読むことで確認し、自動タイミング補正回路１３を制御しながら、ＬＳＩ１ａのＡＣタイミングを補正することができる。
【００７６】
よって、本実施の形態のＬＳＩ１ａによれば、特にＬＳＩ（あるいはメモリなど）８の下位デバイスとの間で、前記実施の形態１と同様に、実チップ完成後も任意にＡＣタイミングを変更可能とし、それに加え、可変遅延量を自動で補正可能とすることで、基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができる。
【００７７】
（実施の形態３）
図１０により、本発明の実施の形態３の半導体装置の構成の一例を説明する。図１０は本実施の形態の半導体装置の構成図を示す。
【００７８】
本実施の形態の半導体装置は、たとえば外部に接続されるＬＳＩとの信号伝送についてタイミング補正を行うＬＳＩ１ｂとされ、データ信号を論理演算する内部論理回路１１と、外部に対してデータ信号を入出力する入出力回路１２と、外部のＬＳＩ９との信号伝送のタイミングを補正する自動タイミング補正回路１３などから構成される。
【００７９】
すなわち、本実施の形態のＬＳＩ１ｂは、前記実施の形態１のＬＳＩ１の構成に対して、期待値を格納する期待値回路３２、受信データ格納レジスタ１４に格納された受信データと期待値回路の期待値とを比較する比較回路３３、テストデータを発生するテストデータ発生回路３４、入力最適値を格納する入力最適値格納レジスタ３５、出力最適値を格納する出力最適値格納レジスタ３６、補正値を決定する補正値決定回路３７、初期パス値を格納する初期パス値格納レジスタ３８、最終パス値を格納する最終パス値格納レジスタ３９が追加されている。この構成において、期待値回路３２、受信データ格納レジスタ１４、比較回路３３を含めて期待値比較回路と称する。
【００８０】
また、本実施の形態のＬＳＩ１ｂの外部に接続されるＬＳＩ９には、起動信号発生回路４１、システムクロック発生回路４２、テストデータ発生回路４３、内部論理回路４４、入出力回路４５、期待値比較回路（期待値回路、受信データ格納レジスタ、比較回路を含む）４６などが設けられている。起動信号発生回路４１は、ＬＳＩ９およびＬＳＩ１ｂを起動するための信号を発生するための回路である。システムクロック発生回路４２は、システムクロック信号を発生するための回路である。また、テストデータ発生回路４３、内部論理回路４４、入出力回路４５および期待値比較回路４６はＬＳＩ１ｂと同様な機能を有する。
【００８１】
本実施の形態において、ＬＳＩ１ｂにおける入力回路１５の初段フリップフロップの後には受信データ格納レジスタ１４が設けられ、ＬＳＩ９が送信したデータが格納される。逆に、ＬＳＩ９における入力回路の初段フリップフロップの後にも受信データ格納レジスタが設けられ、ＬＳＩ１ｂが送信したデータが格納される。また、ＬＳＩ９はテストデータ発生回路４３を有し、ＬＳＩ１ｂが所有する期待値と同じ値をＬＳＩ１ｂへ送る。逆に、ＬＳＩ１ｂもテストデータ発生回路３４を有し、ＬＳＩ９が所有する期待値と同じ値をＬＳＩ９へ送る。
【００８２】
以上のように構成されるＬＳＩ１ｂとＬＳＩ９との接続において、自動タイミング補正回路１３におけるタイミングの調整は、接続構成が異なる以外は前記実施の形態１と同様である。このタイミングの調整後に、ＬＳＩ１ｂの補正値決定回路３７は、ＬＳＩ１ｂとＬＳＩ９から送信されるテストデータに基づく、ＬＳＩ１ｂとＬＳＩ９の期待値比較回路３３，４６の結果を得ることで、比較結果を初期パス値格納レジスタ３８と最終パス値格納レジスタ３９に格納し、最終的に入力最適値と出力最適値を決定することができる。
【００８３】
次に、図１１および図１２により、本実施の形態のＬＳＩにおける自動タイミング補正の手順の一例を説明する。図１１および図１２はＬＳＩにおける自動タイミング補正のフロー図を示す。
【００８４】
自動タイミング補正のスタート時には、まずＬＳＩ９のシステムクロック発生回路４２からシステムクロック信号を入力し（ステップＳ３１）、さらに起動信号発生回路４１から起動信号を入力し（ステップＳ３２）、そしてＬＳＩ１ｂ内の各レジスタを初期化する（ステップＳ３３）。
【００８５】
続けて、遅延制御値格納レジスタ２９の値を最小値に設定し（ステップＳ３４）、接続先のＬＳＩ９からのテストデータを入力した後（ステップＳ３５）、ＬＳＩ１ｂの期待値と比較する（ステップ３６）。
【００８６】
このステップＳ３６の比較の結果、ＬＳＩ１ｂの期待値と異なる場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ３７）、ステップＳ３６からの処理を繰り返し、一方、比較結果が同じ場合には補正値決定回路３７が遅延制御値格納レジスタ２９の値を初期パス値格納レジスタ３８に保存する（ステップＳ３８）。
【００８７】
さらに、ＬＳＩ１ｂの期待値と比較する（ステップＳ４０）。このステップＳ４０の比較の結果、受信データ格納レジスタ１４の値と期待値回路３２の期待値とが同じ場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ４１）、ステップＳ４０からの処理を繰り返し、一方、比較結果が異なる場合には補正値決定回路３７が遅延制御値格納レジスタ２９の−１の値を最終パス値格納レジスタ３９に保存する（ステップＳ４２）。
【００８８】
そして、初期パス値格納レジスタ３８の値と最終パス値格納レジスタ３９の値の中間値を入力最適値格納レジスタ３５に保存する（ステップＳ４３）。以上により、入力についての最適値が求められる。
【００８９】
続けて、出力についての最適値を求める場合は、まず遅延制御値格納レジスタ２９の値を最小値に設定し（ステップＳ４４）、本ＬＳＩ１ｂからテストデータを出力し（ステップＳ４５）、ＬＳＩ１ｂの補正値決定回路３７が接続先のＬＳＩ９の期待値比較結果を得た後（ステップＳ４６）、ＬＳＩ９の期待値と比較する（ステップＳ４７）。
【００９０】
このステップＳ４７の比較の結果、ＬＳＩ９の期待値と異なる場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ４８）、ステップＳ４５からの処理を繰り返し、一方、比較結果が同じ場合には補正値決定回路３７が遅延制御値格納レジスタ２９の値を初期パス値格納レジスタ３８に保存する（ステップＳ４９）。
【００９１】
さらに、遅延制御値格納レジスタ２９の値を＋１加え（ステップＳ５０）、本ＬＳＩ１ｂからテストデータを出力し（ステップＳ５１）、ＬＳＩ１ｂの補正値決定回路３７が接続先のＬＳＩ９の期待値比較結果を得た後（ステップＳ５２）、ＬＳＩ９の期待値と比較する（ステップＳ５３）。
【００９２】
このステップＳ５３の比較の結果、ＬＳＩ９の期待値と同じ場合は遅延制御値格納レジスタ２９の値を＋１加えて（ステップＳ５４）、ステップＳ５１からの処理を繰り返し、一方、比較結果が異なる場合には補正値決定回路３７が遅延制御値格納レジスタ２９の−１の値を最終パス値格納レジスタ３９に保存する（ステップＳ５５）。
【００９３】
そして、初期パス値格納レジスタ３８の値と最終パス値格納レジスタ３９の値の中間値を出力最適値格納レジスタ３６に保存する（ステップＳ５６）。最後に、入力最適値と出力最適値との間の差分は、可変遅延回路Ｃと可変遅延回路Ｄにて調整する（ステップＳ５７）。
【００９４】
以上のように、本実施の形態のＬＳＩ１ｂによれば、ＰＬＬ回路、ＤＬＬ回路あるいはＳＭＤ回路などのクロック再生回路１７と位相調整回路１８などからなる所望のＡＣタイミングを実現する自動タイミング補正回路１３において、クロック再生回路１７の入力クロック遅延パスおよび帰還ループ内遅延パスの２箇所に設けた可変遅延回路１９，２０と、クロック再生回路１７の出力パスに設けた可変遅延回路２１，２２と、遅延制御値格納レジスタ２９、初期パス値格納レジスタ３８、最終パス値格納レジスタ３９、入力最適値格納レジスタ３５、出力最適値格納レジスタ３６および可変遅延回路制御用デコーダ２３〜２６と、外部起動信号より起動可能な補正値決定回路３７と、期待値回路３２、受信データ格納レジスタ１４および比較回路３３と、テストデータ発生回路３４を内蔵することで、接続先のＬＳＩ９との間で、前記実施の形態１と同様に、実チップ完成後も任意にＡＣタイミングを変更可能とし、それに加え、可変遅延量を自動で補正可能とすることで、基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができる。
【００９５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９６】
たとえば、本発明は、前述したように、ＡＣタイミングが厳しく、高速動作するインタフェースを有する製品に好適であり、さらにピン数が限定されており、ピンマルチプレクスなどを用いて、共通ピンで複数のモジュール組み合わせを実現する必要がある製品（たとえばピン機能が変化しても自動で任意のＡＣタイミングを実現する製品）などに応用することができる。
【００９７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００９８】
（１）上位のＣＰＵあるいは第１の半導体装置に接続される半導体装置において、クロック再生回路により再生する内部クロック信号と入出力回路により入出力するデータ信号との間の相対的な位相を調整する位相調整回路を有することで、上位のＣＰＵあるいは第１の半導体装置との間で、実チップ完成後も任意にＡＣタイミングを変更することができ、それに加え、可変遅延量を自動で補正することができるので、半導体装置の基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することが可能となる。
【００９９】
（２）下位の第２の半導体装置に接続される半導体装置において、クロック再生回路により再生する外部クロック信号と入出力回路により入出力するデータ信号との間の相対的な位相を調整する位相調整回路とを有することで、下位の第２の半導体装置との間で、実チップ完成後も任意にＡＣタイミングを変更することができ、それに加え、可変遅延量を自動で補正することができるので、半導体装置の基板実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することが可能となる。
【０１００】
（３）前記（１），（２）の半導体装置によれば、内部クロック信号の位相を、データ信号のセットアップ時間、ホールド時間、ディレイ時間に合わせて調整することが可能となる。また、内部クロック信号の位相の調整を、パワーオンリセット時または一定時間周期毎または環境条件変動時または信号伝送エラー検出時に行うことができ、さらに使用環境に合わせて行うことができるようになり、この際に、位相を進める方向あるいは遅らせる方向に調整することが可能となる。
【０１０１】
（４）ＣＰＵ、第２の半導体装置、第３の半導体装置を基板上に実装したシステムにおいて、これらを基板上に実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができるので、システムとして最適化した信号伝送を実現することが可能となる。
【０１０２】
（５）第１の半導体装置、第２の半導体装置、第３の半導体装置を基板上に実装したシステムにおいて、これらを基板上に実装後にＡＣタイミングをチップ毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することができるので、システムとして最適化した信号伝送を実現することが可能となる。
【０１０３】
（６）前記（１）〜（５）により、チップ毎に最適化した信号伝送を実現することができるので、チップ製造ばらつきを許容することが可能となる。また、実装環境毎に最適化した信号伝送を実現することができるので、ＡＣタイミング規定が厳しい高速なインタフェースを実現することが可能となり、さらに環境の変化に応じて動的なＡＣタイミングの補正を実現することが可能となる。また、チップ毎にＡＣタイミングを自動補正することができるので、量産的に高精度なテスタを必要とすることがない。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置を示す構成図である。
【図２】本発明の実施の形態１の半導体装置において、クロック再生回路を構成するＰＬＬ回路を示す構成図である。
【図３】本発明の実施の形態１の半導体装置において、クロック再生回路を構成するＤＬＬ回路を示す構成図である。
【図４】本発明の実施の形態１の半導体装置を用いたシステムを示す構成図を示す。
【図５】（ａ），（ｂ）は本発明の実施の形態１の半導体装置におけるクロック信号の位相関係を示す説明図である。
【図６】本発明の実施の形態１の半導体装置におけるクロック信号とデータ信号とのタイミング関係を示す説明図である。
【図７】本発明の実施の形態１の半導体装置における自動タイミング補正を示すフロー図である。
【図８】本発明の実施の形態１の半導体装置における、図７に続く自動タイミング補正を示すフロー図である。
【図９】本発明の実施の形態２の半導体装置を示す構成図である。
【図１０】本発明の実施の形態３の半導体装置を示す構成図である。
【図１１】本発明の実施の形態３の半導体装置における自動タイミング補正を示すフロー図である。
【図１２】本発明の実施の形態３の半導体装置における、図１１に続く自動タイミング補正を示すフロー図である。
【符号の説明】
１，１ａ，１ｂ ＬＳＩ
２，２ａ ＣＰＵ
３ ＣＰＵ用システムクロック発生回路
４ ＵＳＢ
５ ＡＴＡＰＩ
６ メモリ
７ 水晶発振器
８ ＬＳＩ（あるいはメモリなど）
９ ＬＳＩ
１１ 内部論理回路
１２，１２ａ〜１２ｃ 入出力回路
１３，１３ａ〜１３ｃ 自動タイミング補正回路
１４ 受信データ格納レジスタ
１５ 入力回路
１６ 出力回路
１７ クロック再生回路
１８ 位相調整回路
１９〜２２ 可変遅延回路
２３〜２６ デコーダ
２７，２８ 分周回路
２９ 遅延制御値格納レジスタ
３０ａ〜３０ｃ クロック生成回路
３１ 内部論理用クロック生成回路
３２ 期待値回路
３３ 比較回路
３４ テストデータ発生回路
３５ 入力最適値格納レジスタ
３６ 出力最適値格納レジスタ
３７ 補正値決定回路
３８ 初期パス値格納レジスタ
３９ 最終パス値格納レジスタ
４１ 起動信号発生回路
４２ システムクロック発生回路
４３ テストデータ発生回路
４４ 内部論理回路
４５ 入出力回路
４６ 期待値比較回路
５１ 基本構成が位相比較器
５２ 低域フィルタ
５３ ＶＣＯ
５４ １／Ｎ分周器
６１ 可変遅延回路
６２ 位相比較器
６３ バイアスコントローラ
６４ レプリカ遅延回路
Claims (19)
- 外部からのクロック信号を入力として内部クロック信号を再生するクロック再生回路と、
外部に対してデータ信号を入出力する入出力回路と、
前記クロック再生回路により再生する内部クロック信号と、前記入出力回路により入出力するデータ信号との間の相対的な位相を調整する位相調整回路とを有することを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記外部には、前記クロック信号を発生する手段と、前記データ信号を入出力する手段とを有するＣＰＵが接続され、
前記クロック再生回路は、前記ＣＰＵから出力されるクロック信号を入力として内部クロック信号を再生し、
前記入出力回路は、前記ＣＰＵに対してデータ信号を入出力し、
前記位相調整回路は、前記クロック再生回路により再生する内部クロック信号と、前記入出力回路により入出力するデータ信号との間の相対的な位相を調整することを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記外部には、前記クロック信号を発生する回路と、前記データ信号を入出力する回路とを有する第１の半導体装置が接続され、
前記クロック再生回路は、前記第１の半導体装置から出力されるクロック信号を入力として内部クロック信号を再生し、
前記入出力回路は、前記第１の半導体装置に対してデータ信号を入出力し、
前記位相調整回路は、前記クロック再生回路により再生する内部クロック信号と、前記入出力回路により入出力するデータ信号との間の相対的な位相を調整することを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記位相調整回路は、前記クロック再生回路により再生する内部クロック信号の位相を、前記入出力回路により入出力するデータ信号のセットアップ時間、ホールド時間、ディレイ時間に合わせて調整することを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記クロック再生回路は、前記内部クロック信号の遅延時間を可変に調整するＰＬＬまたはＤＬＬまたはＳＭＤであることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記内部クロック信号の位相の調整は、ＢＩＯＳまたはＯＳにより制御され、調整前の初期値はＢＩＯＳに記憶されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記内部クロック信号の位相の調整は、パワーオンリセット時または一定時間周期毎または環境条件変動時または信号伝送エラー検出時に行うことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記内部クロック信号の位相の調整は、使用環境に合わせて行うことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記内部クロック信号の位相の調整は、進／遅の両方を可能とすることを特徴とする半導体装置。 - 外部に対してクロック信号を再生して外部クロック信号として出力するクロック再生回路と、
外部に対してデータ信号を入出力する入出力回路と、
前記クロック再生回路により再生する外部クロック信号と、前記入出力回路により入出力するデータ信号との間の相対的な位相を調整する位相調整回路とを有することを特徴とする半導体装置。 - 請求項１０記載の半導体装置において、
前記外部には、前記外部クロック信号に同期して前記データ信号を入出力する回路を有する第２の半導体装置が接続され、
前記クロック再生回路は、前記第２の半導体装置に対してクロック信号を再生して外部クロック信号として出力し、
前記入出力回路は、前記第２の半導体装置に対してデータ信号を入出力し、
前記位相調整回路は、前記クロック再生回路により再生する外部クロック信号と、前記入出力回路により入出力するデータ信号との間の相対的な位相を調整することを特徴とする半導体装置。 - 請求項１０記載の半導体装置において、
前記位相調整回路は、前記クロック再生回路により再生する外部クロック信号の位相を、前記入出力回路により入出力するデータ信号のセットアップ時間、ホールド時間、ディレイ時間に合わせて調整することを特徴とする半導体装置。 - 請求項１０記載の半導体装置において、
前記クロック再生回路は、前記外部クロック信号の遅延時間を可変に調整するＰＬＬまたはＤＬＬまたはＳＭＤであることを特徴とする半導体装置。 - 請求項１０記載の半導体装置において、
前記外部クロック信号の位相の調整は、ＢＩＯＳまたはＯＳにより制御され、調整前の初期値はＢＩＯＳに記憶されていることを特徴とする半導体装置。 - 請求項１０記載の半導体装置において、
前記外部クロック信号の位相の調整は、パワーオンリセット時または一定時間周期毎または環境条件変動時または信号伝送エラー検出時に行うことを特徴とする半導体装置。 - 請求項１０記載の半導体装置において、
前記外部クロック信号の位相の調整は、使用環境に合わせて行うことを特徴とする半導体装置。 - 請求項１０記載の半導体装置において、
前記外部クロック信号の位相の調整は、進／遅の両方を可能とすることを特徴とする半導体装置。 - クロック信号を発生する手段と、データ信号を入出力する手段とを有するＣＰＵと、
外部クロック信号に同期してデータ信号を入出力する回路を有する第２の半導体装置と、
前記ＣＰＵと前記第２の半導体装置との間に接続され、前記ＣＰＵからのクロック信号を入力として内部クロック信号を再生し、外部クロック信号として出力するクロック再生回路と、前記ＣＰＵおよび前記第２の半導体装置に対してデータ信号を入出力する入出力回路と、前記クロック再生回路により再生する内部クロック信号と、前記ＣＰＵに対して前記入出力回路により入出力するデータ信号との間の相対的な位相を調整し、前記クロック再生回路により再生する外部クロック信号と、前記第２の半導体装置に対して前記入出力回路により入出力するデータ信号との間の相対的な位相を調整する位相調整回路とを有する第３の半導体装置とを有することを特徴とするシステム。 - クロック信号を発生する回路と、データ信号を入出力する回路とを有する第１の半導体装置と、
外部クロック信号に同期してデータ信号を入出力する回路を有する第２の半導体装置と、
前記第１の半導体装置と前記第２の半導体装置との間に接続され、前記第１の半導体装置からのクロック信号を入力として内部クロック信号を再生し、外部クロック信号として出力するクロック再生回路と、前記第１の半導体装置および前記第２の半導体装置に対してデータ信号を入出力する入出力回路と、前記クロック再生回路により再生する内部クロック信号と、前記第１の半導体装置に対して前記入出力回路により入出力するデータ信号との間の相対的な位相を調整し、前記クロック再生回路により再生する外部クロック信号と、前記第２の半導体装置に対して前記入出力回路により入出力するデータ信号との間の相対的な位相を調整する位相調整回路とを有する第３の半導体装置とを有することを特徴とするシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002239198A JP2004078660A (ja) | 2002-08-20 | 2002-08-20 | 半導体装置およびシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002239198A JP2004078660A (ja) | 2002-08-20 | 2002-08-20 | 半導体装置およびシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004078660A true JP2004078660A (ja) | 2004-03-11 |
Family
ID=32022365
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002239198A Pending JP2004078660A (ja) | 2002-08-20 | 2002-08-20 | 半導体装置およびシステム |
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|---|---|
| JP (1) | JP2004078660A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011221574A (ja) * | 2010-04-02 | 2011-11-04 | Renesas Electronics Corp | 半導体集積回路のクロック遅延調整回路およびその制御方法 |
-
2002
- 2002-08-20 JP JP2002239198A patent/JP2004078660A/ja active Pending
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