JP2004071996A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

【課題】本発明の目的は、チップコスト増加やスループットの低下を招くことのない微細なパターン形成を備えた半導体集積回路装置の製造方法を提供する。
【解決手段】本発明によれば、ゲート（電極または配線）をパターンニングするステップを有する半導体集積回路装置の製造方法であって、レジストマスクによりゲート上のハードマスクをパターニングした後、レジストマスクを除去し、前記ハードマスクを用いて、ゲート材料側面に反応生成物が残らないドライエッチング条件によりゲート材料側面を細線化し、Ｉ型ゲートを形成することを特徴とする。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法に係わり、特に、リソグラフィー解像限界を超えた５０ｎｍ以下のＣＭＯＳのゲート電極加工を高歩留りで量産する半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置の中には、ＤＲＡＭ等に代表されるメモリと、マイクロプロセッサ（ＭＰＵ）に代表されるロジックＬＳＩまたは、システムＬＳＩが存在する。
半導体集積回路装置（ＬＳＩ）の製造工程の一つであるゲート電極の形成は、ゲート絶縁膜とゲート電極膜を成膜する工程、回路パターンをマスク層に転写するマスク形成工程、ゲート電極膜をエッチングにより加工するゲートエッチング工程、レジストや残留ハロゲンガスを除去するアッシング工程、そしてエッチング異物や変質物を除去する洗浄工程から成るのが一般的である。そして、ゲート電極を形成した後、ソース／ドレイン形成形成工程を経て、コンタクト形成工程へと続く。
【０００３】
半導体集積回路装置（ＬＳＩ）の低消費電力、高速化の要求により、年々、微細化が進行している。表１に示すように、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｃｈｎｏｌｏｇｙ　Ｒｏａｄｍａｐｆｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）　２０００（ＳＣ．２）によると、テクノロジーノード（Ｔ．Ｎ）は、昨年度版よりさらに微細化されることが明記されている。すなわち、ＬＳＩの微細化で要求されている加工技術として、ゲート長（チャネル長方向のゲート寸法）の細線化が挙げられる。
【０００４】
【表１】

なお、ゲート長の細線化に関わる技術は、例えば、（１）特開平５−１３６４０２号公報、（２）特開平６−２０９０１８号公報、（３）２０００　ＤＲＹ　ＰＲＯＣＥＳＳ　ＳＹＭＰＯＳＩＵＭ　　Ｐ１２１−Ｐ１２５　、
（４）第４８回応用物理学会関係連合講演会　講演予稿集（２００１．３）３０ｐ−ＹＥ−１０　，　Ｐ７７６等に開示されている。
【０００５】
【発明が解決しようとする課題】
本発明を成すにあたり、発明者等によるゲート細線化の検討を、図面を参照し、以下に述べる。
マスク形成工程においては、０．１８ｍｍデザインルールでは　ＫｒＦレーザ（波長２４８ｎｍ）と位相シフトマスク等の超解像技術を備えた露光装置を用い、かつレジストの下層に反射防止膜を備えた多層マスク構造が必須となっている。この反射防止膜には、有機系反射防止膜（ＢＡＲＣ：　Ｂｏｔｔｏｍ　Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ　Ｃｏａｔｉｎｇ），無機系反射防止膜（ＢＡＲＬ：　Ｂｏｔｔｏｍ　Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ　ｌａｙｅｒまたは、ＳｉＯＮ：酸窒化シリコン）の２種類が使用される。また、次世代の０．１０ｍｍ以下対応の露光光源としてＡｒＦエキシマ・レーザ（波長１９３ｎｍ）の使用が検討されている。
【０００６】
マスク形成工程、並びにゲートエッチング工程で使用されるドライエッチングは、真空容器内で反応性ガスをプラズマ化し、イオンアシスト反応を利用する方法が広く使用されている。プラズマを生成する手段として、真空容器内に導入したエッチング用ガスに電磁波を照射し、そのエネルギーによってガスを解離させる。この電磁波とプラズマとの相互作用の方式によってプラズマ生成方式が区分される。代表的なプラズマ源として、容量結合型プラズマ（ＣＣＰ：　Ｃａｐａｃｉｔｉｖｅ　　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）、誘導結合型プラズマ（ＩＣＰ：　Ｉｎｄｕｃｔｉｖｅ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅｓｏｎａｎｃｅ）プラズマが存在する。ＣＣＰ、ＩＣＰ、ＥＣＲに使用される電磁波は、１３．５６ＭＨｚ，２７ＭＨｚ、ＥＣＲの場合は、２．４５ＧＨｚのμ波や４５０ＭＨｚ等のＵＨＦ波が使用される。
【０００７】
このようなドライエッチング装置では、プラズマの特性を決定するエッチングガス種や処理圧力や電磁波のパワーと化学反応の特性を決定する試料設置温度とイオンを試料にひきこむＲＦバイアスパワー等といった装置パラメータを調節することで加工形状を制御している。このとき使用するエッチングガスは、被エッチング膜の種類に応じて、適当なガスを選択することで達成している。例えば、マスク形成工程で使用されるＢＡＲＣエッチングの場合、Ｏ_２にＣｌ_２、ＣＦ_４やＮ_２を添加したり、希釈ガスとしてＡｒを添加したガスを使用する。また、ＢＡＲＬやＳｉＯ_２エッチングは、Ｃ_４Ｆ_８、Ｃ_５Ｆ_８等のフルオロカーボンガスにＯ_２、ＣＯにＡｒ希釈をしたガスを使用する。ゲート電極エッチングの場合、ＷやＷＳｉ層は、ＣＦ_４やＳＦ_６にＣｌ_２、Ｎ_２、Ｏ_２を添加したガス、ＰｏｌｙＳｉ層には、ＣＦ_４、Ｃｌ_２、ＨＢｒ、ＮＦ_３にＯ_２やＨｅを添加したガスを使用する。
【０００８】
ゲートエッチング工程においては、ゲート下部、すなわちゲート長がデバイス特性を決定する主要因となるため、３ｓ１０％以下の高精度な寸法制御性が求められてきた。したがって、マスク寸法からの寸法シフト（ＣＤシフト、ＣＤ：Ｃｒｉｔｉｃａｌ　Ｄｉｍｅｎｓｉｏｎ）を最低に抑える、すなわち限りなく垂直に加工する必要がある。
【０００９】
また、先の表１に示したように、低消費電力、高速化の要求により、年々、ゲート電極の微細化が進行している。さらに、先進的な半導体メーカにおいては、本ロードマップの前倒しを進めており、２００３年で５０ｎｍのゲート長の製品を出荷することを目標としている。
図７、図８は、発明者等の検討に基づき、微細化するゲート長と露光寸法の推移をそれぞれ示したものである。
図７において、２００３年には、露光寸法７０１が１００ｎｍに対して、製品（例えばＭＰＵ）のゲート長７０２で５０ｎｍが必要とされるため、露光寸法７０１より５０ｎｍ細線化することが求められる。２００３年以降における露光寸法７０１は、ＡｒＦレーザ（波長１９３ｎｍ）を用いた露光技術による寸法である。現在、レジスト材料を含めた露光特性や装置価格に課題があるため、ＫｒＦレーザによる露光寸法１８０ｎｍからゲート長の細線化を図る可能性も出てきた。
【００１０】
図８は、図７に示したゲート寸法加工を実現するために必要なレジスト膜厚の推移を示す。特に、ライン８０４は露光に必要なレジスト膜厚の推移、ライン８０５はＢＡＲＣエッチング後のレジスト膜厚（残り膜厚）の推移を示したものである。
図７および図８より、例えば、露光寸法１００ｎｍ（２００３年）を解像させるためには、図８に示すようにレジスト膜厚は３００ｎｍ以下と薄膜化が必要であることが明らかになった。これは、露光後の現像液の表面張力によるレジストパターンの倒れを回避する目安として、レジストの膜厚がおおよそ解像寸法の約３倍以下とされている理由による。
一方、ゲート長の微細化が進行しても、反射防止膜（ＢＡＲＣ）の膜厚は光源の波長に対する吸収係数、透過率により一義的に決定されるため、その厚さ方向への変化はない。同様に、ゲート電極に必要な厚さも、ドーパント打ち込み電圧低減の限界や、熱拡散によるドーパントのゲート絶縁膜突抜けの問題回避から、薄膜化は１００ｎｍくらいが限界である。
【００１１】
以上のように、微細化が進行するゲート長を加工する場合、図８に示すように露光に必要なレジスト膜厚８０４は薄くなるにも関わらず、被エッチング膜（ＢＡＲＣ，ＢＡＲＬ，ハードマスク、ゲート電極）の厚さはあまり変化しない。このため、２００３年以降、マスク細線化後のレジスト残膜８０５が、ＢＡＲＣ、ＢＡＲＬ、ハードマスク、ｐｏｌｙＳｉ等のエッチングに必要なマスク膜厚８０３より小さくなるため、マスクの細線化のみではゲート電極（ゲート長）の細線化ができないことが明らかになった。
【００１２】
マスク寸法より細いゲート長を形成する場合、プロセス工程の増加によるチップコスト増加、トータルスループット低下が問題となる。
また、例えば上記公知文献（２）（３）（４）に開示されているようなゲート電極をＴ型、ノッチ型に加工した場合、ゲート加工後の寸法検査が適用できない。すなわち、ゲート上部からゲートを観察しても本来のゲート長（ゲート酸化膜に接するゲート長）を測定することができないため、経時変化によるゲート寸法の変動に対応できない。ゲート寸法の変動は、デバイスの特性がばらつく原因となるため、歩留まりが低下、もしくは、装置清掃によるスループット低下という問題が生じた。
Ｔ型、ノッチ型ゲートで寸法検査を行う場合は、新規な方法（スキャトロメトリ：ｓｃａｔｔｅｒｏｍｅｔｒｙ）や電気的な抵抗測定機等）が考えられる。しかしながら、新規装置購入にコストが発生することになる。
本発明の目的は、チップコスト増加やスループットの低下を招くことのない微細なパターン形成を備えた半導体集積回路装置の製造方法を提供することにある。本発明の他の目的は、歩留まりおよびスループット向上を図った半導体集積回路装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、ゲート（電極または配線）をパターンニングするにあたり、レジストマスクによりハードマスクをパターニングした後、レジストマスクを除去し、前記ハードマスクを用いて、ゲート材料側面に反応生成物が残らないドライエッチング条件によりゲート材料側面を細線化し、Ｉ型ゲートを形成することを特徴とする半導体集積回路装置の製造方法にある。
【００１４】
【発明の実施の形態】
〈実施の形態１〉
図１（ａ）は本発明によるＩ型ゲートを形成するプロセスフローの概略図を示す。そして、図１（ｂ）はハードマスクを用いたＩ型ゲート加工時の断面図を示す。図１（ｂ）において、Ｓｉ基板（ウエハ）１００主面にゲート絶縁膜１０１が形成されている。ゲート絶縁膜１０１上には、ハードマスク１０３を用いて、ゲート電極１０２がその側壁全体に亘って細線化されている。この細線化については、後で詳しく説明する。
ところで、Ｓｉゲート垂直エッチング技術においては、一般にエッチング時にゲートの側壁に側壁保護膜（反応生成物）が形成されてしまう。このために、Ｉ型ゲートの細線化を行うことはプロセスを増やさない限り困難とされた。この側壁保護膜の組成は、ＳｉＯ_ｘといったＳｉ酸化物やＳｉＣｌ_ｘ、ＳｉＢｒ_ｘといった反応生成物で構成される。したがって、側壁保護膜を形成しないためには、ゲート加工を行うメインエッチングステップにおいて、Ｏ_２を添加しないか、反応生成物の揮発性を向上させることで解決することができることになる。
【００１５】
図９は、ＳｉＨ_ｘＢｒ_{（４−Ｘ）}の沸点９０１、ＳｉＳｉＨ_ｘＣｌ_{（４−Ｘ）}　の沸点９０２　，ＳｉＨ_ｘＦ_{（４−Ｘ）}の沸点９０３がＨの価数によってどのように変化するかを示したものである。ＳｉＢｒ、ＳｉＣｌ、ＳｉＦの順で沸点が低下、すなわち、揮発性が増加し、Ｈの価数が増加するほど揮発性が増加することがわかる。したがって、揮発性の高いＳｉ反応生成物を形成するためには、Ｆを含むガスを使用するか、Ｃｌ、ＢｒにＨを適宜添加したガスを使用することで実現することができる。
上記のような側壁保護膜を生成しないプロセスは、下地選択性が低いため、５０ｎｍ以上の細線化を行う場合には、上記方法に加えて新たな細線化ステップが必要であった。細線化しつつ、下地抜けが起きないためにはゲート絶縁膜とのエッチングレートの選択比は２００以上必要である。なお、下地膜はゲート絶縁膜としてのＳｉＯ_２膜より成る。
発明者等により新たに下地選択性の高い細線化ステップを発見した。本発明のようにＯ_２を添加しないで下地選択性を確保する場合、ＲＦバイアス０Ｗ（ｚｅｒｏ　Ｗａｔｔ）、すなわち自発エッチング（ｓｐｏｎｔａｎｅｏｕｓ　ｅｔｃｈｉｎｇ）を適用すればよい。
表２は、Ｃｌ_２とＨＣｌガスにおける自発エッチレート（ｓｐｏｎｔａｎｅｏｕｓ　ｅｔｃｈｉｎｇ　ｒａｔｅ）を測定した結果を示している。ＲＦバイアス０Ｗで、ＨＣｌを使用することで、ＳｉＯ_２エッチレートは０ｎｍ／ｍｉｎ　だが、ＰｏｌｙＳｉエッチングレートが５１．７ｎｍ／ｍｉｎとＣｌ_２より５倍も早いため短時間で細線化することができ、下地選択性に対して有利であることが分かった。
【００１６】
【表２】

この結果は、図９に示したようにＨを含むとＳｉ反応生成物の揮発性が増加することに起因する。
以上の結果より、細線化ステップとしてＨを含むガスで自発エッチ（ｓｐｏｎｔａｎｅｏｕｓ　ｅｔｃｈｉｎｇ）させることにより、下地抜けがなく、５０ｎｍ以上の細線化を実現することができることが分かった。
図２を参照し、５０ｎｍまたはそれ以下のゲート長を有するＩ型ゲートを得る実施の形態を以下に説明する。ゲート電極形成工程は図１に示した本発明の基本構成に従がうものである。特に、図２に示す本実施の形態は、有機物を使用しないマスク（ハードマスク）を用いてゲート加工を行う方法である。なお、実施に適用されるウエハは８インチウエハである。
【００１７】
まず、図２（ａ）はレジストマスクを所定の回路パターンにパターンニングした露光完了直後の半導体集積回路装置の製造過程を示す断面図である。図２（ａ）において、Ｓｉ基板２０５内に素子分離のための浅溝分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ　ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）２０６が選択的に形成されている。ＳＴＩ　２０６で区画されたＳｉ基板２０５の表面にはゲート絶縁膜としての厚さ１０ｎｍ以下のＳｉＯ_２膜２０４が熱酸化により形成されている。ＳｉＯ_２膜２０４上にはゲート電極となるＰｏｌｙＳｉ層２０３がＣＶＤ法により形成され、そのＰｏｌｙＳｉ層２０３上にハードマスク用の絶縁膜２０８が形成される。ハードマスクを使用することでゲート加工時の寸法精度とゲート絶縁膜（熱酸化膜）との選択性を向上できる。ハードマスク材料としては、無機系絶縁膜である「ＴＥＯＳ」（Ｔｅｔｒａｅｔｈｙｌ　ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＬＤ（Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）等のＳｉＯ_２膜や、ＳｉＮ膜が選択される。ここでは、一例としてＴＥＯＳ　２０８が形成される。ＴＥＯＳ　２０８上に反射防止膜であるＢＡＲＣ　２０２がスピンコーテイングにより形成されている。ＢＡＲＣ　２０２はスピンコーテイングにより形成されるため、その主面は平坦面を有する。そして、ＢＡＲＣ　２０２主面にはレジストマスク２０１が通常のホトリゾグラフィ技術を用いてパターニングされる。
続いて、図２（ｂ）に示すように、ＢＡＲＣ　２０２、ＴＥＯＳ　２０８をエッチングし、レジスト２０１のパターンをＴＥＯＳ　２０８に転写させる。
続いて、図２（ｃ）に示すように、レジスト２０１とＢＡＲＣ　２０２をアッシングにより除去する。
このアッシング工程には、ＩＣＰやμ波プラズマを利用する方法や、常圧で発生させたＯ_３を利用する方法が適用される。プラズマを利用する場合、レジスト反応速度を増加させる目的でＯ_２にＣＦ_４やＣＨＦ_３等のフロロカーボンガスや、Ｈ_２／Ｎ_２還元性ガスを添加する場合もある。
続いて、ＵＨＦ−ＥＣＲプラズマエッチング装置を用いて、パターン転写されたＴＥＯＳ　２０８ａ、２０８ｂをマスクにて、Ｉ型ゲート（電極）形成を以下のステップにより行う。なお、本実施の形態に用いられるＵＨＦ−ＥＣＲプラズマエッチング装置の主要構成を図３に示す。
【００１８】
まず、ＭＥ１（Ｍａｉｎ　Ｅｔｃｈ　１）ステップを３％ＳＦ_６　添加のＣｌ_２ガスプラズマで、ＲＦバイアス（３０１）　４０Ｗ、ＵＨＦパワー（３０２）　５００Ｗにて、Ｐｏｌｙ−Ｓｉ材料２０２を垂直エッチングする。このとき、Ｏ_２添加量は０ｃｃである。すなわち、Ｏ_２添加を行わないことによりエッチングにより形成されたＰｏｌｙ−Ｓｉ材料２０２の側壁に側壁保護膜が被着されないようにする。側壁保護膜が被着されないため、ＳＦ_６のフッ素と側壁のＳｉ材料とが反応し、サイドエッチングが進行する。また、ウエハにはＲＦバイアス印加をしていることによりサイドエッチングされた側壁は垂直性を得ることができる。図２（ｄ）は、ゲート酸化膜２０３上にｐｏｌｙＳｉ材料２０２の残膜量２１１を３０ｎｍとするような時間でＭＥ１ステップから、引き続き行われるＭＥ２（Ｍａｉｎ　Ｅｔｃｈ　２）ステップに切り替えた直後での断面形状を示している。このようにＯ_２を添加しないため、従来において存在していた側壁保護膜が形成されず、両サイドで２５ｎｍずつ細線化された側壁２１１が得られる。
【００１９】
次に、ＭＥ２（Ｍａｉｎ　Ｅｔｃｈ　２）ステップには、３％　Ｏ_２添加ガスを用いた。下地のゲート絶縁膜（熱酸化膜）２０４近傍でＯ_２添加した理由はゲート絶縁膜２０４とＰｏｌｙ−Ｓｉ材料２０３との選択性を確保するためにある。このＭＥ２ステップで終点判定を行った直後での断面形状を図２（ｅ）に示す。添加したＯ_２によって、ＳｉＯ_ｘといった酸化物系やＳｉＣｌ_ｘ、ＳｉＢｒ_ｘといった反応生成物系から成る側壁保護膜２１１が形成されるため、細線化が停止している。また、ゲート絶縁膜２０４との界面付近にはテール２１２が、ＳＴＩ（シャロートレンチアイソレーション）２０６形成工程で発生した段差部にはエッチ残り２１３が存在する。
【００２０】
ＭＥ２ステップ終了の後、従来のＣｌ_２／Ｏ_２、ＨＢｒ／Ｏ_２、あるいはＡｒ、Ｈｅ等の希釈ガスからなるＯＥ（Ｏｖｅｒ　Ｅｔｃｈ）ステップを行うことで、ゲート絶縁膜２０４　との界面付近のテール２１２　、段差部のエッチ残り２１３　を除去する。この結果、図２（ｆ）に示すような垂直形状を得ることができる。
上記ステップによりゲートエッチングが終了した後、ＨＦ溶液でＴＥＯＳマスク２０８ａ、２０８ｂを除去する。この結果、図２（ｇ）に示すような露光寸法よりも細線化された寸法２１４を持つゲート電極が得られる。しかも、ゲート絶縁膜２０４に接するゲート電極２０３ａ（２０３ｂ）の底面の寸法とゲート電極２０３ａ（２０３ｂ）の上部の寸法（２１４）は、ほぼ等しい。すなわち、Ｉ型ゲートが達成される。
【００２１】
続いて、エッチング工程での異物や汚染を除去するための洗浄工程では、溶液を用いたウェット洗浄が行われる。溶液として、ＮＨ_４ＯＨ／Ｈ_２Ｏ_２，ＨＣｌ／Ｈ_２Ｏ_２水溶液やＨＦ溶液が用いられる。発生する汚染の種類に応じて混合比、時間、溶液温度等を調整して使用される。使用されるＨＦ溶液には、ＳｉＯ系のハードマスクをＳｉに対して選択的に除去することが可能である。
しかる後、図２（ｇ）に示したＩ型ゲートは、ゲート寸法の検査が行われる。図２（ｇ）に示した形状は、インラインでのパターン計測に適した、半導体集積回路装置の製造過程で一般的に用いられている側長ＳＥＭ（Ｃｒｉｔｉｃａｌ　ｄｉｍｅｎｓｉｏｎ　ｓｃａｎｎｉｎｇ　ｅｌｅｃｔｒｏｎ　ｍｉｃｒｏｓｃｏｐｙ）により検査される。この検査工程では、側長ＳＥＭを用いてウエハ上部から寸法を計測する。ウエハをそのまま真空内に入れ、電子線でウエハ主面に対して走査するため、非破壊検査が可能である。また、ウエハ内で測定点を座標管理することによって、処理前後で同じ位置の寸法を測定することが出来る。
【００２２】
このようにプロセスインラインでのゲート寸法検査が可能になるため、エッチング装置の経時変化に起因したＣＤ変動に対しても、即座に、そのエッチング装置にフィードバックすることができる。
なお、本実施の形態は、側壁保護を形成しないＭＥ１ステップにＳＦ_６を添加したが、ガス系のベースガスをＣｌ_２、ＨＣｌ、ＨＢｒ等とした上で、Ｆ系ガス（ＳＦ_６、ＮＦ_３、ＣＦ_４）の添加量とＲＦバイアスを適宜選択することで細線化量を制御することもできる。また、ゲート電極のドープ量によっては、ｐ−ｐｏｌｙＳｉのマスク直下のドーパント濃度が高い部分で細線化が行われにくいが、ＭＥ１をさらに細分化し、上記のようなガス系を適宜選択、ステップ化することによって、ｐ、ｎ−ｐｏｌｙＳｉでも形状差なく、細線化することができる。
Ｉ型ゲート形成には、ＵＨＦ−ＥＣＲプラズマエッチング装置を使用したが、本発明は、ガス種の選択が主となるので、ＩＣＰやＣＣＰ等の他のプラズマ源をもつエッチング装置を使用しても基本的には制御方法は同じである。
Ｉ型ゲート形成後、ソース／ドレイン形成工程は、概略的には、図５（ａ）に示すように、ゲート電極（２０３）自体をマスクにして所定不純物イオンを打ち込むことにより低濃度拡散層５０４を形成する。続いて、図５（ｂ）に示すように、サイドウォールスペーサ５０７を、成膜およびエッチングにより形成する。そして、矢印で示したように所定不純物イオンを打ち込こむことにより高濃度拡散層５０８を形成する。
〈実施の形態２〉
前記実施の形態１の変形例を、以下に説明する。
実施の形態１のＭＥ１ステップにより、図２（ｄ）に示したゲート断面形状に加工したのち、ＭＥ２ステップでもＯ_２添加せず、ＨＣｌガスにて終点をとった。Ｏ_２添加していなため、図２（ｅ）および図２（ｆ）においては側壁保護膜２１２が形成されていない状態となる。この状態の図面は割愛した。
その後、ＨＣｌ、Ｒｆバイアス　０Ｗ（ｚｅｒｏ　Ｗａｔｔ）にて自発エッチ（ｓｐｏｎｔａｎｅｏｕｓ　ｅｔｃｈｉｎｇ）を
５０　ｓｅｃ．の間、処理することで、図２（ｇ）に示す細線化されたゲート形状を得ることがで
きた。
【００２３】
本実施の形態によれば、側壁保護膜を形成せずに、ＨＣｌの自発エッチを用いること
でゲート電極の側壁をさらに細線化できる。
本実施の形態によれば、５０　ｓｅｃ．で５０ｎｍ細線化したが、ＨＣｌによる細線化量は、時間に比例することがわかっているので、時間制御により任意の細線化を行うことができる。この細線化ステップで処理したのち、必要に応じて、ＯＥ（Ｏｖｅｒ　Ｅｔｃｈｉｎｇ）ステップを挿入することで、図２（ｅ）に示したような段差部のエッチ残り２１３等を除去することができる。
【００２４】
なお、前記ＭＥ１ステップに続くＭＥ１ステップで、処理圧力０．４Ｐａ、３％Ｏ_２添加して選択エッチングを進行させた。そして、ＭＥ２ステップで終点判定を行った後、上記ＨＣｌによる細線化ステップを挿入した実験を試みた。この場合、側壁保護膜ができ、サイドエッチが停止する現象が確認できた。このことは、Ｏ_２分圧が１２ｍＰａ（０．４ＰａＸ３％）以下のプラズマ雰囲気中でのエッチングでないと側壁保護膜が形成され、細線化を抑制することを示している。終点判定法には、反応生成物やエッチャントがプラズマ中で発光することを利用し、その時間変化をモニタする方法が適用される。
したがって、側壁保護膜を形成せず、細線化が進行する条件としてＯ_２分圧を１２ｍＰａ以下とする必要があることが分かった。
【００２５】
また、本実施の形態の変形例として、膜厚干渉計を用いて、図２（ｄ）に示すｐｏｌｙＳｉ残膜量２１０を計測し、そのｐｏｌｙＳｉ残膜量２１０が５０ｎｍ￣３０ｎｍで、ＭＥ１ステップからゲート電極側面全体を細線化するステップ（ＲＦバイアス：０ｗ）に切り替えた。自発エッチングのため、イオンアシスト反応が抑制され、ゲート絶縁膜２０４が１ｎｍ程度まで極薄化した場合でも下地（ゲート絶縁膜）の抜けが生じることなく加工することができた。
本実施の形態においては、細線化ステップにＨＣｌを用いたが、Ｈを含むハロゲンガス（ＨＢｒ、ＨＩ）や、また、Ｈｅ希釈Ｈ_２ガス等を添加したＣｌ、ＨＢｒガスを用いても、細線化レートは遅くなるが、細線化効果あることが確認された。
本実施の形態において、Ｉ型ゲート形成には、前記実施の形態１と同様、図３に示すＵＨＦ−ＥＣＲプラズマエッチング装置が適用されるが、ＩＣＰやＣＣＰ等の他のプラズマ源をもつエッチング装置を使用しても基本的には制御方法は同じである。
また、マスク細線化とゲート細線化とを１処理室内もしくは真空搬送行う方法と合わせて使用することで、ＫｒＦ等の露光寸法１８０ｎｍから５０ｎｍゲートへ細線化することも可能である。
【００２６】
上記実施の形態１，２においては、ゲート絶縁膜としてシリコン酸化膜（ＳｉＯ_２膜）の場合を示したが、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５、酸窒化膜（Ｏｘｉｎｉｔｒｉｄｅ　ｆｉｌｍ）あるいは高誘電体膜（Ｈｉｇｈ−ｋ材料）が採用された場合、上記実施の形態１，２のいずれかの方法で細線化することが可能である。
〈実施の形態３〉
上記実施の形態１，２と比較してマスク占有率が異なる場合、Ｉ型ゲートプロセスの制御方法についての実施の形態を以下に説明する。
上記実施の形態１，２はウエハ（８インチウエハ）内でマスク占有率が３％であったが、このマスク占有率が５０％へと増加すると、ウエハの中心部でサイドエッチが停止する現象が確認された。これは、加工ウエハのマスク占有率が増加し、ハードマスクであるＴＥＯＳ　２０８ａ，２０８ｂの反応生成物から供給されるＯ_２がウエハ中心部で多いことが原因であると推定される。
したがって、マスクのエッチレートを低減させる、または、滞在時間を小さくする、反応物の組成比率を少なくする（すなわち、エッチャントの組成を増加させる）必要がある。
マスクのエッチレート低減に効果的な方法は、ＲＦバイアスを４０Ｗから１０Ｗに下げることである。この時の熱酸化膜のエッチングレートは、３５ｎｍ／ｍｉｎから２３ｎｍ／ｍｉｎに低下した。
一方、滞在時間は、ｔ＝（処理圧力）×（容積）／（ガス流量）で表されるため滞在時間を低下させるためには、圧力を低下、容積を低減、ガス流量を多くすることで中心部でのサイドエッチ停止の現象を低減することができる。エッチャント組成を増加させるためには、ＳＦ_６を増加させればよい。なお、容積とはエッチング装置の処理室の容積を言う。
以上の滞在時間を短くする方法とエッチャント比率を増加する方法とＲＦバイアス低減と合わせて使用することで、より広いマスク占有率６０％以下のウエハに対して対応することができる。
【００２７】
具体的には、マスク占有率５０％のサンプルにおいては、ウエハ中心部での細線化停止の現象は、ＭＥ１ステップを１０％にＳＦ_６添加量を増加、流量を１．５倍、ＲＦバイアス１０Ｗと低減することで改善することができた。
また、上記の結果より、熱酸化膜レートを３５ｎｍ／ｍｉｎ以下にすることで、マスク占有率３％以上の製品ウェハにおいてＩ型ゲートを形成できることが分かった。
次に、マスク材料が変化した場合においても、同様にマスクエッチレートを考察することで指針を得ることができる。マスク材料がＳｉＮの場合、細線化された側壁が面荒れする現象が確認された。マスクからは、反応生成物としてＮが発生していることが推測される。そこで、ＭＥ２で３％Ｎ_２添加を行いＮの影響を調べてみると、側壁の面荒れが大きくなるという現象が確認でされた。したがって、ＭＥ１条件でＳｉＮレートが高い場合も側壁が荒れることが推測される。１０％ＳＦ_６添加Ｃｌ_２　ＲＦ１０Ｗ条件のＳｉＮエッチレートを測定したところ、５１ｎｍ／ｍｉｎあった。そこで、エッチングレート低下させるため、ＣＦ_４／ＨＣｌガスを使用することで、ＳｉＮレートを２４ｎｍ／ｍｉｎと低下させた条件を使用すると、側壁面荒れ改善し１００ｎｍ細線化することができた。
【００２８】
本実施の形態において、Ｉ型ゲート形成には、前記実施の形態１と同様、図３に示すＵＨＦ−ＥＣＲプラズマエッチング装置が適用されるが、ＩＣＰやＣＣＰ等の他のプラズマ源をもつエッチング装置を使用しても基本的には制御方法は同じである。ただし、本プロセスは、チャンバーからの石英材料から放出される酸素が細線化を停止させるため、電磁波導入窓に電界が集中するＩＣＰプラズマを使用する場合は、窓削れのレート（ｒａｔｅ）も３０ｎｍ／ｍｉｎ以下に押さえた条件を選択する必要がある。上記実施の形態１〜３のそれぞれで使用したウエハは８インチであった。ウエハが１２インチの場合、ＲＦバイアスを、２，２５倍（単位面積あたりの出力を同じにする）することで対応することができる。
〈実施の形態４〉
Ｈｉｇｈ−Ｋ（絶縁膜）／メタルゲート構造のトランジスタを形成する実施の形態を以下に説明する。本実施の形態では、ダミーゲートを利用したダマシンゲートに適用した。
例えば、１０^１７／ｃｍ^３程度のＰ型シリコン基板４１８に、上記上記実施の形態１〜３いずれかの方法により、図４（ａ）に示すＩ型のダミーゲート電極４０４を形成する。その後、図４（ａ）に示すように、例えば、打ち込みエネルギー４０ｋｅＶ、打ち込み量２×１０^１５／ｃｍ^２のヒ素イオンの打ち込みを、矢印４０７で示すようにダミーゲート電極４０４に対して垂直に行い、高濃度拡散層４０６を形成する。続いて、例えば、打ち込みエネルギ−２０ｋｅＶ、打ち込み量２×１０^１３／ｃｍ^２のリンをウエハの角度を３０°に傾けて、打ち込んで低濃度拡散層４０５を形成する。図４（ａ）では、リンの打ち込み方向を矢印４０２で示す。なお、クレーム（ｃｌａｉｍｓ）中でのゲートはこのダミーゲートを含むものである。
このように、Ｉ型ダミーゲート電極４０４を形成した後、イオン打ち込みの角度を変化させることでスペーサ膜を成膜することなく、高濃度拡散層と低濃度拡散層を連続工程で形成することができる。
その後、ＮＨ_４ＯＨ／Ｈ_２Ｏ_２，ＨＣｌ／Ｈ_２Ｏ_２水溶液やＨＦ溶液で洗浄し異物、金属汚染を除去する。そして、酸化膜から成るストッパ層４０８、ＴＥＯＳ（ハードマスク）４０３を除去する。
続いて、図４（ｂ）に示すダミーゲートのゲート長８０９を測長ＳＥＭにより寸法検査を行う。
続いて、基板４１８主面上に絶縁層４１０を成膜し、その絶縁層１０をＣＭＰ処理（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）により、ダミーゲートの表面を露出すると図４（ｃ）の断面形状が得られる。すなわち、ダミーゲート４０４は絶縁層１０によって埋め込まれた構造となる。
続いて、ダミーゲート電極４０４をストッパ層４１１までエッチバックもしくは、ウェットエッチした後、洗浄によりストッパ層４１１を除去する。
洗浄工程の後、Ｔａ_２Ｏ_５、Ａｌ_２Ｏ_３やＳｉＮからなるＨｉｇｈ−ｋ材料４１３を成膜し、Ｗ等のメタルゲート電極材料４１２を成膜する（図４（ｄ））。その後、メタルゲート電極材料４１２をエッチングすることでＴ型のメタルゲート４１７を形成する。
そして、層間絶縁層４１５を成膜した後、ソース／ドレインにコンタクトプラグ４１６を形成し、配線層４１４をつくることで図４（ｅ）のメタルゲート構造を形成することができる。
本発明を利用することで、露光寸法以下のゲート長が形成でき、かつ、Ｉ型ゲートを使用することで、高濃度拡散層と低濃度拡散層を同時にイオン打ち込みで形成することができるため、工程の短縮が可能となる。
【００２９】
本実施の形態において、Ｉ型ゲート形成には、前記実施の形態１と同様、図３に示すＵＨＦ−ＥＣＲプラズマエッチング装置が適用されるが、ＩＣＰやＣＣＰ等の他のプラズマ源を持つエッチング装置を使用しても基本的には制御方法は同じである。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。以下、その具体例を列挙する。
（１）　前記実施の形態１では、ハードマスクを用いたゲート電極の細線化を説明した。
しかし、図６に示したようなレジスト６０１、ＢＡＲＬ　６０７のマスク構造から成るウエハ（サンプル）が準備され、ＴＥＯＳマスクと同様な方法で、Ｉ型ゲートを形成することができる。この場合、図２（ｃ）に示したＴＥＯＳマスク２０８ａ，２０８ｂがＢＡＲＬマスクに置き換わることになる。そして、ＢＡＲＬマスクがパターンニングされた後は、前記実施の形態１で説明した図２（ｄ）に示すステップへ進む。なお、図５に示したように、ＢＡＲＬ　２０７はＣＶＤ法により形成された無機系の反射防止膜であり、その表面はＳＴＩ　２０６の段差がそのまま現れる。
【００３０】
【発明の効果】
本発明によれば、露光限界以下の微細なゲート長の加工において、レジスト厚さが不足するという問題もなく、５０ｎｍ以下のゲート長を有するＩ型ゲートを形成することが出来る。特に、ゲート電極側面全体を細線化したＩ型ゲートを、下地抜けなく、かつ０〜１５０ｎｍ程度の任意の細線化量で形成することも可能になった。このため、ゲート加工寸法の測定がプロセスインラインで可能となり、歩留まりおよびスループット向上を図った半導体集積回路装置の製造方法を提供することができる。すなわち、露光寸法以下の微細なゲート長の加工に必要なゲート細線化を行う場合、新たなプロセスフローや新たな寸法測定方法を導入することなく、寸法管理ができる。このため、トータルスループットが低下することなく、高歩留まりで量産することができる。そして、チップコストの上昇を防止でき、安価な半導体集積回路装置をユーザに提供することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施の形態１に係わるプロセスフローを示す概略図である。そして、（ｂ）は本発明の実施の形態１に係わるＩ型ゲート加工時の断面図である。
【図２】本発明の実施の形態１に係わる半導体集積回路装置の製造過程を示す断面図である。
【図３】本発明の実施の形態１に係わる半導体集積回路装置を製造するために用いられるＵＨＦ−ＥＣＲプラズマエッチング装置の主要構成図である。
【図４】本発明の実施の形態４に係わる半導体集積回路装置の製造過程を示す断面図である。
【図５】図２に続く、半導体集積回路装置の製造過程を示す断面図である。
【図６】本発明の他の適用例である半導体集積回路装置の製造過程を示す断面図である。
【図７】微細化するゲート長と露光寸法の推移を示すグラフである。
【図８】ゲート寸法加工を実現するために必要なレジスト膜厚の推移を示すグラフである。
【図９】Ｈの価数に対する各ハロゲンにおけるＳｉ反応生成物の沸点の変化を示すグラフである。
【符号の説明】
２０１…レジスト、２０２…ＢＡＲＣ、２０３…Ｐｏｌｙ−Ｓｉ材料、２０３ａ，２０３ｂ…ゲート電極、２０４…ゲート絶縁膜、２０５…Ｓｉ基板、２０６…ＳＴＩ、２０７…ＢＡＲＬ、２０８…ＴＥＯＳ、２０８ａ，２０８ｂ…ＴＥＯＳマスク、　２１１…側壁保護膜、２１３…素子分離工程で発生する段差。

Claims (17)

1. ゲート材料を成膜する工程と、回路パターンをマスク層に転写する工程と、ゲート電極細線化工程と、洗浄工程と、寸法検査工程から成る半導体集積回路装置の製造方法であって、該ゲート電極細線化工程は、ゲート電極の側面を細線化することを特徴とする半導体集積回路装置の製造方法。
2. ゲート絶縁膜上にゲート材料を成膜する工程と、回路パターンをマスク層に転写する工程と、ゲート電極細線化工程と洗浄工程と、寸法検査工程から成る半導体集積回路装置の製造方法であって、該ゲート電極細線化工程では、マスク直下からゲート絶縁膜まで、もしくはその途中の深さまでエッチングするステップのＯ_２の分圧が、１２ｍＰａ以下であることを特徴とする半導体集積回路装置の製造方法。
3. ゲート絶縁膜上にゲート材料を成膜する工程と、回路パターンをマスク層に転写する露光工程と、ゲート電極細線化工程と、洗浄工程と、寸法検査工程から成る半導体集積回路装置の製造方法であって、該ゲート電極細線化工程では、マスク直下からゲート絶縁膜までエッチングするステップのＯ_２の分圧が１２ｍＰａ以下、かつ、その後、Ｈを含むガスでゲート電極側面全体を細線化するステップを含むこと特徴とする半導体集積回路装置の製造方法。
4. 請求項１記載の半導体集積回路装置の製造方法において、マスク直下からゲート絶縁膜まで、もしくはその途中の深さまでエッチングするステップが、ＳＦ_６、ＮＦ_３、ＣＦ_４、ＨＣｌのうち少なくとも１つを含むことを特徴とする半導体集積回路装置の製造方法。
5. 請求項３に記載の半導体集積回路装置の製造方法において、少なくともＨを含むガスが、ＨＣｌであることを特徴とする半導体集積回路装置の製造方法。
6. 請求項１記載の半導体集積回路装置の製造方法において、Ｈを含むガスでゲート電極側面全体を細線化するステップに切り替えるタイミングを、ゲート電極膜の残膜量を検知し、その結果に基づいて行うことを特徴とする半導体集積回路装置の製造方法。
7. 請求項１記載の半導体集積回路装置の製造方法において、マスク直下からゲート絶縁膜層までエッチングするステップでのマスク材料のエッチングレートを３５ｎｍ／ｍｉｎ以下とすることを特徴とする半導体集積回路装置の製造方法。
8. ゲートをパターンニングするステップを有する半導体集積回路装置の製造方法であって、レジストマスクによりゲート上のハードマスクをパターニングした後、レジストマスクを除去し、前記ハードマスクを用いて、ゲート材料側面に反応生成物が残らないドライエッチング条件によりゲート材料側面を細線化し、Ｉ型ゲートを形成することを特徴とする半導体集積回路装置の製造方法。
9. 請求項８において、ドライエッチング条件としてエッチングガスに酸素が添加されないことを特徴とする半導体集積回路装置の製造方法。
10. 請求項８において、ドライエッチング条件としてエッチングガス中のＯ_２の分圧が１２ｍＰａ以下としたことを特徴とする半導体集積回路装置の製造方法。
11. 請求項８において、ゲート材料はＰｏｌｙ−Ｓｉより成ることを特徴とする半導体集積回路装置の製造方法。
12. 請求項８において、前記ハードマスクは無機系絶縁膜から成ることを特徴とする半導体集積回路装置の製造方法。
13. 請求項１２において、前記無機系絶縁膜はＳｉＯ_２膜あるいはＳｉＮ膜からなることを特徴とする半導体集積回路装置の製造方法。
14. ゲート絶縁膜上にゲート材料を成膜する工程と、
    前記ゲート膜上にマスクとなる膜を形成する工程と、
    前記マスクとなる膜上にフォトレジスト層を形成する工程と、
    回路パターンをフォトレジスト層に転写する露光工程と、
    前記転写されたフォトレジスト層の回路パターンを前記マスクとなる膜に転写し、マスクを形成する工程と、
    前記転写されたフォトレジスト層を除去する工程と、しかる後、
    前記マスク直下からゲート絶縁膜まで、もしくはその途中の深さまでのゲート膜をＯ_２の分圧が、１２ｍＰａ以下であるプラズマ雰囲気中で選択的にエッチングする工程と、しかる後
    前記エッチングにより形成されたゲート電極を洗浄する工程と、
    ゲート電極の寸法をゲート電極上部より測定する検査工程とから成ることを特徴とする半導体集積回路装置の製造方法。
15. 請求項１４において、ゲート材料はＰｏｌｙ−Ｓｉより成ることを特徴とする半導体集積回路装置の製造方法。
16. 請求項１４において、前記ハードマスクは無機系絶縁膜から成ることを特徴とする半導体集積回路装置の製造方法。
17. 請求項１４において、前記無機系絶縁膜はＳｉＯ_２膜あるいはＳｉＮ膜からなることを特徴とする半導体集積回路装置の製造方法。

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