JP2003298049A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003298049A JP2003298049A JP2002102111A JP2002102111A JP2003298049A JP 2003298049 A JP2003298049 A JP 2003298049A JP 2002102111 A JP2002102111 A JP 2002102111A JP 2002102111 A JP2002102111 A JP 2002102111A JP 2003298049 A JP2003298049 A JP 2003298049A
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Abstract
(57)【要約】
【課題】 半導体基板を加工してゲート電極を形成する
際に、ゲート酸化膜上に残る残渣を抑制する。 【解決手段】 写真製版によりシリコン酸化膜とその上
の反射防止膜からなるパターンを形成し、シリコン酸化
膜のパターンのライン幅が所望のゲート電極の幅となる
ようにウェットエッチング（Ｗｅｔシュリンク）した後
に反射防止膜を除去する。これにより、残渣の原因とな
る反射防止膜とポリシリコン膜との反応生成物は、反射
防止膜を除去する際にともに除去され、残渣を抑制する
ことができる。
際に、ゲート酸化膜上に残る残渣を抑制する。 【解決手段】 写真製版によりシリコン酸化膜とその上
の反射防止膜からなるパターンを形成し、シリコン酸化
膜のパターンのライン幅が所望のゲート電極の幅となる
ようにウェットエッチング（Ｗｅｔシュリンク）した後
に反射防止膜を除去する。これにより、残渣の原因とな
る反射防止膜とポリシリコン膜との反応生成物は、反射
防止膜を除去する際にともに除去され、残渣を抑制する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくはゲート電極や配線を形成する際に
行うエッチングプロセスに関する。
方法に関し、詳しくはゲート電極や配線を形成する際に
行うエッチングプロセスに関する。
【０００２】
【従来の技術】図４は、ゲート電極を形成する際の従来
のエッチングプロセスを示す図である。図４（ａ）は、
エッチングを行う前のウェハの断面図である。シリコン
基板（図示せず）の上にはゲート絶縁膜（ＳｉＯ２膜）
１が成膜され、そのゲート絶縁膜１の上にはゲート電極
の材料となるポリシリコン膜２が形成されている。さら
にポリシリコン膜２の上にゲート電極加工時のマスクと
なるシリコン酸化膜（ＴＥＯＳ膜）３が形成され、その
上には写真製版時に下地膜からの反射を防止するための
反射防止膜４が形成されている。反射防止膜４の上には
フォトレジスト５のパターンが形成されている。
のエッチングプロセスを示す図である。図４（ａ）は、
エッチングを行う前のウェハの断面図である。シリコン
基板（図示せず）の上にはゲート絶縁膜（ＳｉＯ２膜）
１が成膜され、そのゲート絶縁膜１の上にはゲート電極
の材料となるポリシリコン膜２が形成されている。さら
にポリシリコン膜２の上にゲート電極加工時のマスクと
なるシリコン酸化膜（ＴＥＯＳ膜）３が形成され、その
上には写真製版時に下地膜からの反射を防止するための
反射防止膜４が形成されている。反射防止膜４の上には
フォトレジスト５のパターンが形成されている。
【０００３】従来のプロセスでは、まずフォトレジスト
５のパターンをマスクとして反射防止膜４およびシリコ
ン酸化膜３をエッチングする。図４（ｂ）はシリコン酸
化膜３のエッチング後にフォトレジスト５を除去した状
態のウェハ断面図である。
５のパターンをマスクとして反射防止膜４およびシリコ
ン酸化膜３をエッチングする。図４（ｂ）はシリコン酸
化膜３のエッチング後にフォトレジスト５を除去した状
態のウェハ断面図である。
【０００４】次いで、図４（ｃ）に示すように、反射防
止膜４をエッチングにより除去し、図４（ｄ）に示すよ
うにウェットエッチングによりシリコン酸化膜３を細ら
せる（本明細書において、以降この処理をＷｅｔシュリ
ンクと称する）。その後、シリコン酸化膜３をマスクと
して電極材料のポリシリコン膜２のエッチングを行うこ
とにより、図４（ｅ）に示すように、ゲート電極が形成
される。
止膜４をエッチングにより除去し、図４（ｄ）に示すよ
うにウェットエッチングによりシリコン酸化膜３を細ら
せる（本明細書において、以降この処理をＷｅｔシュリ
ンクと称する）。その後、シリコン酸化膜３をマスクと
して電極材料のポリシリコン膜２のエッチングを行うこ
とにより、図４（ｅ）に示すように、ゲート電極が形成
される。
【０００５】
【発明が解決しようとする課題】上記従来のプロセスで
は、図４（ｅ）に示すように、エッチング工程後、ゲー
ト酸化膜１上に、反射防止膜４と電極材料のポリシリコ
ン膜２の反応生成物からなる残渣が残ることが問題とな
っている。残渣の存在はデバイスの特性に大きく影響す
るからである。そこで、本発明は、エッチング残渣が生
じさせないためのゲート電極形成プロセスを提案する。
は、図４（ｅ）に示すように、エッチング工程後、ゲー
ト酸化膜１上に、反射防止膜４と電極材料のポリシリコ
ン膜２の反応生成物からなる残渣が残ることが問題とな
っている。残渣の存在はデバイスの特性に大きく影響す
るからである。そこで、本発明は、エッチング残渣が生
じさせないためのゲート電極形成プロセスを提案する。
【０００６】
【課題を解決するための手段】本発明の第１の方法は、
ポリシリコン膜、そのポリシリコン膜上のシリコン酸化
膜、およびそのシリコン酸化膜上の反射防止膜が成膜さ
れた半導体基板を加工して、ポリシリコン膜を材料とす
るゲート電極を形成する半導体装置の製造方法であっ
て、写真製版によりシリコン酸化膜およびそのシリコン
酸化膜上の反射防止膜からなるパターンを形成し、シリ
コン酸化膜のパターンのライン幅が所望のゲート電極の
幅となるようにウェットエッチングし、反射防止膜を除
去し、シリコン酸化膜のパターンをマスクとしてポリシ
リコン膜をエッチングすることによりゲート電極を形成
することを特徴とする。
ポリシリコン膜、そのポリシリコン膜上のシリコン酸化
膜、およびそのシリコン酸化膜上の反射防止膜が成膜さ
れた半導体基板を加工して、ポリシリコン膜を材料とす
るゲート電極を形成する半導体装置の製造方法であっ
て、写真製版によりシリコン酸化膜およびそのシリコン
酸化膜上の反射防止膜からなるパターンを形成し、シリ
コン酸化膜のパターンのライン幅が所望のゲート電極の
幅となるようにウェットエッチングし、反射防止膜を除
去し、シリコン酸化膜のパターンをマスクとしてポリシ
リコン膜をエッチングすることによりゲート電極を形成
することを特徴とする。
【０００７】本発明の第２の方法は、ポリシリコン膜、
そのポリシリコン膜上のシリコン酸化膜、およびそのシ
リコン酸化膜上の反射防止膜が成膜された半導体基板を
加工して、ポリシリコン膜を材料とするゲート電極を形
成する半導体装置の製造方法であって、写真製版により
シリコン酸化膜およびそのシリコン酸化膜上の反射防止
膜からなるパターンを形成し、反射防止膜を除去し、半
導体基板にアッシングおよび洗浄を施し、シリコン酸化
膜のパターンのライン幅が所望のゲート電極の幅となる
ようにウェットエッチングし、シリコン酸化膜のパター
ンをマスクとしてポリシリコン膜をエッチングすること
によりゲート電極を形成することを特徴とする。
そのポリシリコン膜上のシリコン酸化膜、およびそのシ
リコン酸化膜上の反射防止膜が成膜された半導体基板を
加工して、ポリシリコン膜を材料とするゲート電極を形
成する半導体装置の製造方法であって、写真製版により
シリコン酸化膜およびそのシリコン酸化膜上の反射防止
膜からなるパターンを形成し、反射防止膜を除去し、半
導体基板にアッシングおよび洗浄を施し、シリコン酸化
膜のパターンのライン幅が所望のゲート電極の幅となる
ようにウェットエッチングし、シリコン酸化膜のパター
ンをマスクとしてポリシリコン膜をエッチングすること
によりゲート電極を形成することを特徴とする。
【０００８】本発明の第３の方法は、ポリシリコン膜、
そのポリシリコン膜上のシリコン酸化膜、およびそのシ
リコン酸化膜上の反射防止膜が成膜された半導体基板を
加工して、ポリシリコン膜を材料とするゲート電極を形
成する半導体装置の製造方法であって、写真製版により
シリコン酸化膜およびそのシリコン酸化膜上の反射防止
膜からなるパターンを形成し、反射防止膜を、Ｃ
４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６およびＣ３Ｆ６の中のいず
れかのガスと、ＣＦ４、ＳＦ６、ＣＨ２Ｆ２、ＣＨＦ ３
およびＣＨ３Ｆの中のいずれかのガスを組み合わせたエ
ッチングガスを用いてエッチングすることにより除去
し、シリコン酸化膜のパターンのライン幅が所望のゲー
ト電極の幅となるようにウェットエッチングし、シリコ
ン酸化膜のパターンをマスクとしてポリシリコン膜をエ
ッチングすることによりゲート電極を形成することを特
徴とする。
そのポリシリコン膜上のシリコン酸化膜、およびそのシ
リコン酸化膜上の反射防止膜が成膜された半導体基板を
加工して、ポリシリコン膜を材料とするゲート電極を形
成する半導体装置の製造方法であって、写真製版により
シリコン酸化膜およびそのシリコン酸化膜上の反射防止
膜からなるパターンを形成し、反射防止膜を、Ｃ
４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６およびＣ３Ｆ６の中のいず
れかのガスと、ＣＦ４、ＳＦ６、ＣＨ２Ｆ２、ＣＨＦ ３
およびＣＨ３Ｆの中のいずれかのガスを組み合わせたエ
ッチングガスを用いてエッチングすることにより除去
し、シリコン酸化膜のパターンのライン幅が所望のゲー
ト電極の幅となるようにウェットエッチングし、シリコ
ン酸化膜のパターンをマスクとしてポリシリコン膜をエ
ッチングすることによりゲート電極を形成することを特
徴とする。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１０】実施の形態１.図１は、実施の形態１にお
けるゲート電極形成プロセスを示す図である。図１
（ａ）は、エッチングを行う前のウェハの断面図であ
る。はじめに、縦型酸化炉を用いて、シリコン基板（図
示せず）上に厚さ７５Åのゲート絶縁膜（ＳｉＯ２膜）
１を成膜する。次に、そのゲート絶縁膜１の上に、縦型
減圧ＣＶＤによりゲート電極材料のポリシリコン膜２を
成膜する。ポリシリコン膜２の厚さは、２０００Å程度
とする。さらに、縦型減圧ＣＶＤにより、ゲート電極加
工時のマスクとなるシリコン酸化膜（ＴＥＯＳ膜）３を
成膜する。シリコン酸化膜３の厚さは、６００Å程度と
する。なお、マスクの材料としてはシリコン膜のほか、
シリコン窒化膜でもよい。次に、プラズマＣＶＤ装置を
用いて、厚さ５００Åの反射防止膜（ｐ−ＳｉＯＮ膜）
４を成膜する。さらに、反射防止膜４の上にレジスト５
を約４０００Å塗布して露光、現像を行い、レジストパ
ターンを形成する。
けるゲート電極形成プロセスを示す図である。図１
（ａ）は、エッチングを行う前のウェハの断面図であ
る。はじめに、縦型酸化炉を用いて、シリコン基板（図
示せず）上に厚さ７５Åのゲート絶縁膜（ＳｉＯ２膜）
１を成膜する。次に、そのゲート絶縁膜１の上に、縦型
減圧ＣＶＤによりゲート電極材料のポリシリコン膜２を
成膜する。ポリシリコン膜２の厚さは、２０００Å程度
とする。さらに、縦型減圧ＣＶＤにより、ゲート電極加
工時のマスクとなるシリコン酸化膜（ＴＥＯＳ膜）３を
成膜する。シリコン酸化膜３の厚さは、６００Å程度と
する。なお、マスクの材料としてはシリコン膜のほか、
シリコン窒化膜でもよい。次に、プラズマＣＶＤ装置を
用いて、厚さ５００Åの反射防止膜（ｐ−ＳｉＯＮ膜）
４を成膜する。さらに、反射防止膜４の上にレジスト５
を約４０００Å塗布して露光、現像を行い、レジストパ
ターンを形成する。
【００１１】次に、図１（ｂ）に示すように、レジスト
パターンをマスクとして、反射防止膜４およびシリコン
酸化膜３をエッチングする。エッチングは、プラズマを
用いたドライエッチング装置を用いて行う。本実施の形
態では、電極が平行平板型で、周波数が４００ＨｚのＲ
Ｆ電源を搭載した装置を用いた。また、エッチングガス
は、ＣＨＦ３／Ｏ２／Ａｒ、ＣＦ４／Ｏ２／Ａｒ、ＣＨ
Ｆ３／ＣＦ４／Ｏ２／Ａｒ、Ｃ４Ｆ８／Ｏ２／Ａｒな
ど、Ｆを含むガスを使用することが好ましい。本実施の
形態では、ウェハを装置のエッチング室に搬送し、エッ
チングチャンバ内に、ＣＦ４／Ｏ２／Ａｒ＝６０／２０
／８００ｓｃｃｍの比でガスを供給し、エッチングチャ
ンバ内が２００ｍＴとなるように排気を調整して、ＲＦ
電源１０００Ｗを投入する。エッチング終了後、レジス
ト５をドライアッシング装置を用いて、酵素プラズマに
より除去する。本実施の形態では、マイクロ波を用いた
アッシング装置で、ガスはＯ２／Ｎ２＝９５０／５０ｓ
ｃｃｍ、圧力１Ｔｏｒｒ（約１３３Ｐａ）、マイクロ波
電力１．５ｋＷ、ステージ温度２５０℃としてレジスト
のアッシングを行った。
パターンをマスクとして、反射防止膜４およびシリコン
酸化膜３をエッチングする。エッチングは、プラズマを
用いたドライエッチング装置を用いて行う。本実施の形
態では、電極が平行平板型で、周波数が４００ＨｚのＲ
Ｆ電源を搭載した装置を用いた。また、エッチングガス
は、ＣＨＦ３／Ｏ２／Ａｒ、ＣＦ４／Ｏ２／Ａｒ、ＣＨ
Ｆ３／ＣＦ４／Ｏ２／Ａｒ、Ｃ４Ｆ８／Ｏ２／Ａｒな
ど、Ｆを含むガスを使用することが好ましい。本実施の
形態では、ウェハを装置のエッチング室に搬送し、エッ
チングチャンバ内に、ＣＦ４／Ｏ２／Ａｒ＝６０／２０
／８００ｓｃｃｍの比でガスを供給し、エッチングチャ
ンバ内が２００ｍＴとなるように排気を調整して、ＲＦ
電源１０００Ｗを投入する。エッチング終了後、レジス
ト５をドライアッシング装置を用いて、酵素プラズマに
より除去する。本実施の形態では、マイクロ波を用いた
アッシング装置で、ガスはＯ２／Ｎ２＝９５０／５０ｓ
ｃｃｍ、圧力１Ｔｏｒｒ（約１３３Ｐａ）、マイクロ波
電力１．５ｋＷ、ステージ温度２５０℃としてレジスト
のアッシングを行った。
【００１２】次に、図１（ｃ）に示すように、ゲート電
極加工時にマスクとなるシリコン酸化膜３を、Ｗｅｔシ
ュリンクする。すなわち、シリコン酸化膜３を、所望の
ゲート電極寸法となるように溶剤を用いてエッチングす
る。例えば、濃度５％のフッ酸層にウェハを５分つけて
おくと、幅寸法０．１８μｍのゲート電極は、０．１４
μｍの幅になる。
極加工時にマスクとなるシリコン酸化膜３を、Ｗｅｔシ
ュリンクする。すなわち、シリコン酸化膜３を、所望の
ゲート電極寸法となるように溶剤を用いてエッチングす
る。例えば、濃度５％のフッ酸層にウェハを５分つけて
おくと、幅寸法０．１８μｍのゲート電極は、０．１４
μｍの幅になる。
【００１３】次に、図１（ｄ）に示すように、マスク上
の反射防止膜４を除去する。反射防止膜４は、抵抗値が
数オームの導電性膜であるため、この膜が残るとトラン
ジスタを形成した際にショートを引き起こす可能性があ
る。このため、反射防止膜４は必ず除去する必要があ
る。反射防止膜４のエッチングは、プラズマを用いたド
ライエッチング装置を用いて行う。本実施の形態では、
電極が平行平板型で、周波数が４００ＨｚのＲＦ電源を
搭載した装置を用いた。また、エッチングガスは、ＣＨ
Ｆ３／Ｏ２／Ａｒ、ＣＦ４／Ｏ２／Ａｒ、ＣＨＦ３／Ｃ
Ｆ４／Ｏ２／Ａｒなど、Ｆを含むガスを使用することが
好ましい。本実施の形態では、ウェハを装置のエッチン
グ室に搬送し、エッチングチャンバ内に、ＣＨＦ３／Ｃ
Ｆ４／Ｏ２／Ａｒ＝１０／７０／１３／８００ｓｃｃｍ
の比でガスを供給し、エッチングチャンバ内が４００ｍ
Ｔとなるように排気を調整して、ＲＦ電源５００Ｗを投
入する。このとき、下地のゲート電極のポリシリコン膜
２を出来る限りエッチングしないようなガス系を選択す
る。上記条件での下地ポリシリコン膜２と反射防止膜４
との選択比は約４である。
の反射防止膜４を除去する。反射防止膜４は、抵抗値が
数オームの導電性膜であるため、この膜が残るとトラン
ジスタを形成した際にショートを引き起こす可能性があ
る。このため、反射防止膜４は必ず除去する必要があ
る。反射防止膜４のエッチングは、プラズマを用いたド
ライエッチング装置を用いて行う。本実施の形態では、
電極が平行平板型で、周波数が４００ＨｚのＲＦ電源を
搭載した装置を用いた。また、エッチングガスは、ＣＨ
Ｆ３／Ｏ２／Ａｒ、ＣＦ４／Ｏ２／Ａｒ、ＣＨＦ３／Ｃ
Ｆ４／Ｏ２／Ａｒなど、Ｆを含むガスを使用することが
好ましい。本実施の形態では、ウェハを装置のエッチン
グ室に搬送し、エッチングチャンバ内に、ＣＨＦ３／Ｃ
Ｆ４／Ｏ２／Ａｒ＝１０／７０／１３／８００ｓｃｃｍ
の比でガスを供給し、エッチングチャンバ内が４００ｍ
Ｔとなるように排気を調整して、ＲＦ電源５００Ｗを投
入する。このとき、下地のゲート電極のポリシリコン膜
２を出来る限りエッチングしないようなガス系を選択す
る。上記条件での下地ポリシリコン膜２と反射防止膜４
との選択比は約４である。
【００１４】次いで、図１（ｅ）に示すように、ポリシ
リコン膜２のエッチングを行ってゲート電極を形成す
る。エッチングガスは、少なくとＣｌ２またはＨＢｒの
いずれかを含むガス、例えばＣｌ２，Ｃｌ２／Ｏ２、Ｃ
ｌ２／ＨＢｒ／Ｏ２、ＨＢｒ／Ｏ２などを使用する。下
地のゲート酸化膜２は十数Åと非常に薄いため、十分に
選択比の高い条件（選択比２０〜１００）を用いること
が重要である。本実施の形態では、エッチングガスとし
て、Ｃｌ２／ＨＢｒ／Ｏ２＝４０／８０／１０ｓｃｃｍ
のガスを用いた。また、エッチング装置は、ＥＣＲエッ
チング装置を用い、圧力３ｍＴｏｒｒ（約０．４Ｐ
ａ）、マイクロ波電力５００Ｗ、下部電極電力３０Ｗと
して処理を行った。
リコン膜２のエッチングを行ってゲート電極を形成す
る。エッチングガスは、少なくとＣｌ２またはＨＢｒの
いずれかを含むガス、例えばＣｌ２，Ｃｌ２／Ｏ２、Ｃ
ｌ２／ＨＢｒ／Ｏ２、ＨＢｒ／Ｏ２などを使用する。下
地のゲート酸化膜２は十数Åと非常に薄いため、十分に
選択比の高い条件（選択比２０〜１００）を用いること
が重要である。本実施の形態では、エッチングガスとし
て、Ｃｌ２／ＨＢｒ／Ｏ２＝４０／８０／１０ｓｃｃｍ
のガスを用いた。また、エッチング装置は、ＥＣＲエッ
チング装置を用い、圧力３ｍＴｏｒｒ（約０．４Ｐ
ａ）、マイクロ波電力５００Ｗ、下部電極電力３０Ｗと
して処理を行った。
【００１５】上記エッチングプロセスでは、ポリシリコ
ン膜２のエッチング後に残渣が発生しないことが実験的
に証明されている。これは次のような理論により裏付け
られる。従来のプロセスにおいて発生する残渣の位置
は、常にゲート電極であるポリシリコン膜の近傍にあ
る。このことから、残渣は、反射防止膜４の除去中に発
生する反射防止膜（ｐ−ＳｉＯＮ）とポリシリコン膜２
の反応生成物フロロカーボン膜の堆積であると推察され
る。この反応生成物はゲート電極の側壁に垂直方向に異
方性に付着する可能性が高いことがわかった。
ン膜２のエッチング後に残渣が発生しないことが実験的
に証明されている。これは次のような理論により裏付け
られる。従来のプロセスにおいて発生する残渣の位置
は、常にゲート電極であるポリシリコン膜の近傍にあ
る。このことから、残渣は、反射防止膜４の除去中に発
生する反射防止膜（ｐ−ＳｉＯＮ）とポリシリコン膜２
の反応生成物フロロカーボン膜の堆積であると推察され
る。この反応生成物はゲート電極の側壁に垂直方向に異
方性に付着する可能性が高いことがわかった。
【００１６】本実施の形態では、Ｗｅｔシュリンクによ
り、ポリシリコン膜２とシリコン酸化膜３との境界が階
段状になり、ゲート電極となる部分の上部に角部が形成
される。この角部は、反射防止膜４を除去する工程で一
緒にエッチングされ、図１（ｄ）に示したようにテーパ
ー形状となる。
り、ポリシリコン膜２とシリコン酸化膜３との境界が階
段状になり、ゲート電極となる部分の上部に角部が形成
される。この角部は、反射防止膜４を除去する工程で一
緒にエッチングされ、図１（ｄ）に示したようにテーパ
ー形状となる。
【００１７】すなわち、本実施の形態では、従来のプロ
セスと同様に、反射防止膜４を除去する工程で反応生成
物が生じるものの、その反応生成物が付着したゲート電
極の側壁が、その反射防止膜４を除去する過程で同時に
エッチングされ、除去されてしまうので、残渣の原因と
なる反応生成物が残らない。
セスと同様に、反射防止膜４を除去する工程で反応生成
物が生じるものの、その反応生成物が付着したゲート電
極の側壁が、その反射防止膜４を除去する過程で同時に
エッチングされ、除去されてしまうので、残渣の原因と
なる反応生成物が残らない。
【００１８】このように、Ｗｅｔシュリンクと反射防止
膜除去の工程順を入れ替えることにより、ゲート電極加
工時のエッチング残渣を抑制することができ、電気的シ
ョートのない信頼性の高い半導体装置を提供することが
できるようになる。
膜除去の工程順を入れ替えることにより、ゲート電極加
工時のエッチング残渣を抑制することができ、電気的シ
ョートのない信頼性の高い半導体装置を提供することが
できるようになる。
【００１９】実施の形態２．図２は、実施の形態２にお
けるゲート電極形成プロセスを示す図である。図２
（ａ）は、エッチングを行う前のウェハの断面図であ
る。はじめに、縦型酸化炉を用いて、シリコン基板（図
示せず）上に厚さ７５Åのゲート絶縁膜（ＳｉＯ２膜）
１を成膜する。次に、そのゲート絶縁膜１の上に、縦型
減圧ＣＶＤによりゲート電極材料のポリシリコン膜２を
成膜する。ポリシリコン膜２の厚さは、２０００Å程度
とする。さらに、縦型減圧ＣＶＤにより、ゲート電極加
工時のマスクとなるシリコン酸化膜（ＴＥＯＳ膜）３を
成膜する。シリコン酸化膜３の厚さは、６００Å程度と
する。なお、マスクの材料としてはシリコン膜のほか、
シリコン窒化膜でもよい。次に、プラズマＣＶＤ装置を
用いて、厚さ５００Åの反射防止膜（ｐ−ＳｉＯＮ膜）
４を成膜する。さらに、反射防止膜４の上にレジスト５
を約４０００Å塗布して露光、現像を行い、レジストパ
ターンを形成する。
けるゲート電極形成プロセスを示す図である。図２
（ａ）は、エッチングを行う前のウェハの断面図であ
る。はじめに、縦型酸化炉を用いて、シリコン基板（図
示せず）上に厚さ７５Åのゲート絶縁膜（ＳｉＯ２膜）
１を成膜する。次に、そのゲート絶縁膜１の上に、縦型
減圧ＣＶＤによりゲート電極材料のポリシリコン膜２を
成膜する。ポリシリコン膜２の厚さは、２０００Å程度
とする。さらに、縦型減圧ＣＶＤにより、ゲート電極加
工時のマスクとなるシリコン酸化膜（ＴＥＯＳ膜）３を
成膜する。シリコン酸化膜３の厚さは、６００Å程度と
する。なお、マスクの材料としてはシリコン膜のほか、
シリコン窒化膜でもよい。次に、プラズマＣＶＤ装置を
用いて、厚さ５００Åの反射防止膜（ｐ−ＳｉＯＮ膜）
４を成膜する。さらに、反射防止膜４の上にレジスト５
を約４０００Å塗布して露光、現像を行い、レジストパ
ターンを形成する。
【００２０】次に、図２（ｂ）に示すように、レジスト
パターンをマスクとして、反射防止膜４およびシリコン
酸化膜３をエッチングする。エッチングは、プラズマを
用いたドライエッチング装置を用いて行う。本実施の形
態では、電極が平行平板型で、周波数が４００ＨｚのＲ
Ｆ電源を搭載した装置を用いた。また、エッチングガス
は、ＣＨＦ３／Ｏ２／Ａｒ、ＣＦ４／Ｏ２／Ａｒ、ＣＨ
Ｆ３／ＣＦ４／Ｏ２／Ａｒ、Ｃ４Ｆ８／Ｏ２／Ａｒな
ど、Ｆを含むガスを使用することが好ましい。本実施の
形態では、ウェハを装置のエッチング室に搬送し、エッ
チングチャンバ内に、ＣＦ４／Ｏ２／Ａｒ＝６０／２０
／８００ｓｃｃｍの比でガスを供給し、エッチングチャ
ンバ内が２００ｍＴとなるように排気を調整して、ＲＦ
電源１０００Ｗを投入する。エッチング終了後、レジス
ト５をドライアッシング装置を用いて、酵素プラズマに
より除去する。本実施の形態では、マイクロ波を用いた
アッシング装置で、ガスはＯ２／Ｎ２＝９５０／５０ｓ
ｃｃｍ、圧力１Ｔｏｒｒ（約１３３Ｐａ）、マイクロ波
電力１．５ｋＷ、ステージ温度２５０℃としてレジスト
のアッシングを行った。
パターンをマスクとして、反射防止膜４およびシリコン
酸化膜３をエッチングする。エッチングは、プラズマを
用いたドライエッチング装置を用いて行う。本実施の形
態では、電極が平行平板型で、周波数が４００ＨｚのＲ
Ｆ電源を搭載した装置を用いた。また、エッチングガス
は、ＣＨＦ３／Ｏ２／Ａｒ、ＣＦ４／Ｏ２／Ａｒ、ＣＨ
Ｆ３／ＣＦ４／Ｏ２／Ａｒ、Ｃ４Ｆ８／Ｏ２／Ａｒな
ど、Ｆを含むガスを使用することが好ましい。本実施の
形態では、ウェハを装置のエッチング室に搬送し、エッ
チングチャンバ内に、ＣＦ４／Ｏ２／Ａｒ＝６０／２０
／８００ｓｃｃｍの比でガスを供給し、エッチングチャ
ンバ内が２００ｍＴとなるように排気を調整して、ＲＦ
電源１０００Ｗを投入する。エッチング終了後、レジス
ト５をドライアッシング装置を用いて、酵素プラズマに
より除去する。本実施の形態では、マイクロ波を用いた
アッシング装置で、ガスはＯ２／Ｎ２＝９５０／５０ｓ
ｃｃｍ、圧力１Ｔｏｒｒ（約１３３Ｐａ）、マイクロ波
電力１．５ｋＷ、ステージ温度２５０℃としてレジスト
のアッシングを行った。
【００２１】次に、図２（ｃ）に示すように、マスク上
の反射防止膜４を除去する。反射防止膜４のエッチング
は、プラズマを用いたドライエッチング装置を用いて行
う。本実施の形態では、電極が平行平板型で、周波数が
４００ＨｚのＲＦ電源を搭載した装置を用いた。また、
エッチングガスは、ＣＨＦ３／Ｏ２／Ａｒ、ＣＦ４／Ｏ
２／Ａｒ、ＣＨＦ３／ＣＦ４／Ｏ２／Ａｒなど、Ｆを含
むガスを使用することが好ましい。本実施の形態では、
ウェハを装置のエッチング室に搬送し、エッチングチャ
ンバ内に、ＣＨＦ３／ＣＦ４／Ｏ２／Ａｒ＝１０／７０
／１３／８００ｓｃｃｍの比でガスを供給し、エッチン
グチャンバ内が４００ｍＴとなるように排気を調整し
て、ＲＦ電源５００Ｗを投入する。このとき、下地のゲ
ート電極のポリシリコン膜２を出来る限りエッチングし
ないようなガス系を選択する。上記条件での下地ポリシ
リコン膜２と反射防止膜４との選択比は約４である。
の反射防止膜４を除去する。反射防止膜４のエッチング
は、プラズマを用いたドライエッチング装置を用いて行
う。本実施の形態では、電極が平行平板型で、周波数が
４００ＨｚのＲＦ電源を搭載した装置を用いた。また、
エッチングガスは、ＣＨＦ３／Ｏ２／Ａｒ、ＣＦ４／Ｏ
２／Ａｒ、ＣＨＦ３／ＣＦ４／Ｏ２／Ａｒなど、Ｆを含
むガスを使用することが好ましい。本実施の形態では、
ウェハを装置のエッチング室に搬送し、エッチングチャ
ンバ内に、ＣＨＦ３／ＣＦ４／Ｏ２／Ａｒ＝１０／７０
／１３／８００ｓｃｃｍの比でガスを供給し、エッチン
グチャンバ内が４００ｍＴとなるように排気を調整し
て、ＲＦ電源５００Ｗを投入する。このとき、下地のゲ
ート電極のポリシリコン膜２を出来る限りエッチングし
ないようなガス系を選択する。上記条件での下地ポリシ
リコン膜２と反射防止膜４との選択比は約４である。
【００２２】その後、ウェハをドライアッシング装置で
アッシングする。アッシング装置はマイクロ波を用いた
装置で、ガスはＯ２／Ｎ２＝９５０／５０ｓｃｃｍ、圧
力１Ｔｏｒｒ（約１３３Ｐａ）、マイクロ波電力１．５
ｋＷ、ステージ温度２５０℃とした。
アッシングする。アッシング装置はマイクロ波を用いた
装置で、ガスはＯ２／Ｎ２＝９５０／５０ｓｃｃｍ、圧
力１Ｔｏｒｒ（約１３３Ｐａ）、マイクロ波電力１．５
ｋＷ、ステージ温度２５０℃とした。
【００２３】次に、ウェハのウェット洗浄を行う。洗浄
にはアンモニア過水を用い、約１５分間の洗浄を行う。
このようなアッシングと洗浄を行うことにより、ゲート
電極の上部の角部に付着した反応生成物を除去すること
ができる。
にはアンモニア過水を用い、約１５分間の洗浄を行う。
このようなアッシングと洗浄を行うことにより、ゲート
電極の上部の角部に付着した反応生成物を除去すること
ができる。
【００２４】次に、図２（ｄ）に示すように、ゲート電
極加工時にマスクとなるシリコン酸化膜３を、Ｗｅｔシ
ュリンクする。すなわち、シリコン酸化膜３を、所望の
ゲート電極寸法となるように溶剤を用いてエッチングす
る。例えば、濃度５％のフッ酸層にウェハを５分つけて
おくと、幅寸法０．１８μｍのゲート電極は、０．１４
μｍの幅になる。
極加工時にマスクとなるシリコン酸化膜３を、Ｗｅｔシ
ュリンクする。すなわち、シリコン酸化膜３を、所望の
ゲート電極寸法となるように溶剤を用いてエッチングす
る。例えば、濃度５％のフッ酸層にウェハを５分つけて
おくと、幅寸法０．１８μｍのゲート電極は、０．１４
μｍの幅になる。
【００２５】次いで、図２（ｅ）に示すように、ポリシ
リコン膜２のエッチングを行ってゲート電極を形成す
る。エッチングガスは、少なくとＣｌ２またはＨＢｒの
いずれかを含むガス、例えばＣｌ２，Ｃｌ２／Ｏ２、Ｃ
ｌ２／ＨＢｒ／Ｏ２、ＨＢｒ／Ｏ２などを使用する。下
地のゲート酸化膜２は十数Åと非常に薄いため、十分に
選択比の高い条件（選択比２０〜１００）を用いること
が重要である。本実施の形態では、エッチングガスとし
て、Ｃｌ２／ＨＢｒ／Ｏ２＝４０／８０／１０ｓｃｃｍ
のガスを用いた。また、エッチング装置は、ＥＣＲエッ
チング装置を用い、圧力３ｍＴｏｒｒ（約０．４Ｐ
ａ）、マイクロ波電力５００Ｗ、下部電極電力３０Ｗと
して処理を行った。
リコン膜２のエッチングを行ってゲート電極を形成す
る。エッチングガスは、少なくとＣｌ２またはＨＢｒの
いずれかを含むガス、例えばＣｌ２，Ｃｌ２／Ｏ２、Ｃ
ｌ２／ＨＢｒ／Ｏ２、ＨＢｒ／Ｏ２などを使用する。下
地のゲート酸化膜２は十数Åと非常に薄いため、十分に
選択比の高い条件（選択比２０〜１００）を用いること
が重要である。本実施の形態では、エッチングガスとし
て、Ｃｌ２／ＨＢｒ／Ｏ２＝４０／８０／１０ｓｃｃｍ
のガスを用いた。また、エッチング装置は、ＥＣＲエッ
チング装置を用い、圧力３ｍＴｏｒｒ（約０．４Ｐ
ａ）、マイクロ波電力５００Ｗ、下部電極電力３０Ｗと
して処理を行った。
【００２６】上記エッチングプロセスでは、ポリシリコ
ン膜２のエッチング後に残渣が発生しないことが実験的
に証明されている。前述のように、従来のプロセスで発
生する残渣は、反射防止膜４の除去中に発生する反射防
止膜（ｐ−ＳｉＯＮ）とポリシリコン膜２の反応生成物
フロロカーボン膜の堆積であり、この反応生成物はゲー
ト電極の側壁に垂直方向に異方性に付着する。したがっ
て、アッシングとウェット線上により付着した反応生成
物を除去すれば、残渣を抑制し、信頼性の高い半導体装
置を提供することができるようになる。
ン膜２のエッチング後に残渣が発生しないことが実験的
に証明されている。前述のように、従来のプロセスで発
生する残渣は、反射防止膜４の除去中に発生する反射防
止膜（ｐ−ＳｉＯＮ）とポリシリコン膜２の反応生成物
フロロカーボン膜の堆積であり、この反応生成物はゲー
ト電極の側壁に垂直方向に異方性に付着する。したがっ
て、アッシングとウェット線上により付着した反応生成
物を除去すれば、残渣を抑制し、信頼性の高い半導体装
置を提供することができるようになる。
【００２７】実施の形態３．図３は、実施の形態３にお
けるゲート電極形成プロセスを示す図である。図３
（ａ）は、エッチングを行う前のウェハの断面図であ
る。はじめに、縦型酸化炉を用いて、シリコン基板（図
示せず）上に厚さ７５Åのゲート絶縁膜（ＳｉＯ２膜）
１を成膜する。次に、そのゲート絶縁膜１の上に、縦型
減圧ＣＶＤによりゲート電極材料のポリシリコン膜２を
成膜する。ポリシリコン膜２の厚さは、２０００Å程度
とする。さらに、縦型減圧ＣＶＤにより、ゲート電極加
工時のマスクとなるシリコン酸化膜（ＴＥＯＳ膜）３を
成膜する。シリコン酸化膜３の厚さは、６００Å程度と
する。なお、マスクの材料としてはシリコン膜のほか、
シリコン窒化膜でもよい。次に、プラズマＣＶＤ装置を
用いて、厚さ５００Åの反射防止膜（ｐ−ＳｉＯＮ膜）
４を成膜する。さらに、反射防止膜４の上にレジスト５
を約４０００Å塗布して露光、現像を行い、レジストパ
ターンを形成する。
けるゲート電極形成プロセスを示す図である。図３
（ａ）は、エッチングを行う前のウェハの断面図であ
る。はじめに、縦型酸化炉を用いて、シリコン基板（図
示せず）上に厚さ７５Åのゲート絶縁膜（ＳｉＯ２膜）
１を成膜する。次に、そのゲート絶縁膜１の上に、縦型
減圧ＣＶＤによりゲート電極材料のポリシリコン膜２を
成膜する。ポリシリコン膜２の厚さは、２０００Å程度
とする。さらに、縦型減圧ＣＶＤにより、ゲート電極加
工時のマスクとなるシリコン酸化膜（ＴＥＯＳ膜）３を
成膜する。シリコン酸化膜３の厚さは、６００Å程度と
する。なお、マスクの材料としてはシリコン膜のほか、
シリコン窒化膜でもよい。次に、プラズマＣＶＤ装置を
用いて、厚さ５００Åの反射防止膜（ｐ−ＳｉＯＮ膜）
４を成膜する。さらに、反射防止膜４の上にレジスト５
を約４０００Å塗布して露光、現像を行い、レジストパ
ターンを形成する。
【００２８】次に、図３（ｂ）に示すように、レジスト
パターンをマスクとして、反射防止膜４およびシリコン
酸化膜３をエッチングする。エッチングは、プラズマを
用いたドライエッチング装置を用いて行う。本実施の形
態では、電極が平行平板型で、周波数が４００ＨｚのＲ
Ｆ電源を搭載した装置を用いた。また、エッチングガス
は、ＣＨＦ３／Ｏ２／Ａｒ、ＣＦ４／Ｏ２／Ａｒ、ＣＨ
Ｆ３／ＣＦ４／Ｏ２／Ａｒ、Ｃ４Ｆ８／Ｏ２／Ａｒな
ど、Ｆを含むガスを使用することが好ましい。本実施の
形態では、ウェハを装置のエッチング室に搬送し、エッ
チングチャンバ内に、ＣＦ４／Ｏ２／Ａｒ＝６０／２０
／８００ｓｃｃｍの比でガスを供給し、エッチングチャ
ンバ内が２００ｍＴとなるように排気を調整して、ＲＦ
電源１０００Ｗを投入する。エッチング終了後、レジス
ト５をドライアッシング装置を用いて、酵素プラズマに
より除去する。本実施の形態では、マイクロ波を用いた
アッシング装置で、ガスはＯ２／Ｎ２＝９５０／５０ｓ
ｃｃｍ、圧力１Ｔｏｒｒ（約１３３Ｐａ）、マイクロ波
電力１．５ｋＷ、ステージ温度２５０℃としてレジスト
のアッシングを行った。
パターンをマスクとして、反射防止膜４およびシリコン
酸化膜３をエッチングする。エッチングは、プラズマを
用いたドライエッチング装置を用いて行う。本実施の形
態では、電極が平行平板型で、周波数が４００ＨｚのＲ
Ｆ電源を搭載した装置を用いた。また、エッチングガス
は、ＣＨＦ３／Ｏ２／Ａｒ、ＣＦ４／Ｏ２／Ａｒ、ＣＨ
Ｆ３／ＣＦ４／Ｏ２／Ａｒ、Ｃ４Ｆ８／Ｏ２／Ａｒな
ど、Ｆを含むガスを使用することが好ましい。本実施の
形態では、ウェハを装置のエッチング室に搬送し、エッ
チングチャンバ内に、ＣＦ４／Ｏ２／Ａｒ＝６０／２０
／８００ｓｃｃｍの比でガスを供給し、エッチングチャ
ンバ内が２００ｍＴとなるように排気を調整して、ＲＦ
電源１０００Ｗを投入する。エッチング終了後、レジス
ト５をドライアッシング装置を用いて、酵素プラズマに
より除去する。本実施の形態では、マイクロ波を用いた
アッシング装置で、ガスはＯ２／Ｎ２＝９５０／５０ｓ
ｃｃｍ、圧力１Ｔｏｒｒ（約１３３Ｐａ）、マイクロ波
電力１．５ｋＷ、ステージ温度２５０℃としてレジスト
のアッシングを行った。
【００２９】次に、図３（ｃ）に示すように、マスク上
の反射防止膜４を除去する。反射防止膜４のエッチング
は、プラズマを用いたドライエッチング装置を用いて行
う。本実施の形態では、電極が平行平板型で、周波数が
４００ＨｚのＲＦ電源を搭載した装置を用いた。また、
エッチングガスは、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、Ｃ
３Ｆ６のうちいずれかのガスと、ＣＦ４、ＳＦ６、ＣＨ
２Ｆ２、ＣＨＦ３、ＣＨ３Ｆのうちいずれか１つのガス
を用いる。本実施の形態では、ウェハを装置のエッチン
グ室に搬送し、エッチングチャンバ内に、Ｃ４Ｆ８／Ｃ
ＨＦ３／ＣＦ４／Ｏ２／Ａｒ＝５／１０／７０／１３／
８００ｓｃｃｍの比でガスを供給し、エッチングチャン
バ内が２００ｍＴとなるように排気を調整して、ＲＦ電
源８００Ｗを投入する。このとき、下地ポリシリコン膜
２と反射防止膜４との選択比は約２０である。
の反射防止膜４を除去する。反射防止膜４のエッチング
は、プラズマを用いたドライエッチング装置を用いて行
う。本実施の形態では、電極が平行平板型で、周波数が
４００ＨｚのＲＦ電源を搭載した装置を用いた。また、
エッチングガスは、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、Ｃ
３Ｆ６のうちいずれかのガスと、ＣＦ４、ＳＦ６、ＣＨ
２Ｆ２、ＣＨＦ３、ＣＨ３Ｆのうちいずれか１つのガス
を用いる。本実施の形態では、ウェハを装置のエッチン
グ室に搬送し、エッチングチャンバ内に、Ｃ４Ｆ８／Ｃ
ＨＦ３／ＣＦ４／Ｏ２／Ａｒ＝５／１０／７０／１３／
８００ｓｃｃｍの比でガスを供給し、エッチングチャン
バ内が２００ｍＴとなるように排気を調整して、ＲＦ電
源８００Ｗを投入する。このとき、下地ポリシリコン膜
２と反射防止膜４との選択比は約２０である。
【００３０】次に、図３（ｄ）に示すように、ゲート電
極加工時にマスクとなるシリコン酸化膜３を、Ｗｅｔシ
ュリンクする。すなわち、シリコン酸化膜３を、所望の
ゲート電極寸法となるように溶剤を用いてエッチングす
る。例えば、濃度５％のフッ酸層にウェハを５分つけて
おくと、幅寸法０．１８μｍのゲート電極は、０．１４
μｍの幅になる。
極加工時にマスクとなるシリコン酸化膜３を、Ｗｅｔシ
ュリンクする。すなわち、シリコン酸化膜３を、所望の
ゲート電極寸法となるように溶剤を用いてエッチングす
る。例えば、濃度５％のフッ酸層にウェハを５分つけて
おくと、幅寸法０．１８μｍのゲート電極は、０．１４
μｍの幅になる。
【００３１】次いで、図３（ｅ）に示すように、ポリシ
リコン膜２のエッチングを行ってゲート電極を形成す
る。エッチングガスは、少なくとＣｌ２またはＨＢｒの
いずれかを含むガス、例えばＣｌ２，Ｃｌ２／Ｏ２、Ｃ
ｌ２／ＨＢｒ／Ｏ２、ＨＢｒ／Ｏ２などを使用する。下
地のゲート酸化膜２は十数Åと非常に薄いため、十分に
選択比の高い条件（選択比２０〜１００）を用いること
が重要である。本実施の形態では、エッチングガスとし
て、Ｃｌ２／ＨＢｒ／Ｏ２＝４０／８０／１０ｓｃｃｍ
のガスを用いた。また、エッチング装置は、ＥＣＲエッ
チング装置を用い、圧力３ｍＴｏｒｒ（約０．４Ｐ
ａ）、マイクロ波電力５００Ｗ、下部電極電力３０Ｗと
して処理を行った。
リコン膜２のエッチングを行ってゲート電極を形成す
る。エッチングガスは、少なくとＣｌ２またはＨＢｒの
いずれかを含むガス、例えばＣｌ２，Ｃｌ２／Ｏ２、Ｃ
ｌ２／ＨＢｒ／Ｏ２、ＨＢｒ／Ｏ２などを使用する。下
地のゲート酸化膜２は十数Åと非常に薄いため、十分に
選択比の高い条件（選択比２０〜１００）を用いること
が重要である。本実施の形態では、エッチングガスとし
て、Ｃｌ２／ＨＢｒ／Ｏ２＝４０／８０／１０ｓｃｃｍ
のガスを用いた。また、エッチング装置は、ＥＣＲエッ
チング装置を用い、圧力３ｍＴｏｒｒ（約０．４Ｐ
ａ）、マイクロ波電力５００Ｗ、下部電極電力３０Ｗと
して処理を行った。
【００３２】上記エッチングプロセスでは、反射防止膜
を除去する際にエッチングガスにＣ ４Ｆ８，Ｃ５Ｆ８、
Ｃ３Ｆ６、Ｃ４Ｆ６のいずれかを添加したことで、下地
ゲート電極のポリシリコン膜に対する選択比が大幅に向
上することが実験により明らかとなった。このガス系で
は、反射防止膜をエッチングする過程でポリシリコン膜
もエッチングされて反応生成物が生じてしまうというこ
とがほとんどないため、残渣を抑制することができる。
を除去する際にエッチングガスにＣ ４Ｆ８，Ｃ５Ｆ８、
Ｃ３Ｆ６、Ｃ４Ｆ６のいずれかを添加したことで、下地
ゲート電極のポリシリコン膜に対する選択比が大幅に向
上することが実験により明らかとなった。このガス系で
は、反射防止膜をエッチングする過程でポリシリコン膜
もエッチングされて反応生成物が生じてしまうというこ
とがほとんどないため、残渣を抑制することができる。
【００３３】なお、本実施の形態のプロセスに、実施の
形態２のアッシングおよび洗浄の工程とを組み合わせれ
ば、さらに品質の良い半導体装置を提供できるようにな
る。
形態２のアッシングおよび洗浄の工程とを組み合わせれ
ば、さらに品質の良い半導体装置を提供できるようにな
る。
【００３４】
【発明の効果】本発明の第１の方法では、Ｗｅｔシュリ
ンクと反射防止膜除去の工程順を入れ替えることによ
り、反射防止膜を除去する工程で生じる反射防止膜とポ
リシリコン膜との反応生成物を反射防止膜とともに除去
することができるため、エッチング残渣を抑制すること
ができる。
ンクと反射防止膜除去の工程順を入れ替えることによ
り、反射防止膜を除去する工程で生じる反射防止膜とポ
リシリコン膜との反応生成物を反射防止膜とともに除去
することができるため、エッチング残渣を抑制すること
ができる。
【００３５】本発明の第２の方法では、反射防止膜の除
去工程後に、アッシングとウェット洗浄により付着した
反応生成物を除去するので、エッチング残渣を抑制する
ことができる。
去工程後に、アッシングとウェット洗浄により付着した
反応生成物を除去するので、エッチング残渣を抑制する
ことができる。
【００３６】本発明の第３の方法では、反射防止膜を除
去する際に用いるエッチングガスの成分を工夫すること
により、エッチング残渣の原因となる反応生成物を生じ
にくくするため、エッチング残渣を抑制することができ
る。
去する際に用いるエッチングガスの成分を工夫すること
により、エッチング残渣の原因となる反応生成物を生じ
にくくするため、エッチング残渣を抑制することができ
る。
【００３７】これらの方法により、電気的ショートの原
因となりかねないエッチング残渣を抑制することができ
るので、信頼性の高い半導体装置を製造することができ
る。
因となりかねないエッチング残渣を抑制することができ
るので、信頼性の高い半導体装置を製造することができ
る。
【図１】 本発明の実施の形態１におけるゲート電極形
成プロセスを示す図である。
成プロセスを示す図である。
【図２】 本発明の実施の形態２におけるゲート電極形
成プロセスを示す図である。
成プロセスを示す図である。
【図３】 本発明の実施の形態３におけるゲート電極形
成プロセスを示す図である。
成プロセスを示す図である。
【図４】 従来のゲート電極形成プロセスを示す図であ
る。
る。
１ ゲート絶縁膜、 ２ ポリシリコン膜、 ３ シリ
コン酸化膜、 ４ 反射防止膜、 ５ フォトレジス
ト。
コン酸化膜、 ４ 反射防止膜、 ５ フォトレジス
ト。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 寺谷 昭美
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 4M104 BB01 CC05 DD43 DD64 DD65
DD67 DD71 EE03 EE05 EE16
GG09 HH20
5F004 AA09 BA04 BB13 DA00 DA01
DA15 DA16 DA18 DA30 DB00
5F140 AA00 BE07 BF01 BF04 BG20
BG22 BG28 BG36 BG37 BG38
BG39
Claims (3)
- 【請求項１】 ポリシリコン膜、該ポリシリコン膜上の
シリコン酸化膜、および該シリコン酸化膜上の反射防止
膜が成膜された半導体基板を加工して、前記ポリシリコ
ン膜を材料とするゲート電極を形成する半導体装置の製
造方法において、 写真製版により前記シリコン酸化膜および該シリコン酸
化膜上の反射防止膜からなるパターンを形成し、 前記シリコン酸化膜のパターンのライン幅が所望のゲー
ト電極の幅となるようにウェットエッチングし、 前記反射防止膜を除去し、 前記シリコン酸化膜のパターンをマスクとして前記ポリ
シリコン膜をエッチングすることにより前記ゲート電極
を形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 ポリシリコン膜、該ポリシリコン膜上の
シリコン酸化膜、および該シリコン酸化膜上の反射防止
膜が成膜された半導体基板を加工して、前記ポリシリコ
ン膜を材料とするゲート電極を形成する半導体装置の製
造方法において、 写真製版により前記シリコン酸化膜および該シリコン酸
化膜上の反射防止膜からなるパターンを形成し、 前記反射防止膜を除去し、 前記半導体基板にアッシングおよび洗浄を施し、 前記シリコン酸化膜のパターンのライン幅が所望のゲー
ト電極の幅となるようにウェットエッチングし、 前記シリコン酸化膜のパターンをマスクとして前記ポリ
シリコン膜をエッチングすることにより前記ゲート電極
を形成することを特徴とする半導体装置の製造方法。 - 【請求項３】 ポリシリコン膜、該ポリシリコン膜上の
シリコン酸化膜、および該シリコン酸化膜上の反射防止
膜が成膜された半導体基板を加工して、前記ポリシリコ
ン膜を材料とするゲート電極を形成する半導体装置の製
造方法において、 写真製版により前記シリコン酸化膜および該シリコン酸
化膜上の反射防止膜からなるパターンを形成し、 前記反射防止膜を、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６およ
びＣ３Ｆ６の中のいずれかのガスと、ＣＦ４、ＳＦ６、
ＣＨ２Ｆ２、ＣＨＦ３およびＣＨ３Ｆの中のいずれかの
ガスを組み合わせたエッチングガスを用いてエッチング
することにより除去し、 前記シリコン酸化膜のパターンのライン幅が所望のゲー
ト電極の幅となるようにウェットエッチングし、 前記シリコン酸化膜のパターンをマスクとして前記ポリ
シリコン膜をエッチングすることにより前記ゲート電極
を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002102111A JP2003298049A (ja) | 2002-04-04 | 2002-04-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002102111A JP2003298049A (ja) | 2002-04-04 | 2002-04-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003298049A true JP2003298049A (ja) | 2003-10-17 |
Family
ID=29388835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002102111A Withdrawn JP2003298049A (ja) | 2002-04-04 | 2002-04-04 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2003298049A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720473B1 (ko) * | 2005-12-30 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 반도체 트랜지스터의 제조 방법 |
| JP2007311495A (ja) * | 2006-05-17 | 2007-11-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR20100076910A (ko) * | 2008-12-26 | 2010-07-06 | 도쿄엘렉트론가부시키가이샤 | 기판 처리 방법 및 기억 매체 |
| JP2010171372A (ja) * | 2008-12-26 | 2010-08-05 | Tokyo Electron Ltd | 基板処理方法及び記憶媒体 |
| WO2020090451A1 (ja) * | 2018-11-02 | 2020-05-07 | セントラル硝子株式会社 | ドライエッチング方法 |
-
2002
- 2002-04-04 JP JP2002102111A patent/JP2003298049A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720473B1 (ko) * | 2005-12-30 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 반도체 트랜지스터의 제조 방법 |
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| JP2010171372A (ja) * | 2008-12-26 | 2010-08-05 | Tokyo Electron Ltd | 基板処理方法及び記憶媒体 |
| US8986561B2 (en) | 2008-12-26 | 2015-03-24 | Tokyo Electron Limited | Substrate processing method and storage medium |
| TWI490941B (zh) * | 2008-12-26 | 2015-07-01 | Tokyo Electron Ltd | Substrate processing methods and memory media |
| KR101699547B1 (ko) * | 2008-12-26 | 2017-01-24 | 도쿄엘렉트론가부시키가이샤 | 기판 처리 방법 및 기억 매체 |
| WO2020090451A1 (ja) * | 2018-11-02 | 2020-05-07 | セントラル硝子株式会社 | ドライエッチング方法 |
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