JP2004071628A

JP2004071628A - 半導体受光装置

Info

Publication number: JP2004071628A
Application number: JP2002224850A
Authority: JP
Inventors: Shigemi Okawa; 大川　成実
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-08-01
Filing date: 2002-08-01
Publication date: 2004-03-04
Anticipated expiration: 2022-08-01
Also published as: US20040021060A1; JP3795843B2; US6894268B2

Abstract

【課題】高感度、かつ低リーク電流の固体撮像装置に適用される半導体受光装置を提供する。
【解決手段】第１導電型の第１の層が、半導体基板の活性領域の表層部の一部に形成されている。半導体基板の表面の法線に平行な視線で見たとき、第１の層に部分的に重なるように第２導電型の埋込層が配置されている。埋込層は、第１の層よりも深く、かつ上面が素子分離領域の底面よりも深い位置に配置される。第１の層と埋込層との間に空乏層が画定される。活性領域のうち第１の層の配置されていない領域ＭＩＳＦＥＴが形成されている。ＭＩＳＦＥＴのソース及びドレインに相当する第１及び第２の不純物拡散領域の底面は、埋込層の上面よりも浅い位置に配置されている。第２導電型の埋込層接続部が、第１の不純物拡散領域と埋込層とを電気的に接続する。
【選択図】　図３

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体受光装置に関し、特にフォトダイオードの一方の端子にＭＩＳＦＥＴ（金属／絶縁物／半導体型電界効果トランジスタ）が接続され、このＭＩＳＦＥＴを導通させてフォトダイオードを初期設定することができる半導体受光装置に関する。
【０００２】
【従来の技術】
従来のＣＣＤ型固体撮像装置に加え、ＣＭＯＳ型固体撮像装置が提案されている。ＣＭＯＳ型固体撮像装置の特徴として、単一電源、低電圧駆動、及び低消費電力が挙げられる。ＣＭＯＳ型固体撮像装置は、一般的に、１つの画素（ピクセル）が３つのトランジスタと１つのフォトダイオードで構成される３トランジスタ型と、１つの画素が４つのトランジスタと１つのフォトダイオードで構成された４トランジスタ型とに分類される。
【０００３】
３トランジスタ型の固体撮像装置においては、１つの画素に、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタが含まれる。リセットトランジスタは、フォトダイオードをリセット電圧に初期設定する。ソースフォロワトランジスタは、そのゲート電極がフォトダイオードに接続されており、フォトダイオードに発生した電圧により制御される。セレクトトランジスタはソースフォロワトランジスタに直列に接続され、当該画素の信号読み出しのスイッチングを行う。４トランジスタ型の固体撮像装置においては、３トランジスタ型の固体撮像装置の各画素のフォトダイオードとソースフォロワトランジスタのゲート電極との間に、トランスファトランジスタが挿入される。
【０００４】
いずれの固体撮像装置においても、撮像時には、まずリセットトランジスタを導通させて、フォトダイオードのＮ型層を基準電圧（リセット電圧）に初期設定する。その後、一定期間フォトダイオードで受光する。受光によってフォトダイオードのＮ型層に電子が蓄積され、Ｎ型層の電圧が低下する。この電圧変化がソースフォロワトランジスタで検出され、セレクトトランジスタを介して出力される。
【０００５】
フォトダイオードのＮ型層の電圧変化は、フォトダイオードの接合容量に依存し、接合容量が小さいほど電圧変化が大きい。従って、フォトダイオードの接合容量を小さくすることにより、受光感度の向上を図ることができる。
【０００６】
図１５（Ａ）に、Ｎ^＋Ｐ型フォトダイオードを用いた従来のＣＭＯＳ型固体撮像装置のフォトダイオードとリセットトランジスタとの断面図を示す。Ｐ型シリコン基板２００の表面にフィールド酸化膜２０１が形成され、活性領域が画定されている。フィールド酸化膜２０１はＰ型ウェル２０５内に配置されている。活性領域の一部の表層部にＮ型層２０２が形成されている。Ｎ型層２０２の一部の外周は、フィールド酸化膜２０１に接している。活性領域のうちＮ型層２０２の形成されていない領域にＰ型ウェル２０３が形成されている。このＰ型ウェル２０３内に、Ｎチャネルのリセットトランジスタ２０４が形成されている。
【０００７】
リセットトランジスタ２０４は、チャネル領域の両側に配置されたソース領域２０４Ｓ、ドレイン領域２０４Ｄ、及びチャネル領域の上にゲート絶縁膜を介して形成されたゲート電極２０４Ｇを含んで構成される。ソース領域２０４ＳはＮ型層２０２に接触している。リセットトランジスタ２０４のドレイン領域２０４Ｄに、リセット電圧ＶＲが印加されている。ソース領域２０４Ｓはソースフォロワトランジスタのゲート電極に接続されている。
【０００８】
Ｎ型層２０２の下方に空乏層が広がる。シリコン基板２００の上面からＮ型層２０２を通って空乏層まで光が進入すると、空乏層内で電子正孔対が発生し、Ｎ型層２０２に電子が蓄積される。このように、Ｎ型層２０２を透過した光によって光電変換が行われる。短波長の光はＮ型層２０２で吸収されやすいため、短波長の光に対する感度が、長波長の光に対する感度に比べて低くなる。
【０００９】
図１５（Ｂ）に示すように、Ｎ型層２０２を薄くすると、短波長の光の吸収が少なくなり、感度を高めることができる。ところが、Ｎ型層２０２を薄くすると、その下に形成される空乏層が、活性領域とその周囲のフィールド酸化膜２０１との境界Ｐにおいて、フィールド酸化膜２０１の底面の浅い部分に接触し易くなる。フィールド酸化膜２０１の底面の浅い部分は、シリコン基板の局所酸化時にストレスが集中する部分である。この部分に空乏層が接触してしまうため、リーク電流が大きくなってしまう。
【００１０】
図１６（Ａ）に、Ｐ^＋ＮＰ型フォトダイオードを用いた従来のＣＭＯＳ型固体撮像装置のフォトダイオードとリセットトランジスタの断面図を示し、図１６（Ｂ）にその平面図を示す。図１６（Ｂ）の一点鎖線Ａ１４−Ａ１４における断面図が図１６（Ａ）に相当する。以下、図１５（Ａ）に示した固体撮像装置との相違点について説明する。
【００１１】
フィールド酸化膜２０１で囲まれた活性領域の表層部の一部にＰ^＋型層２１０が形成され、その下にＮ型層２１１が形成されている。Ｎ型層２１１が、リセットトランジスタ２０４のソース領域２０４Ｓに接触している。Ｎ型層２１１とＰ^＋型層２１０との界面、及びＮ型層２１１の下方に空乏層が形成される。Ｎ型層２１１がシリコン基板２００の表面に露出せず、内部に埋め込まれているため、空乏層がフィールド酸化膜２０１に接触しない。このため、リーク電流を少なくすることができる。
【００１２】
【発明が解決しようとする課題】
図１６に示したＣＭＯＳ型固体撮像装置においては、Ｎ型層２１１とＰ^＋型層２１０との界面に形成される空乏層が、Ｎ型層２１１の下方に形成される空乏層よりも薄い。従って、Ｎ型層２１１とＰ^＋型層２１０との間の容量が接合容量の大部分を占める。このように、接合容量が大きくなってしまうため、受光感度が低下してしまう。また、Ｎ型層２１１の上方の空乏層が薄いため、主にＮ型層２１１の下方に形成される空乏層で光電変換が行われる。短波長の光は、Ｐ^＋型層２１０及びＮ型層２１１を通過するときに減衰するため、特に短波長域の感度が低下する。
【００１３】
図１６（Ｂ）に示したように、Ｎ型層２１１の外周が、フィールド酸化膜２０１と活性領域との境界線から活性領域側に所定の幅、例えば０．１〜０．２μｍだけ離れている。これにより、Ｎ型層２１１とＰ^＋型層２１０との界面に形成される空乏層がフィールド酸化膜２０１に接触することを防止することができる。ところが、このような構造にすると、フォトダイオードの実効的な受光面積が小さくなってしまう。特に、画素を微細化すると、Ｎ型層２１１とフィールド酸化膜２０１との間の額縁部分の占める割合が大きくなる。
【００１４】
本発明の目的は、高感度、かつ低リーク電流の固体撮像装置に適用される半導体受光装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明の一観点によると、半導体基板の表層部に形成され、活性領域を画定する素子分離絶縁領域と、前記活性領域の表層部の一部に形成された第１導電型の第１の層と、前記半導体基板の表面の法線に平行な視線で見たとき、前記第１の層に部分的に重なるように配置され、該第１の層よりも深く、かつ上面が前記素子分離領域の底面よりも深い位置に配置され、前記第１導電型とは反対の第２導電型を有し、前記第１の層との間に空乏層を画定する埋込層と、前記活性領域のうち前記第１の層の配置されていない領域に形成されたＭＩＳＦＥＴであって、該ＭＩＳＦＥＴは、前記半導体基板の表層部に、チャネル領域を挟んで配置された第２導電型の第１及び第２の不純物拡散領域と該チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、該第１及び第２の不純物拡散領域の底面が前記埋込層の上面よりも浅い位置に配置されている前記ＭＩＳＦＥＴと、前記第１の不純物拡散領域と前記埋込層とを電気的に接続する第２導電型の埋込層接続部とを有する半導体受光装置が提供される。
【００１６】
第１の層と埋込層との間の空乏層に光が入射すると、電子正孔対が発生し、埋込層にキャリアが蓄積されて、その電位が変化する。キャリアの蓄積による電位の変化量は、受光量に依存する。埋込層が深い領域に形成されているが、埋込層接続部を配置することにより、埋込層とＭＩＳＦＥＴの第１の不純物拡散領域とを電気的に接続することができる。埋込層が深い領域に配置されているため、第１の層と埋込層との間の静電容量が小さくなり、受光感度を高めることができる。
【００１７】
本発明の他の観点によると、半導体基板の表層部に形成され、活性領域を画定する素子分離絶縁領域と、前記活性領域の表層部の一部に形成された第１導電型の第１の層であって、該第１の層の下方に空乏層を画定する第１の層と、前記第１の層と前記素子分離絶縁領域との間に配置され、前記半導体基板の表面の上から見たとき、両者と重なる部分を有し、前記第１の層よりも深い領域まで達する第１導電型の第１の領域と、前記活性領域のうち前記第１の層の配置されていない領域に形成されたＭＩＳＦＥＴであって、該ＭＩＳＦＥＴは、前記半導体基板の表層部に、チャネル領域を挟んで配置された第２導電型の第１及び第２の不純物拡散領域と該チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、該第１の不純物拡散領域が前記第１の層に電気的に接続されている前記ＭＩＳＦＥＴとを有する半導体受光装置が提供される。
【００１８】
第１の層の下方に形成された空乏層に光が入射すると、電子正孔対が発生し、第１の層にキャリアが蓄積されて、その電位が変化する。第１の層の電位の変化量は、受光量に依存する。第１の層と素子分離絶縁領域との間に第１の領域が配置されているため、空乏層が素子分離絶縁膜に接触しない。このため、リーク電流の増大を防止することができる。
【００１９】
本発明の他の観点によると、半導体基板の表層部に形成され、該半導体基板との界面に空乏層を画定する第１導電型の第１の層を含むフォトダイオードと、前記半導体基板の表層部に画定された第１のチャネル領域を挟んで配置された第１導電型の第１のドレイン領域と第１のソース領域、及び該第１のチャネル領域上に第１のゲート絶縁膜を介して配置された第１のゲート電極を含み、該第１のソース領域が前記第１の層に連続しているトランスファトランジスタと、前記半導体基板の表層部に画定された第２のチャネル領域を挟んで配置された第１導電型の第２のドレイン領域と第２のソース領域、及び該第２のチャネル領域上に第２のゲート絶縁膜を介して配置された第２のゲート電極を含み、該第２のソース領域が前記第１のドレイン領域に連続しているリセットトランジスタと、前記リセットトランジスタの第２のドレイン領域にリセット電圧を印加するリセット線と、前記半導体基板の表層部に画定された第３のチャネル領域を挟んで配置された第１導電型の第３のドレイン領域と第３のソース領域、及び該第３のチャネル領域上に第３のゲート絶縁膜を介して配置された第３のゲート電極を含み、該第３のドレイン領域が前記リセット線に接続され、該第３のゲート電極が前記トランスファトランジスタの第１のドレイン領域に接続されているソースフォロワトランジスタと、前記半導体基板の表層部に画定された第４のチャネル領域を挟んで配置された第１導電型の第４のドレイン領域と第４のソース領域、及び該第４のチャネル領域上に第４のゲート絶縁膜を介して配置された第４のゲート電極を含み、該第４のドレイン領域が前記第３のソース領域に連続しており、該第４のゲート電極が前記トランスファトランジスタの第１のゲート電極に連続しているセレクトトランジスタと、前記半導体基板の上に形成され、前記セレクトトランジスタの第４のソース領域に接続された信号線と、前記半導体基板の上に形成され、前記第１及び第４のゲート電極に接続されたセレクト線とを有する半導体受光装置が提供される。
【００２０】
リセットトランジスタとトランスファトランジスタとを導通させることにより、フォトダイオードが初期設定される。トランスファトランジスタを非導通状態にすることにより、受光量に応じたキャリアがフォトダイオードの第１の層に蓄積され、その電位が変化する。リセットトランジスタを非導通状態にし、トランスファトランジスタを導通させると、フォトダイオードの第１の層の電圧がソースフォロワトランジスタの第３のゲート電極に印加される。セレクトトランジスタを導通させると、第１の層の電圧に依存した信号電圧が信号線に印加される。リセットトランジスタを導通させると、ソースフォロワトランジスタのゲート電極にリセット電圧が印加され、リセット電圧に依存した電圧が信号線に印加される。トランスファトランジスタの第１のゲート電極と、セレクトトランジスタの第４のゲート電極とが、１本のセレクト線に接続されているため、２つのトランジスタの各々に１本ずつ制御線を配置する場合に比べて、配線スペースを少なくすることができる。これにより、受光部の面積を大きくすることができる。
【００２１】
【発明の実施の形態】
図１に、ＣＭＯＳ型固体撮像装置の概略等価回路図を示す。複数の画素ＰＸＬが行列状に配置されている。画素ＰＸＬの各行に対応してセレクト線ＳＥＬとリセット線ＲＳＴとが配置され、各列に対応して信号線ＳＩＧが配置されている。セレクト線ＳＥＬ及びリセット線ＲＳＴは駆動回路ＤＲＶに接続され、信号線ＳＩＧは読出回路ＳＮＳに接続されている。
【００２２】
図２（Ａ）に、３トランジスタ型の固体撮像装置の１画素の等価回路図を示す。フォトダイオードＰＤのカソードが、リセットトランジスタＴ_ＲＳを介してリセット電圧線ＶＲに接続されている。リセット電圧線ＶＲには、リセット電圧が印加されている。フォトダイオードＰＤのアノードは接地されている。
【００２３】
ソースフォロワトランジスタＴ_ＳＦとセレクトトランジスタＴ_ＳＬとが直列接続されている。ソースフォロワトランジスタＴ_ＳＦのソース端子がリセット電圧線ＶＲに接続され、セレクトトランジスタＴ_ＳＬのドレイン端子が信号線ＳＩＧに接続されている。ソースフォロワトランジスタＴ_ＳＦのゲート電極が、フォトダイオードＰＤのカソードに接続され、セレクトトランジスタＴ_ＳＬのゲート電極がセレクト線ＳＥＬに接続されている。なお、リセットトランジスタＴ_ＲＳ、ソースフォロワトランジスタＴ_ＳＦ、及びセレクトトランジスタＴ_ＳＬは、すべてＮチャネル型ＭＯＳＦＥＴである。
【００２４】
なお、画素内のトランジスタはすべてＮチャネル型ＭＯＳＦＥＴであるが、その周辺回路はＣＭＯＳで構成される。このため、図２（Ａ）に示した固体撮像装置は、ＣＭＯＳ型固体撮像装置と呼ばれる。
【００２５】
以下、図２（Ａ）に示した３トランジスタ型の固体撮像装置の動作について簡単に説明する。まず、リセットトランジスタＴ_ＲＳを導通させて、フォトダイオードＰＤに逆バイアスを印加し、カソードをリセット電圧に初期設定する。リセットトランジスタＴ_ＲＳを非導通状態にし、受光を開始する。フォトダイオードＰＤに光が入射すると、カソードに電子が蓄積され、カソードの電位が低下する。
【００２６】
カソードの電位の低下に対応して、ソースフォロワトランジスタＴ_ＳＦのゲート電極の電位が低下する。セレクトトランジスタＴ_ＳＬを導通させると、フォトダイオードＰＤのカソードの電圧低下に対応した信号電圧が信号線ＳＩＧに出力される。信号線ＳＩＧに現れた信号電圧が、図１に示した読出回路ＳＮＳで検出される。次に、リセットトランジスタＴ_ＲＳを導通させて、ソースフォロワトランジスタＴ_ＳＦのゲート電極にリセット電圧を印加する。この状態で信号線ＳＩＧに現れる電圧を読出回路ＳＮＳで検出する。
【００２７】
読出回路ＳＮＳで検出された２つの電圧の差分を求める。この差分は、フォトダイオードＰＤの受光量に依存した値になる。２つの電圧の差分を求めることにより、ソースフォロワトランジスタＴ_ＳＦ及びセレクトトランジスタＴ_ＳＬの閾値電圧の画素ごとのばらつきに起因する信号電圧のばらつきの影響を回避することができる。
【００２８】
図２（Ｂ）に、本発明の第１の実施例による３トランジスタ型固体撮像装置の１画素の平面図を示す。活性領域１が、四角形の部分１Ａ、この四角形の部分１Ａの図の右辺の上端近傍から右方向に突出した部分１Ｂ、突出部分１Ｂの先端に連続し、四角形部分１Ａの右辺からある間隔を隔てて列方向に延びた部分１Ｃ、及び列方向に延びた部分１Ｃの下端に連続し、四角形部分１Ａの下辺からある間隔を隔てて行方向に延びた部分１Ｄを含んで構成されている。四角形部分１Ａ内にフォトダイオードＰＤが配置される。
【００２９】
リセットトランジスタＴ_ＲＳのゲート電極が、活性領域１の列方向に延びた部分１Ｃと交差し、さらにその交差箇所よりも下側において、ソースフォロワトランジスタＴ_ＳＦのゲート電極が活性領域１の列方向に延びた部分１Ｃと交差している。セレクトトランジスタＴ_ＳＬのゲート電極が活性領域１の行方向に延びた部分１Ｄと交差している。セレクトトランジスタＴ_ＳＬのゲート電極は、行方向に延在するセレクト線ＳＥＬから分岐している。
【００３０】
活性領域１のうち、フォトダイオードＰＤの配置された四角形の部分１Ａと、リセットトランジスタＴ_ＲＳのゲート電極の配置された部分との間の領域（リセットトランジスタＴ_ＲＳのドレイン領域）に、コンタクトホールＨ_ＳＦが配置されている。リセットトランジスタＴ_ＲＳのドレイン領域は、コンタクトホールＨ_ＳＦ、及び上層配線を経由して、ソースフォロワトランジスタＴ_ＳＦのゲート電極に接続されている。
【００３１】
活性領域１のうち、フォトダイオードＰＤの配置された四角形の部分１ＡからコンタクトホールＨ_ＳＦの配置された領域までにわたって、基板表面からやや深い位置にＮ型埋込層５が配置されている。コンタクトホールＨ_ＳＦの配置された領域に、Ｎ型埋込層５の上面から基板表面まで達する埋込層接続部８が配置されている。Ｎ型埋込層５の外周は、活性領域１の縁よりもフィールド酸化膜側に入り込んでいる。コンタクトホールＨ_ＳＦは、埋込層接続部８に内包される。
【００３２】
リセットトランジスタＴ_ＲＳのゲート電極が、コンタクトホールＨ_ＲＳＴを経由して上層のリセット線ＲＳＴ（図１、図２（Ａ）参照）に接続されている。
活性領域１のうち、リセットトランジスタＴ_ＲＳのゲート電極との交差箇所と、ソースフォロワトランジスタＴ_ＳＦのゲート電極との交差箇所との間の領域（リセットトランジスタＴ_ＲＳのソース領域及びソースフォロワトランジスタＴ_ＳＦのソース領域）にコンタクトホールＨ_ＶＲが配置されている。リセットトランジスタＴ_ＲＳのソース領域及びソースフォロワトランジスタＴ_ＳＦのソース領域は、コンタクトホールＨ_ＶＲを経由して上層のリセット電圧線ＶＲ（図２（Ａ）参照）に接続されている。
【００３３】
活性領域１Ｄのうち、セレクトトランジスタＴ_ＳＬのゲート電極と交差する箇所よりも左側の領域（セレクトトランジスタＴ_ＳＬのドレイン領域）にコンタクトホールＨ_ＳＩＧが配置されている。セレクトトランジスタＴ_ＳＬのドレイン領域は、コンタクトホールＨ_ＳＩＧを経由して、上層の信号線ＳＩＧ（図１、図２（Ａ）参照）に接続されている。
【００３４】
図３に、図２（Ｂ）の一点鎖線Ａ３−Ａ３における断面図を示す。シリコン基板２の表面上に厚さ２５０〜３５０ｎｍのフィールド酸化膜４が形成され、フィールド酸化膜４に囲まれた活性領域１が画定されている。Ｐ型シリコン基板２の表層部のうち、活性領域１内のフォトダイオードＰＤの配置される領域以外の領域、及びフィールド酸化膜４が形成されている領域にＰ型ウェル３が形成されている。
【００３５】
フォトダイオードＰＤが配置される領域の表層部に、Ｐ^＋型層６が形成され、それよりも深い位置に、Ｐ^＋型層６からある間隔を隔ててＮ型埋込層５が形成されている。Ｐ^＋型層６は、フィールド酸化膜４の下方に形成されているＰ型ウェル３に接触している。
【００３６】
Ｎ型埋込層５は、シリコン基板２の表面からの深さが０．５μｍよりも深い位置に配置されており、その上面は、フィールド酸化膜４の底面よりも深い位置に配置される。基板法線方向に平行な視線で見たとき、Ｎ型埋込層５の大部分がＰ^＋型層６と重なる。フィールド酸化膜４の直下においては、Ｎ型埋込層５の上面が、活性領域直下の部分の上面よりも０．１〜０．２μｍだけ浅い位置に形成される。この部分においても、Ｎ型埋込層５から伸びる空乏層の上面とフィールド酸化膜４の底面との間に０．２μｍ程度の間隔が確保される。Ｎ型埋込層５とＰ^＋型層６との間、及びＮ型埋込層５の下方に、空乏層が形成される。Ｎ型埋込層５がフォトダイオードＰＤのカソードになり、Ｐ^＋型層６及びシリコン基板２がフォトダイオードＰＤのアノードになる。
【００３７】
基板法線に平行な視線で見たとき、Ｎ型埋込層５の端部が、フィールド酸化膜４と重なる。Ｎ型埋込層５の上面がフィールド酸化膜４の底面よりも深い位置に配置されているため、Ｎ型埋込層５とフィールド酸化膜４とを部分的に重ねて配置したとしても、Ｎ型埋込層５から伸びる空乏層がフィールド酸化膜４に接触しない。
【００３８】
Ｎ型埋込層５はＰ型ウェル内に配置されていない。Ｎ型埋込層５の下方のシリコン基板２のＰ型不純物濃度は、Ｐ型ウェルの不純物濃度よりも低いため、Ｎ型埋込層５の下方に空乏層が長く延びる。
【００３９】
活性領域１の表面上に、リセットトランジスタＴ_ＲＳ、ソースフォロワトランジスタＴ_ＳＦ、及びセレクトトランジスタＴ_ＳＬが形成されている。これらは、いずれもＮチャネル型ＭＯＳＦＥＴである。Ｎ型埋込層５のうちＰ^＋型層６と重ならない部分から、Ｎ型の埋込層接続部８が上方に延び、シリコン基板２の表面まで達している。埋込層接続部８は、リセットトランジスタＴＲＳのドレイン領域１０に接触している。
【００４０】
シリコン基板２の表層部に形成されたＮ型の第１の不純物拡散領域１１が、リセットトランジスタＴ_ＲＳのソース領域とソースフォロワトランジスタＴ_ＳＦのソース領域とを兼ねる。Ｎ型の第２の不純物拡散領域１２が、ソースフォロワトランジスタＴ_ＳＦのドレイン領域とセレクトトランジスタＴ_ＳＬのソース領域とを兼ねる。Ｎ型の第３の不純物拡散領域１３がセレクトトランジスタＴ_ＳＬのドレイン領域となる。第１〜第３の不純物拡散領域１１〜１３の底面は、Ｎ型埋込層５の上面よりも浅い位置に配置されている。
【００４１】
フォトダイオードＰＤの配置されたシリコン基板２の表面を、ゲート酸化膜１５が覆っている。ゲート酸化膜１５は、ＭＯＳＦＥＴのゲート電極とシリコン基板２との間にも配置されている。酸化シリコンからなるマスク膜１６が、フォトダイオードＰＤの配置されているシリコン基板２の表面、リセットトランジスタＴ_ＲＳのドレイン領域１０、及びリセットトランジスタＴ_ＲＳのゲート電極Ｇの上面の一部分を連続的に覆う。
【００４２】
リセットトランジスタＴ_ＲＳのゲート電極Ｇの上面のうちマスク膜１６で覆われていない領域、ソースフォロワトランジスタＴ_ＳＦのゲート電極Ｇの上面、セレクトトランジスタＴ_ＳＬのゲート電極Ｇの上面、第１の不純物拡散領域１１、第２の不純物拡散領域１２、および第３の不純物拡散領域１３の上面に、例えばチタンシリサイドまたはコバルトシリサイド等からなる金属シリサイド膜１８が形成されている。
【００４３】
窒化シリコンまたは酸化窒化シリコンからなる下側層間絶縁膜２０が、マスク膜１６及び各トランジスタを覆う。下側層間絶縁膜２０の上に、酸化シリコンからなる主層間絶縁膜２１が形成されている。
【００４４】
埋込層接続部８の配置された位置に、主層間絶縁膜２１の上面からシリコン基板２の表面まで達するコンタクトホールＨ_ＳＦが形成されている。図２（Ｂ）に示したように、基板表面の法線に平行な視線で見たとき、コンタクトホールＨ_ＳＦが埋込層接続部８に内包される。第１の不純物拡散領域１１及び第３の不純物拡散領域１３の配置された位置に、主層間絶縁膜２１の上面から金属シリサイド膜１８の上面まで達するコンタクトホールＨ_ＶＲ及びＨ_ＳＩＧが形成されている。
【００４５】
コンタクトホールＨ_ＳＦ、Ｈ_ＶＲ、Ｈ_ＳＩＧ内に、タングステンからなるプラグ２３が埋め込まれている。なお、コンタクトホールＨ_ＳＦ、Ｈ_ＶＲ、Ｈ_ＳＩＧの底面及び側面は、ＴｉＮ等からなるバリアメタル層で覆われている。
【００４６】
次に、図４及び図５を参照して、第１の実施例によるＣＭＯＳ型固体撮像装置の製造方法について説明する。
図４（Ａ）に示すように、Ｐ型シリコン基板２の表面上に、シリコン局所酸化（ＬＯＣＯＳ）法により厚さ２５０〜３５０ｎｍ（中心条件３００ｎｍ）のフィールド酸化膜４を形成する。フィールド酸化膜４により活性領域１が画定される。Ｎチャネル型ＭＯＳＦＥＴ形成用のＰ型ウェル３を形成する。活性領域１の表面を熱酸化し厚さ３〜７ｎｍ（中心条件５ｎｍ）のゲート酸化膜１５を形成する。
【００４７】
以下、図４（Ｂ）の状態に至るまでの工程を説明する。基板表面上に化学気相成長（ＣＶＤ）により厚さ１５０〜２５０ｎｍ（中心条件１８０ｎｍ）の多結晶シリコン膜を堆積させる。この多結晶シリコン膜のうち、ＮチャネルＭＯＳＦＥＴのゲート電極となる領域に、加速エネルギ１０〜３０ｋｅＶ（中心条件２０ｋｅＶ）、ドーズ量２×１０^１５〜６×１０^１５ｃｍ^−２（中心条件４×１０^１５ｃｍ^−２）の条件でリン（Ｐ）イオンを注入する。その後、８００℃程度で活性化アニールを行う。
【００４８】
この多結晶シリコン膜をパターニングし、ＭＯＳＦＥＴのゲート電極Ｇを残す。多結晶シリコン膜のエッチングは、塩素系のエッチングガスを用いた反応性イオンエッチング（ＲＩＥ）により行うことができる。
【００４９】
以下、図５（Ｃ）の状態に至るまでの工程を説明する。加速エネルギ３６０〜５００ｋｅＶ（中心条件４２０ｋｅＶ）、ドーズ量０．５×１０^１２〜１×１０^１３ｃｍ^−２（中心条件３×１０^１２ｃｍ^−２）、イオン注入後の不純物プロファイルのピークの深さＲｐ＝０．５７μｍの条件でリンイオンを注入することによりＮ型埋込層５を形成する。
【００５０】
次に、リンイオンを注入することにより、埋込層接続部８を形成する。埋込層接続部８は、注入条件の異なる３回のイオン注入により形成される。まず、加速エネルギ３０〜１００ｋｅＶ（中心条件３０ｋｅＶ）、ドーズ量１×１０^１４〜５×１０^１５ｃｍ^−２（中心条件２×１０^１５ｃｍ^−２）の条件でリンイオンを注入して、最も浅い部分を形成する。次に、加速エネルギ１００〜２２０ｋｅＶ（中心条件１６０ｋｅＶ）、ドーズ量１×１０^１２〜３×１０^１３ｃｍ^−２（中心条件２×１０^１３ｃｍ^−２）、Ｒｐ＝０．２１μｍの条件でリンイオンを注入して、中央部分を形成する。最後に、加速エネルギ２００〜３６０ｋｅＶ（中心条件２６０ｋｅＶ）、ドーズ量０．５×１０^１２〜２×１０^１３ｃｍ^−２（中心条件１×１０^１３ｃｍ^−２）、Ｒｐ＝０．３５μｍの条件でリンイオンを注入して、最も深い部分を形成する。
【００５１】
Ｎチャネル型ＭＯＳＦＥＴの低濃度ドレイン（ＬＤＤ）構造を有するソース領域及びドレイン領域の低濃度領域ＬＤＤを形成するためのイオン注入を行う。注入する不純物はリンであり、加速エネルギは１０〜３０ｋｅＶ（中心条件２０ｋｅＶ）であり、ドーズ量は２×１０^１３〜１×１０^１４ｃｍ^−２（中心条件４×１０^１３ｃｍ^−２）である。
【００５２】
Ｐ^＋型層６を形成するためのイオン注入を行う。注入する不純物イオンはボロン（Ｂ）であり、加速エネルギは５〜１０ｋｅＶであり、ドーズ量は１×１０^１３〜１×１０^１４ｃｍ^−２である。なお、注入する不純物イオンをＢＦ_２にし、加速エネルギを３０ｋｅＶにしてもよい。このイオン注入は、周辺回路のＰチャネル型ＭＯＳＦＥＴのソース及びドレイン領域の低濃度領域を形成するためのイオン注入を兼ねる。
【００５３】
上述のように、埋込層接続部８を形成するためのイオン注入を、リセットトランジスタＴ_ＲＳのソース及びドレイン領域を形成するためのイオン注入とは別に行うことにより、埋込層接続部８の不純物濃度をリセットトランジスタＴ_ＲＳの特性とは独立に設定することができる。
【００５４】
図５（Ｄ）の状態に至るまでの工程を説明する。基板上に、ＣＶＤにより厚さ５０〜１５０ｎｍ（中心条件１００ｎｍ）の酸化シリコン膜を堆積させる。フォトダイオードＰＤの形成される領域からリセットトランジスタＴ_ＲＳのゲート電極Ｇの上面の一部までを連続的にレジストパターンで覆う。このレジストパターンをマスクとし、フッ素系ガスを用いたＲＩＥにより、酸化シリコン膜を異方性エッチングする。エッチング後、レジストパターンを除去する。フォトダイオードＰＤの配置される領域からリセットトランジスタＴ_ＲＳのゲート電極Ｇの上面の一部までを連続的に覆うマスク膜１６が残るとともに、ゲート電極Ｇの側面上にサイドウォールスペーサＳＷが残る。
【００５５】
Ｎチャネル型ＭＯＳＦＥＴの形成される領域に、加速エネルギ１０〜３０ｋｅＶ（中心条件２０ｋｅＶ）、ドーズ量１×１０^１５〜５×１０^１５ｃｍ^−２（中心条件２×１０^１５ｃｍ^−２）の条件でリンイオンを注入し、第１〜第３の不純物拡散領域１１〜１３を形成する。ＰチャネルＭＯＳＦＥＴの形成される領域に、加速エネルギ５〜１０ｋｅＶ（中心条件７ｋｅＶ）、ドーズ量１×１０^１５〜５×１０^１５ｃｍ^−２（中心条件２×１０^１５ｃｍ^−２）の条件でボロンイオンを注入する。
【００５６】
次に、図３の状態に至るまでの工程を説明する。基板上にＴｉまたはＣｏ膜をスパッタリングにより堆積させ、ラピッドサーマルアニール（ＲＴＡ）を行うことにより、ゲート電極Ｇの上面及び第１〜第３の不純物拡散領域１１〜１３の上に、金属シリサイド膜１８を形成する。ＲＴＡ後、未反応のＴｉまたはＣｏ膜を除去する。このとき、フォトダイオードＰＤの表面はマスク膜１６で覆われているため、この部分には金属シリサイド膜が形成されない。
【００５７】
基板上に、プラズマＣＶＤにより窒化シリコンからなる厚さ５０〜１００ｎｍの下側層間絶縁膜２０を堆積させる。なお、下側層間絶縁膜２０として厚さ１００〜３００ｎｍ（中心条件２００ｎｍ）の酸化窒化シリコン膜を用いてもよい。下側層間絶縁膜２０の上に、酸化シリコンからなる厚さ７００〜１５００ｎｍ（中心条件１０００ｎｍ）の主層間絶縁膜２１をプラズマＣＶＤにより堆積させる。化学機械研磨（ＣＭＰ）を行い、主層間絶縁膜２１の表面を平坦化する。
【００５８】
主層間絶縁膜２１の表面の平坦化を行った後、コンタクトホールＨ_ＳＦ、Ｈ_ＶＲ、及びＨ_ＳＩＧを形成する。バリアメタル層の堆積、タングステン層の堆積、及びＣＭＰを行うことにより、コンタクトホールＨ_ＳＦ、Ｈ_ＶＲ、及びＨ_ＳＩＧ内に導電性プラグ２３を充填する。
【００５９】
図３に示したリセットトランジスタＴ_ＲＳのドレインの低濃度領域１０の底面は、Ｎ型埋込層５の上面よりも浅い位置に配置されている。Ｎ型埋込層５からシリコン基板２の表面まで達する埋込層接続部８を配置することにより、Ｎ型埋込層５をリセットトランジスタＴ_ＲＳのドレイン領域１０に電気的に接続することができる。
【００６０】
上記第１の実施例では、Ｎ型埋込層５が深い位置に配置されているため、フォトダイオードＰＤの接合容量を小さくすることができる。これにより、フォトダイオードＰＤの感度向上を図ることができる。
【００６１】
また、Ｎ型埋込層５が、Ｐ^＋型層６から深さ方向にある間隔を隔てて配置されているため、両者の間の空乏層が厚くなる。主層間絶縁膜２１側からフォトダイオードＰＤに光が入射するとき、主としてＮ型埋込層５よりも浅い位置の空乏層で光電変換が行われるため、Ｎ型埋込層５による光吸収に起因する感度低下を抑制することができる。
【００６２】
フォトダイオードＰＤに隣接するフィールド酸化膜４の下方にシリコン基板２のＰ型不純物濃度よりも高濃度のＰ型ウェル３が形成されているため、Ｎ型埋込層５から延びる空乏層がフィールド酸化膜４に接触することを防止することができる。これにより、リーク電流の増大を防止することができる。
【００６３】
また、上記第１の実施例では、Ｎ型埋込層５の外周近傍領域がフィールド酸化膜４の下方まで入り込んでいる。フォトダイオードのＮ型層の縁をフィールド酸化膜４の縁から活性領域内に後退させていた従来のものに比べて、実効的な受光領域を大きくすることができる。
【００６４】
埋込層接続部８の直上にコンタクトホールＨ_ＳＦが形成され、導電性のプラグ２３が埋込層接続部８の上面に接触する。このように、比較的深い埋込層接続部８に導電性のプラグ２３が接触するため、ジャンクションリーク電流の増加を防止することができる。
【００６５】
次に、図６を参照して、第１の実施例の変形例について説明する。第１の実施例では、３トランジスタ型固体撮像装置に、図３の埋込層接続部８を適用したが、変形例では、４トランジスタ型固体撮像装置に、埋込層接続部８と同様の構造が適用される。
【００６６】
図６（Ａ）に、一般的な４トランジスタ型固体撮像装置の１画素の等価回路図を示す。図２（Ａ）に示した３トランジスタ型固体撮像装置のリセットトランジスタＴ_ＲＳとフォトダイオードＰＤとの間に、トランスファトランジスタＴ_ＴＲが挿入されている。フォトダイオードＰＤのカソードの電圧が、トランスファトランジスタＴ_ＴＲを介してソースフォロワトランジスタＴ_ＳＦのゲート電極に印加される。その他の構成は、図２（Ａ）に示した３トランジスタ型固体撮像装置の構成と同様である。
【００６７】
図６（Ｂ）に、フォトダイオードＰＤ及びトランスファトランジスタＴ_ＴＲの断面図を示す。以下、図３に示した３トランジスタ型固体撮像装置の断面図との相違点に着目して説明する。
【００６８】
トランスファトランジスタＴ_ＴＲがＰ型ウェル３内に形成されている。トランスファトランジスタＴ_ＴＲは、チャネル領域を挟んで配置されたドレイン領域５０とソース領域５１、及びチャネル領域上にゲート絶縁膜を介して形成されたゲート電極Ｇを含んで構成される。ソース領域５０が、埋込層接続部８Ａを介してＮ型埋込層５に接続されている。
【００６９】
埋込層接続部８Ａは、２回のリンのイオン注入によって形成される。第１回目のイオン注入は、加速エネルギ１００〜２２０ｋｅＶ、ドーズ量１×１０^１２〜３×１０^１３ｃｍ^−２の条件で行われ、第２回目のイオン注入は、加速エネルギ２００〜３６０ｋｅＶ、ドーズ量５×１０^１１〜２×１０^１３ｃｍ^−２の条件で行われる。
【００７０】
Ｐ^＋型層６が、ソース領域５０の一部と重なり、トランスファトランジスタＴ_ＴＲのゲート電極Ｇの近傍まで延びている。これにより、より完全な埋込型フォトダイオードが形成される。なお、３トランジスタ型固体撮像装置の場合と同様に、Ｎ型埋込層５を大きくして、受光部を広くすることができる。
【００７１】
次に、図７〜図９を参照して、本発明の第２の実施例によるＣＭＯＳ型固体撮像装置に付いて説明する。
図７に第２の実施例による３トランジスタ型固体撮像装置の１画素の平面図を示す。以下、図２（Ｂ）に示した第１の実施例によるＣＭＯＳ型固体撮像装置との相違点について説明する。
【００７２】
フォトダイオードＰＤのカソードとなるＮ型層３０が活性領域１の四角形部分１Ａの内側に配置されている。活性領域１の四角形部分１Ａとフィールド酸化膜との境界線に沿ってＮ型額縁領域３１が配置されている。Ｎ型額縁領域３１は、リセットトランジスタＴ_ＲＳのゲート電極の脇まで延在し、リセットトランジスタＴ_ＲＳのドレイン領域の高濃度部Ｄ_ＲＳを形成している。その他の構成は、図２（Ｂ）に示した第１の実施例によるＣＭＯＳ型固体撮像装置の構成と同じである。
【００７３】
図８に、図７の一点鎖線Ａ７−Ａ７における断面図を示す。リセットトランジスタＴ_ＲＳのゲート電極からセレクトトランジスタＴ_ＳＬまでの構造は、図３に示した第１の実施例によるＣＭＯＳ型固体撮像装置の構成と同じである。
【００７４】
フォトダイオードＰＤが配置される領域のシリコン基板２の表層部に、Ｎ型層３０が形成されている。フォトダイオードＰＤの周囲のフィールド酸化膜と活性領域との境界線に沿ってＮ型額縁領域３１が形成されている。Ｎ型額縁領域３１は、Ｎ型層３０よりも深い位置まで達する。図７に示したように、Ｎ型額縁領域３１は、図８の断面には現れていない領域を経由して、リセットトランジスタＴ_ＲＳのドレイン領域の高濃度部Ｄ_ＲＳに連続している。
【００７５】
次に、図９を参照して第２の実施例によるＣＭＯＳ型固体撮像装置の製造方法について説明する。第１の実施例の説明で参照した図４（Ａ）から図４（Ｂ）までの工程と同様の工程により、Ｐ型ウェル３、フィールド酸化膜４、ゲート電極Ｇを形成する。Ｎチャネル型ＭＯＳＦＥＴを形成すべき領域及びフォトダイオードＰＤを形成すべき領域に、加速エネルギ１０〜３０ｋｅＶ（中心条件２０ｋｅＶ）、ドーズ量１×１０^１３〜１×１０^１４ｃｍ^−２（中心条件４×１０^１３ｃｍ^−２）の条件で、リンイオンを注入する。Ｎチャネル型ＭＯＳＦＥＴのＬＤＤ構造を有するソース及びドレイン領域の低濃度部ＬＤＤが形成され、フォトダイオードＰＤのカソードとなるＮ型層３０が形成される。Ｎ型層３０の深さは０．１μｍ未満である。このように、フォトダイオードの中央部のＮ型層３０を浅く形成することにより、Ｎ型層での短波長光の減衰を抑制して、感度を向上させることができる。
【００７６】
次に、Ｎ型額縁領域３１及びリセットトランジスタＴ_ＲＳのドレイン領域の高濃度部Ｄ_ＲＳを形成するためのリンイオンの注入を行う。加速エネルギは７０〜１８０ｋｅＶ（中心条件１００ｋｅＶ）であり、ドーズ量は１×１０^１３〜１×１０^１４ｃｍ^−２（中心条件２×１０^１３ｃｍ^−２）である。Ｎ型額縁領域３１の幅は０．３〜０．５μｍであり、深さは０．１〜０．２５μｍである。
【００７７】
図８に示したマスク膜１６及びサイドウォールスペーサＳＷの形成から、導電性プラグ２３の形成までは、図５（Ｄ）及び図３を参照して説明した第１の実施例の製造工程と同じである。リセットトランジスタＴ_ＲＳのドレイン領域の高濃度部Ｄ_ＲＳ上に形成されたコンタクトホールＨ_ＳＦは、基板法線に平行な視線で見たとき、ドレイン領域の高濃度部Ｄ_ＲＳに内包される。導電性プラグ２３が、比較的深いドレイン領域の高濃度部Ｄ_ＲＳに接触するため、導電性プラグを接触させることによるジャンクションリーク電流の増加を抑制することができる。
【００７８】
また、フィールド酸化膜４の縁近傍のストレスの集中する領域に、深いＮ型額縁領域３１が形成されている。このため、Ｎ型層３０から下方に延びる空乏層がストレスの集中する領域に接触しない。これにより、ストレスの集中する領域でのリーク電流の増大を防止することができる。
【００７９】
上記第２の実施例では、Ｎ型額縁領域３１を形成するためのイオン注入の加速エネルギを、Ｎ型層３０を形成するためのイオン注入の加速エネルギよりも高くしたが、加速エネルギを高くする代わりにドーズ量を多くしてもよい。例えば、加速エネルギ１０〜３０ｋｅＶ（中心条件２０ｋｅＶ）、ドーズ量５×１０^１４〜５×１０^１５ｃｍ^−２（中心条件２×１０^１５ｃｍ^−２）の条件でイオン注入してもよい。ドーズ量を多くすると、活性化アニール時に不純物が深さ方向により深く拡散する。このため、Ｎ型層３０よりも深いＮ型額縁領域３１を形成することができる。
【００８０】
Ｎ型層３０の不純物濃度を１×１０^２０ｃｍ^−３未満とし、Ｎ型額縁領域３１の不純物濃度を１×１０^２０ｃｍ^−３よりも高くすることにより、リーク電流増大防止の十分な効果を得ることができる。
【００８１】
図１０に、第２の実施例の変形例によるＣＭＯＳ型固体撮像装置の平面図を示す。図７に示した第２の実施例では、Ｎ型額縁領域３１がリセットトランジスタＴ_ＲＳのゲート電極の脇まで延びていた。第２の実施例の変形例では、図１０に示すように、Ｎ型額縁領域３１が、リセットトランジスタＴ_ＲＳのゲート電極の一部に掛かっている。このため、リセットトランジスタＴ_ＲＳのゲート電極よりもドレイン領域Ｄ_ＲＳ側の活性領域１に接するフィールド酸化膜の縁の全長さ部分にわたって、深いＮ型額縁領域３１が配置される。このため、フィールド酸化膜の縁近傍のストレス集中箇所を経由して流れるリーク電流をより少なくすることができる。
【００８２】
Ｎ型額縁領域３１を形成するためのイオン注入は、例えば、加速エネルギ１０〜３０ｋｅＶ（中心条件２０ｋｅＶ）、ドーズ量５×１０^１４〜５×１０^１５ｃｍ^−２（中心条件２×１０^１５ｃｍ^−２）の条件で行う。このように、加速エネルギの低い条件でイオン注入すると、イオン注入される領域がリセットトランジスタＴ_ＲＳのゲート電極に掛かっても、リセットトランジスタＴ_ＲＳの特性に影響はない。
【００８３】
次に、図１１〜図１４を参照して、第３の実施例によるＣＭＯＳ型固体撮像装置について説明する。上記第１及び第２の実施例によるＣＭＯＳ型固体撮像装置は、３トランジスタ型のものであったが、第３の実施例によるＣＭＯＳ型固体撮像装置は４トランジスタ型のものである。
【００８４】
図１１（Ａ）に、第３の実施例によるＣＭＯＳ型固体撮像装置の１画素の等価回路図を示す。図２（Ａ）に示した３トランジスタ型の固体撮像装置のリセットトランジスタＴ_ＲＳとフォトダイオードＰＤとの間にトランスファトランジスタＴ_ＴＲが挿入されている。リセットトランジスタＴ_ＲＳとトランスファトランジスタＴ_ＴＲとの相互接続点が、ソースフォロワトランジスタＴ_ＳＦのゲート電極に接続されている。トランスファトランジスタＴ_ＴＲのゲート電極は、セレクトトランジスタＴ_ＳＬのゲート電極とともにセレクト線ＳＥＬに接続されている。
【００８５】
図１１（Ｂ）に、第３の実施例によるＣＭＯＳ型固体撮像装置の１画素部分の平面図を示す。以下、図２（Ｂ）に示した第１の実施例によるＣＭＯＳ型固体撮像装置の１画素部分の平面図との相違点について説明する。
【００８６】
図２（Ｂ）に示した第１の実施例の場合には、セレクトトランジスタＴ_ＳＬのゲート電極の延長上に、フォトダイオードＰＤが配置されていた。図１１（Ｂ）の第３の実施例においては、フォトダイオードＰＤが図の左方に移動されており、セレクトトランジスタＴ_ＳＬのゲート電極が図の上方に延び、フォトダイオードＰＤが配置された四角形部分１Ａから図の右方に延びた突出部分１Ｂと交差している。この交差箇所に、トランスファトランジスタＴ_ＴＲが配置される。その他の構成は、図２（Ｂ）に示した第１の実施例の構成と同一である。
【００８７】
図１２に、図１１（Ｂ）の一点鎖線Ａ１１−Ａ１１における断面図を示す。シリコン基板２の表層部に形成されたＰ型層４１、及びそれよりも深い位置に形成されたＮ型埋込層４０によりフォトダイオードＰＤが構成されている。フォトダイオードＰＤから図の右方に向かってトランスファトランジスタＴ_ＴＲ、リセットトランジスタＴ_ＲＳ、ソースフォロワトランジスタＴ_ＳＦ、及びセレクトトトランジスタＴ_ＳＬがこの順番に形成されている。ソースフォロワトランジスタＴ_ＳＦ、及びセレクトトランジスタＴ_ＳＬの構成は、図３に示した対応するトランジスタの構成と同じである。
【００８８】
第１の実施例では、リセットトランジスタＴ_ＲＳのドレイン領域１０が埋込層接続部８を介してＮ型埋込層５に接続されていたが、第３の実施例では、リセットトランジスタＴ_ＲＳのゲート電極とトランスファトランジスタＴ_ＴＲのゲート電極との間の基板表層部に形成された第４の不純物拡散領域４２が、リセットトランジスタＴ_ＲＳのドレイン領域とトランスファトランジスタＴ_ＴＲのソース領域とを兼ねる。
【００８９】
Ｎ型埋込層４０がトランスファトランジスタＴ_ＴＲのゲート電極の下に、ある深さだけ侵入しており、トランスファトランジスタＴ_ＴＲのドレイン領域を兼ねている。Ｐ型層１５は、フォトダイオードＰＤに隣接するフィールド酸化膜４の下方に形成されたＰ型ウェル３に接触しており、Ｎ型埋込層４０の縁は、フィールド酸化膜４と活性領域との境界線よりも活性領域側に後退している。このため、Ｎ型埋込層４０の下方に形成される空乏層が、フィールド酸化膜４の端部近傍に接することがない。これにより、フィールド酸化膜４の端部近傍のシリコンと酸化シリコンとの界面でのリーク電流の発生を防止することができる。
【００９０】
酸化シリコンからなるマスク膜１６が、フォトダイオードＰＤが配置された領域からトランスファトランジスタＴ_ＴＲのゲート電極の上面の一部分までを連続的に覆う。マスク膜１６及び各トランジスタを、下側層間絶縁膜２０及び主層間絶縁膜２０が覆う。
【００９１】
第４の不純物拡散領域４２が配置された位置に、主層間絶縁膜２１及び下側層間絶縁膜２０を貫通するコンタクトホールＨ_ＳＦが形成されている。コンタクトホールＨ_ＳＦ内に充填された導電性プラグ２３が、金属シリサイド膜１８を介して第４の不純物拡散領域４２に電気的に接続されている。コンタクトホールＨ_ＶＲ及びＨ_ＳＩＧの構成は、それぞれ図３に示した第１の実施例の対応するコンタクトホールＨ_ＶＲ及びＨ_ＳＩＧと同様である。
【００９２】
図１３を参照して、第３の実施例によるＣＭＯＳ型固体撮像装置の製造方法について説明する。ゲート電極Ｇを形成するまでの工程は、図４（Ａ）及び（Ｂ）を参照して説明した第１の実施例のＣＭＯＳ型固体撮像装置の製造方法と同じである。その後、図５（Ｃ）に示したソース及びドレイン領域の低濃度部ＬＤＤの形成と同じ方法で、低濃度部ＬＤＤを形成する。
【００９３】
次に、加速エネルギ３０〜５０ｋｅＶ（中心条件４０ｋｅＶ）、ドーズ量１×１０^１２〜５×１０^１３ｃｍ^−２（中心条件１×１０^１３ｃｍ^−２）の条件でリンイオンを注入することにより、Ｎ型埋込層４０を形成する。このとき、Ｎ型埋込層４０の端部がゲート電極の下方にもぐりこむようにイオン注入が行われる。次に、加速エネルギ３０ｋｅＶ、ドーズ量１×１０^１３ｃｍ^−２の条件でＢＦ_２イオンを注入することにより、Ｎ型埋込層４０よりも浅い領域にＰ型層４１を形成する。Ｐ型層４１の形成と同時に、周辺回路のＰチャネル型ＭＯＳＦＥＴ（図１３には現れていない）のソース及びドレインの低濃度部が形成される。
【００９４】
図１２に示したマスク膜１６、不純物拡散領域１１、１２、１３、４２、下側層間絶縁膜２０、主層間絶縁膜２１、及び導電性プラグ２３の形成工程は、第１の実施例において図５（Ｄ）及び図３を参照して説明した工程と同様である。
【００９５】
図１４に、第３の実施例のＣＭＯＳ型固体撮像装置の動作タイミングチャートを示す。図中の波形ＲＳＴ、ＳＥＬ、ＶＰＤ、ＧＳＦ、ＶＳＩＧは、それぞれ図１１（Ａ）のリセット線ＲＳＴに印加されるリセット信号、セレクト線ＳＥＬに印加されるセレクト信号、フォトダイオードＰＤのカソード電圧、ソースフォロワトランジスタＴ_ＳＦのゲート電圧、及び信号線ＳＩＧに現れる信号電圧を表している。以下の説明では、特に断らない限りＭＯＳＦＥＴの閾値電圧分の電圧降下を考慮しないこととする。
【００９６】
時刻ｔ_１において、セレクト信号ＳＥＬがハイレベルになっており、リセット信号ＲＳＴが立ち上がる。リセットトランジスタＴ_ＲＳ及びトランスファトランジスタＴ_ＴＲが導通状態になり、フォトダイオードＰＤのカソード電圧ＶＰＤがリセット電圧ＶＲに初期設定される。
【００９７】
時刻ｔ_２においてセレクト信号ＳＥＬが立ち下がり、トランスファトランジスタＴ_ＴＲが非導通状態になる。フォトダイオードＰＤに入射している光の強度に応じて光電変換が行われ、カソードに電子が蓄積される。これにより、フォトダイオードＰＤのカソード電圧ＶＰＤが低下する。
【００９８】
時刻ｔ_３において、リセット信号ＲＳＴが立下り、リセットトランジスタＴ_ＲＳが非導通状態になる。その直後の時刻ｔ_４において、セレクト信号ＳＥＬが立ち上がる。これにより、トランスファトランジスタＴ_ＴＲ及びセレクトトランジスタＴ_ＳＬが導通する。
【００９９】
フォトダイオードＰＤのカソード電圧ＶＰＤがソースフォロワトランジスタＴ_ＳＦのゲート電極に印加され、ソースフォロワトランジスタＴ_ＳＦのドレインにカソード電圧ＶＰＤが印加される。このカソード電圧ＶＰＤが、セレクトトランジスタＴ_ＳＬを介して信号線ＳＩＧに出力される。なお、信号線ＳＩＧの電圧ＶＳＩＧは、ＣＲ時定数に制限されて徐々に増加する。信号線ＳＩＧに現れた信号電圧ＶＳＩＧが一定になったところで、図１に示した読出回路ＳＮＳがその電圧を検出する。
【０１００】
時刻ｔ_５において、リセット信号ＲＳＴが立ち上がる。フォトダイオードＰＤのカソード電圧ＶＰＤがリセット電圧ＶＲに初期設定されるとともに、ソースフォロワトランジスタＴ_ＳＦのゲート電極にリセット電圧ＶＲが印加される。ソースフォロワトランジスタＴ_ＳＦが導通状態になり、信号線ＳＩＧにリセット電圧ＶＲが現れる。図１に示した読出回路ＳＮＳがこのリセット電圧ＶＲを検出する。時刻ｔ_５の直前に検出された信号電圧ＶＳＩＧと、検出されたリセット電圧ＶＲとの差分を求める。
【０１０１】
時刻ｔ_６においてセレクト信号ＳＥＬが立ち下がり、時刻ｔ_１と同じ状態になる。
上記説明では、各ＭＯＳＦＥＴの閾値電圧分の電圧降下を考慮しなかったが、実際には、信号線ＳＩＧに出力される信号電圧ＶＳＩＧ及びリセット電圧ＶＲは、ソースフォロワトランジスタＴ_ＳＦの閾値電圧分だけ低下する。ＭＯＳＦＥＴの閾値電圧は、画素ごとにばらついている。上述のように、受光量に応じた信号電圧ＶＳＩＧと、検出されたリセット電圧ＶＲとの差分を求めることにより、閾値電圧のばらつきによる影響を排除し、固定ノイズパターンの発生を防止することができる。
【０１０２】
上記第３の実施例では、図１２に示したように、フォトダイオードＰＤのカソードに相当するＮ型埋込層４０にタングステン等からなる導電性プラグが接触していない。このため、導電性プラグの接触によるジャンクションリーク電流の増加を防止することができる。
【０１０３】
また、上記第３の実施例では、図１１（Ｂ）に示したようにセレクトトランジスタＴ_ＳＬのゲート電極が図の上方に延びて、トランスファトランジスタＴ_ＴＲのゲート電極を構成している。従来の４トランジスタ型の固体撮像装置では、トランスファトランジスタＴ_ＴＲのゲート電極を制御する制御線、及びゲート電極と制御線とを接続するためのコンタクトホールを配置する必要があった。第３の実施例では、これらを配置する必要がないため、１画素中でフォトダイオードＰＤの占める面積比を大きくすることができる。
【０１０４】
また、図１４で説明したように、リセット信号ＲＳＴを立ち下げる時刻ｔ_３を、セレクト信号ＳＥＬを立ち上げる時刻ｔ_４の直前とすることが好ましい。このようなタイミングとすることにより、図１１（Ａ）に示したリセットトランジスタＴ_ＲＳとトランスファトランジスタＴ_ＴＲとの相互接続点がフローティング状態である期間を短くすることができる。
【０１０５】
この相互接続点は、図１２に示した第４の不純物拡散領域４２に相当する。第４の不純物拡散領域４２がフローティング状態になっていると、ジャンクションリーク電流によってその電圧が変動し、ソースフォロワトランジスタＴ_ＳＦのゲート電極に印加される信号電圧がこの電圧変動の影響を受けてしまう。第４の不純物拡散領域４２がフローティング状態になっている期間を短くすることにより、ジャンクションリーク電流の影響を軽減することができる。例えば、時刻ｔ_２から時刻ｔ_４までの時間が、時刻ｔ_３から時刻ｔ_４までの時間の３００倍以上になるように、タイミング制御することにより、ジャンクションリーク電流の影響を軽減することができる。
【０１０６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１０７】
【発明の効果】
以上説明したように、本発明によれば、高感度かつリーク電流の少ない固体撮像装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施例によるＣＭＯＳ型固体撮像装置の等価回路図である。
【図２】（Ａ）は、第１の実施例によるＣＭＯＳ型固体撮像装置の１画素の等価回路図であり、（Ｂ）は、１画素の平面図である。
【図３】第１の実施例によるＣＭＯＳ型固体撮像装置の１画素の主要部の断面図である。
【図４】第１の実施例によるＣＭＯＳ型固体撮像装置の製造方法を説明するための基板の断面図（その１）である。
【図５】第１の実施例によるＣＭＯＳ型固体撮像装置の製造方法を説明するための基板の断面図（その２）である。
【図６】第１の実施例の変形例によるＣＭＯＳ型固体撮像装置の等価回路図及び部分断面図である。
【図７】第２の実施例によるＣＭＯＳ型固体撮像装置の１画素の平面図である。
【図８】第２の実施例によるＣＭＯＳ型固体撮像装置の１画素の主要部の断面図である。
【図９】第２の実施例によるＣＭＯＳ型固体撮像装置の製造方法を説明するための基板の断面図である。
【図１０】第２の実施例の変形例によるＣＭＯＳ型固体撮像装置の１画素の平面図である。
【図１１】（Ａ）は、第３の実施例によるＣＭＯＳ型固体撮像装置の１画素の等価回路図であり、（Ｂ）は、１画素の平面図である。
【図１２】第３の実施例によるＣＭＯＳ型固体撮像装置の１画素の主要部の断面図である。
【図１３】第３の実施例によるＣＭＯＳ型固体撮像装置の製造方法を説明するための基板の断面図である。
【図１４】第３の実施例によるＣＭＯＳ型固体撮像装置の動作タイミングチャートである。
【図１５】従来のＮ^＋Ｐ型フォトダイオードを用いた固体撮像装置の主要部の断面図である。
【図１６】従来のＰ^＋ＮＰ型フォトダイオードを用いた固体撮像装置の主要部の断面図及び平面図である。
【符号の説明】
１　活性領域
２　シリコン基板
３　Ｐ型ウェル
４　フィールド酸化膜
５　Ｎ型埋込層
６　Ｐ^＋型層
８　埋込層接続部
１０　ドレイン領域
１１、１２、１３　不純物拡散領域
１５　ゲート酸化膜
１６　マスク膜
１８　金属シリサイド膜
２０　下側層間絶縁膜
２１　主層間絶縁膜
２３　導電性プラグ
３０　Ｎ型層
３１　Ｎ型額縁領域
４０　Ｎ型埋込層
４１　Ｐ^＋型層
ＲＳＴ　リセット線
ＳＥＬ　セレクト線
ＳＩＧ　信号線
ＤＲＶ　駆動回路
ＳＮＳ　読出回路
ＰＸＬ　画素
Ｔ_ＲＳ　リセットトランジスタ
Ｔ_ＳＦ　ソースフォロワトランジスタ
Ｔ_ＳＬ　セレクトトランジスタ
Ｔ_ＴＲ　トランスファトランジスタ
ＰＤ　フォトダイオード

Claims

半導体基板の表層部に形成され、活性領域を画定する素子分離絶縁領域と、
前記活性領域の表層部の一部に形成された第１導電型の第１の層と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記第１の層に部分的に重なるように配置され、該第１の層よりも深く、かつ上面が前記素子分離領域の底面よりも深い位置に配置され、前記第１導電型とは反対の第２導電型を有し、前記第１の層との間に空乏層を画定する埋込層と、
前記活性領域のうち前記第１の層の配置されていない領域に形成されたＭＩＳＦＥＴであって、該ＭＩＳＦＥＴは、前記半導体基板の表層部に、チャネル領域を挟んで配置された第２導電型の第１及び第２の不純物拡散領域と該チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、該第１及び第２の不純物拡散領域の底面が前記埋込層の上面よりも浅い位置に配置されている前記ＭＩＳＦＥＴと、
前記第１の不純物拡散領域と前記埋込層とを電気的に接続する第２導電型の埋込層接続部と
を有する半導体受光装置。
前記半導体基板の表面の法線に平行な視線で見たとき、前記埋込層の端部が、前記活性領域に接する前記素子分離絶縁領域に重なっている請求項１に記載の半導体受光装置。
前記埋込層接続部が前記シリコン基板の表面まで達しており、
さらに、前記半導体基板の上に、前記第１の層及び前記ＭＩＳＦＥＴを覆うように配置された層間絶縁膜と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記埋込層接続部に内包されるように配置され、前記層間絶縁膜を貫通するコンタクトホールと、
前記コンタクトホール内に埋め込まれた導電性部材と
を有する請求項１または２に記載の半導体受光装置。
半導体基板の表層部に形成され、活性領域を画定する素子分離絶縁領域と、
前記活性領域の表層部の一部に形成された第１導電型の第１の層であって、該第１の層の下方に空乏層を画定する第１の層と、
前記第１の層と前記素子分離絶縁領域との間に配置され、前記半導体基板の表面の上から見たとき、両者と重なる部分を有し、前記第１の層よりも深い領域まで達する第１導電型の第１の領域と、
前記活性領域のうち前記第１の層の配置されていない領域に形成されたＭＩＳＦＥＴであって、該ＭＩＳＦＥＴは、前記半導体基板の表層部に、チャネル領域を挟んで配置された第２導電型の第１及び第２の不純物拡散領域と該チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、該第１の不純物拡散領域が前記第１の層に電気的に接続されている前記ＭＩＳＦＥＴと
を有する半導体受光装置。
前記半導体基板の表面から第１の層の底面までの深さが０．１μｍ未満であり、前記半導体基板の表面から前記第１の領域の底面までの深さが０．１μｍよりも深い請求項４に記載の半導体受光装置。
前記第１の層の不純物濃度が１×１０^２０ｃｍ^−３未満であり、前記第１の領域の不純物濃度が１×１０^２０ｃｍ^−３よりも高い請求項４または５に記載の半導体受光装置。
さらに、前記半導体基板の上に、前記第１の層及び前記ＭＩＳＦＥＴを覆うように形成された層間絶縁膜と、
前記活性領域の表層部の一部に形成され、前記第１の層に接し、前記第１の領域と同一の不純物濃度を有する第２の領域と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記第２の領域に内包されるように配置され、前記層間絶縁膜を貫通するコンタクトホールと、
前記コンタクトホール内に埋め込まれた導電性部材と
を有する請求項４〜６のいずれかに記載の半導体受光装置。
半導体基板の表層部に形成され、該半導体基板との界面に空乏層を画定する第１導電型の第１の層を含むフォトダイオードと、
前記半導体基板の表層部に画定された第１のチャネル領域を挟んで配置された第１導電型の第１のドレイン領域と第１のソース領域、及び該第１のチャネル領域上に第１のゲート絶縁膜を介して配置された第１のゲート電極を含み、該第１のソース領域が前記第１の層に連続しているトランスファトランジスタと、
前記半導体基板の表層部に画定された第２のチャネル領域を挟んで配置された第１導電型の第２のドレイン領域と第２のソース領域、及び該第２のチャネル領域上に第２のゲート絶縁膜を介して配置された第２のゲート電極を含み、該第２のソース領域が前記第１のドレイン領域に連続しているリセットトランジスタと、
前記リセットトランジスタの第２のドレイン領域にリセット電圧を印加するリセット線と、
前記半導体基板の表層部に画定された第３のチャネル領域を挟んで配置された第１導電型の第３のドレイン領域と第３のソース領域、及び該第３のチャネル領域上に第３のゲート絶縁膜を介して配置された第３のゲート電極を含み、該第３のドレイン領域が前記リセット線に接続され、該第３のゲート電極が前記トランスファトランジスタの第１のドレイン領域に接続されているソースフォロワトランジスタと、
前記半導体基板の表層部に画定された第４のチャネル領域を挟んで配置された第１導電型の第４のドレイン領域と第４のソース領域、及び該第４のチャネル領域上に第４のゲート絶縁膜を介して配置された第４のゲート電極を含み、該第４のドレイン領域が前記第３のソース領域に連続しており、該第４のゲート電極が前記トランスファトランジスタの第１のゲート電極に連続しているセレクトトランジスタと、
前記半導体基板の上に形成され、前記セレクトトランジスタの第４のソース領域に接続された信号線と、
前記半導体基板の上に形成され、前記第１及び第４のゲート電極に接続されたセレクト線と
を有する半導体受光装置。
さらに、
（ａ）前記リセット線及び前記セレクト線に、前記リセットトランジスタ及び前記トランスファトランジスタが導通状態になるように電気信号を印加する工程と、
（ｂ）前記セレクト線に、前記セレクトトランジスタが非導通状態になるように電気信号を印加する工程と、
（ｃ）前記セレクトトランジスタが非導通状態となっている状態をある時間継続させる工程と、
（ｄ）前記リセット線に、前記リセットトランジスタが非導通状態になるように電気信号を印加する工程と、
（ｅ）前記リセットトランジスタが非導通状態になった後、前記セレクト線に、前記トランスファトランジスタ及び前記セレクトトランジスタが導通状態になるように電気信号を印加する工程と、
（ｆ）前記リセット線に、前記リセットトランジスタが導通状態になるように電気信号を印加する工程と
が順番に実行されるように前記リセット線及び前記セレクト線に電気信号を印加する駆動回路と、
前記工程ｅの期間に、前記信号線に現れる電気信号を検出し、前記工程ｆの期間に、前記信号線に現れる電気信号を検出し、該工程ｅで検出された電気信号と該工程ｆで検出された電気信号とを比較し、比較結果を出力する読出回路と
を有する請求項８に記載の半導体受光装置。
前記工程ｃの時間が、前記工程ｄから工程ｅまでの時間の３００倍以上の長さである請求項９に記載の半導体受光装置。