JP2004054058A - 駆動装置及び駆動方法、並びに駆動装置を備えた表示装置 - Google Patents

Abstract

【課題】サンプリングパルスの立ち下がり／立ち上がりのタイミングが、他のサンプリングパルスの立ち上がり／立ち下がりのタイミングと一致することがなく、また、データ信号の十分なサンプリング時間を有するサンプリングパルスを生成する駆動装置及び駆動方法、並びに駆動装置を備えた表示装置を提供する。
【解決手段】シフトレジスタＳＲ_１〜ＳＲ_２ｎは、それぞれ、ＯＲ回路にて構成される１つの論理回路２１に対してのみシフトパルスを出力する。論理回路２１には、シフトレジスタＳＲ_１、及び、このシフトレジスタＳＲ_１に連なってなるシフトレジスタＳＲ_２にて発生するシフト信号が出力される。論理回路２１は、シフトレジスタＳＲ_１・ＳＲ_２から出力されたシフト信号に基づいて、サンプリングパルスを生成する。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、データ信号を順次サンプリングするためのサンプリングパルスを出力する駆動装置及び駆動方法、並びに駆動装置を備えた表示装置に関し、より詳細には、サンプリングパルスを生成するための回路構成に関する。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置は、ＯＡ機器、ＡＶ機器等で実用化が進んでおり、大画面や高精細な動画ディスプレイ等に使用されている。上記液晶表示装置は、基板上に走査線としてのゲートラインと、信号線としてのソースラインが縦横に形成され、上記ゲートラインとソースラインとの交差部にはＴＦＴ（薄膜トランジスタ）が形成されている。この各ＴＦＴのスイッチング動作によって各画素に電圧を印加して画素を充電し、画像表示を行うことが可能になっている。
【０００３】
各画素が配置された表示部の周辺には、ゲートラインに走査信号を供給するゲートドライバと、ソースラインに映像信号等のデータ信号を供給するソースドライバとが配置されている。ゲートドライバには、上記画素に対して、ソースラインに供給されたデータ信号を書込むための走査信号を出力するシフトレジスタが備えられている。また、ソースドライバには、データ信号を書込む際のタイミングをとるために用いられるサンプリング信号を生成するために、シフトパルスを出力するシフトレジスタが備えられている。
【０００４】
上記ゲートドライバ及びソースドライバに設けられたそれぞれのシフトレジスタは、タイミングを合わせて駆動を開始する。つまり、ゲートドライバは、該ゲートドライバのシフトレジスタにて選択されたゲートラインに走査信号を供給し、ソースドライバは、上記サンプリング信号に応じて、ソースラインにデータ信号を供給する。これにより、選択されたゲートラインに接続されたＴＦＴがオンとなり、上記ＴＦＴを介して各画素に電圧が順次印加される。
【０００５】
上記のような液晶表示装置にて、ソースドライバが出力するサンプリング信号（以下、サンプリングパルスと記載する）は、以下に示す回路を有するソースドライバによって生成される。
【０００６】
すなわち、例えば、図８に示すように、ソースドライバ５０は、ｐ本（ｐは自然数）のソースラインＳ_ｑ（１≦ｑ≦ｐ）と、各ソースラインＳ_ｑに接続されるシフトレジスタＳＲ_１〜ＳＲ_ｐ（ＳＲ_ｑ）と、サンプリングパルスを生成する論理回路５１…と、サンプリング用アナログスイッチ（以下、ＡＳＷと記載する）５２…とを有している。
【０００７】
各シフトレジスタＳＲ_ｑ（１≦ｑ≦ｐ）は、外部集積回路から供給されるクロック信号ＨＣＫ・ＨＣＫＢに同期して動作する。論理回路５１…は、ＮＡＮＤ回路及びＮＯＴ回路からなり、これらの回路にてシフトレジスタＳＲ_ｑから出力されたシフトパルスを処理し、サンプリングパルスとして生成する。アナログスイッチＡＳＷ５２…は、論理回路５１…から出力されるサンプリングパルスに応じてオン／オフが制御される。すなわち、ＡＳＷ５２は、入力されたサンプリングパルスに応じて、ＡＳＷ５２のもう一つの入力端子に接続されたビデオデータライン（図８中、ＶＩＤＥＯ）によって外部から供給されたデータ信号が、ＡＳＷ５２の出力端子に接続されている各列のソースラインに出力される。
【０００８】
上記の構成のソースドライバ５０は、次のようにサンプリングパルスＳＬ_ｐを生成する。すなわち、図９に示すスタートパルスＨＳＰが、シフトレジスタＳＲ_１に供給されると、クロック信号ＨＣＫに同期して、シフトレジスタＳＲ_１は、対応する論理回路５１にシフトパルスを出力する。また、シフトレジスタＳＲ_１は、後段のシフトレジスタＳＲ_２に対してセット信号を出力する。これにより、シフトレジスタＳＲ_２は、クロック信号ＨＣＫＢに同期して、論理回路５１にシフトパルスを出力する。シフトレジスタＳＲ_１・ＳＲ_２から出力されたシフトパルスは、対応する論理回路５１のＮＡＮＤ回路に入力され、ＮＯＴ回路を経て処理される。論理回路５１では、シフトレジスタＳＲ_１・ＳＲ_２から出力された双方のシフトパルスがハイ（Ｈ）である時間に相当するパルス幅を有するサンプリングパルスＳＬ_１（図９中、ＳＬ_ｑを参照）が生成され、該サンプリングパルスＳＬ_１はＡＳＷ５２に入力される。
【０００９】
上記の動作をシフトレジスタＳＲ_３以降のシフトレジスタＳＲ_ｑに対しても同様に行うことにより、各段のシフトレジスタＳＲ_ｑから論理回路５１を経て、順次サンプリングパルスＳＬ_ｑが生成される。
【００１０】
上記のようにして、シフトレジスタＳＲ_ｑ・ＳＲ_ｑ＋１から論理回路５１を経て生成される各サンプリングパルスＳＬ_ｑ（以下、シフトレジスタＳＲ_ｑから生成されるサンプリングパルスＳＬ_ｑと記載する）は、図９に示すタイミングチャートで表されるタイミングにて立ち上がり／立ち下がりを行って、データ信号をサンプリングする。つまり、図９に示すように、サンプリングパルスＳＬ_ｑが立ち下がると、次段のシフトレジスタＳＲ_ｑ＋１から生成されるサンプリングパルスＳＬ_ｑ＋１が立ち上がる。また、シフトレジスタＳＲ_ｑ＋１から生成されるサンプリングパルスＳＬ_ｑ＋１が立ち下がると、その次の段のシフトレジスタＳＲ_ｑ＋２から生成されるサンプリングパルスＳＬ_ｑ＋２が立ち上がる。
【００１１】
このように、図８に示すソースドライバ５０では、先に生成されるサンプリングパルスが立ち下がったタイミングと、後に生成されるサンプリングパルスが立ち上がったタイミングとが一致している（図９中、点線）。言い換えれば、ソースドライバ５０では、図９に示すように、サンプリングパルスのパルス幅に相当する時間をずらしたタイミングにて、各シフトレジスタからサンプリングパルスが順次生成される。
【００１２】
しかしながら、クロック信号ＨＣＫ・ＨＣＫＢを供給する外部集積回路や、シフトレジスタ、論理回路５１等の電気的特性のばらつきによって、先に生成されるサンプリングパルスが立ち下がったタイミングにて、後に生成されるサンプリングパルスが立ち上がらないことがある。つまり、前段のシフトレジスタから生成されるサンプリングパルスの立ち下がりの最中や、該サンプリングパルスが立ち下がる直前に、後に生成されるサンプリングパルスが立ち上がってしまうことがある。
【００１３】
このように、各シフトレジスタから生成されるサンプリングパルスの立ち下がり／立ち上がりの切り換えが好適に行われない場合、ビデオデータラインからアナログスイッチＡＳＷ５２に供給されるデータ信号が大きく変動し、データ信号を劣化させる。それゆえ、ソースラインには、電位の揺れにより劣化したデータ信号が書込まれ、表示される画像の画質が劣化する。
【００１４】
これに対し、図１０に示すソースドライバ６０を用いることにより、上記サンプリングパルスの立ち下がりのタイミングと、立ち上がりのタイミングとを敢えて重ならないようにし、データ信号の劣化を防止することができる。ソースドライバ６０の基本的な回路構成は、ソースドライバ５０と同様であるが、上記したソースドライバ５０に備えられた論理回路５１…に代えて、論理回路６１…を備えている。論理回路６１…は、ＮＡＮＤ回路と、インバータからなる遅延回路６４と、ＮＯＲ回路とを有している。
【００１５】
上記の構成のソースドライバ６０は、スタートパルスＨＳＰ（図１１）が、シフトレジスタＳＲ_１に供給されると、クロック信号ＨＣＫに同期して、シフトレジスタＳＲ_１は対応する論理回路６１にシフトパルスを出力する。また、シフトレジスタＳＲ_１は、後段のシフトレジスタＳＲ_２に対してセット信号を出力する。これにより、シフトレジスタＳＲ_２は、クロック信号ＨＣＫＢに同期して、対応する論理回路６１にシフトパルスを出力する。シフトレジスタＳＲ_１・ＳＲ_２から出力されたシフトパルスは、論理回路６１のＮＡＮＤ回路に入力され、信号Ｑ_１（図１１中、Ｑ_ｑ参照）を生成する。そして、この信号Ｑ_１と、信号Ｑ_１が遅延回路を経ることによって得られる信号Ｑ_１’（図１１中、Ｑ_ｑ’参照）とを、ＮＯＲ回路に入力してサンプリングパルスＳＬ_１を生成する。生成されたサンプリングパルスＳＬ_１は、ＡＳＷ５２に供給される。
【００１６】
上記シフトレジスタＳＲ_ｑ・ＳＲ_ｑ＋１から論理回路６１のＮＡＮＤ回路に入力されて生成される信号Ｑ_ｑは、図１１に示すように、シフトレジスタＳＲ_ｑ・ＳＲ_ｑ＋１から出力された双方のシフトパルスがハイである時間がロー（Ｌ）となる。また、信号Ｑ_ｑが遅延回路を経ることによって生成される信号Ｑ_ｑ’は、信号Ｑ_ｑに比べて遅延時間ｔ１だけ遅延している。従って、信号Ｑ_ｑと信号Ｑ_ｑ’とが入力されるＮＯＲ回路では、図１１に示すように、信号Ｑ_ｑ及び信号Ｑ_ｑ’がともにローである時間に相当するパルス幅を有するサンプリングパルスＳＬ_ｑが生成される。
【００１７】
同様に、後段のシフトレジスタＳＲ_ｑ＋１・ＳＲ_ｑ＋２から論理回路６１のＮＡＮＤ回路に入力されて生成される信号Ｑ_ｑ＋１と、信号Ｑ_ｑ＋１が遅延回路を経ることによって生成される信号Ｑ_ｑ＋１’とを、ＮＯＲ回路に入力することにより、サンプリングパルスＳＬ_ｑと同じパルス幅を有するサンプリングパルスＳＬ_ｑ＋１が生成される。
【００１８】
従って、図１１に示すように、シフトレジスタＳＲ_ｎから生成されるサンプリングパルスＳＬ_ｑの立ち下がりと、次段のシフトレジスタＳＲ_ｑ＋１から生成されるサンプリングパルスＳＬ_ｑ＋１の立ち上がりとの間には、上記遅延時間ｔ１に相当する間隔が設けられることになる。これにより、先に生成されるサンプリングパルスの立ち下がりのタイミングと、後に生成されるサンプリングパルスの立ち上がりのタイミングとが重なることはないので、上記したソースドライバ５０（図８）にて問題となっていた電位の揺れを防止し、データ信号の劣化を抑制することができる。
【００１９】
また、図１２に示すソースドライバ７０を用いることによっても、上記ソースドライバ６０と同様、先に生成されるサンプリングパルスの立ち下がりのタイミングと、後に生成されるサンプリングパルスの立ち上がりのタイミングとを、敢えて重ならないようにし、データ信号の劣化を防止することができる。ソースドライバ７０の基本的な回路構成は、ソースドライバ５０と同様であるが、上記したソースドライバ５０に備えられた論理回路５１…に代えて、論理回路７１…を備えている。論理回路７１…は、ＮＡＮＤ回路と、ＮＯＲ回路とを有している。このＮＯＲ回路には、所定の周期を有する外部からの信号ＰＷＣ（図１２及び図１３）が入力される。
【００２０】
上記の構成のソースドライバ７０では、スタートパルスがシフトレジスタＳＲ_１に供給されると、クロック信号ＨＣＫに同期して、シフトレジスタＳＲ_１が対応する論理回路７１にシフトパルスを出力する。また、シフトレジスタＳＲ_１は、後段のシフトレジスタＳＲ_２に対してセット信号を出力する。これにより、シフトレジスタＳＲ_２は、クロック信号ＨＣＫＢに同期して、対応する論理回路７１にシフトパルスを出力する。
【００２１】
シフトレジスタＳＲ_１・ＳＲ_２から出力されたシフトパルスは、論理回路７１のＮＡＮＤ回路に入力され、シフトレジスタＳＲ_１・ＳＲ_２から出力された双方の信号がハイである時間がローとなる。ＮＡＮＤ回路を経た信号は、ＮＯＲ回路に入力される。該ＮＯＲ回路には、外部から供給される信号ＰＷＣが入力されている。従って、ＮＯＲ回路では、図１３に示すように、ＮＡＮＤ回路を経た信号と、信号ＰＷＣとがともにローである時間に相当するパルス幅のサンプリングパルスＳＬ_１（図１３中、ＳＬ_ｑ参照）が生成される。
【００２２】
同様に、後段のシフトレジスタＳＲ_ｑ＋１・ＳＲ_ｑ＋２から論理回路７１のＮＡＮＤ回路に入力されて生成される信号と、信号ＰＷＣとを、ＮＯＲ回路に入力することにより、サンプリングパルスＳＬ_ｑと同じパルス幅を有するサンプリングパルスＳＬ_ｑ＋１が生成される。
【００２３】
それゆえ、図１３に示すように、シフトレジスタＳＲ_ｑから生成されるサンプリングパルスＳＬ_ｑの立ち下がりと、次段のシフトレジスタＳＲ_ｑ＋１から生成されるサンプリングパルスＳＬ_ｑ＋１の立ち上がりとの間には、信号ＰＷＣの半周期にあたる時間ｔ２に相当する間隔が設けられることになる。これにより、上記したソースドライバ５０（図８）にて問題となっていたデータ信号の劣化を抑制することができる。
【００２４】
【発明が解決しようとする課題】
しかしながら、上記従来のソースドライバ６０（図１０）では、遅延時間ｔ１のばらつきに応じて、サンプリングパルスのパルス幅にばらつきが生じるという問題を有している。すなわち、遅延時間ｔ１は、インバータからなる遅延回路によって生じるが、インバータの電気的特性等のデバイスパラメータのばらつきによって、遅延時間ｔ１にもばらつきが生じる。特に、インバータはデバイスパラメータのばらつきが大きいため、ソースドライバ回路６０の動作を高速にて行った場合には、サンプリングパルスのパルス幅にばらつきが生じる。
【００２５】
また、上記従来のソースドライバ７０（図１２）を用いた場合には、外部からの信号ＰＷＣを入力する必要があるため、配線が複雑となってしまう。さらに、ソースドライバ７０の動作を高速にて行った場合には、上記論理回路７１のＮＡＮＤ回路から出力される信号と、外部からの信号ＰＷＣとのタイミングの制御が困難となり、サンプリングパルスのパルス幅にばらつきが生じる。
【００２６】
さらに、上記ソースドライバ６０・７０では、各サンプリングパルスの間に、遅延時間ｔ１や時間ｔ２を設けているために、上記ソースドライバ５０（図８）に比べて、サンプリングパルスのパルス幅が小さくなっている。パルス幅は、画素を充電する時間に相当するため、ソースドライバ５０を用いた場合に比較して、画素を充電する時間が短くなってしまうという問題もある。
【００２７】
本発明は、上記従来の問題点を解決するためになされたものであって、その目的は、シフトレジスタから出力されたシフトパルスに基づいて生成されるサンプリングパルスの立ち下がり／立ち上がりのタイミングが、他のサンプリングパルスの立ち上がり／立ち下がりのタイミングと一致することがなく、また、サンプリングパルスのパルス幅を大きくすることにより、データ信号のサンプリング時間を十分に確保し得る駆動装置及び駆動方法、並びに駆動装置を備えた表示装置を提供することにある。
【００２８】
【課題を解決するための手段】
本発明の駆動装置は、上記課題を解決するために、シフト信号を順次出力するために連なってなる複数のシフトレジスタと、上記シフトレジスタから出力されたシフト信号を基に、データ信号をサンプリングするためのサンプリング信号を生成する複数の信号生成手段とを備えた駆動装置において、１つのシフトレジスタは、任意の１つの信号生成手段に対してのみシフト信号を出力し、上記任意の１つの信号生成手段には、対応する上記１つのシフトレジスタ、及び、該シフトレジスタに連なってなる少なくとも１つのシフトレジスタから、シフト信号が出力されることを特徴としている。
【００２９】
上記の構成によれば、複数のシフトレジスタにて発生するシフト信号に基づいてサンプリング信号が生成されている。それゆえ、電気的特性のばらつきが大きいインバータ等の遅延回路等を用いていることなくサンプリング信号を生成することができるので、得られるサンプリング信号のパルス幅のばらつきを抑制することができる。
【００３０】
また、外部から制御信号を取り込むことなく、サンプリング信号を生成することができるので、配線が複雑化することなく、簡単な回路構成の駆動装置を提供することができる。
【００３１】
また、本発明の駆動装置は、上記の駆動装置において、上記信号生成手段は、論理素子であることを特徴としている。
【００３２】
上記の構成によれば、複数のシフトレジスタにて発生するシフト信号を論理素子にて取り扱うことにより、サンプリング信号を好適に生成することができる。
【００３３】
また、本発明の駆動装置の駆動方法は、上記課題を解決するために、複数のシフトレジスタから順次発生するシフト信号に基づいて、複数の信号生成手段がデータ信号をサンプリングするためのサンプリング信号を順に生成し、上記サンプリング信号に応じて、サンプリング手段がデータ信号をサンプリングする駆動装置の駆動方法において、上記信号生成手段にて生成されるサンプリング信号のうち、最初並びに最後のサンプリング信号を除く或るサンプリング信号に基づいて、上記サンプリング手段が上記データ信号のサンプリングを実行している間に、上記或るサンプリング信号の１つ前のサンプリング信号に基づいて行われるデータ信号のサンプリングが終了し、かつ、上記或るサンプリング信号の１つ後のサンプリング信号に基づいて行われるデータ信号のサンプリングが開始されることを特徴としている。
【００３４】
上記の方法によれば、上記或るサンプリング信号に基づいて、サンプリング手段によるサンプリングが開始されるタイミング及び終了するタイミングに、上記或るサンプリング信号の１つ前のサンプリング信号に基づいてサンプリングが終了するタイミング、及び、上記或るサンプリング信号の１つ前のサンプリング信号に基づいてサンプリングが開始されるタイミングが一致することを防止することができる。言い換えれば、上記或るサンプリング信号に基づいて行われるサンプリングの期間（以下、サンプリング信号のサンプリング期間と記載する）の一部は、上記或るサンプリング信号の１つ前及び１つ後のサンプリング信号のサンプリング期間の一部に重なっているため、上記各サンプリング信号のサンプリングの開始又は終了のタイミングが、互いに一致することはない。
【００３５】
それゆえ、上記各サンプリング信号に基づいたサンプリングの開始時及び終了時に、データ信号の電位が大きく変動することはなく、従って、データ信号の劣化を招くことがない。
【００３６】
また、上記したように、上記或るサンプリング信号のサンプリング期間の一部は、上記或るサンプリング信号の１つ前及び１つ後のサンプリング信号のサンプリング期間の一部に重なっている。そのため、図１０及び図１２に示すような従来のソースドライバを用いた場合に比べ、本発明では、各サンプリング信号のサンプリング期間が十分に長く設定されることになる。従って、上記各サンプリング信号に基づいて、上記データ信号のサンプリングを十分な時間をかけて行うことができる。
【００３７】
また、本発明の表示装置は、上記課題を解決するために、複数の走査線と複数の信号線とが互いに直交して配置され、上記走査線と信号線とによって取り囲まれた領域に画像表示を行う画素を有し、走査線駆動装置によって上記走査線に供給される走査信号により、上記画素へのデータ信号の書込みが制御されるとともに、信号線駆動装置によってサンプリングされた上記データ信号が、上記信号線を介して上記画素に書込まれる表示装置において、上記信号線駆動装置は、上記記載の駆動装置であることを特徴としている。
【００３８】
上記の構成によれば、上記記載の駆動装置を信号線駆動装置として備えているので、サンプリング信号のパルス幅のばらつきを抑制することができる。サンプリング信号のパルス幅は、データ信号が画素に書込まれ、画素が充電される時間に相当する。そのため、パルス幅のばらつきが少ないサンプリング信号が得られることにより、表示装置の各画素の充電時間を一定に保つことができる。これにより、表示される画像の画質を向上することができる。
【００３９】
また、上記記載の駆動装置では、サンプリング信号のサンプリング期間が十分に長く設定されている。従って、上記各サンプリング信号に基づいて、上記データ信号のサンプリングを十分な時間をかけて行うことができる。これにより、表示装置の各画素の充電時間を十分に確保することができ、良好な画像表示を実現することができる。
【００４０】
また、上記駆動装置は、上記したように、各サンプリング信号のサンプリングの開始又は終了のタイミングが、互いに一致しないように、各サンプリング信号を生成している。そのため、各サンプリング信号に基づいたサンプリングの開始時及び終了時に、データ信号の電位が大きく変動することはない。それゆえ、データ信号が劣化することがないので、画素に良好なデータ信号を供給することができる。これにより、表示装置での画像表示を良好に保ち、画質の向上を図ることができる。
【００４１】
また、本発明の表示装置は、上記の表示装置において、上記信号生成手段にて生成されるサンプリング信号のうち、最初並びに最後のサンプリング信号に基づいてサンプリングされたデータ信号は、画像表示を行わないダミー画素に書込まれることを特徴としている。
【００４２】
上記の構成によれば、最初並びに最後のサンプリング信号は、画像表示を行うための画素に、データ信号を供給するために用いるのではなく、上記最初並びに最後のサンプリング信号を除く或るサンプリング信号に基づいたサンプリングが行われる際の負荷を統一するために用いることができる。
【００４３】
つまり、上記或るサンプリング信号のサンプリング期間の一部は、上記或るサンプリング信号の１つ前及び１つ後からのサンプリング信号のサンプリング期間の一部に重なっている。これに対し、最初のサンプリング信号のサンプリング期間の一部は、最初のサンプリング信号の１つ後に生成されるサンプリング信号のサンプリング期間にのみ、重なっている。また、最後のサンプリング信号のサンプリングの期間は、最後のサンプリング信号の１つ前に生成されるサンプリング信号のサンプリング期間にのみ、重なっている。それゆえ、上記或るサンプリング信号に基づいて行われるサンプリングにて生じる負荷は、上記最初並びに最後のサンプリング信号に基づいて行われるサンプリングにて生じる負荷とは異なっている。
【００４４】
そのため、本発明では、最初並びに最後のサンプリング信号に基づいてサンプリングされたデータ信号をダミー画素に供給し、上記或るサンプリング信号に基づいてサンプリングされたデータ信号を画素に供給して画像表示を行っている。これにより、サンプリング時の負荷が統一されてサンプリングされたデータ信号のみが、画素に供給されることになる。それゆえ、表示画面のムラを抑制し、良好な画像表示を行うことが可能になる。
【００４５】
また、本発明の表示装置は、上記の表示装置において、上記画素は、上記走査線と上記信号線との交差部付近にスイッチング素子を有し、上記スイッチング素子は多結晶シリコンからなることを特徴している。
【００４６】
上記の構成によれば、上記走査線駆動回路と、上記信号線駆動回路と、スイッチング素子とを同一の基板上に、同一のプロセスにて形成することができる。これにより、製造コストを低減することができる。
【００４７】
また、本発明の表示装置は、上記の表示装置において、上記スイッチング素子は、ガラス基板上に、６００℃以下のプロセス温度にて形成されることを特徴としている。
【００４８】
上記の構成によれば、基板として安価な低融点のガラス基板を用いることができ、かつ、大面積を有するガラス基板を用いることができる。そのため、安価で、かつ、表示面積の大きい画像表示装置を提供することができる。
【００４９】
また、本発明の表示装置は、上記の表示装置において、上記走査線駆動装置及び上記信号線駆動装置の少なくとも一方が、上記スイッチング素子と同一の基板上に形成されていることを特徴としている。
【００５０】
上記の構成によれば、走査線駆動装置と、信号線駆動装置と、スイッチング素子とを別個の基板上に形成した後に、それらの基板を組み立てる工程が不要となる。従って、表示装置の信頼性を向上するとともに、製造工程を簡略化して製造コストを低減することができる。
【００５１】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図７に基づいて説明すれば、以下の通りである。
【００５２】
本実施の形態のアクティブマトリクス型の液晶表示装置は、図２に示すように、後述するガラス基板（基板）上に、表示部と、表示部の周囲にゲートドライバ（走査線駆動装置）１０とソースドライバ（駆動装置・信号線駆動装置）２０とを有している。
【００５３】
表示部には、上記ゲートドライバ１０に接続されたゲートラインＧ_１〜Ｇ_ｍ（Ｇ_ｉ）と、上記ソースドライバ２０に接続されたソースラインＳ_１〜Ｓ_ｎ（Ｓ_ｊ）とが格子状に配置されている。上記ゲートライン（走査線）Ｇ_ｉ（１≦ｉ≦ｍ、ｍは自然数）とソースライン（信号線）Ｓ_ｊ（１≦ｊ≦ｎ、ｎは自然数）との交差部には、スイッチング素子である薄膜トランジスタ（以下、ＴＦＴと記載する）１…が設けられている。各ＴＦＴ１には、図２に示すように、液晶駆動用の画素容量ＬＣを形成するための画素電極及び電荷保持用の補助容量ＣＳの一方の電極が接続されている。画素容量ＬＣを形成するために、上記画素電極と対をなす電極は、上記ガラス基板に対向するように配置された図示しない他の基板の全面に形成されている共通電極である。このように、画素電極と共通電極との間にて形成される画素容量ＬＣが、上記表示部にマトリクス状に配置される画素２３…（図１）となる。
【００５４】
上記ゲートドライバ１０は、図示しないゲートドライバ１０用のシフトレジスタＧＳＲ_１〜ＧＳＲ_ｍ（ＧＳＲ_ｉ）を有している。１段目のシフトレジスタＧＳＲ_１から、後段のシフトレジスタへと順次、ソースラインＳ_ｊに供給されたデータ信号を書込むための走査信号が出力される。この走査信号は、さらに、各段のシフトレジスタＧＳＲ_ｉ（１≦ｉ≦ｍ）に接続されたゲートラインＧ_ｉに供給される。また、シフトレジスタＧＳＲ_ｉには、図２に示すように、外部集積回路からクロック信号ＶＣＫ・ＶＣＫＢのいずれかが入力され、１段目のシフトレジスタＧＳＲ_１には、さらにスタートパルスＶＣＰが入力される。なお、クロック信号ＶＣＫと、クロック信号ＶＣＫＢとは、互いに逆の位相を有する。
【００５５】
また、上記ソースドライバ２０は、図１に示すように、ソースドライバ２０用のシフトレジスタＳＲ_１〜ＳＲ_２ｎ（ＳＲ_ｋ又はＳＲ_ｋ＋１）と、論理回路（信号生成手段・論理素子）２１…と、サンプリング用のアナログスイッチ（以下、ＡＳＷと記載する）２２…とを有している。
【００５６】
シフトレジスタＳＲ_１〜ＳＲ_２ｎは、Ｄ型フリップフロップ（Ｄ−ＦＦ）を多段接続したものである。シフトレジスタＳＲ_１〜ＳＲ_２ｎでは、１段目のシフトレジスタＳＲ_１から順次シフトパルス（シフト信号）が出力される。上記シフトレジスタＳＲ_１〜ＳＲ_２ｎは、上記ソースラインＳ_１〜Ｓ_ｎに接続されており、２つのシフトレジスタＳＲ_ｋ・ＳＲ_ｋ＋１（ｋは奇数、１≦ｋ≦２ｎ−１）が、論理回路２１及びＡＳＷ２２を介して、１つのソースラインＳ_ｊ（ｋ＝２ｊ−１）に接続している。
【００５７】
上記シフトレジスタＳＲ_ｋの入力端子には、図２に示すように、外部集積回路からクロック信号ＨＣＫが入力され、シフトレジスタＳＲ_ｋ＋１の入力端子には、クロック信号ＨＣＫＢが入力される。なお、クロック信号ＨＣＫと、クロック信号ＨＣＫＢとは、互いに逆の位相を有する。また、１段目のシフトレジスタＳＲ_１には、スタートパルスＨＳＰが入力され、このスタートパルスＨＳＰは、シフトレジスタＳＲ_１を経て、２段目以降のシフトレジスタＳＲ_１〜ＳＲ_ｎにセット信号として出力される。さらに、シフトレジスタＳＲ_ｋ・ＳＲ_ｋ＋１の出力端子は、同一の論理回路２１に接続されている。さらに、シフトレジスタＳＲ_ｋ・ＳＲ_ｋ＋１は、それぞれ１つの論理回路２１にのみ接続されている。
【００５８】
論理回路２１は、図１に示すように、ＯＲ回路（論理素子）であり、シフトレジスタＳＲ_ｋ・ＳＲ_ｋ＋１から出力された２つのシフトパルスを処理してサンプリングパルス（サンプリング信号）を生成する。この論理回路２１には、２つのシフトレジスタＳＲ_ｋ・ＳＲ_ｋ＋１から出力されたシフトパルスが入力される。つまり、１つの論理回路２１に設けられた２の入力端子は、それぞれ、２つのシフトレジスタＳＲ_ｋ・ＳＲ_ｋ＋１の出力端子に接続されている。また、論理回路２１の出力端子は、対応するＡＳＷ２２に接続されている。従って、論理回路２１…は、シフトレジスタＳＲ_ｋ・ＳＲ_ｋ＋１から出力されたシフトパルスに基づいて、順にサンプリング信号を生成する。
【００５９】
ＡＳＷ２２は、論理回路２１にて生成されたサンプリングパルスに応答して、オン／オフが制御される。すなわち、サンプリングパルスが、図１に示すビデオデータライン（図中、ＶＩＤＥＯ）から映像信号等のデータ信号をサンプリングすると、ＡＳＷ２２はオンとなり、対応するソースラインに上記データ信号を転送する。従って、ＡＳＷ２２の入力端子は、論理回路２１の出力端子とビデオデータラインとに接続され、ＡＳＷ２２の出力端子は、対応するソースラインＳ_ｊに接続されている。
【００６０】
上記ゲートドライバ１０のシフトレジスタＧＳＲ_ｉと、上記ソースドライバ２０のシフトレジスタＳＲ_ｋ・ＳＲ_ｋ＋１とは、タイミングを合わせて駆動を開始する。これにより、ソースドライバ２０のシフトレジスタＳＲ_ｋ・ＳＲ_ｋ＋１からシフトパルスが出力され、このシフトパルスに基づいて、対応する論理回路２１は、サンプリングパルスを生成する。次いで、このサンプリングパルスが、ビデオデータライン（図１）からデータ信号をサンプリングし、対応するＡＳＷ２２からソースラインＳ_ｊにデータ信号が供給される。また、ゲートラインＧ_ｉの選択によってオンとなったＴＦＴ１を介して電圧が印加され、図１に示す画素２３を構成する画素容量ＬＣ及び補助容量ＳＣ（図２）が充電される。
【００６１】
次に、上記の構成のソースドライバ２０にて、シフトレジスタＳＲ_ｋ・ＳＲ_ｋ＋１からサンプリングパルスＳＬ_ｊを生成する方法について説明する。なお、以下では、ｋ＝１（すなわち、ｊ＝１）の場合について、図３を参照して説明する。図３に示すスタートパルスＨＳＰが、シフトレジスタＳＲ_１（図１）に供給されると、クロック信号ＨＣＫ（図３）に同期して、シフトレジスタＳＲ_１は対応する論理回路２１にシフトパルスＱ_１（図３中、Ｑ_ｋ）を出力する。また、シフトレジスタＳＲ_１は、後段のシフトレジスタＳＲ_２に対してセット信号を出力する。これにより、シフトレジスタＳＲ_２は、クロック信号ＨＣＫとは逆相のクロック信号ＨＣＫＢに同期して、対応する論理回路２１（図１）にシフトパルスＱ_２（図３中、Ｑ_ｋ＋１）を出力するとともに、セット信号を後段のシフトレジスタＳＲ_３に出力する。
【００６２】
シフトレジスタＳＲ_１・ＳＲ_２から出力されたシフトパルスＱ_１・Ｑ_２は、対応する論理回路２１であるＯＲ回路に入力されて処理される。このＯＲ回路では、シフトレジスタＳＲ_１・ＳＲ_２から出力されたシフトパルスＱ_１・Ｑ_２のうち、いずれかがハイ（Ｈ）である時間に相当するパルス幅を有するサンプリングパルスＳＬ_１（図３中、ＳＬ_ｊ）が生成される。生成されたサンプリングパルスＳＬ_１は、対応するＡＳＷ２２（図１）に入力される。これにより、ＡＳＷ２２は、サンプリングパルスＳＬ_１に応じて、ビデオデータラインから供給されるデータ信号をサンプリングし、ソースラインＳ_１に転送して、図１に示す画素２３に供給する（図２に示す画素容量ＬＣ及び補助容量ＳＣを充電する）。
【００６３】
上記と同様の動作が、シフトレジスタＳＲ_３〜ＳＲ_ｎにおいても行われる。すなわち、シフトレジスタＳＲ_２からセット信号がシフトレジスタＳＲ_３に入力されると、クロック信号ＨＣＫに同期して、シフトレジスタＳＲ_３は対応する論理回路２１にシフトパルスＱ_３（図３中、Ｑ_ｋ＋２）を出力する。また、シフトレジスタＳＲ_３は、後段のシフトレジスタＳＲ_４に対してセット信号を出力する。これによって、シフトレジスタＳＲ_４は、クロック信号ＨＣＫＢに同期して、対応する論理回路２１にシフトパルスＱ_４（図３中、Ｑ_ｋ＋３）を出力するとともに、セット信号をシフトレジスタＳＲ_５に出力する。
【００６４】
シフトレジスタＳＲ_３・ＳＲ_４から出力されたシフトパルスＱ_３・Ｑ_４は、上記シフトパルスＱ_１・Ｑ_２と同様に、対応する論理回路２１にて処理され、サンプリングパルスＳＬ_２（図３中、ＳＬ_ｊ＋１）として、対応するＡＳＷ２２に入力される。そして、ＡＳＷ２２は、サンプリングパルスＳＬ_２に応じて、ビデオデータラインから供給されるデータ信号をサンプリングするとともに、ソースラインＳ_２に転送して、画素容量ＬＣ及び補助容量ＳＣを充電する。
【００６５】
このように、シフトレジスタＳＲ_ｋ・ＳＲ_ｋ＋１によって、サンプリングパルスＳＬ_ｊが生成され（ｋは奇数、１≦ｋ≦２ｎ−１、ｋ＝２ｊ−１）、ＡＳＷ２２は、このサンプリングパルスＳＬ_ｊに応じて、ソースラインＳ_ｊにデータ信号を供給する。これにより、図１に示す画素２３を構成する画素容量ＬＣ及び補助容量ＳＣ（図２）を充電する。
【００６６】
従って、上記ソースドライバ２０にて、各シフトレジスタＳＲ_ｋ・ＳＲ_ｋ＋１から出力されるシフトパルスのパルス幅を、クロック信号ＨＣＫ・ＨＣＫＢの１周期に相当するように設定した場合、図３に示されるようなタイミングチャートにて、サンプリングパルスＳＬ_ｊが得られる。つまり、シフトレジスタＳＲ_ｋに、スタートパルスＨＳＰ（ｋが１である場合）又はセット信号（ｋが１以外の奇数である場合）が供給されると、クロック信号ＨＣＫに同期して、シフトレジスタＳＲ_ｋから、シフトパルスＱ_ｋがクロック信号ＨＣＫの１周期に相当するパルス幅にて出力される。
【００６７】
続いて、シフトレジスタＳＲ_ｋからシフトレジスタＳＲ_ｋ＋１にセット信号が供給されると、クロック信号ＨＣＫＢに同期して、シフトレジスタＳＲ_ｋ＋１が上記シフトパルスＱ_ｋと同じパルス幅にてシフトパルスＱ_ｋ＋１を出力する。このとき出力されるシフトパルスＱ_ｋ＋１は、図３に示すように、上記シフトパルスＱ_ｋの立ち上がりから、クロック信号ＨＣＫ又はＨＣＫＢ（以下、クロック信号と記載）の半周期分シフトして立ち上がる。
【００６８】
これらのシフトパルスＱ_ｋ・Ｑ_ｋ＋１が、対応するＯＲ回路にて構成される論理回路２２に入力されると、図３に示すように、シフトパルスＱ_ｋ・Ｑ_ｋ＋１の少なくとも一方がハイである期間をパルス幅として有するサンプリングパルスＳＬ_ｊが得られる。つまり、サンプリングパルスＳＬ_ｊは、クロック信号の１半周期半に相当するパルス幅を有している。なお、上記パルス幅とは、サンプリングパルスＳＬ_ｊがサンプリングを開始して終了するまでの期間に相当する。
【００６９】
以降同様に、シフトレジスタＳＲ_ｋ＋２から出力されるシフトパルスＱ_ｋ＋２は、上記シフトパルスＱ_ｋ＋１の立ち上がりから、クロック信号の半周期分シフトして立ち上がる。また、シフトレジスタＳＲ_ｋ＋３から出力されるシフトパルスＱ_ｋ＋３は、シフトパルスＱ_ｋ＋２の立ち上がりから、クロック信号の半周期分シフトして立ち上がる。シフトパルスＱ_ｋ＋２・Ｑ_ｋ＋３からは、クロック信号の１周期半に相当するパルス幅を有するサンプリングパルスＳＬ_ｊ＋１が生成される。
【００７０】
上記のようにして生成されたサンプリングパルスＳＬ_ｊ＋１は、図３に示すように、上記サンプリングパルスＳＬ_ｊの立ち上がり（サンプリングの開始）から、クロック信号の１周期分シフトして立ち上がる。サンプリングパルスＳＬ_ｊ・ＳＬ_ｊ＋１は、それぞれクロック信号の１周期半に相当するパルス幅を有しているので、サンプリングパルスＳＬ_ｊは、サンプリングパルスＳＬ_ｊ＋１が立ち上がった後に立ち下がる（サンプリングの終了）。つまり、サンプリングパルスＳＬ_ｊ・ＳＬ_ｊ＋１は、クロック信号の半周期分に相当する期間が重なることになる。
【００７１】
また、サンプリングパルスＳＬ_ｊ＋１の立ち下がりは、サンプリングパルスＳＬ_ｊ＋２が立ち上がった後に行われ、サンプリングパルスＳＬ_ｊ＋１・ＳＬ_ｊ＋２は、クロック信号の半周期分に相当する期間が重なることになる。従って、図３に示すように、サンプリングパルスＳＬ_ｊ＋１は、立ち上がった直後のクロック信号の半周期分に相当する期間と、立ち下がる直前のクロック信号の半周期分に相当する期間とが、それぞれ、サンプリングパルスＳＬ_ｊ・ＳＬ_ｊ＋２に重なった状態となる。
【００７２】
このように、上記ソースドライバ２０を用いた場合、サンプリングパルスＳＬ_ｊの立ち下がりのタイミングと、サンプリングパルスＳＬ_ｊ＋１の立ち上がりのタイミングとが一致することはない。同様に、サンプリングパルスＳＬ_ｊ＋１の立ち下がりのタイミングと、サンプリングパルスＳＬ_ｊ＋２の立ち上がりのタイミングとが一致することはない。それゆえ、各サンプリングパルスに基づいて、ＡＳＷ２２がサンプリングするデータ信号は、電位の揺れによって劣化することなく、各ソースラインＳ_ｊ・Ｓ_ｊ＋１に供給される。その結果、画素容量ＬＣの充電が良好に行われ、表示画像の画質を向上することができる。
【００７３】
また、ソースドライバ２０では、サンプリングパルスＳＬ_ｊを生成するために、２つのシフトレジスタＳＲ_ｋ・ＳＲ_ｋ＋１を設けている。そのため、電気的特性等のデバイスパラメータのばらつきが生じやすいインバータ等の遅延回路を用いた場合に比べ、生成されるサンプリングパルスＳＬ_ｊのパルス幅のばらつきが少ない。
【００７４】
さらに、サンプリングパルスの立ち上がりのタイミングと立ち下がりのタイミングとの一致を避けるために、任意のサンプリングパルスがハイであるときに、次のサンプリングパルスを立ち上げてハイ状態とし、その後、任意のサンプリングパルスを立ち下げてロー状態にしている。そのため、前記した従来のソースドライバ６０・７０（図１０、図１２）を用いた場合のように、サンプリングパルスのパルス幅が小さくなることはない。パルス幅は、サンプリングパルスがデータ信号をサンプリングし、該データ信号を画素に供給する時間に相当する。そのため、本実施の形態にて生成されるサンプリングパルスを用いることにより、画素容量ＬＣへの充電時間を十分に確保することができる。これにより、表示画像の画質を向上することができる。
【００７５】
ところで、シフトレジスタＳＲ_１・ＳＲ_２から得られるサンプリングパルスＳＬ_１は、立ち下がる直前のクロック信号の半周期分に相当する期間のみ、サンプリングパルスＳＬ_ｊ＋１に重なった状態となる。また、シフトレジスタＳＲ_２ｎ−１・ＳＲ_２ｎから得られるサンプリングパルスＳＬ_ｎは、立ち上がった直後のクロック信号の半周期分に相当する期間のみ、サンプリングパルスＳＬ_ｎ−１に重なった状態となる。これに対し、シフトレジスタＳＲ_３〜ＳＲ_２ｎ−２にて得られるサンプリングパルスＳＬ_２〜ＳＬ_ｎ−１は、立ち上がった直後のクロック信号の半周期分に相当する期間と、立ち下がる直前のクロック信号の半周期分に相当する期間との双方の期間が、他のサンプリングパルスのサンプリング期間に重なった状態となる。
【００７６】
それゆえ、サンプリングパルスＳＬ_１及びサンプリングパルスＳＬ_ｎを用いて、対応するＡＳＷ２２にて、データ信号をサンプリングする際の負荷と、サンプリングパルスＳＬ_２〜ＳＬ_ｎ−１を用いて、対応するＡＳＷ２２にて、データ信号をサンプリングする際の負荷とは、互いに異なったものとなる。
【００７７】
そこで、上記の負荷を統一するために、図４に示すように、ソースドライバ３０を用いる。ソースドライバ３０は、上記ソースドライバ２０の構成に加えて、さらに以下に示す構成を有している。すなわち、シフトレジスタＳＲ_１・ＳＲ_２に接続されるそれぞれの論理回路２１がサンプリングパルスＳＬ_１を生成する前に、サンプリングパルスを生成する論理回路３１を設けている。また、シフトレジスタＳＲ_２ｎ−１・ＳＲ_２ｎに接続されるそれぞれの論理回路２１がサンプリングパルスＳＬ_ｎを生成した後に、サンプリングパルスを生成する論理回路３２を設けている。
【００７８】
さらに、この論理回路３１・３２のそれぞれに、シフトパルスを供給するシフトレジスタＳＲ_−１・ＳＲ_０及びＳＲ_２ｎ＋１・ＳＲ_２ｎ＋２を設け、上記論理回路３１・３２にて生成されたサンプリングパルスが供給されるＡＳＷ３３・３４を設けている。
【００７９】
なお、上記シフトレジスタＳＲ_−１・ＳＲ_０及びＳＲ_２ｎ＋１・ＳＲ_２ｎ＋２、論理回路３１・３２、ＡＳＷ３３・３４は、上記したシフトレジスタＳＲ_ｋ・ＳＲ_ｋ＋１、論理回路２１、ＡＳＷ２２と同じ構成及び機能を有する。ただし、ＡＳＷ３３・３４が出力するデータ信号は、図４に示すように、画像表示を行わないダミー画素３５…・３６…（図中、ＤＵＭＹ）に供給される。
【００８０】
上記ソースドライバ３０では、シフトレジスタＳＲ_−１にスタートパルスＨＳＰが供給され、シフトレジスタＳＲ_−１から後段のシフトレジスタＳＲ_０〜ＳＲ_２ｎ＋２に、順次セット信号が供給される。また、シフトレジスタＳＲ_−１・ＳＲ_２ｎ＋１は、クロック信号ＨＣＫに同期し、シフトレジスタＳＲ_０・ＳＲ_２ｎ＋２は、クロック信号ＨＣＫＢに同期する。従って、スタートパルスＨＳＰが供給されると、クロック信号ＨＣＫ・ＣＨＫＢに同期して、シフトレジスタＳＲ_−１・ＳＲ_０から、上記ソースドライバ２０（図１）を用いて説明したように、順次サンプリングパルスが生成される。
【００８１】
ここで、シフトレジスタＳＲ_−１・ＳＲ_０から出力されたシフトパルスは、それぞれ論理回路３１にて処理されることにより、サンプリングパルスＳＬ_０（最初のサンプリング信号）を生成する。また、シフトレジスタＳＲ_２ｎ＋１・ＳＲ_２ｎ＋２から出力されたシフトパルスは、それぞれ論理回路３２にて処理されることにより、サンプリングパルスＳＬ_ｎ＋１（最後のサンプリング信号）を生成する。上記ＡＳＷ３３・３４は、サンプリングパルスＳＬ_０・ＳＬ_ｎ＋１に基づいて、ビデオデータライン（図４中、ＶＩＤＥＯ）からデータ信号をサンプリングする。そして、上記ＡＳＷ３３・３４にてサンプリングされたデータ信号は、図４に示すように、画像表示を行わないダミー画素３５…・３６…に供給される。
【００８２】
これにより、サンプリングパルスＳＬ_１は、立ち上がった直後のクロック信号の半周期分に相当する期間、サンプリングパルスＳＬ_０に重なった状態となる。また、サンプリングパルスＳＬ_ｎは、立ち下がる直前のクロック信号の半周期分に相当する期間、サンプリングパルスＳＬ_ｎ＋１に重なった状態となる。それゆえ、データ信号のサンプリング時の負荷が、サンプリングパルスＳＬ_１及びサンプリングパルスＳＬ_ｎを用いた場合と、サンプリングパルスＳＬ_２〜ＳＬ_ｎ−１を用いた場合とで統一され、画素容量ＬＣへの充電量を統一し、表示部のムラを抑制することができる。
【００８３】
次に、上記液晶表示装置を構成するＴＦＴ１の構造について説明する。
【００８４】
ＴＦＴ１のチャネル層として、多結晶シリコンを用いることにより、画素が配置される表示部と、ゲートドライバやソースドライバ等の駆動回路部とを同一基板上に形成した駆動回路一体型の液晶表示装置を提供することができる。このように、同一基板上にて、駆動回路部と表示部とを一体的に形成することにより、製造コストの削減、モジュールの小型化を実現することが可能になる。以下では、ＴＦＴ１を、多結晶シリコンを用いて形成する場合について説明するが、多結晶シリコンに限定されず、従来公知の手法にて形成されたＴＦＴ１であってもよい。
【００８５】
本実施の形態のＴＦＴ１は、図７（ｃ）に示すように、ガラス基板２上の多結晶シリコンからなる層を活性層３とする順スタガー（トップゲート）構造である。なお、上記ＴＦＴ１は、この順スタガー構造に限定されず、逆スタガー構造等の他の構造であってもよい。
【００８６】
上記ＴＦＴ１は、以下にて説明する製造工程により製造される。すなわち、図５（ａ）に示すように、絶縁性の基板としてガラス基板２を用い、該ガラス基板２の全面を覆うように非晶質シリコン薄膜３ａを堆積する（図５（ｂ））。その後、この非晶質シリコン薄膜３ａに対して、図５（ｃ）中の矢印にて示すように、エキシマレーザを照射して、多結晶シリコン薄膜３ｂを形成する。次に、この多結晶シリコン薄膜３ｂを所望の形状にパターニングして活性層３ｃを形成し（図５（ｄ））、ガラス基板２上及び活性層３ｃ上に、二酸化シリコンからなるゲート絶縁膜４を形成する（図６（ａ））。
【００８７】
更に、活性層３ｃ上のゲート絶縁膜４上に、ゲート電極５をアルミニウム等で形成する（図６（ｂ））。その後、ソース・ドレイン領域となる活性層３ｃのうちの一方を樹脂６によってマスクし、他方の活性層３ｃ上の上記ゲート電極５をマスクとして、燐のイオン注入を行う（図６（ｃ）中の矢印）。これにより、ゲート電極５にてマスクされた領域のみが活性層３となり、その両側には、ｎ型領域７ａが形成される（図６（ｃ））。
【００８８】
これに対し、図６（ｄ）に示すように、一方の活性層３ｃにｐ型領域７ｂを形成するためには、ｎ型領域７ａを樹脂６によってマスクし、さらに、一方の活性層３上のゲート電極５をマスクとして、硼素をイオン注入する（図中、矢印）。これにより、ゲート電極５にてマスクされた領域のみが活性層３となり、その両側には、ｐ型領域７ｂが形成される。
【００８９】
続いて、ゲート絶縁膜４及びゲート電極５上に、二酸化シリコン又は窒化シリコン等からなる層間絶縁膜８を堆積する（図７（ａ））。次いで、上記ｎ型領域７ａ及びｐ型領域７ｂに接続するための金属配線１１（図７（ｃ））を形成するために、コンタクトホール９を開口する（図７（ｂ））。その後、アルミニウム等の金属配線１１を形成する（図７（ｃ））ことにより、ＴＦＴ１が得られる。
【００９０】
なお、上記液晶表示装置が透過型の液晶表示装置である場合には、さらに、図示しない層間絶縁膜を形成し、透明電極を形成する。また、反射型の液晶表示装置である場合には、図示しない層間絶縁膜を形成し、該層間絶縁膜上に反射電極を形成する。
【００９１】
上記工程にて、プロセス温度の最高温度は、ゲート絶縁膜形成時の６００℃であるので、米国コーニング社の１７３７ガラス等の高耐熱性ガラスをガラス基板１として使用することができる。このように、摂氏６００℃以下にて、ＴＦＴ１を形成しているので、安価で、かつ、大面積のガラス基板を用いることができ、液晶表示装置の低価格化及び表示部の大面積化を図ることができる。
【００９２】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明の範囲内で種々の変更が可能である。すなわち、サンプリングパルスを形成するために用いるシフトレジスタの数（あるいは、シフトパルスの数）、シフトパルスの極性やサンプリングパルスの極性等は、上記の実施の形態に限定されるものではなく、適宜変更が可能である。
【００９３】
【発明の効果】
本発明の駆動装置は、以上のように、１つのシフトレジスタは、任意の１つの信号生成手段に対してのみシフト信号を出力し、上記任意の１つの信号生成手段には、対応する上記１つのシフトレジスタ、及び、該シフトレジスタに連なってなる少なくとも１つのシフトレジスタから、シフト信号が出力されるものである。
【００９４】
それゆえ、電気的特性のばらつきが大きいインバータ等の遅延回路を用いることなくサンプリング信号を生成することができるので、得られるサンプリング信号のパルス幅のばらつきを抑制することができるという効果を奏する。また、外部から制御信号を取り込むことなく、サンプリング信号を生成することができるので、配線が複雑化することなく、簡単な回路構成の駆動装置を提供することができるという効果を奏する。
【００９５】
また、本発明の駆動装置は、上記の駆動装置において、上記信号生成手段は、論理素子であるものである。
【００９６】
それゆえ、複数のシフトレジスタにて発生するシフト信号を論理素子にて取り扱うことにより、サンプリング信号を好適に生成することができるという効果を奏する。
【００９７】
また、本発明の駆動装置の駆動方法は、以上のように、信号生成手段にて生成されるサンプリング信号のうち、最初並びに最後のサンプリング信号を除く或るサンプリング信号に基づいて、サンプリング手段が上記データ信号のサンプリングを実行している間に、上記或るサンプリング信号の１つ前のサンプリング信号に基づいて行われるデータ信号のサンプリングが終了し、かつ、上記或るサンプリング信号の１つ後のサンプリング信号に基づいて行われるデータ信号のサンプリングが開始される方法である。
【００９８】
それゆえ、上記或るサンプリング信号に基づいて行われるサンプリングの期間の一部は、上記或るサンプリング信号の１つ前及び１つ後からのサンプリング信号に基づいて行われるサンプリング期間の一部に重なっているため、上記各サンプリング信号のサンプリングの開始又は終了のタイミングが、互いに一致することはないという効果を奏する。従って、上記各サンプリング信号に基づいたサンプリングの開始時及び終了時に、データ信号の電位が大きく変動することはないので、データ信号の劣化を招くことがないという効果を奏する。
【００９９】
また、各サンプリング信号のサンプリング期間が十分に長く設定される。これにより、上記各サンプリング信号に基づいて、上記データ信号のサンプリングを十分な時間をかけて行うことができるという効果を奏する。
【０１００】
また、本発明の表示装置は、以上のように、信号線駆動装置は、上記記載の駆動装置であるものである。
【０１０１】
それゆえ、上記記載の駆動装置を用いることにより、パルス幅のばらつきが少ないサンプリング信号が得られ、表示装置の各画素の充電時間を一定に保つことができるという効果を奏する。また、表示装置の各画素の充電時間を十分に確保することができるので、良好な画像表示を実現することができるという効果を奏する。さらに、各サンプリング信号に基づいたサンプリングの開始時及び終了時に、データ信号の電位が大きく変動することはないため、画素に良好なデータ信号を供給することができる。これにより、表示装置での画像表示を良好に保ち、画質の向上を図ることができるという効果を奏する。
【０１０２】
また、本発明の表示装置は、上記の表示装置において、上記信号生成手段にて生成されるサンプリング信号のうち、最初並びに最後のサンプリング信号に基づいてサンプリングされたデータ信号は、画像表示を行わないダミー画素に書込まれるものである。
【０１０３】
それゆえ、最初並びに最後のサンプリング信号を除く或るサンプリング信号に基づいてサンプリングされたデータ信号を画素に供給することにより、画像表示を行っているので、サンプリング時の負荷が統一されてサンプリングされたデータ信号のみが、画素に供給されることになる。その結果、表示画面のムラを抑制し、良好な画像表示を行うことが可能になるという効果を奏する。
【０１０４】
また、本発明の表示装置は、上記の表示装置において、上記画素は、上記走査線と上記信号線との交差部付近にスイッチング素子を有し、上記スイッチング素子は多結晶シリコンからなるものである。
【０１０５】
それゆえ、上記走査線駆動装置と、上記信号線駆動装置と、スイッチング素子とを同一の基板上に、同一のプロセスにて形成することができるという効果を奏する。これにより、製造コストを低減することができる。
【０１０６】
また、本発明の表示装置は、上記の表示装置において、上記スイッチング素子は、ガラス基板上に、６００℃以下のプロセス温度にて形成されるものである。
【０１０７】
それゆえ、基板として安価な低融点のガラス基板を用いることができ、かつ、大面積を有するガラス基板を用いることができるので、安価で、かつ、表示面積の大きい画像表示装置を提供することができるという効果を奏する。
【０１０８】
また、本発明の表示装置は、上記の表示装置において、上記走査線駆動装置及び上記信号線駆動装置の少なくとも一方が、上記スイッチング素子と同一の基板上に形成されているものである。
【０１０９】
それゆえ、走査線駆動回路と、信号線駆動回路と、スイッチング素子とを別個の基板上に形成した後に、それらの基板を組み立てる工程が不要となり、表示装置の信頼性を向上させることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明における表示装置のソースドライバ周辺を示すブロック図である。
【図２】上記ソースドライバを備える表示装置の要部の構成を示すブロック図である。
【図３】上記ソースドライバの動作を示すタイミングチャートである。
【図４】本発明における他の表示装置のソースドライバ周辺を示すブロック図である。
【図５】（ａ）〜（ｄ）は、上記表示装置に備えられたＴＦＴの製造工程を示す断面図である。
【図６】（ａ）〜（ｄ）は、上記ＴＦＴの製造工程の続きを示す断面図である。
【図７】（ａ）〜（ｃ）は、上記ＴＦＴの製造工程の続きを示す断面図である。
【図８】従来の表示装置のソースドライバ周辺を示すブロック図である。
【図９】上記ソースドライバにおける動作を示すタイミングチャートである。
【図１０】従来の他の表示装置のソースドライバ周辺を示すブロック図である。
【図１１】上記ソースドライバにおける動作を示すタイミングチャートである。
【図１２】従来のさらに他の表示装置のソースドライバ周辺を示すブロック図である。
【図１３】上記ソースドライバにおける動作を示すタイミングチャートである。
【符号の説明】
１　　薄膜トランジスタ（ＴＦＴ、スイッチング素子）
２　　ガラス基板（基板）
１０　　ゲートドライバ（走査線駆動装置）
２０　　ソースドライバ（駆動装置・信号線駆動装置）
２１　　論理回路（信号生成手段・論理素子）
２２　　アナログスイッチ（ＡＳＷ、サンプリング手段）
２３　　画素
３０　　ソースドライバ（駆動装置・信号線駆動装置）
３１　　論理回路（信号生成手段・論理素子）
３２　　論理回路（信号生成手段・論理素子）
３３　　アナログスイッチ（ＡＳＷ、サンプリング手段）
３４　　アナログスイッチ（ＡＳＷ、サンプリング手段）
３５　　ダミー画素
３６　　ダミー画素
ＳＲ　　シフトレジスタ
Ｑ　　シフトパルス（シフト信号）
ＳＬ　　サンプリングパルス（サンプリング信号）

Claims (8)

1. シフト信号を順次出力するために連なってなる複数のシフトレジスタと、上記シフトレジスタから出力されたシフト信号を基に、データ信号をサンプリングするためのサンプリング信号を生成する複数の信号生成手段とを備えた駆動装置において、
   １つのシフトレジスタは、任意の１つの信号生成手段に対してのみシフト信号を出力し、
   上記任意の１つの信号生成手段には、対応する上記１つのシフトレジスタ、及び、該シフトレジスタに連なってなる少なくとも１つのシフトレジスタから、シフト信号が出力されることを特徴とする駆動装置。
2. 上記信号生成手段は、論理素子であることを特徴とする請求項１記載の駆動装置。
3. 複数のシフトレジスタから順次発生するシフト信号に基づいて、複数の信号生成手段がデータ信号をサンプリングするためのサンプリング信号を順に生成し、上記サンプリング信号に応じて、サンプリング手段がデータ信号をサンプリングする駆動装置の駆動方法において、
   上記信号生成手段にて生成されるサンプリング信号のうち、最初並びに最後のサンプリング信号を除く或るサンプリング信号に基づいて、上記サンプリング手段が上記データ信号のサンプリングを実行している間に、上記或るサンプリング信号の１つ前のサンプリング信号に基づいて行われるデータ信号のサンプリングが終了し、かつ、上記或るサンプリング信号の１つ後のサンプリング信号に基づいて行われるデータ信号のサンプリングが開始されることを特徴とする駆動装置の駆動方法。
4. 複数の走査線と複数の信号線とが互いに直交して配置され、上記走査線と信号線とによって取り囲まれた領域に画像表示を行う画素を有し、走査線駆動装置によって上記走査線に供給される走査信号により、上記画素へのデータ信号の書込みが制御されるとともに、信号線駆動装置によってサンプリングされた上記データ信号が、上記信号線を介して上記画素に書込まれる表示装置において、
   上記信号線駆動装置は、請求項１又は２記載の駆動装置であることを特徴とする表示装置。
5. 上記信号生成手段にて生成されるサンプリング信号のうち、最初並びに最後のサンプリング信号に基づいてサンプリングされたデータ信号は、画像表示を行わないダミー画素に書込まれることを特徴とする請求項４記載の表示装置。
6. 上記画素は、上記走査線と上記信号線との交差部付近にスイッチング素子を有し、上記スイッチング素子は、多結晶シリコンからなることを特徴とする請求項４又は５記載の表示装置。
7. 上記スイッチング素子は、ガラス基板上に、６００℃以下のプロセス温度にて形成されることを特徴とする請求項６記載の表示装置。
8. 上記走査線駆動装置及び上記信号線駆動装置の少なくとも一方が、上記スイッチング素子と同一の基板上に形成されていることを特徴とする請求項６又は７記載の表示装置。

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