JP5291851B2

JP5291851B2 - 表示装置及び電子機器

Info

Publication number: JP5291851B2
Application number: JP2001209869A
Authority: JP
Inventors: 正明 ▲ひろ▼木; 英司佐藤; 茂小野谷; 昇井上
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-07-14
Filing date: 2001-07-10
Publication date: 2013-09-18
Anticipated expiration: 2021-07-10
Also published as: JP2002108313A

Description

本発明は、液晶、ＥＬ（エレクトロルミネッセンス）等の表示媒体を用いた半導体表示装置に好適な駆動方法及び、上記駆動方法を用いて表示を行う半導体表示装置に関する。また前記半導体表示装置を用いた電子機器に関する。

近年、絶縁性基板上に半導体薄膜を用いて形成された素子、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達している。その理由は、半導体表示装置（代表的には、アクティブマトリクス型液晶表示装置）の需要が高まってきたことによる。

アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素にかかる電荷を、トランジスタで構成された画素のスイッチング素子（画素トランジスタ）により制御して、画像を表示するものである。

なお、本明細書中における画素とは、スイッチング素子と、前記スイッチング素子に接続された画素電極と、対向電極と、前記画素電極と対向電極の間に設けられた受動素子（液晶、エレクトロルミネッセンス）とで主に構成されている。

以下に図２６を用いて、アクティブマトリクス型液晶表示装置が有する液晶パネルの表示動作の代表的な例を簡単に説明する。図２６（Ａ）は、液晶パネルの上面図であり、図２６（Ｂ）は画素の配置を示した図である。

ソース信号線駆動回路７０１とソース信号線Ｓ１〜Ｓ６とが接続されている。またゲート信号線駆動回路７０２とゲート信号線Ｇ１〜Ｇ４とが接続されている。そしてソース信号線Ｓ１〜Ｓ６とゲート信号線Ｇ１〜Ｇ４とで囲まれている部分に画素７０３が複数設けられている。画素７０３には画素ＴＦＴ７０４と画素電極７０５とが設けられている。なおソース信号線とゲート信号線の数はこの値に限定されない。

ソース信号線駆動回路７０１にはパネルの外部に設けられたＩＣ（図示せず）から映像信号が入力されている。

ソース信号線駆動回路７０１に入力された映像信号はサンプリングされて、表示信号としてソース信号線Ｓ１に入力される。またゲート信号線駆動回路７０２からゲート信号線Ｇ１に入力される選択信号によってゲート信号線Ｇ１が選択され、ゲート信号線Ｇ１にゲート電極が接続された全ての画素ＴＦＴ７０４がオンの状態になる。そしてソース信号線Ｓ１に入力された表示信号が、画素ＴＦＴ７０４を介して画素（１、１）の画素電極７０５に入力される。この入力された表示信号の電位により液晶を駆動し、透過光量を制御して、画素（１、１）に画像の一部（画素（１、１）に相当する画像）が表示される。

次に、画素（１、１）に画像が表示された状態を保持容量（図示せず）等で保持したまま、次の瞬間には、ソース信号線駆動回路７０１に入力された映像信号がサンプリングされて、表示信号としてソース信号線Ｓ２に入力される。なお保持容量とは、画素ＴＦＴ７０４のゲート電極に入力された表示信号の電位を一定の期間保持するための容量である。

ゲート信号線Ｇ１は選択されたままであり、ゲート信号線Ｇ１とソース信号線Ｓ２とが交差している部分の画素（１、２）の画素ＴＦＴ７０４はオンの状態である。そしてソース信号線Ｓ２に入力された表示信号が、画素ＴＦＴ７０４を介して画素（１、２）の画素電極７０５に入力される。この入力された表示信号の電位により液晶を駆動し、透過光量を制御して、画素（１、１）と同様に、画素（１、２）に画像の一部（画素（１、２）に相当する画像）が表示される。

このような表示動作を順次行い、ゲート信号繰Ｇ１に接続されている全ての画素（１、１）（１、２）（１、３）（１、４）（１、５）（１、６）に画像の一部を次々と表示する。この間、ゲート信号線Ｇ１に入力されている選択信号によって、ゲート信号線Ｇ１は選択され続けている。

ゲート信号線Ｇ１に接続されている画素の全てに表示信号が入力されると、ゲート信号線Ｇ１は選択されなくなる。引き続いて、ゲート信号線Ｇ２に入力される選択信号によって、ゲート信号線Ｇ２が選択される。そしてゲート信号線Ｇ２に接続されている全ての画素（２、１）（２、２）（２、３）（２、４）（２、５）（２、６）に画像の一部を次々と表示する。この間、ゲート信号線Ｇ２は選択され続けている。

上述した動作を全てのゲート信号線において順次繰り返すことにより、画素部７０６に一つの画像を表示する。この一つの画像が表示される期間を１フレーム期間と呼ぶ。画素部７０６に一つの画像が表示される期間と、垂直帰線期間とを合わせて１フレーム期間としても良い。そして全ての画素は、再び各画素の画素ＴＦＴがオンの状態になるまで、画像が表示された状態を保持容量（図示せず）等で保持している。

発明が解決しようとする課題

通常スイッチング素子としてＴＦＴ等を用いた液晶パネルでは、液晶の劣化を防ぐために、各画素へ入力する信号の電位の極性を、対向電極の電位（対向電位）を基準として反転（交流化駆動）させる。交流化駆動の方法としては、フレーム反転駆動、ソースライン反転駆動、ゲートライン反転駆動、ドット反転駆動が挙げられる。以下に、各駆動方法について説明する。

図２７（Ａ）にフレーム反転駆動において各画素に入力される表示信号の極性のパターン（以下、単に極性パターンと呼ぶ）を示す。なお、本明細書中の極性パターンを示した図〔図２７、図６、図７、図８、図９〕では、対向電位を基準として、画素に入力される表示信号の電位が正である場合は「＋」で図示し、負である場合は「−」で示している。また図２７に示した極性パターンは、図２６（Ｂ）に示した画素の配置と対応している。

なお本明細書において、正の極性を有する表示信号とは、対向電位よりも高い電位を有する表示信号を意味する。また負の極性を有する表示信号とは、対向電位よりも低い電位を有する表示信号を意味する。

加えて走査方式には、１画面（１フレーム）において、奇数番目のゲート信号線と偶数番目のゲート信号線とで２回（２フィールド）に分けて走査するインターレス走査と、奇数番目と偶数番目のゲート信号線を分け隔てなく順番に走査するノンインターレス走査とがあるが、ここでは主にノンインターレス走査を用いた例で説明する。

フレーム反転駆動の特徴は、任意の１フレーム期間内で、全ての画素に同一の極性の表示信号が入力され（極性パターン▲１▼）、そして次の１フレーム期間では、全ての画素に入力される表示信号の極性を反転させて表示を行っている（極性パターン▲２▼）点である。即ち、極性パターンのみに注目すると２種類の極性パターン（極性パターン▲１▼と極性パターン▲２▼）が、１フレーム期間ごとに繰り返し表示される駆動方法である。なお本明細書において、表示信号が画素に入力されるとは、表示信号が画素ＴＦＴを介して画素電極に入力されることを意味する。

次にソースライン反転駆動について説明する。図２７（Ｂ）にソースライン反転駆動における画素の極性パターンを示す。

図２７（Ｂ）で示したように、ソースライン反転駆動の特徴は、任意の１フレーム期間において、同じソース信号線に接続されている全ての画素に同じ極性の表示信号が入力されており、隣り合うソース信号線に接続されている画素どうしで逆の極性の表示信号が入力されていることである。なお本明細書において、ソース信号線に接続されている画素とは、ソース信号線にそのソース領域又はドレイン領域が接続されている画素ＴＦＴを有する画素のことを示している。

そして次の１フレーム期間において、各ソース信号線には、直前のフレーム期間において入力された表示信号とは逆の極性を有する表示信号が入力される。よって、任意の１フレーム期間における極性パターンが極性パターン▲３▼だったとすると、次の１フレーム期間における極性パターンは極性パターン▲４▼となる。

次に、ゲートライン反転駆動について説明する。ゲートライン反転駆動における極性パターンを図２７（Ｃ）に示す。

図２７（Ｃ）で示したように、ゲートライン反転駆動の特徴は、任意の１フレーム期間において、同じゲート信号線に接続されている全ての画素に同じ極性の表示信号が入力されており、隣り合うゲート信号線に接続されている画素どうしで逆の極性の表示信号が入力されていることである。なお本明細書において、ゲート信号線に接続されている画素とは、ゲート信号線にそのゲート電極が接続されている画素ＴＦＴを有する画素のことを示している。

そして次の１フレーム期間において、各ゲート信号線に接続された画素には、直前のフレーム期間において入力された表示信号とは逆の極性を有する表示信号が入力される。よって、任意の１フレーム期間における極性パターンが極性パターン▲５▼だったとすると、次の１フレーム期間における極性パターンは極性パターン▲６▼となる。

即ち、上記ソースライン反転駆動と同様に、２種類の極性パターン（極性パターン▲５▼と極性パターン▲６▼）が、１フレーム期間ごとに繰り返し表示される駆動方法である。

次にドット反転駆動について説明する。ドット反転駆動における極性パターンを図２７（Ｄ）に示す。

図２７（Ｄ）に示したように、ドット反転駆動とは、画素に入力する表示信号の極性を隣接する全ての画素どうしで反転させる方法である。そして任意の１フレーム期間において、各画素に、直前の１フレーム期間において入力された表示信号とは逆の極性を有する表示信号が入力される。よって、任意の１フレーム期間における極性パターンが極性パターン▲７▼だったとすると、次の１フレーム期間における極性パターンは極性パターン▲８▼となる。つまり２種類の極性パターンが、１フレーム期間ごとに繰り返し表示される駆動方法である。

上述した交流化駆動は、液晶の劣化を防ぐには有用な方法である。しかし上述した交流化駆動を用いると、画面がちらついたり、縦縞、横縞または斜め縞が視認されたりすることがあった。

これは各画素において同じ階調表示を行おうとしても、入力される表示信号の極性が正の時の表示と負の時の表示とで、画面の明るさが微妙に異なってしまうためだと考えられる。この現象について、以下、フレーム反転駆動を例にとって詳しく説明する。

図２６に示したアクティブマトリクス型液晶表示装置をフレーム反転駆動させたときのタイミングチャートを図２８に示した。なお図２８は、アクティブマトリクス型液晶表示装置がノーマリーブラックなら白表示、ノーマリーホワイトなら黒表示させた場合のタイミングチャートである。１つのゲート信号線に選択信号が入力されている期間を１ライン期間、全てのゲート信号線に選択信号が入力されて１つの画像が表示されるまでの期間を１フレーム期間とする。

ソース信号線Ｓ１に表示信号が、ゲート信号線Ｇ１に選択信号がそれぞれ入力されると、ソース信号線Ｓ１とゲート信号線Ｇ１との交差している部分に設けられた画素（１、１）に、正の極性の表示信号が入力される。そして画素（１、１）において、入力された表示信号によって画素電極に与えられた電位は、理想的には保持容量等によって１フレーム期間中保持され続ける。

しかし実際には、１ライン期間が終了する時、ゲート信号線Ｇ１の電位が画素ＴＦＴをオフさせる電位にシフトすると、画素電極の電位もゲート信号繰Ｇ１の電位がシフトする方向にΔＶだけ引き込まれることがある。この現象をフィールドスルーと呼び、またΔＶを突き抜け電圧と呼ぶ。

突き抜け電圧ΔＶは以下に示す式で与えられる。

［式１］
ΔＶ＝Ｖ×Ｃｇｄ／（Ｃｇｄ＋Ｃｌｃ＋Ｃｓ）

Ｖはゲート電極の電位の振幅、Ｃｇｄは画素ＴＦＴのゲート電極とドレイン領域の間の容量、Ｃｌｃは画素電極と対向電極の間の液晶の容量、Ｃｓは保持容量の容量である。

図２８に示すタイミングチャートにおいて、画素（１，１）における実際の画素電極の電位を実線で、フィールドスルーを考慮しない理想的な画素電極の電位を点線で示す。第１フレーム期間において、正の極性の表示信号が画素（１、１）に入力される。図２８に示した第１フレーム期間の場合、第１ライン期間が終了すると同時にゲート信号線の電位が負の方向に変化し、そして画素（１，１）の画素電極の電位も、実際は突き貫け電圧の分だけ負の方向に変化する。なお、図２８では、第１フレーム期間における突き貫け電圧をΔＶ１として示す。

次に第２フレーム期間の第１ライン期間において、第１フレーム期間の第１ライン期間とは逆の極性である負の極性の表示信号が、画素（１、１）に入力される。そして第２フレーム期間における第１ライン期間が終了する時、ゲート信号線Ｇ１の電位が負の方向に変化する。そして同時に画素（１，１）の画素電極の電位も、実際は突き貫け電圧の分だけ負の方向に変化する。なお、図２８では、第２フレーム期間における突き貫け電圧をΔＶ２として示す。

図２８において、第１フレーム期間の第１ライン期間終了後における駆動電圧をＶ１、第２フレーム期間の第１ライン期間終了後における駆動電圧をＶ２として示す。なお本明細書において駆動電圧とは、画素電極の電位と対向電位との電位差を意味する。

駆動電圧Ｖ１と駆動電圧Ｖ２は、ΔＶ１＋ΔＶ２の電圧差を有することになる。このため第１フレーム期間と第２フレーム期間とでは、画素（１，１）における画面の明るさが異なる。

そこで駆動電圧Ｖ１と駆動電圧Ｖ２の値が同じになるように、対向電位の値を低くする方法も考えられる。

しかし、画素ＴＦＴのゲート電極とドレイン領域の間の容量Ｃｇｄは、正の極性を有する表示信号を画素に入力したときと、負の極性を有する表示信号を画素に入力したときとでは、その値が異なる。さらに画素電極と対向電極の間の液晶の容量Ｃｌｃも、画素に入力される表示信号の電位によって変動する。そのため、Ｃｇｄと、Ｃｌｃの値が各フレーム期間によって異なるために、突き貫け電圧ΔＶの値も各フレーム期間によって異なる。よって、たとえ対向電位の値を変化させても、フレーム期間によって、画素（１，１）における駆動電圧が異なってしまい、結果的に画面の明るさが異なってしまう。

そしてこれは画素（１，１）に限らず全ての画素において起こりうる現象で、画素に入力される表示信号の極性によって、画素の明るさが異なりうる。

よってフレーム反転駆動では、第１フレーム期間で表示された画像と第２フレーム期間で表示された画像の明るさが異なり、観察者にチラツキとして視認されてしまう。特に、中間調表示において顕著にチラツキが確認された。

ソースライン反転駆動、ゲートライン反転駆動、ドット反転駆動の場合も同様に、正の極性の表示信号が入力された画素と、負の極性の表示信号が入力された画素とでは、表示の明るさが異なる。

そのため、ソースライン反転駆動では縦縞が、ゲートライン反転駆動では横縞が画面に表示された。またドット反転駆動では、画面に表示される画像によって、縦縞、横縞または斜め縞が現れることがあった。

交流化駆動によって画面がちらついて見えたり、縦縞、横縞または斜め縞が視認されたりするのを防ぐためには、フレーム周波数を高くすることが有効だと考えられる。

しかしフレーム周波数を高くするためには、ＩＣに入力される映像信号の周波数を高くする必要があった。映像信号の周波数を上げると、映像信号を生成している電子機器のスペックを高くする必要があり、コストが高くなってしまう。また映像信号を生成している電子機器の駆動周波数が映像信号の周波数に対応しきれなくなり、映像信号を生成している電子機器に負担がかかり、動作が不可能か、または信頼性の上で難が出てくる可能性があった。

そこで本発明は上述したことに鑑み、観察者にチラツキや縦縞、横縞及び斜め縞が視認されにくく、鮮明で高精細な画像の表示ができる半導体表示装置の駆動方法、及び該駆動方法を用いた半導体表示装置を提供することを目的とする。

課題を解決するための手段

本発明では、外部から半導体表示装置に入力される映像信号の規定のフレーム周波数を、該半導体表示装置が有するフレームレート変換部において高くする。なお、本明細書においてフレームレート変換部（frame-rate conversion）とは、入力された信号の周波数を変えて出力する回路を意味する。そして連続する２つの各フレーム期間において、各画素に入力される表示信号の電位を対向電極の電位（対向電位）を基準として反転させ、連続する２つのフレーム期間において画素部に同じ映像を表示する。

上記構成によって、観察者にチラツキや縦縞、横縞及び斜め縞が視認されにくい、鮮明で高精細な画像の表示を行うことができる。

また、本発明で特にフレーム反転を用いることによって、隣接画素間にディスクリネーションと呼ばれる現象縞が発生するのを抑え、表示画面全体の明るさが低減されるのを防ぐことができる。ディスクリネーションとは、正の表示信号が入力された画素電極と負の表示信号が入力された画素電極との間に電界が生じ、液晶分子の配向が乱れる現象である。画素を高精細化すると隣り合う画素の有する画素電極どうしの距離が短くなってくるため、画素電極間の電界が大きくなり、ディスクリネーションによる見かけ上の開口率の低下が著しくなる。そのため本発明で特にフレーム反転を用いることは表示画面全体の明るさを低減させないという点で有効である。

本発明の半導体表示装置におけるフレーム変換部は、１つまたは複数のＲＡＭを有している。そして外部から入力された映像信号を、該１つ、または複数のＲＡＭのいずれか１つに書き込み、書き込まれた映像信号を順に２回ずつ読み出してゆく。上記構成によって、映像信号のＲＡＭへの書き込みと、ＲＡＭからの読み出しとを同時に行うことができる。

また本発明で重要なのは、ＲＡＭに書き込んだ映像信号を１回読み出す期間が、ＲＡＭに映像信号を書き込む期間よりも短いことである。上記構成によって、ＲＡＭから読み出された後の映像信号の周波数を、ＲＡＭに書き込まれる前の映像信号の周波数より高くすることができる。

そしてさらに本発明で重要なのは、ＲＡＭから２回読み出された映像信号を用いて生成された２つの表示信号のうち、いずれか一方の表示信号の電位を、対向電極の電位（対向電位）を基準として反転させ、極性が反転している２つの表示信号を生成することである。よって、連続する２つの各フレーム期間において、各画素に入力される表示信号の電位は対向電極の電位（対向電位）を基準として反転しているので、連続する２つのフレーム期間において画素部に同じ映像が表示される。

よって、ＩＣに入力される映像信号の周波数を高くすることなくフレーム周波数を高くすることができるため、映像信号を生成している電子機器に負担をかけることなく、観察者にチラツキや縦縞、横縞及び斜め縞が視認されにくい、鮮明で高精細な画像の表示を行うことができる。

また、本発明で特にフレーム反転を用いることによって、隣接画素間にディスクリネーションと呼ばれる現象縞が発生するのを抑え、表示画面全体の明るさが低減されるのを防ぐことができる。

そして、各画素に入力される表示信号の電位の時間的な平均が対向電位により近くなり、各フレーム期間において異なる表示信号を各画素に入力している場合に比べて、液晶の劣化を防ぐのにより有効である。

本発明は、フレーム反転駆動、ソースライン反転駆動、ゲートライン反転駆動、ドット反転駆動等のあらゆる交流化駆動に用いることができる。

なお本発明では、複数のＲＡＭと、ソース信号線駆動回路は、ＩＣ基板上に設けても、画素部が設けられているアクティブマトリクス基板上に設けても良い。またソース信号線駆動回路の一部をアクティブマトリクス基板上に設け、残りをＩＣ基板上に設け、ＦＰＣ等により接続していても良い。

なお、本発明の半導体装置において、画素に用いるトランジスタは単結晶シリコンを用いて形成されたトランジスタであっても良いし、多結晶シリコンやアモルファスシリコンを用いた薄膜トランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良い。

以下に本発明の構成を示す。

本発明によって、
複数の画素ＴＦＴと、複数の画素電極と、対向電極と、フレームレート変換部とを有する半導体表示装置において、
前記複数の画素ＴＦＴを介して前記複数の画素電極に表示信号が入力されており、
前記複数の画素電極に入力される全ての表示信号は、各フレーム期間中、前記対向電極の電位を基準として同じ極性を有しており、
前記フレームレート変換部は前記表示信号に同期して動作しており、
隣接している任意の２つのフレーム期間のうち、後に出現するフレーム期間において前記複数の画素電極に入力される表示信号は、先に出現するフレーム期間において前記複数の画素電極に入力される表示信号の電位を前記対向電極の電位を基準として反転させた信号であることを特徴とする半導体表示装置が提供される。

本発明によって、
複数の画素ＴＦＴと、複数の画素電極と、対向電極と、複数のソース信号線と、フレームレート変換部とを有する半導体表示装置において、
前記複数のソース信号線に入力される表示信号は、前記複数の画素ＴＦＴを介して前記複数の画素電極に入力され、
各フレーム期間中、前記複数のソース信号線の隣り合うソース信号線には、前記対向電極の電位を基準として互いに逆の極性を有する表示信号が入力されており、かつ前記複数のソース信号線のそれぞれに入力される表示信号は、前記対向電極の電位を基準として常に同じ極性を有しており、
前記フレームレート変換部は前記表示信号に同期して動作しており、
隣接している任意の２つのフレーム期間のうち、後に出現するフレーム期間において前記複数の画素電極に入力される表示信号は、先に出現するフレーム期間において前記複数の画素電極に入力される表示信号の電位を前記対向電極の電位を基準として反転させた信号であることを特徴とする半導体表示装置が提供される。

本発明によって、
複数の画素ＴＦＴと、複数の画素電極と、対向電極と、複数のソース信号線と、フレームレート変換部とを有する半導体表示装置において、
前記複数のソース信号線に入力される表示信号は、前記複数の画素ＴＦＴを介して前記複数の画素電極に入力され、
各ライン期間中、前記複数のソース信号線の全てに入力される表示信号は、前記対向電極の電位を基準として常に同じ極性を有しており、
隣接しているライン期間において、前記複数のソース信号線に入力される表示信号の極性は、前記対向電極の電位を基準として互いに反転しており、
前記フレームレート変換部は前記表示信号に同期して動作しており、
隣接している任意の２つのフレーム期間のうち、後に出現するフレーム期間において前記複数の画素電極に入力される表示信号は、先に出現するフレーム期間において前記複数の画素電極に入力される表示信号の電位を前記対向電極の電位を基準として反転させた信号であることを特徴とする半導体表示装置が提供される。

本発明によって、
複数の画素ＴＦＴと、複数の画素電極と、対向電極と、複数のソース信号線と、フレームレート変換部とを有する半導体表示装置において、
前記複数のソース信号線に入力される表示信号は、前記複数の画素ＴＦＴを介して前記複数の画素電極に入力され、
各フレーム期間中、前記複数のソース信号線の隣り合うソース信号線には、前記対向電極の電位を基準として互いに逆の極性を有する表示信号が入力されており、
隣接しているライン期間において、前記複数のソース信号線に入力される表示信号の極性は、前記対向電極の電位を基準として互いに反転しており、
前記フレームレート変換部は前記表示信号に同期して動作しており、
隣接している任意の２つのフレーム期間のうち、後に出現するフレーム期間において前記複数の画素電極に入力される表示信号は、先に出現するフレーム期間において前記複数の画素電極に入力される表示信号の電位を前記対向電極の電位を基準として反転させた信号であることを特徴とする半導体表示装置が提供される。

本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路と、フレームレート変換部とを有する半導体表示装置であって、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極とをそれぞれ有しており、
前記フレームレート変換部は１つまたは複数のＲＡＭを有しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号が書き込まれ、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに書き込まれた映像信号は２回ずつ読み出され、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つから２回ずつ読み出された映像信号は共にソース信号線駆動回路に入力され、
前記ソース信号線駆動回路によって２つの表示信号が生成され、
前期２つの表示信号は互いに極性が反転しており、
前記生成された２つの表示信号は前記画素ＴＦＴを介して前記画素電極に入力され、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つへの映像信号の書き込みと
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号を書き込む期間は、前記書き込まれた映像信号が１回目に読み出される期間及び２回目に読み出される期間よりも長いことを特徴とする半導体表示装置が提供される。

本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路と、フレームレート変換部とを有する半導体表示装置であって、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極とをそれぞれ有しており、
前記フレームレート変換部は１つまたは複数のＲＡＭを有しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号が書き込まれ、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに書き込まれた映像信号は２回ずつ読み出され、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つから２回ずつ読み出された映像信号は、共にＤ／Ａ変換回路においてアナログに変換されてからソース信号線駆動回路に入力され、
前記ソース信号線駆動回路によって２つの表示信号が生成され、
前期２つの表示信号は互いに極性が反転しており、
前記生成された２つの表示信号は前記画素ＴＦＴを介して前記画素電極に入力され、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号を書き込む期間は、前記書き込まれた映像信号が１回目に読み出される期間及び２回目に読み出される期間よりも長いことを特徴とする半導体表示装置が提供される。

本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路と、フレームレート変換部とを有する半導体表示装置であって、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極とをそれぞれ有しており、
前記フレームレート変換部は１つまたは複数のＲＡＭを有しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号が書き込まれ、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに書き込まれた映像信号は２回ずつ読み出され、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つから２回ずつ読み出された映像信号は共にソース信号線駆動回路に入力され、
前記ソース信号線駆動回路によって２つの表示信号が生成され、
前期２つの表示信号は互いに極性が反転しており、
前記生成された２つの表示信号は前記画素ＴＦＴを介して前記画素電極に入力され、
前記画素電極に入力される全ての表示信号は、各フレーム期間中、前記対向電極の電位を基準として同じ極性を有しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号を書き込む期間は、前記書き込まれた映像信号が１回目に読み出される期間及び２回目に読み出される期間よりも長いことを特徴とする半導体表示装置が提供される。

本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路と、フレームレート変換部とを有する半導体表示装置であって、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極とをそれぞれ有しており、
前記フレームレート変換部は１つまたは複数のＲＡＭを有しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号が書き込まれ、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに書き込まれた映像信号は２回ずつ読み出され、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つから２回ずつ読み出された映像信号は共にＤ／Ａ変換回路においてアナログに変換されてからソース信号線駆動回路に入力され、
前記ソース信号線駆動回路によって２つの表示信号が生成され、
前期２つの表示信号は互いに極性が反転しており、
前記生成された２つの表示信号は前記画素ＴＦＴを介して前記画素電極に入力され、
前記画素電極に入力される全ての表示信号は、各フレーム期間中、前記対向電極の電位を基準として同じ極性を有しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号を書き込む期間は、前記書き込まれた映像信号が１回目に読み出される期間及び２回目に読み出される期間よりも長いことを特徴とする半導体表示装置が提供される。

本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路と、複数のソース信号線と、フレームレート変換部とを有する半導体表示装置であって、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極とをそれぞれ有しており、
前記フレームレート変換部は１つまたは複数のＲＡＭを有しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号が書き込まれ、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに書き込まれた映像信号は２回ずつ読み出され、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つから２回ずつ読み出された映像信号は共にソース信号線駆動回路に入力され、
前記ソース信号線駆動回路によって２つの表示信号が生成され、
前期２つの表示信号は互いに極性が反転しており、
前記生成された２つの表示信号は前記複数のソース信号線及び前記画素ＴＦＴを介して前記画素電極に入力され、
各フレーム期間中、前記複数のソース信号線の隣り合うソース信号線には、前記対向電極の電位を基準として互いに逆の極性を有する表示信号が入力されており、かつ前記複数のソース信号線のそれぞれに入力される表示信号は、前記対向電極の電位を基準として常に同じ極性を有しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号を書き込む期間は、前記書き込まれた映像信号が１回目に読み出される期間及び２回目に読み出される期間よりも長いことを特徴とする半導体表示装置が提供される。

本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路と、複数のソース信号線と、フレームレート変換部とを有する半導体表示装置であって、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極とをそれぞれ有しており、
前記フレームレート変換部は１つまたは複数のＲＡＭを有しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号が書き込まれ、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに書き込まれた映像信号は２回ずつ読み出され、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つから２回ずつ読み出された映像信号は、共にＤ／Ａ変換回路においてアナログに変換されてからソース信号線駆動回路に入力され、
前記ソース信号線駆動回路によって２つの表示信号が生成され、
前期２つの表示信号は互いに極性が反転しており、
前記生成された２つの表示信号は前記複数のソース信号線及び前記画素ＴＦＴを介して前記画素電極に入力され、
各フレーム期間中、前記複数のソース信号線の隣り合うソース信号線には、前記対向電極の電位を基準として互いに逆の極性を有する表示信号が入力されており、かつ前記複数のソース信号線のそれぞれに入力される表示信号は、前記対向電極の電位を基準として常に同じ極性を有しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号を書き込む期間は、前記書き込まれた映像信号が１回目に読み出される期間及び２回目に読み出される期間よりも長いことを特徴とする半導体表示装置が提供される。

本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路と、複数のソース信号線と、フレームレート変換部とを有する半導体表示装置であって、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極とをそれぞれ有しており、
前記フレームレート変換部は１つまたは複数のＲＡＭを有しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号が書き込まれ、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに書き込まれた映像信号は２回ずつ読み出され、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つから２回ずつ読み出された映像信号は共にソース信号線駆動回路に入力され、
前記ソース信号線駆動回路によって２つの表示信号が生成され、
前期２つの表示信号は互いに極性が反転しており、
前記生成された２つの表示信号は前記画素ＴＦＴを介して前記画素電極に入力され、
各ライン期間中、前記複数のソース信号線の全てに入力される表示信号は、前記対向電極の電位を基準として常に同じ極性を有しており、
隣接しているライン期間において、前記複数のソース信号線に入力される表示信号の極性は、前記対向電極の電位を基準として互いに反転しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号を書き込む期間は、前記書き込まれた映像信号が１回目に読み出される期間及び２回目に読み出される期間よりも長いことを特徴とする半導体表示装置が提供される。

本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路と、フレームレート変換部とを有する半導体表示装置であって、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極とをそれぞれ有しており、
前記フレームレート変換部は１つまたは複数のＲＡＭを有しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号が書き込まれ、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに書き込まれた映像信号は２回ずつ読み出され、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つから２回ずつ読み出された映像信号は、共にＤ／Ａ変換回路においてアナログに変換されてからソース信号線駆動回路に入力され、
前記ソース信号線駆動回路によって２つの表示信号が生成され、
前期２つの表示信号は互いに極性が反転しており、
前記生成された２つの表示信号は前記画素ＴＦＴを介して前記画素電極に入力され、
各ライン期間中、前記複数のソース信号線の全てに入力される表示信号は、前記対向電極の電位を基準として常に同じ極性を有しており、
隣接しているライン期間において、前記複数のソース信号線に入力される表示信号の極性は、前記対向電極の電位を基準として互いに反転しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号を書き込む期間は、前記書き込まれた映像信号が１回目に読み出される期間及び２回目に読み出される期間よりも長いことを特徴とする半導体表示装置が提供される。

本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路と、複数のソース信号線と、フレームレート変換部とを有する半導体表示装置であって、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極とをそれぞれ有しており、
前記フレームレート変換部は１つまたは複数のＲＡＭを有しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号が書き込まれ、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに書き込まれた映像信号は２回ずつ読み出され、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つから２回ずつ読み出された映像信号は共にソース信号線駆動回路に入力され、
前記ソース信号線駆動回路によって２つの表示信号が生成され、
前期２つの表示信号は互いに極性が反転しており、
前記生成された２つの表示信号は前記画素ＴＦＴを介して前記画素電極に入力され、
各フレーム期間中、前記複数のソース信号線の隣り合うソース信号線には、前記対向電極の電位を基準として互いに逆の極性を有する表示信号が入力されており、
隣接しているライン期間において、前記複数のソース信号線に入力される表示信号の極性は、前記対向電極の電位を基準として互いに反転しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号を書き込む期間は、前記書き込まれた映像信号が１回目に読み出される期間及び２回目に読み出される期間よりも長いことを特徴とする半導体表示装置が提供される。

本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路と、複数のソース信号線と、フレームレート変換部とを有する半導体表示装置であって、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極とをそれぞれ有しており、
前記フレームレート変換部は１つまたは複数のＲＡＭを有しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号が書き込まれ、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに書き込まれた映像信号は２回ずつ読み出され、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つから２回ずつ読み出された映像信号は、共にＤ／Ａ変換回路においてアナログに変換されてからソース信号線駆動回路に入力され、
前記ソース信号線駆動回路によって２つの表示信号が生成され、
前期２つの表示信号は互いに極性が反転しており、
前記生成された２つの表示信号は前記画素ＴＦＴを介して前記画素電極に入力され、
各フレーム期間中、前記複数のソース信号線の隣り合うソース信号線には、前記対向電極の電位を基準として互いに逆の極性を有する表示信号が入力されており、
隣接しているライン期間において、前記複数のソース信号線に入力される表示信号の極性は、前記対向電極の電位を基準として互いに反転しており、
前記１つのＲＡＭ、または前記複数のＲＡＭのいずれか１つに映像信号を書き込む期間は、前記書き込まれた映像信号が１回目に読み出される期間及び２回目に読み出される期間よりも長いことを特徴とする半導体表示装置が提供される。

本発明によって、
複数の画素ＴＦＴと、複数の画素電極と、対向電極と、フレームレート変換部とを有する半導体表示装置の駆動方法において、
前記複数の画素ＴＦＴを介して前記複数の画素電極に表示信号が入力されており、
前記フレームレート変換部は前記表示信号に同期して動作しており、
隣接している任意の２つのフレーム期間のうち、後に出現するフレーム期間において前記複数の画素電極に入力される表示信号は、先に出現するフレーム期間において前記複数の画素電極に入力される表示信号の極性を前記対向電極の電位を基準として反転させた信号であることを特徴とする半導体表示装置の駆動方法が提供される。

本発明によって、
複数の画素ＴＦＴと、複数の画素電極と、対向電極と、フレームレート変換部とを有する半導体表示装置の駆動方法において、
前記複数の画素ＴＦＴを介して前記複数の画素電極に表示信号が入力されており、
前記複数の画素電極に入力される全ての表示信号は、各フレーム期間中、前記対向電極の電位を基準として同じ極性を有しており、
前記フレームレート変換部は前記表示信号に同期して動作しており、
隣接している任意の２つのフレーム期間のうち、後に出現するフレーム期間において前記複数の画素電極に入力される表示信号は、先に出現するフレーム期間において前記複数の画素電極に入力される表示信号の電位を前記対向電極の電位を基準として反転させた信号であることを特徴とする半導体表示装置の駆動方法が提供される。

本発明によって、
複数の画素ＴＦＴと、複数の画素電極と、対向電極と、複数のソース信号線と、フレームレート変換部とを有する半導体表示装置の駆動方法において、
前記複数のソース信号線に入力される表示信号は、前記複数の画素ＴＦＴを介して前記複数の画素電極に入力され、
各フレーム期間中、前記複数のソース信号線の隣り合うソース信号線には、前記対向電極の電位を基準として互いに逆の極性を有する表示信号が入力されており、かつ前記複数のソース信号線のそれぞれに入力される表示信号は、前記対向電極の電位を基準として常に同じ極性を有しており、
前記フレームレート変換部は前記表示信号に同期して動作しており、
隣接している任意の２つのフレーム期間のうち、後に出現するフレーム期間において前記複数の画素電極に入力される表示信号は、先に出現するフレーム期間において前記複数の画素電極に入力される表示信号の電位を前記対向電極の電位を基準として反転させた信号であることを特徴とする半導体表示装置の駆動方法が提供される。

本発明によって、
複数の画素ＴＦＴと、複数の画素電極と、対向電極と、複数のソース信号線と、フレームレート変換部とを有する半導体表示装置の駆動方法において、
前記複数のソース信号線に入力される表示信号は、前記複数の画素ＴＦＴを介して前記複数の画素電極に入力され、
各ライン期間中、前記複数のソース信号線の全てに入力される表示信号は、前記対向電極の電位を基準として常に同じ極性を有しており、
隣接しているライン期間において、前記複数のソース信号線に入力される表示信号の極性は、前記対向電極の電位を基準として互いに反転しており、
前記フレームレート変換部は前記表示信号に同期して動作しており、
隣接している任意の２つのフレーム期間のうち、後に出現するフレーム期間において前記複数の画素電極に入力される表示信号は、先に出現するフレーム期間において前記複数の画素電極に入力される表示信号の電位を前記対向電極の電位を基準として反転させた信号であることを特徴とする半導体表示装置の駆動方法が提供される。

本発明によって、
複数の画素ＴＦＴと、複数の画素電極と、対向電極と、複数のソース信号線と、フレームレート変換部とを有する半導体表示装置の駆動方法において、
前記複数のソース信号線に入力される表示信号は、前記複数の画素ＴＦＴを介して前記複数の画素電極に入力され、
各フレーム期間中、前記複数のソース信号線の隣り合うソース信号線には、前記対向電極の電位を基準として互いに逆の極性を有する表示信号が入力されており、
隣接しているライン期間において、前記複数のソース信号線に入力される表示信号の極性は、前記対向電極の電位を基準として互いに反転しており、
前記フレームレート変換部は前記表示信号に同期して動作しており、
隣接している任意の２つのフレーム期間のうち、後に出現するフレーム期間において前記複数の画素電極に入力される表示信号は、先に出現するフレーム期間において前記複数の画素電極に入力される表示信号の電位を前記対向電極の電位を基準として反転させた信号であることを特徴とする半導体表示装置の駆動方法が提供される。

本発明は、前記ＲＡＭがＳＤＲＡＭであることを特徴としていても良い。

本発明は、前記半導体表示装置を用いたコンピュータ、ビデオカメラ及びＤＶＤプレーヤーを含む。

以下に、本発明の半導体表示装置が有するフレームレート変換部について、図１を用いて説明する。なお本実施の形態ではＲＡＭとしてＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を用いる構成を示す。しかし本発明はＲＡＭに限定されず、高速のデータの書き込みや読み出しが可能であるならば、その他のＤＲＡＭ（Dynamic Random Access Memory）や、ＳＲＡＭ（Static Random Access Memory）も用いることが可能である。

フレームレート変換部１００は、制御部１０１、フレーム周波数変換部１０２、アドレスジェネレータ部１０６を有している。またフレーム周波数変換部１０２は、第１のＳＤＲＡＭ（ＳＤＲＡＭ１）１０３、第２のＳＤＲＡＭ（ＳＤＲＡＭ２）１０４、データフォーマット部１０５を有している。また１０７はＤ／Ａ変換回路であり、フレームレート変換部１００から出力される映像信号を、デジタルからアナログに変換する。

なお本実施の形態ではフレーム周波数変換部１０２がＳＤＲＡＭを２つ（第１のＳＤＲＡＭ１０３、第２のＳＤＲＡＭ１０４）を有しているが、ＳＤＲＡＭの数は２つに限定されず、いくつでも良い。本実施の形態では説明を簡便にするためにＳＤＲＡＭの数が２つの場合について説明する。

Ｈｓｙｎｃ信号と、Ｖｓｙｎｃ信号と、ＣＬＫ信号が制御部１０１に入力される。Ｈｓｙｎｃ信号と、Ｖｓｙｎｃ信号と、ＣＬＫ信号によって制御部１０１から、アドレスジェネレータ部の駆動を制御するアドレスジェネレータ制御信号（address generator controll signal）と、第１のＳＤＲＡＭ１０３と第２のＳＤＲＡＭ１０４の駆動を制御するＳＤＲＡＭ制御信号（RAM CLK1, RAM CLK2）が出力される。

アドレスジェネレータ部１０６は、制御部１０１から入力されたアドレスジェネレータ制御信号によって駆動し、第１のＳＤＲＡＭ１０３と第２のＳＤＲＡＭ１０４のメモリアドレスの番地を指定するカウンタ値を決定する。例えばカウンタ値が０だと第１のＳＤＲＡＭ１０３と第２のＳＤＲＡＭ１０４のメモリアドレスの０番地が指定され、カウンタ値が１だと１番地が、カウンタ値が２だと２番地が、カウンタ値がｑだとｑ番地がそれぞれ指定される。

カウンタ値の情報は第１カウンタ信号（address count signal 1）、第２カウンタ信号（address count signal 2）として、アドレスジェネレータ部１０６から第１のＳＤＲＡＭ１０３と第２のＳＤＲＡＭ１０４にそれぞれ入力される。なお、第１カウンタ信号が有するカウンタ値を第１カウンタ値、第２カウンタ信号が有するカウンタ値を第２カウンタ値と呼ぶ。

データフォーマット部１０５には、外部からデジタルの映像信号（Video Signal）が入力される。またデータフォーマット部１０５は交流電源（AC Cont）に接続されている。

データフォーマシト部１０５に入力されたデジタルの映像信号は、第１または第２のＳＤＲＡＭ１０３、１０４の、第１または第２カウンタ信号によって指定された番地に順に書き込まれる。デジタルの映像信号は、複数のＳＤＲＡＭに同時に書き込まれるのではなく、常に１つのＳＤＲＡＭだけに書き込まれる。

データフォーマット部１０５において入力されたデジタルの映像信号のビット数を増加させてから、第１のＳＤＲＡＭ１０３または第２のＳＤＲＡＭ１０４に書き込むようにしても良い。

次に書き込まれた映像信号は、第１または第２のＳＤＲＡＭ１０３、１０４の第１または第２カウンタ信号によって指定された番地から順に読み出される。デジタルの映像信号は、複数のＳＤＲＡＭから同時に読み出されるのではなく、常に１つのＳＤＲＡＭだけから読み出される。

なお映像信号の読み出しは２回行われる。そして１つのＳＤＲＡＭへの映像信号の書き込みと、他の１つのＳＤＲＡＭからの映像信号の読み出しは並行して行われる。

図２を用いて、図１におけるフレーム周波数変換部１０２の動作を具体的に説明する。図２（Ａ）において、第１のＳＤＲＡＭ１０３に映像信号が書き込まれており、同時に第２のＳＤＲＡＭ１０４に書き込まれた映像信号が２回読み出されている。図２（Ｂ）において、第１のＳＤＲＡＭ１０３に書き込まれた映像信号が２回読み出されており、同時に第２のＳＤＲＡＭ１０４に映像信号が書き込まれている。

なお、本実施の形態では、１画像分に相当する映像信号しか書き込むことができないＳＤＲＡＭを用いた例について示しているが、本発明はこれに限定されない。１画像分以上に相当する映像信号を書き込むことが可能なＲＡＭを用いるに構成にしても良い。２画像分以上に相当する映像信号を書き込むことが可能なＲＡＭを用いれば、本発明において用いるＲＡＭは１つでも良い。逆に１画像分以下に相当する映像信号しか書き込むことができないＲＡＭを用いる場合、複数のＲＡＭを用いることで１画像分に相当する映像信号を書き込むようにしても良い。

図３に、第１のＳＤＲＡＭ１０３と第２のＳＤＲＡＭ１０４における、映像信号の書き込みと読み出しのタイミングを示す。書き込み期間ｐにおいて第１のＳＤＲＡＭ１０３に映像信号が書き込まれる。そして書き込み期間ｐにおいて第１のＳＤＲＡＭ１０３に書き込まれた映像信号が、次に出現する第１読み出し期間ｐと第２読み出し期間ｐにおいて２回読み出される。

また書き込み期間（ｐ−１）において第２のＳＤＲＡＭ１０４に映像信号が書き込まれる。そして書き込み期間（ｐ−１）において第２のＳＤＲＡＭ１０４に書き込まれた映像信号は、次に出現する第１読み出し期間（ｐ−１）と第２読み出し期間（ｐ−１）において２回読み出される。

そして書き込み期間ｐと、第１及び第２読み出し期間（ｐ−１）は同時に出現している。つまり、第１のＳＤＲＡＭ１０３に映像信号が書き込まれるのと並行して、第２のＳＤＲＡＭ１０４から映像信号が２回読み出されている。

また書き込み期間（ｐ＋１）と、第１及び第２読み出し期間ｐは同時に出現している。つまり、第２のＳＤＲＡＭ１０４に映像信号が書き込まれるのと並行して、第１のＳＤＲＡＭ１０３から映像信号が２回読み出されている。

第１及び第２読み出し期間ｐが終了すると、書き込み期間（ｐ＋２）が出現し、再び第１のＳＤＲＡＭ１０３に映像信号が書き込まれる。それと並行して、第１及び第２読み出し期間（ｐ＋１）が出現し、第２のＳＤＲＡＭ１０４から映像信号が２回読み出される。

読み出された映像信号はデータフォーマット部１０５に入力される。そしてデータフォーマット部１０５において、２回読み出された映像信号のうちどちらか一方の映像信号が、アナログに変換された際に液晶の対向電極の電位を基準として極性が反転するように、データ処理される。そして、データ処理された映像信号とデータ処理されなかった映像信号との２つの映像信号が、データフォーマット部１０５から処理済の映像信号（Processed video signal）として出力される。

データフォーマット部１０５から出力された２つの映像信号は、Ｄ／Ａ変換回路１０７に入力され、アナログに変換される。なお、Ｄ／Ａ変換回路１０７には高低２つの電源電圧がコンスタントに与えられており、Ｄ／Ａ変換回路１０７から、対向電極の電位を基準として極性の反転した２つのアナログの映像信号が出力される。アナログに変換された２つの映像信号は、順にソース信号線駆動回路に入力される。

なお、データフォーマット部１０５において、映像信号をシリアル−パラレル変換して、分割駆動の分割数分だけ分割してから、Ｄ／Ａ変換回路１０７に入力しても良い。

分割駆動とは、画像表示スピードを遅くすることなくソース信号線駆動回路の駆動周波数を抑えるための駆動方法である。具体的には、ソース信号線をｍ個のグループに分割し、１ライン期間中に、同時にｍ本のソース信号線に表示信号を入力する駆動方法である。

図４に、本発明の駆動方法が用いられるアクティブマトリクス型液晶表示装置の画素部の構成を示す。図４（Ａ）は、画素部の回路図であり、図４（Ｂ）は画素の配置を示した図である。

１１０は画素部を示している。ソース信号線駆動回路に接続されたソース信号線Ｓ１〜Ｓｘと、ゲート信号線駆動回路に接続されたゲート信号線Ｇ１〜Ｇｙとが画素部１１０に設けられている。そして画素部１１０において、ソース信号線Ｓ１〜Ｓｘとゲート信号線Ｇ１〜Ｇｙとで囲まれている部分に画素１１１が設けられている。そして画素１１１には画素ＴＦＴ１１２と画素電極１１３とが設けられている。

ゲート信号線駆動回路からゲート信号線Ｇ１〜Ｇｙに選択信号が入力され、前記選択信号によって前記画素ＴＦＴ１１２のスイッチングが制御されている。なお本明細書においてＴＦＴのスイッチングを制御するというのは、ＴＦＴをオンの状態にするかオフの状態にするかを選択することを意味する。

ゲート信号線駆動回路からゲート信号線Ｇ１に入力される選択信号によってゲート信号線Ｇ１が選択され、ゲート信号線Ｇ１とソース信号線Ｓ１とが交差している部分の画素（１、１）、（１、２）、…、（１、ｘ）の画素ＴＦＴ１１２をオンの状態にする。

ソース信号線駆動回路に入力された極性の反転した２つのアナログの映像信号は、ソース信号線駆動回路内のシフトレジスタ等からのサンプリング信号に従って順にサンプリングされ、それぞれ表示信号としてソース信号線Ｓ１〜Ｓｘに入力される。

そしてソース信号線Ｓ１〜Ｓｘに入力された表示信号が、画素ＴＦＴ１１２を介して画素（１、１）、（１、２）、…、（１、ｘ）の画素電極１１３に入力される。この入力された表示信号の電位により液晶を駆動し、透過光量を制御して、画素（１、１）、（１、２）、…、（１、ｘ）に画像の一部（画素（１、１）、（１、２）、…、（１、ｘ）に相当する画像）が表示される。

ゲート信号線Ｇ１に接続されている画素の全てに表示信号が入力されると、ゲート信号線Ｇ１は選択されなくなる。引き続いて、画素（１、１）、（１、２）、…、（１、ｘ）に画像が表示された状態を保持容量（図示せず）等で保持したまま、ゲート信号線Ｇ２に入力される選択信号によって、ゲート信号線Ｇ２が選択される。なお保持容量とは、画素ＴＦＴ１１２のゲート電極に入力された表示信号の電位を一定の期間保持するための容量である。そしてゲート信号線Ｇ２に接続されている全ての画素（２、１）（２、２）、…、（２、ｘ）に、同様に画像の一部を次々と表示する。この間、ゲート信号線Ｇ２は選択され続けている。

上述した動作を全てのゲート信号線において順次繰り返すことにより、画素部１１０に一つの画像を表示する。この一つの画像が表示される期間を１フレーム期間と呼ぶ。画素部１１０に一つの画像が表示される期間と、垂直帰線期間とを合わせて１フレーム期間としても良い。そして全ての画素は、再び各画素の画素ＴＦＴがオンの状態になるまで、画像が表示された状態を保持容量（図示せず）等で保持している。

なお２つの映像信号はその極性が反転しており、サンプリングされて各ソース信号線に入力された表示信号もその極性が反転している。図４に示したアクティブマトリクス型液晶表示装置において、ゲート信号線とソース信号線に入力される選択信号と表示信号のタイミングチャートを図５に示す。

ライン期間は、１つのゲート信号線が選択されている期間を示しており、全てのライン期間（Ｌ１〜Ｌｙ）が出現するまでの期間が１フレーム期間に相当する。または全てのライン期間（Ｌ１〜Ｌｙ）と垂直帰線期間とを合わせて１フレーム期間としても良い。本発明のアクティブマトリクス型液晶表示装置の場合、同じ画像を表示する前半のフレーム期間（previous frame）と、後半のフレーム期間（following frame）とを有している。

前半のフレーム期間は、第１読み出し期間においてＳＤＲＡＭから読み出された映像信号に基づいて画像が表示されている。そして後半のフレーム期間は、第２読み出し期間においてＳＤＲＡＭから読み出された映像信号に基づいて画像が表示されている。したがって、前半のフレーム期間と後半のフレーム期間とでは、表示される画像は同じだが、各ソース信号線に入力される表示信号の極性が反転している。

図６に、フレーム反転駆動を行ったときの、各画素の画素電極に入力される表示信号の極性を示す。図６において、第１、第３、第５のフレーム期間が前半のフレーム期間に相当し、第２、第４のフレーム期間が後半のフレーム期間に相当する。

全てのフレーム期間において、全ての画素の画素電極に入力される表示信号の極性は同じである。そして前半のフレーム期間と、後半のフレーム期間とでは、各画素に入力される表示信号の極性が反転している。

第１のフレーム期間と第２のフレーム期間とでは、表示される画像は同じである。また第３のフレーム期間と第４のフレーム期間とでは、表示される画像が同じである。なお第６のフレーム期間については図示しなかったが、第５のフレーム期間と第６のフレーム期間とでは、表示される画像は同じである。

次に図７に、ソースライン反転駆動を行ったときの、各画素の画素電極に入力される表示信号の極性を示す。図７において、第１、第３、第５のフレーム期間が前半のフレーム期間に相当し、第２、第４のフレーム期間が後半のフレーム期間に相当する。

全てのフレーム期間において、各ソース信号線に接続されている画素の画素電極に入力される表示信号の極性は、全て同じである。また隣り合うソース信号線に接続されている画素の画素電極に入力される表示信号の極性は、反転している。そして前半のフレーム期間と、後半のフレーム期間とでは、各画素に入力される表示信号の極性が反転している。

次に図８に、ゲートライン反転駆動を行ったときの、各画素の画素電極に入力される表示信号の極性を示す。図８において、第１、第３、第５のフレーム期間が前半のフレーム期間に相当し、第２、第４のフレーム期間が後半のフレーム期間に相当する。

全てのフレーム期間において、各ゲート信号線に接続されている画素の画素電極に入力される表示信号の極性は、全て同じである。また隣り合うゲート信号線に接続されている画素の画素電極に入力される表示信号の極性は、反転している。そして前半のフレーム期間と、後半のフレーム期間とでは、各画素に入力される表示信号の極性が反転している。

次に図９に、ドット反転駆動を行ったときの、各画素の画素電極に入力される表示信号の極性を示す。図９において、第１、第３、第５のフレーム期間が前半のフレーム期間に相当し、第２、第４のフレーム期間が後半のフレーム期間に相当する。

全てのフレーム期間において、隣り合う画素の画素電極に入力される表示信号の極性は、全て反転している。そして前半のフレーム期間と、後半のフレーム期間とでは、各画素に入力される表示信号の極性が反転している。

本発明は上記構成によって、ＳＤＲＡＭから読み出された後の映像信号の周波数を、ＳＤＲＡＭに書き込まれる前の映像信号の周波数より高くすることができる。よって、外部から入力される映像信号の周波数を高くすることなく、アクティブマトリクス型液晶表示装置の内部においてフレーム周波数を高くすることができるため、映像信号を生成している電子機器に負担をかけることなく、観察者にチラツキや縦縞、横縞及び斜め縞が視認されにくい、鮮明で高精細な画像の表示を行うことができる。

そしてさらに本発明で重要なのは、ＳＤＲＡＭから２回読み出された映像信号のうち、いずれか一方の映像信号の電位を、対向電極の電位（対向電位）を基準として反転させソース信号線駆動回路に入力することである。よって、連続する２つの各フレーム期間において、各画素に入力される表示信号の電位は対向電極の電位（対向電位）を基準として反転しており、画素部に同じ映像が表示される。上記構成により、各画素に入力される表示信号の電位の時間的な平均が対向電位により近くなり、各フレーム期間において異なる表示信号を各画素に入力している場合に比べて、液晶の劣化を防ぐのにより有効であり、観察者にチラツキや縦縞、横縞及び斜め縞が視認されにくい。

なお上述した駆動方法は、ノンインターレス走査を用いた例で説明しているが、本発明の走査方式はこれに限定されない。走査方式はインターレス走査であっても良い。

また、本実施の形態では、Ｄ／Ａ変換回路に高低２つの電源電圧をコンスタントに与えることで、Ｄ／Ａ変換回路から極性の反転した２つのアナログの映像信号が出力されるようにし、そのいずれか一方をアナログスイッチ等により選択している。しかし、映像信号の極性を反転する方法は、これに限定されず、公知の方法を用いることができる。例えば、Ｄ／Ａ変換回路に入力する前に、互いに反転した極性を、２つのデジタルの映像信号に情報として含ませるようにしても良い。また、Ｄ／Ａ変換回路に与える電源電圧の高さを制御することで、Ｄ／Ａ変換回路から連続して出力される２つのアナログの映像信号の極性を、互いに反転させるようにしても良い。

以下に、本発明の実施例について説明する。

（実施例１）
本実施例では、図１の第１のＳＤＲＡＭ１０３と第２のＳＤＲＡＭ１０４における映像信号の書き込みと読み出しのタイミングについて、図３とは異なる例について説明する。

本実施例では、第１及び第２の読み出し期間が、書き込み期間よりも短い。そして第１及び第２の読み出し期間が終了した後、次の書き込み期間が開始される前に、映像信号の書き込みも読み出しも行わないブランク期間を設けている。

図１０に、第１のＳＤＲＡＭ１０３と第２のＳＤＲＡＭ１０４における、映像信号の書き込みと読み出しのタイミングを示す。書き込み期間ｐにおいて第１のＳＤＲＡＭ１０３に映像信号が書き込まれる。そして書き込み期間ｐにおいて第１のＳＤＲＡＭ１０３に書き込まれた映像信号が、第１読み出し期間ｐと第２読み出し期間ｐにおいて２回読み出される。

また書き込み期間（ｐ−１）において第２のＳＤＲＡＭ１０４に映像信号が書き込まれる。そして書き込み期間（ｐ−１）において第２のＳＤＲＡＭ１０４に書き込まれた映像信号は、第１読み出し期間（ｐ−１）と第２読み出し期間（ｐ−１）において２回読み出される。

そして第１及び第２読み出し期間ｐが終了すると、ブランク期間が出現する。ブランク期間は映像信号の書き込みも読み出しも行わない期間である。ブランク期間が終了すると、書き込み期間（ｐ＋２）が出現し、再び第１のＳＤＲＡＭ１０３に映像信号が書き込まれる。それと並行して、第１及び第２読み出し期間（ｐ＋１）が出現し、第２のＳＤＲＡＭ１０４から映像信号が２回読み出される。

ブランク期間の長さは、書き込み期間から、第１及び第２の読み出し期間を差し引いた長さよりも長いことが必要である。ブランク期間は画像がちらつかない程度であれば、いくつ設けても良い。ブランク期間を設けることで、２つ以上のＳＤＲＡＭに映像信号が書きこまれることがなく、また２つ以上のＳＤＲＡＭから映像信号が読み出されることがない。

なおブランク期間は、書き込み期間と第１読み出し期間との間に設けても良いし、第２読み出し期間と書き込み期間の間に設けても良い。また第１読み出し期間と第２読み出し期間の間に設けても良い。

２回読み出された映像信号はデータフォーマット部１０５に入力される。

（実施例２）
本実施例では、図１の第１のＳＤＲＡＭ１０３と第２のＳＤＲＡＭ１０４における映像信号の書き込みと読み出しのタイミングについて、図３、図１０とは異なる例について説明する。

本実施例では、第１及び第２の読み出し期間が、書き込み期間よりも長い。そして書き込み期間が終了した後、次の第１の読み出し期間が開始される前に、映像信号の書き込みも読み出しも行わないブランク期間を設けている。

図１１に、第１のＳＤＲＡＭ１０３と第２のＳＤＲＡＭ１０４における、映像信号の書き込みと読み出しのタイミングを示す。書き込み期間ｐにおいて第１のＳＤＲＡＭ１０３に映像信号が書き込まれる。書きこみ期間ｐが終了するとブランク期間が出現する。ブランク期間は映像信号の書き込みも読み出しも行わない期間である。

ブランク期間終了後、書き込み期間ｐにおいて第１のＳＤＲＡＭ１０３に書き込まれた映像信号が、第１読み出し期間ｐと第２読み出し期間ｐにおいて２回読み出される。

また書き込み期間（ｐ−１）において第２のＳＤＲＡＭ１０４に映像信号が書き込まれる。書きこみ期間（ｐ−１）が終了するとブランク期間が出現する。ブランク期間終了後、書き込み期間（ｐ−１）において第２のＳＤＲＡＭ１０４に書き込まれた映像信号は、第１読み出し期間（ｐ−１）と第２読み出し期間（ｐ−１）において２回読み出される。

そして第１及び第２読み出し期間ｐが終了すると、書き込み期間（ｐ＋２）が出現し、再び第１のＳＤＲＡＭ１０３に映像信号が書き込まれる。それと並行して、第１及び第２読み出し期間（ｐ＋１）が出現し、第２のＳＤＲＡＭ１０４から映像信号が２回読み出される。

ブランク期間の長さは、第１の読み出し期間と第２の読み出し期間を足した長さから、書き込み期間を差し引いた長さよりも長いことが必要である。ブランク期間は画像がちらつかない程度であれば、いくつ設けても良い。ブランク期間を設けることで、２つ以上のＳＤＲＡＭに映像信号が書きこまれることがなく、また２つ以上のＳＤＲＡＭから映像信号が読み出されることがない。

なお本実施例は、実施例１と自由に組み合わせることが可能である。

（実施例３）
本実施例では、本発明の半導体表示装置が有するフレームレート変換部の、図１とは異なる例について、図１２を用いて説明する。

本実施例において、フレームレート変換部はＳＤＲＡＭを３つ有している。

フレームレート変換部２００は、制御部２０１、フレーム周波数変換部２０２、アドレスジェネレータ部２０６を有している。またフレーム周波数変換部２０２は、第１のＳＤＲＡＭ（ＳＤＲＡＭ１）２０３、第２のＳＤＲＡＭ（ＳＤＲＡＭ２）２０４、第３のＳＤＲＡＭ（ＳＤＲＡＭ３）２０７、データフォーマット部２０５を有している。また２０８はＤ／Ａ変換回路であり、フレームレート変換部２００から出力される映像信号をデジタルからアナログに変換する。

なお本実施例ではフレーム周波数変換部２０２がＳＤＲＡＭを３つ（第１のＳＤＲＡＭ２０３、第２のＳＤＲＡＭ２０４、第３のＳＤＲＡＭ２０７）を有しているが、ＳＤＲＡＭの数は３つに限定されない。

Ｈｓｙｎｃ信号と、Ｖｓｙｎｃ信号と、ＣＬＫ信号が制御部２０１に入力される。Ｈｓｙｎｃ信号と、Ｖｓｙｎｃ信号と、ＣＬＫ信号によって制御部２０１から、アドレスジェネレータ部の駆動を制御するアドレスジェネレータ制御信号（address generator controll signal）と、第１のＳＤＲＡＭ２０３と第２のＳＤＲＡＭ２０４と第３のＳＤＲＡＭ２０７の駆動を制御するＳＤＲＡＭ制御信号（RAM CLK1, RAM CLK2, RAM CLK3）が出力される。

アドレスジェネレータ部２０６は、制御部２０１から入力されたアドレスジェネレータ制御信号によって駆動し、第１のＳＤＲＡＭ２０３と第２のＳＤＲＡＭ２０４と第３のＳＤＲＡＭ２０７のメモリアドレスの番地を指定するカウンタ値を決定する。例えばカウンタ値が０だと第１のＳＤＲＡＭ２０３と第２のＳＤＲＡＭ２０４と第３のＳＤＲＡＭ２０７のメモリアドレスは０番地が指定され、カウンタ値が１だと１番地が、カウンタ値が２だと２番地が、カウンタ値がｑだとｑ番地がそれぞれ指定される。カウンタ値の情報は第１カウンタ信号（address count signal 1）、第２カウンタ信号（address count signal 2）、第３カウンタ信号（address count signal 3）として、アドレスジェネレータ部２０６から第１のＳＤＲＡＭ２０３と第２のＳＤＲＡＭ２０４と第３のＳＤＲＡＭ２０７にそれぞれ入力される。

なお、第１カウンタ信号が有するカウンタ値を第１カウンタ値、第２カウンタ信号が有するカウンタ値を第２カウンタ値、第３カウンタ信号が有するカウンタ値を第３カウンタ値と呼ぶ。

データフォーマット部２０５には、デジタルの映像信号（Video Signal）が入力される。またデータフォーマット部２０５は交流電源（AC Cont）に接続されている。

データフォーマット部２０５に入力されたデジタルの映像信号は、第１のＳＤＲＡＭ２０３、第２のＳＤＲＡＭ２０４または第３のＳＤＲＡＭ２０７の指定された番地に順に書き込まれる。デジタルの映像信号は、複数のＳＤＲＡＭに同時に書き込まれるのではなく、常に１つのＳＤＲＡＭだけに書き込まれる。

またデータフォーマット部２０５において、入力されたデジタルの映像信号のビット数を増加させてから、第１のＳＤＲＡＭ２０３、第２のＳＤＲＡＭ２０４または第３のＳＤＲＡＭ２０７に書き込むようにしても良い。

次に書き込まれた映像信号は、第１のＳＤＲＡＭ２０３、第２のＳＤＲＡＭ２０４または第３のＳＤＲＡＭ２０７の指定された番地から順に読み出される。デジタルの映像信号は、複数のＳＤＲＡＭから同時に読み出されるのではなく、常に１つのＳＤＲＡＭだけから読み出される。

図１３に、第１のＳＤＲＡＭ２０３と第２のＳＤＲＡＭ２０４と第３のＳＤＲＡＭ２０７における、映像信号の書き込みと読み出しのタイミングを示す。

書き込み期間ｐにおいて第１のＳＤＲＡＭ２０３に映像信号が書き込まれる。そして書き込み期間ｐにおいて第１のＳＤＲＡＭ２０３に書き込まれた映像信号が、第１読み出し期間ｐと第２読み出し期間ｐにおいて２回読み出される。

また書き込み期間（ｐ−１）において第２のＳＤＲＡＭ２０４に映像信号が書き込まれる。そして書き込み期間（ｐ−１）において第２のＳＤＲＡＭ２０４に書き込まれた映像信号は、第１読み出し期間（ｐ−１）と第２読み出し期間（ｐ−１）において２回読み出される。

また書き込み期間（ｐ＋１）において第３のＳＤＲＡＭ２０７に映像信号が書き込まれる。そして書き込み期間（ｐ＋１）において第３のＳＤＲＡＭ２０７に書き込まれた映像信号は、第１読み出し期間（ｐ＋１）と第２読み出し期間（ｐ＋１）において２回読み出される。

そして書き込み期間ｐと、第１及び第２読み出し期間（ｐ−１）は同時に出現している。つまり、第１のＳＤＲＡＭ２０３に映像信号が書き込まれるのと並行して、第２のＳＤＲＡＭ２０４から映像信号が２回読み出されている。

また書き込み期間（ｐ＋１）と、第１及び第２読み出し期間ｐは同時に出現している。つまり、第３のＳＤＲＡＭ２０７に映像信号が書き込まれるのと並行して、第１のＳＤＲＡＭ２０３から映像信号が２回読み出されている。

また書き込み期間（ｐ＋２）と、第１及び第２読み出し期間（ｐ＋１）は同時に出現している。つまり、第２のＳＤＲＡＭ２０４に映像信号が書き込まれるのと並行して、第３のＳＤＲＡＭ２０７から映像信号が２回読み出されている。

第１及び第２読み出し期間ｐが終了するとブランク期間が出現する。第１のＳＤＲＡＭ２０３のブランク期間中、第２のＳＤＲＡＭ２０４は書き込み期間（ｐ＋２）中であり、第３のＳＤＲＡＭ２０７は第１及び第２読み出し期間（ｐ＋１）中である。

第１及び第２読み出し期間（ｐ−１）が終了するとブランク期間が出現する。第２のＳＤＲＡＭ２０４のブランク期間中、第３のＳＤＲＡＭ２０７は書き込み期間（ｐ＋１）中であり、第１のＳＤＲＡＭ２０３は第１及び第２読み出し期間ｐ中である。

第１及び第２読み出し期間（ｐ＋１）が終了するとブランク期間が出現する。第３のＳＤＲＡＭ２０７のブランク期間中、第１のＳＤＲＡＭ２０３は書き込み期間（ｐ＋３）中であり、第２のＳＤＲＡＭ２０４は第１及び第２読み出し期間（ｐ＋２）中である。

第１のＳＤＲＡＭ２０３、第２のＳＤＲＡＭ２０４、第３のＳＤＲＡＭ２０７において、ブランク期間が終了すると、それぞれ次の書きこみ期間が開始される。

２回読み出された映像信号はデータフォーマット部２０５に入力される。そしてデータフォーマット部２０５において、２回読み出された映像信号のうちどちらか一方の映像信号は、アナログに変換された際に液晶の対向電極の電位を基準として極性が反転するように、データ処理される。そして、データ処理された映像信号とデータ処理されなかった映像信号との２つの映像信号が、データフォーマット部２０５から出力される。

データフォーマット部２０５から出力された２つの映像信号は、Ｄ／Ａ変換回路２０８に入力され、アナログに変換される。アナログに変換された２つの映像信号は、対向電極の電位を基準として極性が反転している。アナログに変換された２つの映像信号は、順にソース信号線駆動回路に入力される。

なお、データフォーマット部２０５において、映像信号をシリアル−パラレル変換して、分割駆動の分割数分だけ分割してから、Ｄ／Ａ変換回路２０８に入力しても良い。

本発明の駆動方法が用いられるアクティブマトリクス型液晶表示装置の構造と、画素部に入力される表示信号の極性については、図４〜図９に示したものと同じであるので、本実施例では説明を省略する。

なお、本実施例では、図１２の第１のＳＤＲＡＭ２０３と第２のＳＤＲＡＭ２０４と第３のＳＤＲＡＭ２０７における映像信号の書き込みと読み出しは、図１３に示したタイミングで行われるとは限らない。第１及び第２の読み出し期間が、書き込み期間よりも長いくても良いし、短くても良い。ただし、２つ以上のＳＤＲＡＭに映像信号が書きこまれたり、また２つ以上のＳＤＲＡＭから映像信号が読み出されたりすることがないように、ブランク期間の長さを調整することが重要である。

またブランク期間は、書き込み期間と第１読み出し期間との間に設けても良いし、第２読み出し期間と書き込み期間の間に設けても良い。また第１読み出し期間と第２読み出し期間の間に設けても良い。

２回読み出された映像信号はデータフォーマット部２０５に入力される。

（実施例４）
本実施例では、アナログ方式で駆動する本発明の半導体表示装置の詳しい構成について説明する。図１４にアナログ方式で駆動する本発明の半導体表示装置の一例を、ブロック図で示す。

３０１はソース信号線駆動回路、３０２はゲート信号線駆動回路、３０３は画素部を示している。本実施例ではソース信号線駆動回路とゲート信号線駆動回路とを１つづつ設けたが、本発明はこの構成に限定されない。ソース信号線駆動回路を２つ設けても良いし、ゲート信号線駆動回路を２つ設けても良い。

ソース信号線駆動回路３０１は、シフトレジスタ３０１＿１、レベルシフト３０１＿２、サンプリング回路３０１＿３を有している。なおレベルシフト３０１＿２は必要に応じて用いればよく、必ずしも用いなくとも良い。また本実施例においてレベルシフト３０１＿２はシフトレジスタ３０１＿１とサンプリング回路３０１＿３との間に設ける構成としたが、本発明はこの構成に限定されない。シフトレジスタ３０１＿１の中にレベルシフト３０１＿２が組み込まれている構成にしても良い。

画素部３０３では、ソース信号線駆動回路３０１に接続されたソース信号線３０４と、ゲート信号線駆動回路３０２に接続されたゲート信号線３０６とが交差している。そのソース信号線３０４とゲート信号線３０６とに囲まれた領域に、画素３０５の薄膜トランジスタ（画素ＴＦＴ）３０７と、対向電極と画素電極の間に液晶を挟んだ液晶セル３０８と、保持容量３０９とが設けられている。なお本実施例では保持容量３０９を設けた構成を示すが、保持容量３０９は必ずしも設ける必要はない。

またゲート信号線駆動回路３０２は、シフトレジスタ、バッファ（いずれも図示せず）を有している。また、レベルシフトを有していても良い。

パネル制御信号であるソース用のクロック信号（Ｓ−ＣＬＫ）、ソース用のスタートパルス信号（Ｓ−ＳＰ）がシフトレジスタ３０１＿１に入力される。シフトレジスタ３０１＿１から表示信号をサンプリングするためのサンプリング信号が出力される。出力されたサンプリング信号はレベルシフト３０１＿２に入力され、その電位の振幅が大きくなって出力される。

レベルシフト３０１＿２から出力されたサンプリング信号は、サンプリング回路３０１＿３に入力される。そして同時に、映像信号線（図示せず）を介して映像信号がサンプリング回路３０１＿３に入力される。

サンプリング回路３０１＿３において、入力された映像信号がサンプリング信号によってそれぞれサンプリングされ、表示信号としてソース信号線３０４に入力される。

画素ＴＦＴ３０７は、ゲート信号線駆動回路３０２からゲート信号線３０６を介して入力される選択信号によってオンの状態になる。サンプリングされてソース信号線３０４に入力された表示信号は、オンの状態の画素ＴＦＴ３０７を介して所定の画素３０５の画素電極に入力される。

この入力された表示信号の電位により液晶が駆動し、透過光量を制御して、画素３０５に画像の一部（各画素に相当する画像）が表示される。

なお本実施例は、実施例１〜３と自由に組み合わせることが可能である。

（実施例５）
本実施例では、実施例４で示したソース信号線駆動回路３０１の詳しい回路構成について説明する。なお実施例４で示したソース信号線駆動回路は、本実施例で示す構成に限定されない。

図１５に本実施例のソース信号線駆動回路の回路図を示す。３０１＿１はシフトレジスタ、３０１＿２はレベルシフト、３０１＿３はサンプリング回路を示している。

ソース用のクロック信号Ｓ−ＣＬＫ、ソース用のスタートパルス信号Ｓ−ＳＰ、駆動方向切り替え信号ＳＬ／Ｒは、それぞれ図に示した配線からシフトレジスタ３０１＿１に入力される。映像信号は映像信号線３１０を介してサンプリング回路３０１＿３に入力される。本実施例では４分割で分割駆動した場合の例を示す。よって、映像信号線３１０は４本存在する。しかし本実施例はこの構成に限定されず、分割数は任意に定めることができる。

各映像信号３１０に入力された映像信号は、サンプリング回路３０１＿３において、レベルシフト３０１＿２から入力されるサンプリング信号によってサンプリングされる。具体的には、映像信号はサンプリング回路３０１＿３が有するアナログスイッチ３１１においてサンプリングされ、それぞれ対応するソース信号線３０４＿１〜３０４＿４に同時に入力される。

上記動作を繰り返すことによって、全てのソース信号線に表示信号が入力される。

図１６（Ａ）にアナログスイッチ３１１の等価回路図を示す。アナログスイッチ３１１はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを有している。映像信号が図に示す配線からＶｉｎとして入力される。そしてレベルシフト３０１＿２から出力されたサンプリング信号と該サンプリング信号とは逆の極性を有する信号が、それぞれＩＮまたはＩＮｂから入力される。このサンプリング信号によって映像信号がサンプリングされ、表示信号としてＶｏｕｔから出力される。

図１６（Ｂ）にレベルシフト３０１＿２の等価回路図を示す。シフトレジスタ３０１＿１から出力されたサンプリング信号と該サンプリング信号とは逆の極性を有する信号が、それぞれＶｉｎまたはＶｉｎｂから入力される。また、Ｖｄｄｈはプラスの電圧、Ｖｓｓはマイナスの電圧の印加を示している。レベルシフト３０１＿２は、Ｖｉｎに入力された信号を高電圧化し反転させた信号が、Ｖｏｕｔｂから出力されるように設計されている。つまり、ＶｉｎにＨｉが入力されるとＶｏｕｔｂからＶｓｓ相当の信号が、Ｌｏが入力されるとＶｏｕｔｂからＶｄｄｈ相当の信号が出力される。

なお本実施例は、実施例１〜４と自由に組み合わせることが可能である。

（実施例６）
以下に、本発明の半導体表示装置が有するフレームレート変換部について、図１７を用いて説明する。

図１７に示すフレームレート変換部１００は図１に示したものと同じであるので、詳しい動作や構成についての説明は、実施の形態を参照する。ただし、本実施例では、フレームレート変換部１００から出力された映像信号は、Ｄ／Ａ変換回路に入力せずに、デジタルのままソース信号線駆動回路に入力している。

なおＳＤＲＡＭの数は２つに限定されず、２つ以上であればいくつでも良い。

本実施例で用いるデジタル方式で駆動する半導体表示装置について、図１８を用いて説明する。

図１８にデジタル方式で駆動する本発明の半導体表示装置のブロック図を示す。ここでは、４ビットのデジタル駆動方式の半導体表示装置を例にとっている。なお本実施例で用いられるデジタル駆動方式の半導体表示装置は図１８に示した構造に限定されない。デジタルの映像信号を用いて表示を行うことができれば、半導体表示装置がどのような構造を有していても良い。

デジタル駆動方式の半導体表示装置は、図１８に示すように、ソース信号線駆動回路４１２、ゲート信号線駆動回路４０９及び画素部４１３が設けられている。

ソース信号線駆動回路４１２は、シフトレジスタ４０１、ラッチ１（ＬＡＴ１）４０３、ラッチ２（ＬＡＴ２）４０４及びＤ／Ａ変換回路４０６が設けられている。そしてフレームレート変換部１００からデジタルの映像信号がアドレス線４０２（ａ〜ｄ）に入力されている。

アドレス線４０２（ａ〜ｄ）はラッチ１（ＬＡＴ１）４０３に接続されている。またラッチパルス線４０５がラッチ２（ＬＡＴ２）４０４に接続されている。また階調電圧線４０７がＤ／Ａ変換回路４０６に接続されている。

なお本実施例では、ラッチ１４０３およびラッチ２４０４（ＬＡＴ１およびＬＡＴ２）は、それぞれ４個のラッチが便宜上一まとめに示されている。

そしてソース信号線駆動回路４１２のＤ／Ａ変換回路４０６に接続されたソース信号線４０８と、ゲート信号線駆動回路４０９に接続されたゲート信号線４１０が画素部４１３に設けられている。

画素部４１３において、ソース信号線４０８と、ゲート信号線４１０とが交差した部分に画素４１５が設けられており、画素４１５は画素ＴＦＴ４１１及び液晶セル４１４を有している。

シフトレジスタ４０１からのタイミング信号により、アドレス線４０２（ａ〜ｄ）に供給されたデジタルの映像信号が、全てのＬＡＴ１４０３に順次書き込まれる。なお、本明細書において、全てのＬＡＴ１４０３をＬＡＴ１群と総称する。

ＬＡＴ１群へのデジタルの映像信号の書き込みが一通り終了するまでの期間は、１ライン期間と呼ばれる。すなわち、一番左側のＬＡＴ１へのデジタルの映像信号の書き込みが開始されてから、一番右側のＬＡＴ１へのデジタルの映像信号の書き込みが終了する時点までの期間が１ライン期間である。なお、ＬＡＴ１群へのデジタルの映像信号の書き込みが一通り終了するまでの期間と、水平帰線期間とを合わせて、１つのライン期間としても良い。

ＬＡＴ１群に対するデジタルの映像信号の書き込みが終了した後、ＬＡＴ１群に書き込まれたデジタルの映像信号は、ラッチパルス線４０５に入力されるラッチシグナルによって、全てのＬＡＴ２４０４に一斉に伝送され、書き込まれる。なお、本明細書において、全てのＬＡＴ２をＬＡＴ２群と総称する。

デジタルの映像信号をＬＡＴ２群に伝送した後、２順目のライン期間が開始される。よって、シフトレジスタ４０１からのタイミング信号により、再びＬＡＴ１群に、アドレス線４０２（ａ〜ｄ）に供給されるデジタルの映像信号の書き込みが順次行なわれる。

この２順目の１ライン期間の開始に合わせて、ＬＡＴ２群に書き込まれたデジタルの映像信号がＤ／Ａ変換回路４０６に一斉に入力される。そして入力されたデジタルの映像信号がＤ／Ａ変換回路４０６に一斉に入力される。そして入力されたデジタルの映像信号は、Ｄ／Ａ変換回路４０６において、そのデジタルの映像信号の有する画像情報に応じた電圧を有するアナログの表示信号に変換され、ソース信号線４０８に入力される。

ゲート信号線駆動回路４０９から出力される選択信号によって、対応する画素ＴＦＴ４１１のスイッチングが行われ、ソース信号線４０８に入力されるアナログの表示信号によって液晶分子が駆動される。

本実施例ではアドレス線４０２に入力される映像信号の値を各フレーム期間ごとに変化させることで、Ｄ／Ａ変換回路４０６から出力されるアナログの表示信号の極性を変化させている。

（実施例７）
本発明の半導体表示装置の１つである液晶表示装置の作成方法の一例について、図１９〜図２２を用いて説明する。ここでは、画素部の画素ＴＦＴおよび保持容量と、画素部の周辺に設けられるソース信号線駆動回路及びゲート信号線駆動回路のＴＦＴを同時に作製する方法について、工程に従って詳細に説明する。

図１９（Ａ）において、基板５０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板や石英基板などを用いる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板５０１のＴＦＴを形成する表面に、基板５０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜５０２ａを１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ_４、Ｎ_２Ｏから作製される酸化窒化水素化シリコン膜５０２ｂを５０〜２００nm（好ましくは１００〜１５０nm）の厚さに積層して形成する。ここでは下地膜５０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させて形成しても良い。

酸化窒化シリコン膜５０２ａは平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜５０２ａは、ＳｉＨ₄を１０SCCM、ＮＨ₃を１００SCCM、Ｎ₂Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm²、放電周波数６０MHzとした。一方、酸化窒化水素化シリコン膜５０２ｂは、ＳｉＨ₄を５SCCM、Ｎ₂Ｏを１２０SCCM、Ｈ₂を１２５SCCMとして反応室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．４１W/cm²、放電周波数６０MHzの条件下で形成した。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することができる。

このようにして作製した酸化窒化シリコン膜５０２ａは、密度が９．２８×１０²²/cm³であり、フッ化水素アンモニウム（ＮＨ₄ＨＦ₂）を７．１３％とフッ化アンモニウム（ＮＨ_４Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃におけるエッチング速度が約６３nm/minと遅く、緻密で硬い膜である。このような膜を下地膜に用いると、この上に形成する半導体層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。

次に、２５〜８０nm（好ましくは３０〜６０nm）の厚さで非晶質構造を有する非晶質半導体層５０３ａを、プラズマＣＶＤ法やスパッタ法などの方法で形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。プラズマＣＶＤ法で非晶質半導体層５０３ａとして非晶質シリコン膜を形成する場合には、下地膜５０２と非晶質半導体層５０３ａとは両者を連続形成することも可能である。例えば、前述のように酸化窒化シリコン膜５０２ａと酸化窒化水素化シリコン膜５０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ₄、Ｎ₂Ｏ、Ｈ₂からＳｉＨ₄とＨ₂或いはＳｉＨ₄のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜５０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。

そして、結晶化の工程を行い非晶質半導体層５０３ａから結晶質半導体層５０３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層５０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atom％以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。

また、プラズマＣＶＤ法で非晶質シリコン膜の形成工程において、反応ガスにＳｉＨ₄とアルゴン（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃として形成すると、非晶質シリコン膜の含有水素濃度を５atomic%以下にすることもできる。このような場合において水素を放出させるための熱処理は不要となる。

結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発振型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宜選択するものであるが、例えば、レーザーパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm²（代表的には３００〜４００mj/cm²）とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を５０〜９０％として行う。このようにして図１９（Ｂ）に示すように結晶質半導体層５０３ｂを得ることができる。

そして、結晶質半導体層５０３ｂ上に第１のフォトマスク（ＰＭ１）を用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図１９（Ｃ）に示すように島状半導体層５０４〜５０８を形成する。結晶質シリコン膜のドライエッチングにはＣＦ₄とＯ₂の混合ガスを用いる。

このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０¹⁶〜５×１０¹⁷atoms/cm³程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法（或いはイオンシャワードーピング法）を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ₂Ｈ₆）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。

ゲート絶縁膜５０９はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０nmの厚さで酸化窒化シリコン膜から形成する。また、ＳｉＨ₄とＮ₂ＯにＯ₂を添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。また、ＳｉＨ₄とＮ₂ＯとＨ₂とから作製する酸化窒化シリコン膜はゲート絶縁膜の界面欠陥密度を低減できるので好ましい。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、ＴＥＯＳ（Tetraethyl Orthosilicate）とＯ₂とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm²で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。（図１９（Ｃ））

そして、図１９（Ｄ）に示すように、第１の形状のゲート絶縁膜５０９上にゲート電極を形成するための耐熱性導電層５１１を２００〜４００nm（好ましくは２５０〜３５０nm）の厚さで形成する。耐熱性導電層５１１は単層で形成しても良いし、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。耐熱性導電層にはＴａ、Ｔｉ、Ｗから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜が含まれる。これらの耐熱性導電層はスパッタ法やＣＶＤ法で形成されるものであり、低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とすると良い。本実施例ではＷ膜を３００nmの厚さで形成する。Ｗ膜はＷをターゲットとしてスパッタ法で形成しても良いし、６フッ化タングステン（ＷＦ₆）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％または９９．９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。

一方、耐熱性導電層５１１にＴａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、スパッタ時のガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、Ｔａ膜の下地にＴａＮ膜を形成すればα相のＴａ膜が容易に得られる。また、図示しないが、耐熱性導電層５１１の下に２〜２０nm程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、耐熱性導電層５１１が微量に含有するアルカリ金属元素が第１の形状のゲート絶縁膜５０９に拡散するのを防ぐことができる。いずれにしても、耐熱性導電層５１１は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。

次に、第２のフォトマスク（ＰＭ２）を用い、フォトリソグラフィーの技術を使用してレジストによるマスク５１２〜５１７を形成する。そして、第１のエッチング処理を行う。本実施例ではＩＣＰエッチング装置を用い、エッチング用ガスにＣｌ₂とＣＦ₄を用い、１Paの圧力で３．２W/cm²のＲＦ（13.56MHz）電力を投入してプラズマを形成して行う。基板側（試料ステージ）にも２２４mW/cm²のＲＦ（13.56MHz）電力を投入し、これにより実質的に負の自己バイアス電圧が印加される。この条件でＷ膜のエッチング速度は約１００nm/minである。第１のエッチング処理はこのエッチング速度を基にＷ膜がちょうどエッチングされる時間を推定し、それよりもエッチング時間を２０％増加させた時間をエッチング時間とした。

第１のエッチング処理により第１のテーパー形状を有する導電層５１８〜５２３が形成される。導電層５１８〜５２３のテーパー部の角度は１５〜３０°となるように形成される。残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるオーバーエッチングを施すものとする。Ｗ膜に対する酸化窒化シリコン膜（第１の形状のゲート絶縁膜５０９）の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされ第１のテーパー形状を有する導電層５１８〜５２３の端部近傍にテーパー形状が形成された第２の形状のゲート絶縁膜５８０が形成される。

そして、第１のドーピング処理を行い一導電型の不純物元素を島状半導体層に添加する。ここでは、ｎ型を付与する不純物元素添加の工程を行う。第１の形状の導電層を形成したマスク５１２〜５１７をそのまま残し、第１のテーパー形状を有する導電層５１８〜５２３をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ｎ型を付与する不純物元素をゲート電極の端部におけるテーパー部と第２の形状のゲート絶縁膜５８０とを通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０¹³〜５×１０¹⁴atoms/cm²とし、加速電圧を８０〜１６０ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により第１の不純物領域５２４〜５２８には１×１０²⁰〜１×１０²¹atomic/cm³の濃度範囲でｎ型を付与する不純物元素が添加され、テーパー部の下方に形成される第２の不純物領域（Ａ）５２９〜５３３には同領域内で必ずしも均一ではないが１×１０¹⁷〜１×１０²⁰atomic/cm³の濃度範囲でｎ型を付与する不純物元素が添加される。（図２０（Ａ））

この工程において、第２の不純物領域（Ａ）５２９〜５３３において、少なくとも第１の形状の導電層５１８〜５２３と重なった部分に含まれるｎ型を付与する不純物元素の濃度変化は、テーパー部の膜厚変化を反映する。即ち、第２の不純物領域（Ａ）５２９〜５３３へ添加されるリン（Ｐ）の濃度は、第１の形状の導電層５１８〜５２３に重なる領域において、該導電層の端部から内側に向かって徐々に濃度が低くなる。これはテーパー部の膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためである。

次に、図２０（Ｂ）に示すように第２のエッチング処理を行う。エッチング処理も同様にＩＣＰエッチング装置により行い、エッチングガスにＣＦ₄とＣｌ₂の混合ガスを用い、ＲＦ電力３．２W/cm²(13.56MHz)、バイアス電力４５mW/cm²(13.56MHz)、圧力１．０Ｐａでエッチングを行う。この条件で形成される第２の形状を有する導電層５４０〜５４５が形成される。その端部にはテーパー部が形成され、該端部から内側にむかって徐々に厚さが増加するテーパー形状となる。第１のエッチング処理と比較して基板側に印加するバイアス電力を低くした分等方性エッチングの割合が多くなり、テーパー部の角度は３０〜６０°となる。マスク５１２〜５１７はエッチングされて端部が削れ、マスク５３４〜５３９となる。また、第２の形状のゲート絶縁膜５８０の表面が４０nm程度エッチングされ、新たに第３の形状のゲート絶縁膜５７０が形成される。

そして、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０¹³/cm²のドーズ量で行い、第２の形状を有する導電層５４０〜５４５と重なる領域の不純物濃度を１×１０¹⁶〜１×１０¹⁸atoms/cm³となるようにする。このようにして、第２の不純物領域（Ｂ）５４６〜５５０を形成する。

そして、ｐチャネル型ＴＦＴを形成する島状半導体層５０４、５０６に一導電型とは逆の導電型の不純物領域５５６、５５７を形成する。この場合も第２の形状の導電層５４０、５４２をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５０５、５０７、５０８は、第３のフォトマスク（ＰＭ３）を用いてレジストのマスク５５１〜５５３を形成し全面を被覆しておく。ここで形成される不純物領域５５６、５５７はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。不純物領域５５６、５５７のｐ型を付与する不純物元素の濃度は、２×１０²⁰〜２×１０²¹atoms/cm³となるようにする。

しかしながら、この不純物領域５５６、５５７は詳細にはｎ型を付与する不純物元素を含有する３つの領域に分けて見ることができる。第３の不純物領域５５６ａ、５５７ａは１×１０²⁰〜１×１０²¹atoms/cm³の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域（Ａ）５５６ｂ、５５７ｂは１×１０¹⁷〜１×１０²⁰atoms／cm³の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域（Ｂ）５５６ｃ、５５７ｃは１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度でｎ型を付与する不純物元素を含んでいる。しかし、これらの不純物領域５５６ｂ、５５６ｃ、５５７ｂ、５５７ｃのｐ型を付与する不純物元素の濃度を１×１０¹⁹atoms／cm³以上となるようにし、第３の不純物領域５５６ａ、５５７ａにおいては、ｐ型を付与する不純物元素の濃度をｎ型を付与する不純物元素の濃度の１．５から３倍となるようにすることにより、第３の不純物領域でｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。また、第４の不純物領域（Ｂ）５５６ｃ、５５７ｃは一部が第２のテーパー形状を有する導電層５４０または５４２と一部が重なって形成される。

その後、図２１（Ａ）に示すように、第２の形状を有する導電層５４０〜５４５およびゲート絶縁膜５７０上に第１の層間絶縁膜５５８を形成する。第１の層間絶縁膜５５８は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜５５８は無機絶縁物材料から形成する。第１の層間絶縁膜５５８の膜厚は１００〜２００nmとする。第１の層間絶縁膜５５８として酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ₂とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm²で放電させて形成することができる。また、第１の層間絶縁膜５５８として酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ₄、Ｎ₂Ｏ、ＮＨ₃から作製される酸化窒化シリコン膜、またはＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm²で形成することができる。また、第１の層間絶縁膜５５８としてＳｉＨ₄、Ｎ₂Ｏ、Ｈ₂から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃から作製することが可能である。

そして、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板５０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい。

活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体層にある１０¹⁶〜１０¹⁸/cm³のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、島状半導体層５０４〜５０８中の欠陥密度を１０¹⁶/cm³以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良い。

そして、有機絶縁物材料からなる第２の層間絶縁膜５５９を１．０〜２．０μｍの平均膜厚で形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで３００℃で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成することができる。

このように、第２の層間絶縁膜５５９を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減できる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜５５８として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。

その後、第４のフォトマスク（ＰＭ４）を用い、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成されソース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コンタクトホールはドライエッチング法で形成する。この場合、エッチングガスにＣＦ₄、Ｏ₂、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜５５９をまずエッチングし、その後、続いてエッチングガスをＣＦ₄、Ｏ₂として第１の層間絶縁膜５５８をエッチングする。さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ₃に切り替えて第３の形状のゲート絶縁膜５７０をエッチングすることによりコンタクトホールを形成することができる。

そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、第５のフォトマスク（ＰＭ５）によりレジストマスクパターンを形成し、エッチングによってソース線５６０〜５６４とドレイン線５６５〜５６８を形成する。画素電極５６９はドレイン線と一緒に形成される。画素電極５７１は隣の画素に帰属する画素電極を表している。図示していないが、本実施例ではこの配線を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する不純物領域とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにその上に透明導電膜を８０〜１２０nmの厚さで形成した。透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ₂Ｏ₃―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。

こうして５枚のフォトマスクにより、同一の基板上に、駆動回路（ソース信号線駆動回路及びゲート信号線駆動回路）のＴＦＴと、画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路には第１のｐチャネル型ＴＦＴ６００、第１のｎチャネル型ＴＦＴ６０１、第２のｐチャネル型ＴＦＴ６０２、第２のｎチャネル型ＴＦＴ６０３、画素部には画素ＴＦＴ６０４、保持容量６０５が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。

第１のｐチャネル型ＴＦＴ６００には、第２のテーパー形状を有する導電層がゲート電極６２０としての機能を有し、島状半導体層５０４にチャネル形成領域６０６、ソース領域またはドレイン領域として機能する第３の不純物領域６０７ａ、ゲート電極６２０と重ならないＬＤＤ領域を形成する第４の不純物領域（Ａ）６０７ｂ、一部がゲート電極６２０と重なるＬＤＤ領域を形成する第４の不純物領域（Ｂ）６０７ｃを有する構造となっている。

第１のｎチャネル型ＴＦＴ６０１には、第２のテーパー形状を有する導電層がゲート電極６２１としての機能を有し、島状半導体層５０５にチャネル形成領域６０８、ソース領域またはドレイン領域として機能する第１の不純物領域６０９ａ、ゲート電極６２１と重ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）６０９ｂ、一部がゲート電極６２１と重なるＬＤＤ領域を形成する第２の不純物領域（Ｂ）６０９ｃを有する構造となっている。チャネル長２〜７μｍに対して、第２の不純物領域（Ｂ）６０９ｃがゲート電極６２１と重なる部分の長さは０．１〜０．３μｍとする。このＬovの長さはゲート電極６２１の厚さとテーパー部の角度から制御する。ｎチャネル型ＴＦＴにおいてこのようなＬＤＤ領域を形成することにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができる。

駆動回路の第２のｐチャネル型ＴＦＴ６０２は同様に、第２のテーパー形状を有する導電層がゲート電極６２２としての機能を有し、島状半導体層５０６にチャネル形成領域６１０、ソース領域またはドレイン領域として機能する第３の不純物領域６１１ａ、ゲート電極６２２と重ならないＬＤＤ領域を形成する第４の不純物領域（Ａ）６１１ｂ、一部がゲート電極６２２と重なるＬＤＤ領域を形成する第４の不純物領域（Ｂ）６１１ｃを有する構造となっている。

駆動回路の第２のｎチャネル型ＴＦＴ６０３には、第２のテーパー形状を有する導電層がゲート電極６２３としての機能を有し、島状半導体層５０７にチャネル形成領域６１２、ソース領域またはドレイン領域として機能する第１の不純物領域６１３ａ、ゲート電極６２３と重ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）６１３ｂ、一部がゲート電極６２３と重なるＬＤＤ領域を形成する第２の不純物領域（Ｂ）６１３ｃを有する構造となっている。第２のｎチャネル型ＴＦＴ６０１と同様に第２の不純物領域（Ｂ）６１３ｃがゲート電極６２３と重なる部分の長さは０．１〜０．３μｍとする。

駆動回路はシフトレジスタ、バッファ等のロジック回路やアナログスイッチで形成されるサンプリング回路などを有している。図２１（Ｂ）ではこれらを形成するＴＦＴを一対のソース・ドレイン間に一つのゲート電極を設けたシングルゲートの構造で示したが、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造としても差し支えない。

画素ＴＦＴ６０４には、第２のテーパー形状を有する導電層がゲート電極６２４としての機能を有し、島状半導体層５０８にチャネル形成領域６１４ａ、６１４ｂ、ソース領域またはドレイン領域として機能する第１の不純物領域６１５ａ、６１６、６１７ａ、ゲート電極６２４と重ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）６１５ｂ、一部がゲート電極６２４と重なるＬＤＤ領域を形成する第２の不純物領域（Ｂ）６１５ｃを有する構造となっている。第２の不純物領域（Ｂ）６１３ｃがゲート電極６２４と重なる部分の長さは０．１〜０．３μｍとする。また、第１の不純物領域６１７から延在し、第２の不純物領域（Ａ）６１９ｂ、第２の不純物領域（Ｂ）６１９ｃ、導電型を決定する不純物元素が添加されていない領域６１８を有する半導体層と、第３の形状を有するゲート絶縁膜と同層で形成される絶縁層と、第２のテーパー形状を有する導電層から形成される容量配線６２５から保持容量６０５が形成されている。

画素ＴＦＴ６０４のゲート電極６２４はゲート絶縁膜５７０を介してその下の島状半導体層５０８と交差し、さらに複数の島状半導体層に跨って延在してゲート信号線を兼ねている。保持容量６０５は、画素ＴＦＴ６０４のドレイン領域６１７ａから延在する半導体層とゲート絶縁膜５７０を介して容量配線６２５が重なる領域で形成されている。この構成において半導体層６１８には、価電子制御を目的とした不純物元素は添加されていない。

以上の様な構成は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体表示装置の動作性能と信頼性を向上させることを可能としている。さらにゲート電極を、耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易としている。さらに、ゲート電極にゲート絶縁膜を介して重なるＬＤＤ領域を形成する際に、導電型を制御する目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ領域を形成することで、特にドレイン領域近傍における電界緩和効果が高まることが期待できる。

アクティブマトリクス型の液晶表示装置の場合、第１のｐチャネル型ＴＦＴ６００と第１のｎチャネル型ＴＦＴ６０１は高速動作を重視するシフトレジスタ、バッファ、レベルシフトなどを形成するのに用いる。図２１（Ｂ）ではこれらの回路をロジック回路部として表している。第１のｎチャネル型ＴＦＴ６０１の第２の不純物領域（Ｂ）６０９ｃはホットキャリア対策を重視した構造となっている。さらに、耐圧を高め動作を安定化させるために、ロジック回路部のＴＦＴを一対のソース・ドレイン間に２つのゲート電極を設けたダブルゲート構造にしても良い。ダブルゲート構造のＴＦＴは本実施例の工程を用いて同様に作製できる。

また、アナログスイッチで構成するサンプリング回路には、ロジック回路部と同様な構成の第２のｐチャネル型ＴＦＴ６０２と第２のｎチャネル型ＴＦＴ６０３を適用することができる。サンプリング回路はホットキャリア対策と低オフ電流動作が重視されるので、サンプリング回路部の第２のｐチャネル型ＴＦＴ６０２を、一対のソース領域・ドレイン領域間に３つのゲート電極を設けたトリプルゲート構造にしても良く、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。チャネル長は３〜７μｍとして、ゲート電極と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．１〜０．３μｍとする。

このように、ＴＦＴのゲート電極の構成をシングルゲート構造とするか、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造とするかは、回路の特性に応じて実施者が適宣選択すれば良い。

次に、図２２（Ａ）に示すように、図２１（Ｂ）の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μｍの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどを用いて、１５０〜２００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに具体的には、高さを１．２〜５μｍとし、平均半径を５〜７μｍ、平均半径と底部の半径との比を１対１．５とする。このとき側面のテーパー角は±１５°以下とする。

スペーサの配置は任意に決定すれば良いが、好ましくは、図２２（Ａ）で示すように、画素部においては画素電極５６９のコンタクト部６３１と重ねてその部分を覆うように柱状スペーサ６５６を形成すると良い。コンタクト部６３１は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部６３１にスペーサ用の樹脂を充填する形で柱状スペーサ６５６を形成することでスペーサ６５６近傍の電界に乱れによる液晶分子の配向の乱れを防止することができる。また、駆動回路のＴＦＴ上にもスペーサ６５５ａ〜６５５ｅを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし、図２２（Ａ）で示すようにソース線およびドレイン線を覆うようにして設けても良い。

その後、配向膜６５７を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ６５６の端部からラビング方向に対してラビングされない領域が２μｍ以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上に形成したスペーサ６５５ａ〜６５５ｅにより静電気からＴＦＴを保護する効果を得ることができる。また図には示さないが、配向膜６５７を先に形成してから、スペーサ６５６、６５５ａ〜６５５ｅを形成した構成としても良い。

対向側の対向基板６５１には、遮光膜６５２、透明導電膜６５３および配向膜６５４を形成する。遮光膜６５２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤６５８で貼り合わせる。シール剤６５８にはフィラー（図示せず）が混入されていて、このフィラーとスペーサ６５６、６５５ａ〜６５５ｅによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料６５９を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図２２（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。

本実施例で示した作製方法を用いて形成されたＴＦＴは、半導体層の結晶性が高いため、応答速度の速さが要求される本発明の半導体表示装置に用いることは極めて有効である。

本発明の半導体表示装置の作製方法は、本実施例において説明した作製方法に限定されない。本発明の半導体表示装置は公知の方法を用いて作成することが可能である。

なお本実施例は、実施例１〜５と自由に組み合わせることが可能である。

（実施例８）
本発明は様々な液晶パネルに用いることができる。即ち、それら液晶パネル（アクティブマトリクス型液晶ディスプレイ）を表示媒体として組み込んだ半導体表示装置（電子機器）全てに本発明を実施できる。

その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２３に示す。

図２３（Ａ）はディスプレイであり、筐体２００１、支持台２００２、表示部２００３等を含む。本発明は表示部２００３に適用することができる。

図２３（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明を表示部２１０２に適用することができる。

図２３（Ｃ）は頭部取り付け型のディスプレイの一部（右片側）であり、本体２２０１、信号ケーブル２２０２、頭部固定バンド２２０３、スクリーン部２２０４、光学系２２０５、表示部２２０６等を含む。本発明は表示部２２０６に適用できる。

図２３（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等を含む。表示部（ａ）２３０４は主として画像情報を表示し、表示部（ｂ）２３０５は主として文字情報を表示するが、本発明の半導体表示装置はこれら表示部（ａ）２３０４、（ｂ）２３０５に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。

図２３（Ｅ）はパーソナルコンピュータであり、本体２４０１、映像入力部２４０２、表示部２４０３、キーボード２４０４で構成される。本発明を映像入力部２４０２、表示部２４０３に適用することができる。

図２３（Ｆ）はゴーグル型ディスプレイであり、本体２５０１、表示部２５０２、アーム部２５０３で構成される。本発明は表示部２５０２に適用することができる。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜７のどのような組み合わせからなる構成を用いても実現することができる。

（実施例９）
本発明はプロジェクター（リア型またはフロント型）に適用することができる。それらの一例を図２４及び図２５に示す。

図２４（Ａ）はフロント型プロジェクターであり、光源光学系及び表示装置７６０１、スクリーン７６０２で構成される。本発明は表示装置７６０１に適用することができる。

図２４（Ｂ）はリア型プロジェクターであり、本体７７０１、光源光学系及び表示装置７７０２、ミラー７７０３、ミラー７７０４、スクリーン７７０５で構成される。本発明は表示装置７７０２に適用することができる。

なお、図２４（Ｃ）は、図２４（Ａ）及び図２４（Ｂ）中における光源光学系及び表示装置７６０１、７７０２の構造の一例を示した図である。光源光学系及び表示装置７６０１、７７０２は、光源光学系７８０１、ミラー７８０２、７８０４〜７８０６、ダイクロイックミラー７８０３、光学系７８０７、表示装置７８０８、位相差板７８０９、投射光学系７８１０で構成される。投射光学系７８１０は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示装置７８０８を三つ使用しているため三板式と呼ばれている。また、図２４（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等を設けてもよい。

また、図２４（Ｄ）は、図２４（Ｃ）中における光源光学系７８０１の構造の一例を示した図である。本実施例では、光源光学系７８０１は、リフレクター７８１１、光源７８１２、レンズアレイ７８１３、７８１４、偏光変換素子７８１５、集光レンズ７８１６で構成される。なお、図２４（Ｄ）に示した光源光学系は一例であって、この構成に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。

図２４（Ｃ）は三板式の例を示したが、図２５（Ａ）は単板式の一例を示した図である。図２５（Ａ）に示した光源光学系及び表示装置は、光源光学系７９０１、表示装置７９０２、投射光学系７９０３、位相差板７９０４で構成される。投射光学系７９０３は、投射レンズを備えた複数の光学レンズで構成される。図２５（Ａ）に示した光源光学系及び表示装置は図２４（Ａ）及び図２４（Ｂ）中における光源光学系及び表示装置７６０１、７７０２に適用できる。また、光源光学系７９０１は図２４（Ｄ）に示した光源光学系を用いればよい。なお、表示装置７９０２にはカラーフィルター（図示しない）が設けられており、表示映像をカラー化している。

また、図２５（Ｂ）に示した光源光学系及び表示装置は、図２５（Ａ）の応用例であり、カラーフィルターを設ける代わりに、ＲＧＢの回転カラーフィルター円板７９０５を用いて表示映像をカラー化している。図２５（Ｂ）に示した光源光学系及び表示装置は図２４（Ａ）及び図２４（Ｂ）中における光源光学系及び表示装置７６０１、７７０２に適用できる。

また、図２５（Ｃ）に示した光源光学系及び表示装置は、カラーフィルターレス単板式と呼ばれている。この方式は、表示装置７９１６にマイクロレンズアレイ７９１５を設け、ダイクロイックミラー（緑）７９１２、ダイクロイックミラー（赤）７９１３、ダイクロイックミラー（青）７９１４を用いて表示映像をカラー化している。投射光学系７９１７は、投射レンズを備えた複数の光学レンズで構成される。図２５（Ｃ）に示した光源光学系及び表示装置は図２４（Ａ）及び図２４（Ｂ）中における光源光学系及び表示装置７６０１、７７０２に適用できる。また、光源光学系７９１１としては、光源の他に結合レンズ、コリメータレンズを用いた光学系を用いればよい。

発明の効果

本発明は上記構成によって、ＩＣに入力される映像信号の周波数を高くすることなくフレーム周波数を高くすることができるため、映像信号を生成している電子機器に負担をかけることなく、観察者にチラツキや縦縞、横縞及び斜め縞が視認されにくい、鮮明で高精細な画像の表示を行うことができる。

さらに、連続する２つの各フレーム期間において、各画素に入力される表示信号の電位は対向電極の電位（対向電位）を基準として反転しているので、画素部に同じ映像が表示される。上記構成により、各画素に入力される表示信号の電位の時間的な平均が対向電位により近くなり、各フレーム期間において異なる表示信号を各画素に入力している場合に比べて、液晶の劣化を防ぐのにより有効である。

本発明の半導体表示装置が有するフレームレート変換部のブロック図。フレーム周波数変換部のブロック図。ＳＤＲＡＭの映像信号の書き込みと読み出しのタイミングを示す図。本発明の半導体表示装置の画素部及び駆動回路の図と画素のパターン図。画素部における選択信号と表示信号のタイミングチャート。フレーム反転駆動時の画素部に入力される表示信号の極性を示すパターン図。ソースライン反転駆動時の画素部に入力される表示信号の極性を示すパターン図。ゲートライン反転駆動時の画素部に入力される表示信号の極性を示すパターン図。ドット反転駆動時の画素部に入力される表示信号の極性を示すパターン図。ＳＤＲＡＭの映像信号の書き込みと読み出しのタイミングを示す図。ＳＤＲＡＭの映像信号の書き込みと読み出しのタイミングを示す図。本発明の半導体表示装置が有するフレームレート変換部のブロック図。ＳＤＲＡＭの映像信号の書き込みと読み出しのタイミングを示す図。本発明のアナログ駆動の半導体表示装置の画素部及び駆動回路の図。ソース信号線駆動回路の回路図。アナログスイッチとレベルシフトの回路図。本発明の半導体表示装置が有するフレームレート変換部のブロック図。本発明のデジタル駆動の半導体表示装置の画素部及び駆動回路の図。半導体表示装置の作製行程を示す図。半導体表示装置の作製行程を示す図。半導体表示装置の作製行程を示す図。半導体表示装置の作製行程を示す図。本発明を適用した電子機器の図。本発明を適用したプロジェクターの図。本発明を適用したプロジェクターの図。アクティブマトリクス型液晶表示装置の上面図、及び画素の配置を示す図。交流化駆動における極性パターンを示す図。従来のフレーム反転駆動のタイミングチャート図。

Claims

アドレスジェネレータ部、データフォーマット部、及びＲＡＭを有するフレームレート変換部と、
Ｄ／Ａ変換回路と、
ソース信号線駆動回路と、
複数の画素と、を有し、
前記アドレスジェネレータ部から、メモリアドレスの番地を指定するカウンタ値を有するカウンタ信号が、前記ＲＡＭに入力され、
デジタル映像信号は前記データフォーマット部に入力され、
前記データフォーマット部から、前記デジタル映像信号が、前記ＲＡＭの前記カウンタ信号によって指定された番地に書き込まれ、
前記ＲＡＭに書き込まれた前記デジタル映像信号は、前記カウンタ信号によって指定された番地から２回読み出され、
前記ＲＡＭから２回読み出された前記デジタル映像信号は前記データフォーマット部に入力され、
前記データフォーマット部において、前記２回読み出された前記デジタル映像信号の一方は、アナログに変換された際に対向電極の電位を基準として極性が反転するようにデータ処理され、
データ処理された前記デジタル映像信号の一方とデータ処理されなかった前記デジタル映像信号の他方との２つが、前記データフォーマット部から前記Ｄ／Ａ変換回路に出力され、アナログ映像信号に変換され、
前記Ｄ／Ａ変換回路から出力され、互いに極性の反転した２つの前記アナログ映像信号は、前記ソース信号線駆動回路に入力され、前記ソース信号線駆動回路から前記複数の画素の画素電極に入力され、
前記ＲＡＭに前記デジタル映像信号が書き込まれる期間と、前記ＲＡＭから前記デジタル映像信号が読み出される期間との間に、ブランク期間が設けられ、
前記ＲＡＭは第１のＲＡＭと第２のＲＡＭとを有し、
前記ＲＡＭの前記第１のＲＡＭに前記デジタル映像信号が書き込まれる期間は、前記ＲＡＭの前記第２のＲＡＭから前記デジタル映像信号が２回読み出される期間と前記第２のＲＡＭの前記ブランク期間とを足した期間であり、
前記第１のＲＡＭに前記デジタル映像信号が１回書き込まれる期間において、前記第２のＲＡＭでは、前記ブランク期間と、前記デジタル映像信号が２回読み出される期間とが設けられ、
前記第１のＲＡＭの前記書き込み、前記第２のＲＡＭの前記読み出し、及び前記第２のＲＡＭの前記ブランク期間の駆動制御は、前記第１及び前記第２のＲＡＭのそれぞれに互いに独立して入力されるＲＡＭ制御信号によって行われ、
前記第１のＲＡＭに前記デジタル映像信号が書き込まれる期間と前記第２のＲＡＭから前記デジタル映像信号が読み出される期間とは同時に始まる、または前記第１のＲＡＭに前記デジタル映像信号が書き込まれる期間と前記第２のＲＡＭの前記ブランク期間とは同時に始まることを特徴とする表示装置。
アドレスジェネレータ部、データフォーマット部、及びＲＡＭを有するフレームレート変換部と、
Ｄ／Ａ変換回路と、
ソース信号線駆動回路と、
複数の画素と、を有し、
前記アドレスジェネレータ部から、メモリアドレスの番地を指定するカウンタ値を有するカウンタ信号が、前記ＲＡＭに入力され、
デジタル映像信号は前記データフォーマット部に入力され、
前記データフォーマット部から、前記デジタル映像信号が、前記ＲＡＭの前記カウンタ信号によって指定された番地に書き込まれ、
前記ＲＡＭに書き込まれた前記デジタル映像信号は、前記カウンタ信号によって指定された番地から２回読み出され、
前記ＲＡＭから２回読み出された前記デジタル映像信号は前記データフォーマット部に入力され、
前記データフォーマット部において、前記２回読み出された前記デジタル映像信号の一方は、アナログに変換された際に対向電極の電位を基準として極性が反転するようにデータ処理され、
データ処理された前記デジタル映像信号の一方とデータ処理されなかった前記デジタル映像信号の他方との２つが、前記データフォーマット部から前記Ｄ／Ａ変換回路に出力され、アナログ映像信号に変換され、
前記Ｄ／Ａ変換回路から出力され、互いに極性の反転した２つの前記アナログ映像信号は、前記ソース信号線駆動回路に入力され、前記ソース信号線駆動回路から前記複数の画素の画素電極に入力され、
前記ＲＡＭに前記デジタル映像信号が書き込まれる期間と、前記ＲＡＭから前記デジタル映像信号が読み出される期間との間に、ブランク期間が設けられ、
前記ＲＡＭは第１のＲＡＭと第２のＲＡＭとを有し、
前記ＲＡＭの前記第１のＲＡＭから前記デジタル映像信号が２回読み出される期間は、前記ＲＡＭの前記第２のＲＡＭに前記デジタル映像信号が書き込まれる期間と前記第２のＲＡＭの前記ブランク期間とを足した期間であり、
前記第１のＲＡＭから前記デジタル映像信号が２回読み出される期間において、前記第２のＲＡＭでは、前記ブランク期間と、前記デジタル映像信号が１回書き込まれる期間とが設けられ、
前記第１のＲＡＭの前記読み出し、前記第２のＲＡＭの前記書き込み、及び前記第２のＲＡＭの前記ブランク期間の駆動制御は、前記第１及び前記第２のＲＡＭのそれぞれに互いに独立して入力されるＲＡＭ制御信号によって行われ、
前記第１のＲＡＭから前記デジタル映像信号が読み出される期間と前記第２のＲＡＭに前記デジタル映像信号が書き込まれる期間とは同時に始まる、または前記第１のＲＡＭから前記デジタル映像信号が読み出される期間と前記第２のＲＡＭの前記ブランク期間とは同時に始まることを特徴とする表示装置。
請求項１または請求項２において、
前記データフォーマット部は前記デジタル映像信号のビット数を増加させ、ビット数が増加した前記デジタル映像信号が前記ＲＡＭに書き込まれることを特徴とする表示装置。
請求項１乃至請求項３のいずれか１項において、
前記ＲＡＭは、ＳＲＡＭ、ＤＲＡＭまたはＳＤＲＡＭであることを特徴とする表示装置。
請求項１乃至請求項４のいずれか１項において、
互いに極性の反転した２つの前記アナログ映像信号に基づいて、前記複数の画素で表示される映像は、互いに同じであることを特徴とする表示装置。
請求項１乃至請求項５のいずれか１項に記載の表示装置を用いることを特徴とする電子機器。
請求項６において記載された電子機器とは、ディスプレイ、カメラ、画像再生装置、コンピュータ、またはプロジェクターであることを特徴とする電子機器。