JP2003508921A - 割型誘電体フローティングゲートを利用する容易に収縮可能な新規な不揮発性半導体記憶装置セル及びその製造方法 - Google Patents
割型誘電体フローティングゲートを利用する容易に収縮可能な新規な不揮発性半導体記憶装置セル及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
- H10D30/691—IGFETs having charge trapping gate insulators, e.g. MNOS transistors having more than two programming levels
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
２ビットの情報を保存する不揮発性半導体記憶装置デバイス１００を開示する。デバイスは、１つの導電率型式の半導体基板１０２と、反対の導電率型式の半導体基板に形成された右側拡散領域１０４及び左側拡散領域１０６とを備える。左側及び右側拡散領域の間にチャネル領域１０８が形成される。薄いゲート酸化物膜１１０を有する制御ゲート１１４がチャネル領域の中央チャネル部分１１２上に形成されている。デバイスは、ゲート絶縁膜上に形成された制御ゲート電極を更に備える。誘電複合体１３２が半導体基板及び制御ゲート電極を実質的に覆っている。制御ゲート電極と右側拡散領域との間で誘電複合体の一部分内に右側電荷保存領域が形成される。同様に、制御ゲート電極と左側拡散領域との間で誘電複合体の一部分内に左側電荷保存領域が形成される。ワードライン１３０が誘電複合体を実質的に覆っている。この新規なセルを製造する方法もまた開示されている。
Description
【０００１】
１．発明の分野
本発明は、全体として、不揮発性デジタル記憶装置に関し、より具体的には、
２ビットの情報を保存するプログラマブルな不揮発性記憶装置（従来のＥＥＰＲ
ＯＭ又はフラッシュＥＥＰＲＯＭのような）に対する改良されたセル構造体及び
その製造方法に関する。
２ビットの情報を保存するプログラマブルな不揮発性記憶装置（従来のＥＥＰＲ
ＯＭ又はフラッシュＥＥＰＲＯＭのような）に対する改良されたセル構造体及び
その製造方法に関する。
【０００２】
２．背景技術
ＥＰＲＯＭ、ＥＥＰＲＯＭ、及びフラッシュＥＰＲＯＭデバイスのような不揮
発性記憶装置デバイスは、全体として、単一ビットの情報を保存する記憶装置セ
ルとして機能する一連のトランジスタを含む。トランジスタの各々は、ｎ−又は
ｐ−型半導体基板上に形成されたソース領域及びドレーン領域と、ソース領域と
ドレーン領域との間に配置された半導体基板の表面上に形成された薄いトンネル
誘電体層と、電荷を保持し得るように絶縁層上に配置されたフローティングゲー
ト（ポリシリコンで出来ている）と、コントロールゲートと、フローティングゲ
ート及びコントロールゲートの間に配置されたインターポリ誘電体とを備えてい
る。
発性記憶装置デバイスは、全体として、単一ビットの情報を保存する記憶装置セ
ルとして機能する一連のトランジスタを含む。トランジスタの各々は、ｎ−又は
ｐ−型半導体基板上に形成されたソース領域及びドレーン領域と、ソース領域と
ドレーン領域との間に配置された半導体基板の表面上に形成された薄いトンネル
誘電体層と、電荷を保持し得るように絶縁層上に配置されたフローティングゲー
ト（ポリシリコンで出来ている）と、コントロールゲートと、フローティングゲ
ート及びコントロールゲートの間に配置されたインターポリ誘電体とを備えてい
る。
【０００３】
最も一般的に使用されているＥＰＲＯＭセルは、絶縁体により取り巻かれ且つ
全体として、シリコン基板に形成されたソース及びドレーン領域の間に配置され
た電気的フローティングゲートを有する。これらセルの初期の型式において、な
だれ注入によって電荷が絶縁体を通じて注入される。大型のＥＰＲＯＭは、フロ
ーティングゲートを荷電させるためチャネル注入を利用する。アレーを紫外線の
照射にさらすと、これらのＥＰＲＯＭは消去される。
全体として、シリコン基板に形成されたソース及びドレーン領域の間に配置され
た電気的フローティングゲートを有する。これらセルの初期の型式において、な
だれ注入によって電荷が絶縁体を通じて注入される。大型のＥＰＲＯＭは、フロ
ーティングゲートを荷電させるためチャネル注入を利用する。アレーを紫外線の
照射にさらすと、これらのＥＰＲＯＭは消去される。
【０００４】
また、電気的に消去可能なＥＰＲＯＭ（ＥＥＰＲＯＭ）も極めて一般的である
。幾つかの場合、基板上に形成された薄い酸化物領域を通じて電荷を打込むこと
により電荷はフローティングゲート内に配置され且つ除去される。その他の場合
、電荷は上側電極を通じて除去される。
。幾つかの場合、基板上に形成された薄い酸化物領域を通じて電荷を打込むこと
により電荷はフローティングゲート内に配置され且つ除去される。その他の場合
、電荷は上側電極を通じて除去される。
【０００５】
一般的なＥＰＲＯＭ／ＥＥＰＲＯＭの別型式のものは、フラッシュＥＰＲＯＭ
又はフラッシュＥＥＰＲＯＭと称されている。これらのフラッシュ記憶装置セル
は、チップ内の記憶装置セルを電気的に消去し、プログラミングし又は読み取る
ことができる。ここで使用されるフローティングゲートは、典型的に、ポリシリ
コンで出来た導電性材料であり、この材料は、酸化物又はその他の絶縁性材料の
薄い層によりトランジスタのチャネルから絶縁され且つ第二の絶縁材料層により
トランジスタの制御ゲート又はワードラインから絶縁されている。
又はフラッシュＥＥＰＲＯＭと称されている。これらのフラッシュ記憶装置セル
は、チップ内の記憶装置セルを電気的に消去し、プログラミングし又は読み取る
ことができる。ここで使用されるフローティングゲートは、典型的に、ポリシリ
コンで出来た導電性材料であり、この材料は、酸化物又はその他の絶縁性材料の
薄い層によりトランジスタのチャネルから絶縁され且つ第二の絶縁材料層により
トランジスタの制御ゲート又はワードラインから絶縁されている。
【０００６】
フラッシュ記憶装置セル用の「プログラム」ステップは、ゲートとソースとの
間に、１２ボルトのような大きい正電圧及びドレーンとソースとの間に、例えば
、７ボルトのような正電圧を確立することにより、いわゆる熱電子射出注入（ｈ
ｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）法を通じて行われる。
間に、１２ボルトのような大きい正電圧及びドレーンとソースとの間に、例えば
、７ボルトのような正電圧を確立することにより、いわゆる熱電子射出注入（ｈ
ｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）法を通じて行われる。
【０００７】
フローティングゲートを放電する行為は、フラッシュ装置に対する「消去」機
能と称される。この消去機能は、典型的に、フローティングゲートとトランジス
タのソースとの間（ソース消去）又はフローティングゲートと基板との間（チャ
ネル消去）のＦ−Ｎトンネル機構によって行われる。例えば、それぞれの記憶装
置セルのドレーンをフロートさせつつ、ソースからゲートまで大きい正電圧を確
立することによりソース消去工程が行われる。この正電圧は、１２ボルト程に大
きくすることができる。
能と称される。この消去機能は、典型的に、フローティングゲートとトランジス
タのソースとの間（ソース消去）又はフローティングゲートと基板との間（チャ
ネル消去）のＦ−Ｎトンネル機構によって行われる。例えば、それぞれの記憶装
置セルのドレーンをフロートさせつつ、ソースからゲートまで大きい正電圧を確
立することによりソース消去工程が行われる。この正電圧は、１２ボルト程に大
きくすることができる。
【０００８】
従来の積層した不揮発性半導体記憶装置デバイスにおいて、フローティングゲ
ート及び制御ゲートを互いに絶縁する絶縁膜（以下、「第二のゲート絶縁膜」）
は、酸化物シリコンの単一層である。極小型の半導体デバイスについて不断に増
大する必要性が存在しており、この状況において、第二のゲート絶縁膜の厚さは
更に薄くすることが必要とされる。
ート及び制御ゲートを互いに絶縁する絶縁膜（以下、「第二のゲート絶縁膜」）
は、酸化物シリコンの単一層である。極小型の半導体デバイスについて不断に増
大する必要性が存在しており、この状況において、第二のゲート絶縁膜の厚さは
更に薄くすることが必要とされる。
【０００９】
従来、インターポリ誘電体は単一の二酸化ケイ素（ＳｉＯ2）から成るもので
あった。この必要性に適合するため、最近は、二酸化ケイ素に代えて、酸化物／
窒化物／酸化物組成物（ＯＮＯ構造体と称されることがある）が使用されており
、それは、その層がより薄く且つ依然として単一の酸化物層よりも、電荷の漏洩
が少ないからである（チャン等の米国特許第５，６１９，０５２号参照）。
あった。この必要性に適合するため、最近は、二酸化ケイ素に代えて、酸化物／
窒化物／酸化物組成物（ＯＮＯ構造体と称されることがある）が使用されており
、それは、その層がより薄く且つ依然として単一の酸化物層よりも、電荷の漏洩
が少ないからである（チャン等の米国特許第５，６１９，０５２号参照）。
【００１０】
エイタンへの米国特許第５，７６８，１９２号には、絶縁体及びフローティン
グゲートの双方としてＯＮＯ構造体（及びその他の電荷捕捉誘電体）が使用され
ることが開示されている。エイタンは、このトランジスタデバイスを反対方向（
すなわち、「ソース」及び「ドレーン」を逆にする）にプログラミングし且つ読
み取ることにより、より短いプログラミング時間となり、その結果提供される閾
値電圧が大きく増大することを教示している。エイタンは、この結果は、「パン
チスルー（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）」（即ち、横方向電荷は、印加された
閾値レベルに関係なく、ドレーンを通じて電子を吸引するのに十分に強力になる
状態）を防止しつつ、プログラミング時間を短縮するのに有用であることを示唆
している。
グゲートの双方としてＯＮＯ構造体（及びその他の電荷捕捉誘電体）が使用され
ることが開示されている。エイタンは、このトランジスタデバイスを反対方向（
すなわち、「ソース」及び「ドレーン」を逆にする）にプログラミングし且つ読
み取ることにより、より短いプログラミング時間となり、その結果提供される閾
値電圧が大きく増大することを教示している。エイタンは、この結果は、「パン
チスルー（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）」（即ち、横方向電荷は、印加された
閾値レベルに関係なく、ドレーンを通じて電子を吸引するのに十分に強力になる
状態）を防止しつつ、プログラミング時間を短縮するのに有用であることを示唆
している。
【００１１】
半導体記憶装置の業界は、不揮発性記憶装置のビットコストを低減するための
色々な技術及びアプローチ法を研究している。より重要なアプローチ法の内、２
つは、寸法収縮及び多重レベル保存である。
色々な技術及びアプローチ法を研究している。より重要なアプローチ法の内、２
つは、寸法収縮及び多重レベル保存である。
【００１２】
寸法収縮は、より小さい寸法を使用してセルを設計しようとする試みである。
しかし、寸法収縮がその完全なコスト節減効果に達する前に、技術が顕著に向上
することが必要とされる。
しかし、寸法収縮がその完全なコスト節減効果に達する前に、技術が顕著に向上
することが必要とされる。
【００１３】
多重レベル保存（多重レベルセルと称されることがしばしばである）は、単一
のセルが１ビット以上のデータを表わすことができることを意味する。従来の記
憶装置セルの設計において、１つのビットのみが０又は１を表わす０Ｖ及び５Ｖ
（幾らかの電圧余裕と関係して）のような、２つの異なる電圧レベルにより表わ
されている。多重レベル保存において、多数ビットのデータをエンコード化する
には、より広い電圧範囲／電流範囲が必要である。多数範囲の結果、範囲間の余
裕が減少し、高度の設計技術が必要となる。その結果、多重レベル保存セルは設
計及び製造が難しい。信頼性が劣るものもある。従来の単一ビットセルの場合よ
りも読み取り時間が遅いものがある。
のセルが１ビット以上のデータを表わすことができることを意味する。従来の記
憶装置セルの設計において、１つのビットのみが０又は１を表わす０Ｖ及び５Ｖ
（幾らかの電圧余裕と関係して）のような、２つの異なる電圧レベルにより表わ
されている。多重レベル保存において、多数ビットのデータをエンコード化する
には、より広い電圧範囲／電流範囲が必要である。多数範囲の結果、範囲間の余
裕が減少し、高度の設計技術が必要となる。その結果、多重レベル保存セルは設
計及び製造が難しい。信頼性が劣るものもある。従来の単一ビットセルの場合よ
りも読み取り時間が遅いものがある。
【００１４】
従って、本発明の１つの目的は、２ビットのデータを保存することのできる構
造体を提供し、これにより、不揮発性記憶装置の寸法を２倍にすることによりコ
ストの削減を実現する、不揮発性記憶装置構造体を製造することである。本発明
の関連する目的は、余裕が少ない技術、すなわち高度の設計技術を使用せずにこ
のセル構造体が、作用するようにすることである。
造体を提供し、これにより、不揮発性記憶装置の寸法を２倍にすることによりコ
ストの削減を実現する、不揮発性記憶装置構造体を製造することである。本発明
の関連する目的は、余裕が少ない技術、すなわち高度の設計技術を使用せずにこ
のセル構造体が、作用するようにすることである。
【００１５】
本発明の別の目的は、誘電体フローティングゲートを採用することにより従来
のＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭよりも設計の点で顕著に簡単なセル
形態のものを製造することである。本発明の関連する目的は、１００％のゲート
結合比率（ＧＣＲ）を有し、これにより、ＥＥＰＲＯＭ又はフラッシュＥＥＰＲ
ＯＭよりも著しく大きい読み取り電流を有すると同時に、従来のＥＥＰＲＯＭ又
はフラッシュＥＥＰＲＯＭセルよりも低い電圧をプログラミング及び消去機能の
双方に対して使用することを許容するセル構造体を提供することである。
のＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭよりも設計の点で顕著に簡単なセル
形態のものを製造することである。本発明の関連する目的は、１００％のゲート
結合比率（ＧＣＲ）を有し、これにより、ＥＥＰＲＯＭ又はフラッシュＥＥＰＲ
ＯＭよりも著しく大きい読み取り電流を有すると同時に、従来のＥＥＰＲＯＭ又
はフラッシュＥＥＰＲＯＭセルよりも低い電圧をプログラミング及び消去機能の
双方に対して使用することを許容するセル構造体を提供することである。
【００１６】
本発明の追加的な目的は、システムオンアチップ（ＳＯＣ）の用途に容易に適
応させることのできる２ビット記憶装置セルを製造する方法を提供することであ
る。
応させることのできる２ビット記憶装置セルを製造する方法を提供することであ
る。
【００１７】
上記及びその他の目的は、図面、本明細書及び特許請求の範囲を参照すること
により、当該技術分野の当業者に明らかになるであろう。
により、当該技術分野の当業者に明らかになるであろう。
【００１８】
【開示の概要】
本出願は、２ビットの情報を保存する不揮発性半導体記憶デバイスを開示する
ものである。このデバイスは、１つの導電率型式の半導体基板と、反対の導電率
型式の半導体基板に形成された右側及び左側拡散領域とを有している。左側及び
右側拡散領域の間にチャネル領域が形成されている。薄いゲート酸化物膜を有す
る制御ゲートがチャネル領域の中央チャネル部分上に形成されている。このデバ
イスは、ゲート絶縁膜上に形成された制御ゲート電極を更に有している。誘電複
合体が半導体基板及び制御ゲート電極を実質的に覆っている。制御ゲート電極と
右側拡散領域との間で誘電複合体の一部分内に右側電荷保存領域が形成されてい
る。同様に、制御ゲート電極と左側拡散領域との間の誘電複合体の一部分内に左
側電荷保存領域が形成されている。ワードラインが誘電複合体を実質的に覆って
いる。
ものである。このデバイスは、１つの導電率型式の半導体基板と、反対の導電率
型式の半導体基板に形成された右側及び左側拡散領域とを有している。左側及び
右側拡散領域の間にチャネル領域が形成されている。薄いゲート酸化物膜を有す
る制御ゲートがチャネル領域の中央チャネル部分上に形成されている。このデバ
イスは、ゲート絶縁膜上に形成された制御ゲート電極を更に有している。誘電複
合体が半導体基板及び制御ゲート電極を実質的に覆っている。制御ゲート電極と
右側拡散領域との間で誘電複合体の一部分内に右側電荷保存領域が形成されてい
る。同様に、制御ゲート電極と左側拡散領域との間の誘電複合体の一部分内に左
側電荷保存領域が形成されている。ワードラインが誘電複合体を実質的に覆って
いる。
【００１９】
又、本発明は、この新規な記憶装置セルを製造する方法であって、（１）１つ
の導電率型式の半導体基板上にゲート酸化物層を形成することと、（２）ゲート
酸化物絶縁層上に制御ゲートを形成することと、（３）ゲート酸化物絶縁層の一
部分を覆い得るように、制御ゲートの右側及び左側端縁に隣接して右側スペーサ
及び左側スペーサを取り付けることと、（４）半導体基板内に左側及び右側拡散
領域を形成することと、（５）スペーサを除去することと、（６）制御ゲート及
び半導体基板上に配置された誘電複合体であって、基板及び制御ゲート上に形成
された二酸化ケイ素の底部層を含む上記誘電複合体と、二酸化ケイ素の底部層に
形成されたケイ素窒化物層及び窒化物層上に形成された二酸化ケイ素の頂部層を
形成することとを備える方法も含むものである。
の導電率型式の半導体基板上にゲート酸化物層を形成することと、（２）ゲート
酸化物絶縁層上に制御ゲートを形成することと、（３）ゲート酸化物絶縁層の一
部分を覆い得るように、制御ゲートの右側及び左側端縁に隣接して右側スペーサ
及び左側スペーサを取り付けることと、（４）半導体基板内に左側及び右側拡散
領域を形成することと、（５）スペーサを除去することと、（６）制御ゲート及
び半導体基板上に配置された誘電複合体であって、基板及び制御ゲート上に形成
された二酸化ケイ素の底部層を含む上記誘電複合体と、二酸化ケイ素の底部層に
形成されたケイ素窒化物層及び窒化物層上に形成された二酸化ケイ素の頂部層を
形成することとを備える方法も含むものである。
【００２０】
本発明の装置は、多数の異なる形態にて具体化し且つ色々な異なる製造方法に
て製造することができるが、この開示は本発明の原理の単に一例にしか過ぎず、
本発明を記載した実施の形態にのみ限定することを意図するものではないとの理
解の下、１つの特定の実施の形態及び特定の製造方法に関して以下に説明する。
て製造することができるが、この開示は本発明の原理の単に一例にしか過ぎず、
本発明を記載した実施の形態にのみ限定することを意図するものではないとの理
解の下、１つの特定の実施の形態及び特定の製造方法に関して以下に説明する。
【００２１】
図１には、本発明による２ビット不揮発性記憶装置構造体又はセル１００が図
示されている。記憶装置構造体１００は半導体基板１０２の上に形成されている
。図示するように、当該技術分野にて、ｐ型又はｎ型基板を形成し得るように半
導体基板１０２をドープすることができる。本発明の特徴の当該説明の目的のた
め、ｐ型半導体基板に基づくセルに関してのみ説明する。しかし、当該技術分野
の当業者に理解されるように、本発明は、同様に理解されるであろう調節を加え
てｎ型半導体基板に基づくセルにも等しく適用可能である。
示されている。記憶装置構造体１００は半導体基板１０２の上に形成されている
。図示するように、当該技術分野にて、ｐ型又はｎ型基板を形成し得るように半
導体基板１０２をドープすることができる。本発明の特徴の当該説明の目的のた
め、ｐ型半導体基板に基づくセルに関してのみ説明する。しかし、当該技術分野
の当業者に理解されるように、本発明は、同様に理解されるであろう調節を加え
てｎ型半導体基板に基づくセルにも等しく適用可能である。
【００２２】
右側拡散領域すなわちチャネル１０４が、半導体基板１０２に形成されており
、基板１０２の導電率型式と反対の導電率型式を有する。左側拡散領域すなわち
チャネル１０６は右側拡散領域１０４と別個に半導体基板１０２に形成され、こ
れにより、右側及び左側拡散領域１０４、１０６の間にチャネル領域１０８を形
成し、左側拡散領域１０６は領域１０４と同一の導電率型式を有する（開示した
実施の形態にてｎ＋）。
、基板１０２の導電率型式と反対の導電率型式を有する。左側拡散領域すなわち
チャネル１０６は右側拡散領域１０４と別個に半導体基板１０２に形成され、こ
れにより、右側及び左側拡散領域１０４、１０６の間にチャネル領域１０８を形
成し、左側拡散領域１０６は領域１０４と同一の導電率型式を有する（開示した
実施の形態にてｎ＋）。
【００２３】
セル１００は、チャネル領域１０８の中央チャネル部分１１２上に形成された
ゲート絶縁膜層１１０（ゲート酸化物層）を更に備えている。制御ゲート電極１
１４はポリシリコンを使用して層１１０上に形成される。以下に詳細に説明する
ように、制御ゲート１１４はまた、左側及び右側記憶装置「セル」を互いに絶縁
する機能も果たす。
ゲート絶縁膜層１１０（ゲート酸化物層）を更に備えている。制御ゲート電極１
１４はポリシリコンを使用して層１１０上に形成される。以下に詳細に説明する
ように、制御ゲート１１４はまた、左側及び右側記憶装置「セル」を互いに絶縁
する機能も果たす。
【００２４】
薄い（トンネル型）酸化物層１２０、窒化物層１２２及び絶縁酸化物層１２４
が図１に図示するように、基板１０２及び制御電極１１４の上に均一に層状化さ
れてＯＮＯ誘電複合体層１３２を形成する。１つの好ましい実施の形態において
、酸化物層１２０、１２４は、各々、約１００Åの厚さである一方、窒化物層は
約５０Åの厚さである。これらの誘電構造体は、薄いトンネル型酸化物と絶縁性
酸化物との間で窒化物層を挟持することにより形成されるものとして図示されて
いるが、ＳｉＯ2／Ａｌ2Ｏ3／ＳｉＯ2のようなその他の誘電構造体も使用可能で
ある。
が図１に図示するように、基板１０２及び制御電極１１４の上に均一に層状化さ
れてＯＮＯ誘電複合体層１３２を形成する。１つの好ましい実施の形態において
、酸化物層１２０、１２４は、各々、約１００Åの厚さである一方、窒化物層は
約５０Åの厚さである。これらの誘電構造体は、薄いトンネル型酸化物と絶縁性
酸化物との間で窒化物層を挟持することにより形成されるものとして図示されて
いるが、ＳｉＯ2／Ａｌ2Ｏ3／ＳｉＯ2のようなその他の誘電構造体も使用可能で
ある。
【００２５】
中央チャネル部分１１２と右側拡散領域１０４との間でチャネル領域１０８の
右側部分１１８上に右側電荷保存領域１１６が形成されている。中央チャネル部
分１１２と左側拡散領域１０６との間で中央領域１０８の左側部分１２８上に左
側電荷保存領域１２６が形成されている。右側領域１１６及び左側領域１２６は
、各々１ビットのデータを保存することができる。ポリシリコン１３０はワード
ラインとして使用され、ＯＮＯ誘電複合層１３２を実質的に覆う。
右側部分１１８上に右側電荷保存領域１１６が形成されている。中央チャネル部
分１１２と左側拡散領域１０６との間で中央領域１０８の左側部分１２８上に左
側電荷保存領域１２６が形成されている。右側領域１１６及び左側領域１２６は
、各々１ビットのデータを保存することができる。ポリシリコン１３０はワード
ラインとして使用され、ＯＮＯ誘電複合層１３２を実質的に覆う。
【００２６】
当該技術分野の当業者に既知であるように、ＭＯＳトランジスタにおける拡散
領域１０４、１０６は零バイアス状態にて識別不能である。拡散領域の各々の役
割は、端末電圧が印加された後に（すなわち、ドレーンをソースよりも大きくバ
イアスさせた後）明らかになる。
領域１０４、１０６は零バイアス状態にて識別不能である。拡散領域の各々の役
割は、端末電圧が印加された後に（すなわち、ドレーンをソースよりも大きくバ
イアスさせた後）明らかになる。
【００２７】
従来のＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭと比べて、この方法は、フロ
ーティングゲートが不要であるため、遥かにより簡単である。このため、２倍の
密度及び簡単な方法によりコストは著しく低減される。
ーティングゲートが不要であるため、遥かにより簡単である。このため、２倍の
密度及び簡単な方法によりコストは著しく低減される。
【００２８】
図４Ａ及び図４Ｂには、本発明の２ビット不揮発性記憶装置構造体の作動原理
が図示されている。上述したように、２ビット不揮発性記憶装置セル１００にお
いて、１ビットのデータが保存され且つ電荷保存領域１１６、１２６の各々に配
置されている。以下に説明するように、セルのプログラム及び読み取り方向を逆
にすることにより、２つの電荷保存領域の各々にて電荷を保存する間の干渉を防
止することができる。
が図示されている。上述したように、２ビット不揮発性記憶装置セル１００にお
いて、１ビットのデータが保存され且つ電荷保存領域１１６、１２６の各々に配
置されている。以下に説明するように、セルのプログラム及び読み取り方向を逆
にすることにより、２つの電荷保存領域の各々にて電荷を保存する間の干渉を防
止することができる。
【００２９】
図４Ａには、右側ビットのプログラミング及び読み取り状態が図示されている
。右側ビットをプログラム化するためには、右側拡散領域１０４をドレーンとし
て処理し（約４乃至６Ｖの電圧を印加することにより）、左側拡散領域１０６を
ソースとして処理する（熱−ｅプログラムのため０Ｖ又は低電圧を印加すること
により）。これと同時に、約３乃至５Ｖを制御ゲート電極１１４に印加して、中
央チャネル部分１１２を作動させ、ワードライン１３０は約８乃至１０Ｖを受け
取る。その右側ビットを読み取るためには、左側拡散領域１０６をドレーンとし
て処理し（約１．５乃至２．５Ｖの電圧を印加することにより）、また、右側拡
散領域１０４をソースとして処理する（０Ｖの電圧を印加することにより）。こ
れと同時に、約２乃至４Ｖを制御ゲート１１４及びワードライン１３０に印加し
て中央チャネル１１２を作動させる。図４Ｂに図示するように、左側保存セル１
２６をプログラム化し且つ読み取るために同様の工程を使用することができる。
。右側ビットをプログラム化するためには、右側拡散領域１０４をドレーンとし
て処理し（約４乃至６Ｖの電圧を印加することにより）、左側拡散領域１０６を
ソースとして処理する（熱−ｅプログラムのため０Ｖ又は低電圧を印加すること
により）。これと同時に、約３乃至５Ｖを制御ゲート電極１１４に印加して、中
央チャネル部分１１２を作動させ、ワードライン１３０は約８乃至１０Ｖを受け
取る。その右側ビットを読み取るためには、左側拡散領域１０６をドレーンとし
て処理し（約１．５乃至２．５Ｖの電圧を印加することにより）、また、右側拡
散領域１０４をソースとして処理する（０Ｖの電圧を印加することにより）。こ
れと同時に、約２乃至４Ｖを制御ゲート１１４及びワードライン１３０に印加し
て中央チャネル１１２を作動させる。図４Ｂに図示するように、左側保存セル１
２６をプログラム化し且つ読み取るために同様の工程を使用することができる。
【００３０】
プログラム及び読み取り方向を逆にする理由は、局部的に捕集した電子は異な
る方向に読み取るならば異なる閾値電圧を呈するからである。図５には、捕捉し
た電子が右側部に集められるときのＶｔの差を示し、プログラミング中に右側拡
散領域１０４がドレーンとして使用されることを表示する。ライン１は右側から
読み取った閾値電圧であり（右側拡散チャネル１０４はドレーンとして使用され
、プログラムと同一の方向にある）、ライン２は左側から読み取った閾値電圧で
ある（左側拡散チャネル１０６はドレーンとして使用され、プログラムと逆方向
にある）。図５に図示するように、プログラム及び読み取り方向を逆にする結果
、より効率的なＶｔ動作となる。このため、２ビット保存し得るようその両側部
がプログラム化される場合でさえ、単一のビットの閾値電圧が読み取られる。こ
のようにして、方向を逆にすることにより、互いに干渉せずに２ビットをプログ
ラムし且つ読み取ることができる。
る方向に読み取るならば異なる閾値電圧を呈するからである。図５には、捕捉し
た電子が右側部に集められるときのＶｔの差を示し、プログラミング中に右側拡
散領域１０４がドレーンとして使用されることを表示する。ライン１は右側から
読み取った閾値電圧であり（右側拡散チャネル１０４はドレーンとして使用され
、プログラムと同一の方向にある）、ライン２は左側から読み取った閾値電圧で
ある（左側拡散チャネル１０６はドレーンとして使用され、プログラムと逆方向
にある）。図５に図示するように、プログラム及び読み取り方向を逆にする結果
、より効率的なＶｔ動作となる。このため、２ビット保存し得るようその両側部
がプログラム化される場合でさえ、単一のビットの閾値電圧が読み取られる。こ
のようにして、方向を逆にすることにより、互いに干渉せずに２ビットをプログ
ラムし且つ読み取ることができる。
【００３１】
２ビットの保存の消去は、１ビットずつ又は同時に２ビットずつ行うことがで
きる。零又は無効なゲート電圧に相応する２つの拡散端子にて高電圧が印加され
るならば、これら２つのビットは共に消去される。零又は無効なゲート電圧に相
応する単一の拡散端子にてのみ高電圧が印加されるならば、単一のビットのみが
消去される。更に、中央ゲート酸化物層１１０が存在するため、この構造体にて
過剰消去は全く生じない。保存領域１１６、１２６の閾値電圧が過剰消去される
場合でさえ、実際の閾値は中央ゲート酸化物１１０の領域により決まる。このた
め、構造体１００の消去したＶｔは例外的であり、従って低パワーの用途に適し
ている。
きる。零又は無効なゲート電圧に相応する２つの拡散端子にて高電圧が印加され
るならば、これら２つのビットは共に消去される。零又は無効なゲート電圧に相
応する単一の拡散端子にてのみ高電圧が印加されるならば、単一のビットのみが
消去される。更に、中央ゲート酸化物層１１０が存在するため、この構造体にて
過剰消去は全く生じない。保存領域１１６、１２６の閾値電圧が過剰消去される
場合でさえ、実際の閾値は中央ゲート酸化物１１０の領域により決まる。このた
め、構造体１００の消去したＶｔは例外的であり、従って低パワーの用途に適し
ている。
【００３２】
２ビット保存及び簡単な作動原理に加えて、本発明のＧＣＲ（ゲート結合比率
）は、フローティングゲートが存在しないため、１００％である。読み取り電流
を拡大することにより性能は著しく向上する。更に、プログラム及び消去電圧が
低下するため、回路及び工程の間接費は低減する。この構造体の別の有利な点は
、プログラミング速度が速いことである。図５には、２つの異なる中央ゲート酸
化物１１０の厚さに対するプログラム化したＶｔ対プログラミング時間が示して
ある。より薄い中央ゲート酸化物１１０の層を採用することにより、迅速なプロ
グラミング速度が実現可能である。１つの好ましい実施の形態において、より薄
い中央ゲート酸化物１１０の厚さは、電力の供給電圧及びセルの寸法に依存して
、約５０乃至１００Åである。
）は、フローティングゲートが存在しないため、１００％である。読み取り電流
を拡大することにより性能は著しく向上する。更に、プログラム及び消去電圧が
低下するため、回路及び工程の間接費は低減する。この構造体の別の有利な点は
、プログラミング速度が速いことである。図５には、２つの異なる中央ゲート酸
化物１１０の厚さに対するプログラム化したＶｔ対プログラミング時間が示して
ある。より薄い中央ゲート酸化物１１０の層を採用することにより、迅速なプロ
グラミング速度が実現可能である。１つの好ましい実施の形態において、より薄
い中央ゲート酸化物１１０の厚さは、電力の供給電圧及びセルの寸法に依存して
、約５０乃至１００Åである。
【００３３】
本発明の２ビットセルを製造する可能な方法が種々存在する。これらの方法は
本発明の２ビット不揮発性記憶装置構造体を製造するための可能な方法を単に例
示するものに過ぎないとの理解の下、以下に特に、１つの好ましい方法に関して
開示する。
本発明の２ビット不揮発性記憶装置構造体を製造するための可能な方法を単に例
示するものに過ぎないとの理解の下、以下に特に、１つの好ましい方法に関して
開示する。
【００３４】
図１に図示するように、Ｈ2／Ｏ2雰囲気内の８００℃の酸化と、Ｎ2Ｏ雰囲気
内の９５０℃の酸化窒化とを組み合わせることにより、ｐ型シリコン基板１０２
の表面の上にゲート酸化物膜１１０が形成される。Ｖｔの調節及びゲート酸化物
の成長後、図３Ａに図示するように、ビットラインマスクを使用してポリシリコ
ン層１１４をパターン化する。次に、ＴＥＯＳの層を堆積させ、次に、堆積した
ＴＥＯＳをエッチングバックして所望の幅にしスペーサを形成することにより、
図３Ｂに図示するような酸化物スペーサを形成する。
内の９５０℃の酸化窒化とを組み合わせることにより、ｐ型シリコン基板１０２
の表面の上にゲート酸化物膜１１０が形成される。Ｖｔの調節及びゲート酸化物
の成長後、図３Ａに図示するように、ビットラインマスクを使用してポリシリコ
ン層１１４をパターン化する。次に、ＴＥＯＳの層を堆積させ、次に、堆積した
ＴＥＯＳをエッチングバックして所望の幅にしスペーサを形成することにより、
図３Ｂに図示するような酸化物スペーサを形成する。
【００３５】
図３Ｃに図示するように、基板１０２の露出した要素の領域内にヒ素（７０Ｋ
ｅＶ／１．５*１０＾１５）を注入し、その後、迅速な加熱工程を行い、その注
入した原子を活性化し、右側拡散領域１０４及び左側拡散領域１０６を形成する
。
ｅＶ／１．５*１０＾１５）を注入し、その後、迅速な加熱工程を行い、その注
入した原子を活性化し、右側拡散領域１０４及び左側拡散領域１０６を形成する
。
【００３６】
次に、酸化物スペーサを除去し、当該技術分野にて周知の方法により図３Ｄに
図示するように、トンネル型酸化物の上にＯＮＯ（酸化物／窒化物／酸化物）を
堆積させ１００／５０／１００Åの厚さとなるようにする。ＯＮＯ複合体１３２
は、熱電子が層を横断し且つ頂部二酸化ケイ素層１２４と窒化物ケイ素層１２２
との間の境界部にて捕捉されるのを防止するのに十分に厚い底部二酸化ケイ素層
１２０を有する。層１２０に要求される最小厚さは、底部酸化物層の一体性及び
底部酸化物層がその下方のポリ基板１０２の形態に順応し、均一な厚さの底部酸
化物層を提供する能力に依存する。底部酸化物層がこれら特徴を備えるか否かは
、底部酸化物層を形成する方法に依存する。
図示するように、トンネル型酸化物の上にＯＮＯ（酸化物／窒化物／酸化物）を
堆積させ１００／５０／１００Åの厚さとなるようにする。ＯＮＯ複合体１３２
は、熱電子が層を横断し且つ頂部二酸化ケイ素層１２４と窒化物ケイ素層１２２
との間の境界部にて捕捉されるのを防止するのに十分に厚い底部二酸化ケイ素層
１２０を有する。層１２０に要求される最小厚さは、底部酸化物層の一体性及び
底部酸化物層がその下方のポリ基板１０２の形態に順応し、均一な厚さの底部酸
化物層を提供する能力に依存する。底部酸化物層がこれら特徴を備えるか否かは
、底部酸化物層を形成する方法に依存する。
【００３７】
底部酸化物層１２０は、例えば、Ｏ2雰囲気内の熱成長、Ｎ2Ｏ雰囲気環境内の
熱成長、低温化学的気相成長（ＣＶＤ）法（４００℃）及び高温度ＣＶＤ法（８
００℃乃至１０００℃）を含む、当該技術分野で既知の多岐に亙る方法により基
板１０２上に堆積させることができる。底部二酸化ケイ素層１２０は、その下方
の基板１０２の表面に順応する欠点密度の低い酸化物膜を製造する高温度ＣＶＤ
法により堆積させることが好ましい。
熱成長、低温化学的気相成長（ＣＶＤ）法（４００℃）及び高温度ＣＶＤ法（８
００℃乃至１０００℃）を含む、当該技術分野で既知の多岐に亙る方法により基
板１０２上に堆積させることができる。底部二酸化ケイ素層１２０は、その下方
の基板１０２の表面に順応する欠点密度の低い酸化物膜を製造する高温度ＣＶＤ
法により堆積させることが好ましい。
【００３８】
本発明のＯＮＯ複合体にて使用される窒化物ケイ素層１２２は、形成される複
合体中の底部酸化物層１２０又は頂部酸化物層１２４の何れよりも薄くなければ
ならない。
合体中の底部酸化物層１２０又は頂部酸化物層１２４の何れよりも薄くなければ
ならない。
【００３９】
次に、第二のポリシリコン層１３０を、ＣＶＤ法を使用して、層１２４上に堆
積させ、図３Ｅ乃至図３Ｆに図示するように、ワードラインマスクを採用してポ
リシリコンをパターン化する。
積させ、図３Ｅ乃至図３Ｆに図示するように、ワードラインマスクを採用してポ
リシリコンをパターン化する。
【００４０】
上記の説明及び図面は、単に本発明を説明し且つ図示するものにしか過ぎず、
本発明はこれらにのみ限定されるものではない。上記の開示を参照した当該技術
分野の当業者は、本発明の範囲から逸脱せずにその改変例及び変更例を為すこと
が可能であろう。
本発明はこれらにのみ限定されるものではない。上記の開示を参照した当該技術
分野の当業者は、本発明の範囲から逸脱せずにその改変例及び変更例を為すこと
が可能であろう。
【図１】
本発明による２ビット不揮発性記憶装置セルのワードラインに沿った断面図で
ある。
ある。
【図２】
本発明によるセルの一部分の配列を示す平面図である。
【図３】
３Ａは、本発明に従って２ビット不揮発性記憶装置セルを製造する方法にて行
われるステップのワードラインに沿った断面図である。 ３Ｂは、図３Ａと別のステップのワードラインに沿った断面図である。 ３Ｃは、図３Ａと別のステップのワードラインに沿った断面図である。 ３Ｄは、図３Ａと別のステップのワードラインに沿った断面図である。 ３Ｅは、記憶装置セルを製造する方法にて図３Ｄに図示したステップの後に堆
積させたポリシリコンの第二の層のパターンを示す平面図である。 ３Ｆは、図３Ａ乃至図３Ｅに図示したステップに従って製造されたセルを示す
ワードラインに沿った断面図である。
われるステップのワードラインに沿った断面図である。 ３Ｂは、図３Ａと別のステップのワードラインに沿った断面図である。 ３Ｃは、図３Ａと別のステップのワードラインに沿った断面図である。 ３Ｄは、図３Ａと別のステップのワードラインに沿った断面図である。 ３Ｅは、記憶装置セルを製造する方法にて図３Ｄに図示したステップの後に堆
積させたポリシリコンの第二の層のパターンを示す平面図である。 ３Ｆは、図３Ａ乃至図３Ｅに図示したステップに従って製造されたセルを示す
ワードラインに沿った断面図である。
【図４】
４Ａは、右側電荷保存領域内に電荷を保存する割型フローティングゲートの作
用を示す、ワードラインに沿った断面図である。 ４Ｂは、左側電荷保存領域内に電荷を保存する割型フローティングゲートの作
用を示す、ワードラインに沿った断面図である。
用を示す、ワードラインに沿った断面図である。 ４Ｂは、左側電荷保存領域内に電荷を保存する割型フローティングゲートの作
用を示す、ワードラインに沿った断面図である。
【図５】
本発明の２ビット不揮発性セル構造体により提供される閾値電圧に対するプロ
グラム及び読み取りステップの方向を逆にする効果を示すグラフ図である。
グラム及び読み取りステップの方向を逆にする効果を示すグラフ図である。
【図６】
ゲート酸化物のプログラミング速度及び厚さの関係を示すグラフ図である。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ
，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，
ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ
Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ
，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，
ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，
ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ
Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ
，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，
ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ
Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ
，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，
ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ
Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ
，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，
ＺＡ，ＺＷ
(72)発明者 ル，タオ・チェン
台湾 高雄市サン−ミン・ディストリク
ト，ニュー−チャン・ストリート，レイン
１，ナンバー 36
(72)発明者 ワン，マム・ツン
台湾 新竹市サイエンス−パーク・ロー
ド，レイン 162，アリー ３，ナンバー
18
Ｆターム(参考） 5F083 EP17 EP18 EP27 EP32 EP33
EP34 EP35 EP37 EP43 ER02
ER05 ER16 ER19 GA09 KA08
LA12 LA16 ZA21
5F101 BA45 BB02 BC11 BD22 BE02
BE05 BE07 BF05
Claims (4)
- 【請求項１】 不揮発性半導体記憶装置デバイスにおいて、 １つの導電率型式の半導体基板と、 該半導体基板に形成された右側拡散領域であって、前記半導体基板の導電率型
式と反対の導電率型式を有する前記右側拡散領域と、 該右側拡散領域と別個に前記半導体基板に形成され、これにより前記右側及び
左側拡散領域の間にチャネル領域を形成する左側拡散領域であって、前記右側拡
散領域と同一の導電率型式である前記左側拡散領域と、 前記チャネル領域の中央チャネル部分上に形成されたゲート絶縁膜と、 該ゲート絶縁膜上に形成された制御ゲート電極と、 前記基板及び該制御ゲート電極を実質的に覆う誘電複合体と、 前記制御ゲート電極と前記右側拡散領域との間で前記誘電複合体の一部分内の
右側電荷保存領域と、 前記制御ゲート電極と前記左側拡散領域との間で前記誘電複合体の一部分内の
左側電荷保存領域と、 前記誘電複合体を実質的に覆うワードラインとを備える、不揮発性半導体記憶
装置デバイス。 - 【請求項２】 請求項１の不揮発性半導体記憶装置デバイスにおいて、前記
誘電複合体が、２つの二酸化ケイ素層の間に挟持された窒化ケイ素層を備える、
不揮発性半導体記憶装置デバイス。 - 【請求項３】 請求項１の不揮発性半導体記憶装置デバイスにおいて、前記
誘電複合体が、２つの二酸化ケイ素層の間に挟持された酸化アルミニウム層を備
える、不揮発性半導体記憶装置デバイス。 - 【請求項４】 不揮発性記憶装置セルの製造方法において、 １つの導電率型式の半導体基板上にゲート酸化物絶縁層を形成することと、 該ゲート酸化物絶縁層上に制御ゲートを形成することと、 前記ゲート酸化物絶縁層の一部分を覆い得るように前記制御ゲートの右側及び
左側端縁に隣接して右側スペーサ及び左側スペーサを取り付けることと、 半導体基板内に左側及び右側拡散領域を形成することと、 スペーサを除去することと、 前記制御電極及び半導体基板上に配置された誘電複合体であって、前記基板及
び前記制御ゲート上に形成された底部二酸化ケイ素層と、該底部二酸化ケイ素層
上に形成された窒化ケイ素層と、該窒化ケイ素層上に形成された頂部二酸化ケイ
素層とを含む前記誘電複合体を形成することとを備える、不揮発性記憶装置セル
の製造方法。
Applications Claiming Priority (3)
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|---|---|---|---|
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| PCT/US2000/023504 WO2001017031A1 (en) | 1999-08-27 | 2000-08-25 | Easy shrinkable novel non-volatile semiconductor memory cell utilizing split dielectric floating gate and method for making same |
Publications (3)
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|---|---|
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Family
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