CN100411144C - 非挥发性存储器及其制造方法 - Google Patents

Abstract

一种非挥发性存储器的制造方法，先于一基底中形成一半导体元件，半导体元件的顶部高于基底的表面。之后，于基底上形成第一介电层，覆盖半导体元件与基底。接着，移除部分第一介电层，以至少保留位于半导体元件侧壁，且位于部分基底上的部分第一介电层。继之，于基底上方依序形成第二介电层与导体层，于半导体元件的侧壁的导体层上形成对应的掩模间隙壁，之后再以掩模间隙壁为蚀刻掩模，移除部分导体层直到曝露出第二介电层的表面。

Description

非挥发性存储器及其制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，特别是涉及一种非挥发性存储器及其制造方法。

背景技术

存储器，顾名思义便是用以储存数据或数据的半导体元件。其中，由于非挥发性存储器具有存入的数据在断电后也不会消失的优点，因此许多电器产品中必须具备此类存储器，以维持电器产品开机时的正常操作，而成为个人计算机和电子设备所广泛采用的一种存储器元件。

随着科技日新月异的发展，当计算机微处理器的功能越来越强，软件所进行的程序与运算越来越庞大时，存储器的需求也就越来越高，特别是关于对存储器元件的写入效率的需求的提高，为了制造满足这种需求的趋势，制作存储器元件的技术，已成为半导体科技持续往高集成度挑战的驱动力。

图1A至图1D为依照现有所绘示的非挥发性存储器的制造流程剖面示意图。

请参照图1A，在一基底100中形成一半导体元件101，且半导体元件101的顶部高于基底100的表面。然后，请参照图1B，于基底100上形成一层介电材料层102，接着于介电材料层102上形成一层导体层104。随后，请参照图1C，于半导体元件101侧壁的导体层104上形成间隙壁106。继之，请参照图1D，以间隙壁106为蚀刻掩模，蚀刻部分导体层104与部分介电材料层102至暴露出基底100表面。于图1D的步骤之后，在介电层料层102上所保留下来的导体层104a可当作字线(word line)。

然而，上述非挥发性存储器的制造方法有一些问题存在。举例来说，存储器元件的数据写入效率不高。另外，于介电材料层102的蚀刻步骤中，容易因蚀刻过度而造成半导体元件101内的介电层产生膜层凹陷的现象，进而影响元件的可靠性。同样地，于介电材料层102的蚀刻步骤中，若蚀刻过度则会造成半导体元件101与字线产生崩溃电压的现象，其会严重影响元件效能。

发明内容

本发明的目的就是在提供一种非挥发性存储器的制造方法，能够避免非挥发性存储器的介电层产生膜层凹陷的现象，改善介电层的膜层品质，且同时可避免元件产生崩溃电压的现象，进而提高工艺的可靠性。

本发明的另一目的是提供一种非挥发性存储器，能够更加地提高元件的写入效率，以提升元件效能。

本发明提出一种非挥发性存储器的制造方法，此方法先于一基底中形成一半导体元件，半导体元件的顶部高于基底的表面。之后，于基底上形成第一介电层，覆盖半导体元件表面及基底，其中覆盖基底的部分第一介电层的表面轮廓呈往半导体元件高度递增的阶梯状。接着，于第一介电层上形成第一导体层，于半导体元件的侧壁的第一导体层上形成所对应的一对第一掩模间隙壁，然后再以第一掩模间隙壁为蚀刻掩模，移除部分第一导体层直到曝露出第一介电层的表面，且位于第一掩模间隙壁与第一介电层之间的第一导体层则形成一对导体间隙壁。

依照本发明的优选实施例所述，上述的第一介电层的形成方法例如是于基底上形成第一介电材料层，覆盖半导体元件表面与基底。然后，移除部分第一介电材料层，以至少保留位于半导体元件表面，及位于部分该基底上的部分第一介电材料层。接着，于基底上方形成第二介电材料层，且第二介电材料层覆盖住第一介电材料层与基底。

依照本发明的优选实施例所述，上述的移除部分第一介电材料层，以至少保留位于半导体元件表面，及位于部分基底上的部分第一介电材料层的方法例如是，于半导体元件的侧壁的第一介电材料层上形成对应的一对第二掩模间隙壁，然后，以第二掩模间隙壁为蚀刻掩模，移除部分暴露的第一介电材料层，接着再移除掩模间隙壁，移除半导体元件侧壁与基底上的部分第一介电材料层直至曝露出基底表面。

依照本发明的优选实施例所述，上述的移除半导体元件侧壁与基底上的部分第一介电材料层直至曝露出基底表面的方法例如是湿式蚀刻法。

依照本发明的优选实施例所述，上述的保留下来的位于半导体元件侧壁的部分基底上的第一介电材料层的厚度为10～20埃。

依照本发明的优选实施例所述，上述的介电材料层的材料例如是氧化硅，而其形成方法例如是化学气相沉积法。

依照本发明的优选实施例所述，上述的第一介电层的往半导体元件递增的第一阶与第二阶的表面长度比为1∶2。

依照本发明的优选实施例所述，上述的第一掩模间隙壁的材料例如是氮化硅。其中，第一掩模间隙壁的形成方法例如是，于第一导体层上形成一掩模材料层，然后再进行一蚀刻工艺，移除部分掩模材料层。

依照本发明的优选实施例所述，上述的半导体元件例如是一沟槽式半导体元件。沟槽式半导体元件的形成方法例如是于基底中形成一沟槽，然后，在沟槽侧壁上依序各形成有一第二介电层、一第二导体层与一第三介电层，其中沟槽中保留一开口，开口底部裸露出部分基底。接着，于开口中形成一源极线，其中源极线的材料例如是多晶硅。

依照本发明的优选实施例所述，上述的以第一掩模间隙壁为蚀刻掩模，移除部分第一导体层，还包括移除部分第一导体层直到曝露出第一介电层的表面。

本发明还提出一种非挥发性存储器，包括基底、半导体元件、第一介电层以及第一导体层。其中，基底中具有一沟槽，半导体元件配置在沟槽中，且半导体元件的顶面高于基底的表面。第一介电层配置于基底上，且覆盖半导体元件表面及基底，其中覆盖基底的部分第一介电层的表面轮廓呈往半导体元件高度递增的阶梯状。另外，第一导体层配置在第一介电层上，且共形的覆盖住半导体元件侧壁的部分第一介电层。

依照本发明的优选实施例所述，上述的第一介电层的往半导体元件递增的第一阶与第二阶的表面长度比为1∶2。

依照本发明的优选实施例所述，上述的介电层的材料例如是氧化硅。

依照本发明的优选实施例所述，上述的半导体元件例如是一沟槽式半导体元件。沟槽式半导体元件包括第二介电层、第二导体层、源极线与第三介电层。其中，第二介电层配置于基底中的一沟槽侧壁及部分沟槽底部。第二导体层配置于沟槽侧壁，且位于第二介电层上。源极线配置于沟槽中，且源极线的顶部高于基底的表面。第三介电层配置于沟槽中，且位于第二导体层与源极线之间。上述的源极线的材料例如是多晶硅。

本发明的非挥发性存储器的制造方法于基底上形成一表面轮廓呈阶梯状的介电层，如此可使靠近半导体元件侧壁的部分基底上的介电层膜层厚度较厚，因此于施加偏压的情况下会产生较高的电阻，进而造成膜层厚度较厚的介电层下方的通道产生较高的电场，而造成电子的加速作用，如此可有效提高元件的写入效率。另外，由于在移除部分第一介电材料层直至曝露出基底表面的步骤中，使基底表面暴露出来而进行的湿式蚀刻工艺的时间较短，因此可避免蚀刻溶液侵蚀到沟槽内，而造成半导体元件内的介电层产生膜层凹陷(encroach)的现象，如此可提高半导体元件内的介电层的膜层品质，并提升元件效能以及改善工艺可靠性。而且，由于半导体元件与第一导体层之间的介电层膜层较厚，因此可避免半导体元件与第一导体层之间产生击穿电压(breakdown)，而影响元件效能。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明如下。

附图说明

图1A至图1D为依照现有所绘示的非挥发性存储器的制造流程剖面示意图。

图2A至图2J为依照本发明所绘示的优选实施例的非挥发性存储器的制造流程剖面图。

简单符号说明

100、200：基底

101：半导体元件

102、102a：介电材料层

104、104a、218：导体层

106：间隙壁

201：沟槽式半导体元件

202：沟槽

204：穿隧氧化层

206、208：浮置栅极

209：掺杂区

210、214、214a、214b、216、217：栅间介电层

211：开口

212：源极线

215、220：掩模间隙壁

218a：导体间隙壁

具体实施方式

图2A至图2J为依照本发明所绘示的优选实施例的非挥发性存储器的制造流程剖面图。

首先，请参照图2A，提供基底200，而基底200例如是硅基底，之后于此基底200中形成沟槽202。其中，沟槽202的形成方法例如是先于基底200上形成图案化的掩模层(未绘示)，此图案化的掩模层的材料例如是氮化硅，而其形成方法例如是化学气相沉积法。继之，以图案化的掩模层为掩模，蚀刻基底200，而形成之。

然后，请参照图2B，于沟槽202表面形成穿隧氧化层204，例如是氧化硅层，而其形成方法例如是热氧化法。

接着，于沟槽202中填入一层导体层(未绘示)。其中，导体层的材料例如是掺杂多晶硅，而其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤，而形成之。然后，移除部分导体层直至曝露出基底200表面，上述移除部分导体层的方法包含回蚀刻步骤，其例如是以化学机械研磨的方式完成。接着，对导体层进行光刻蚀刻步骤(图案化工艺)，以于沟槽202两侧形成两个浮置栅极206与208。在一实施例中，于形成两个浮置栅极206与208之后，可于沟槽202底部的基底200中形成一个掺杂区209，其形成方法例如是进行离子注入工艺。

然后，于基底200上形成栅间介电层210，例如是多晶硅层间介电层(Internal poly oxidation，IPO)。接着，移除部分栅间介电层210，以于沟槽202中保留一开口211，开口211底部裸露出部分基底200。

之后，请参照图2C，于基底200形成例如由多晶硅构成的源极线212，此源极线212的顶部高于基底200的表面，并且填满上述开口211。在一实施例中，于形成在一实施例中，于形成源极线212之后，还可于源极线212表面形成另一层氧化层，以于后续工艺中用以保护源极线212，但本发明于此实施例中并未绘示。

于图2C中，在开口211中形成源极线212后，于基底200中可形成一沟槽式半导体元件201。上述沟槽式半导体元件201包括穿隧氧化层204、浮置栅极206与208、源极线212以与栅间介电层210。当然，本发明中的沟槽式半导体元件亦可是其它不同结构，而且只要是结构顶部高于基底的半导体元件即可，而不限定于上述实施例中所提及的沟槽式半导体元件。

接着，请参照图2D，于基底200上形成栅间介电层214，例如是氧化硅层，而其形成方法例如是利用化学气相沉积法。

之后，请参照图2E，于源极线212的侧壁的栅间介电层214上形成对应的一对掩模间隙壁215，其中掩模间隙壁215的形成方法例如是于栅间介电层214上形成一层掩模材料层，而其材料例如是氮化硅，然后再进行一各向异性蚀刻工艺即可完成。

接着，请参照图2F，以掩模间隙215为蚀刻掩模，移除部分栅间介电层214，而形成栅间介电层214a。继之，请参照图2G，移除掩模间隙壁215，然后再移除部分栅间介电层214a直至曝露出基底200表面，即可形成栅间介电层214b，而栅间介电层214b的厚度例如是10～20埃。其中，上述的移除部分栅间介电层214a直至曝露出基底200表面的方法例如是各向同性的湿式蚀刻法。

值得一提的是，因为裸露出的栅间介电层214a的膜层厚度较掩模间隙壁215所覆盖住的栅间介电层214a的膜层厚度较薄(如图2F所示)，所以在移除部分栅间介电层214a直至曝露出基底200表面的步骤中，使基底200表面暴露出来而进行的湿式蚀刻工艺的时间可较为缩短。换句话说，由于上述进行的湿式蚀刻工艺的时间较短，因此可避免蚀刻溶液侵蚀到沟槽202内，而造成穿隧氧化层204产生膜层凹陷的现象，如此可提高穿隧氧化层204的膜层品质，提升元件效能以及改善工艺的可靠性。另一方面，同样地，由于上述进行的湿式蚀刻工艺的时间较短，所以源极线212侧壁的栅间介电层214不会被完全移除，而仍有保留有部分厚度的栅间介电层214，其有利于后续的工艺。

当然，在另一实施例中，上述的栅间介电层214b的形成方法亦可例如是以掩模间隙壁215为蚀刻掩模，直接移除图2E的栅间介电层214直至曝露出基底200表面，然后再移除掩模间隙壁215即可。

继之，请参照图2H，于基底200上方形成另一层栅间介电层216，例如是氧化硅层，而其形成方法例如是化学气相沉积法，且栅间介电层214b与216可并用，而共同当作相邻二导体层的隔绝层。更详细说明，栅间介电层214b与216的表面轮廓呈往沟槽式半导体元件201高度递增的阶梯状。因此，可使靠近半导体元件侧壁的部分基底上的介电层膜层厚度较厚，而于施加偏压的情况下会产生较高的电阻，进而造成膜层厚度较厚的介电层下方的通道产生较高的电场，而造成电子的加速作用，如此可有效提高元件的写入效率。

值得注意的是，上述阶梯状的栅间介电层亦可用单一蚀刻步骤来形成，本发明限于此。

接着，请参照图2I，于栅间介电层216上形成导体层218，而导体层218的材料例如是掺杂多晶硅。

接着，请参照图2J，于源极线212侧壁的导体层218上形成所对应的一对掩模间隙壁220。其中，掩模间隙壁220的形成方法例如是于导体层218上形成一层掩模材料层，而其材料例如是氮化硅，然后再进行一各向异性蚀刻工艺即可完成。之后，以掩模间隙壁220为蚀刻掩模，移除部分导体层218直到曝露出栅间介电层216的表面，并且形成一对导体间隙壁218a，此导体间隙壁218a可当作是字线(word line)。其中，上述的位于导体间隙壁218a下方的栅间介电层214b，与位于导体间隙壁218a下方，且未覆盖栅间介电层214b的栅间介电层216的长度比优选为1∶2。

承上所述，由于源极线212侧壁保留有栅间介电层214b(如图2G所示)，因此源极线212与导体间隙壁218a之间的栅间介电层(即栅间介电层216加上栅间介电层214b)的膜层较厚，如此可避免源极线212与字线(即导体间隙壁218a)之间导通，而影响元件效能与工艺可靠性。

接下来，说明利用上述的非挥发性存储器的形成方法所得到的非挥发性存储器的结构。

请再次参照图2J，非挥发性存储器的结构包括基底200、沟槽式半导体元件201、栅间介电层214b、栅间介电层216、导体间隙壁218a。

其中，基底200中具有一沟槽202，沟槽式半导体元件201配置在沟槽202中，且沟槽式半导体元件201的顶面高于基底200的表面。上述沟槽式半导体元件201包括穿隧氧化层204、浮置栅极206与208、源极线212以与栅间介电层210。穿隧氧化层204配置于沟槽202侧壁及部分沟槽202的底部，浮置栅极206与208分别配置于沟槽202侧壁，且位于穿隧氧化层204上。源极线212配置于沟槽202中，且源极线212的顶部高于基底200的表面，其中源极线212的材料例如是多晶硅。栅间介电层210配置于沟槽202中，且位于浮置栅极206和208与源极线212之间。

另外，栅间介电层214b与216可合并为栅间介电层217，以当作沟槽式半导体元件201和导体间隙壁218a之间的隔绝层。栅间介电层217是配置于基底200上，且覆盖沟槽式半导体元件201表面及基底200，其中覆盖基底200的部分栅间介电层217的表面轮廓呈往沟槽式半导体元件201高度递增的阶梯状。特别是，上述的栅间介电层217呈阶梯状配置，因此位于沟槽式半导体元件201侧壁的介电层的厚度较厚，如此可产生较高的电阻，而有利于提高元件的效能。

上述的栅间介电层217的材料例如是氧化硅，栅间介电层214b的厚度为10～20埃。栅间介电层217的往沟槽式半导体元件201递增的第一阶与第二阶的表面长度比优选为1∶2。

导体间隙壁218a配置在栅间介电层217上，且共形的覆盖住沟槽式半导体元件201侧壁的部分栅间介电层217。

当然，本发明的沟槽式半导体元件不限于上述实施例中所绘示的结构，而且凡结构的顶部高于基底的表面的半导体元件皆可应用本发明的方法。

另外，值得特别注意的是，当非挥发性存储器在进行写入数据的操作时，在对半导体元件201中的源极线212施加偏压后，电子会由导体间隙壁218a下方的基底200中的通道(channel)注入到浮置栅极204或206中。然而，由于源极线212侧边的基底200上的栅间介电层217较现有单一栅间介电层的膜层厚度较厚，而其会产生较高的电阻。所以，会造成基底200上的栅间介电层217下方的通道产生较高的电场，进而造成电子的加速作用，而使电子加速注入到浮置栅极204或206中，如此可有效提高数据的写入效率。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。

Claims (20)

1. 一种非挥发性存储器的制造方法，包括：

于一基底中形成一半导体元件，该半导体元件的顶部高于该基底的表面；

于该基底上形成一第一介电层，覆盖该半导体元件表面及该基底，其中覆盖该基底的部分该第一介电层呈往该半导体元件方向高度递增的阶梯状；

于该第一介电层上形成一第一导体层；

于该半导体元件侧壁的该第一导体层上形成一对第一掩模间隙壁；以及

以该对第一掩模间隙壁为蚀刻掩模，移除部分该第一导体层，使位于该对第一掩模间隙壁与该第一介电层之间的该第一导体层形成一对导体间隙壁。

2. 如权利要求1所述的非挥发性存储器的制造方法，其中该第一介电层的形成方法，包括：

于该基底上形成一第一介电材料层，覆盖该半导体元件表面与该基底；

移除部分该第一介电材料层，以至少保留位于该半导体元件表面，及位于部分该基底上的部分该第一介电材料层；以及

于该基底上方形成一第二介电材料层，且该第二介电材料层覆盖住该第一介电材料层与该基底。

3. 如权利要求2所述的非挥发性存储器的制造方法，其中移除部分该第一介电材料层，以至少保留位于该半导体元件表面，及位于部分该基底上的部分该第一介电材料层的方法，包括：

于该半导体元件侧壁的该第一介电材料层上形成一对第二掩模间隙壁；

以该对第二掩模间隙壁为蚀刻掩模，移除部分暴露的该第一介电材料层；

移除该对第二掩模间隙壁；以及

移除该半导体元件侧壁与该基底上的部分该第一介电材料层直至曝露出该基底表面。

4. 如权利要求3所述的非挥发性存储器的制造方法，其中移除该半导体元件侧壁与该基底上的部分该第一介电材料层直至曝露出该基底表面的方法包含湿式蚀刻法。

5. 如权利要求2所述的非挥发性存储器的制造方法，其中保留下来的位于该半导体元件侧壁的该第一介电材料层的厚度为10～20埃。

6. 如权利要求2所述的非挥发性存储器的制造方法，其中该第一介电材料层的材料包含氧化硅。

7. 如权利要求2所述的非挥发性存储器的制造方法，其中该第一介电材料层的形成方法包含化学气相沉积法。

8. 如权利要求2所述的非挥发性存储器的制造方法，其中位于该导体间隙壁下方的该第一介电材料层与位于该导体间隙壁下方并且未覆盖该第一介电材料层的该第二介电材料层的表面长度比为1∶2。

9. 如权利要求1所述的非挥发性存储器的制造方法，其中该对第一掩模间隙壁的材料包含氮化硅。

10. 如权利要求1所述的非挥发性存储器的制造方法，其中该对第一掩模间隙壁的形成方法，包括：

于该第一导体层上形成一掩模材料层；以及

进行一蚀刻工艺，移除部分该掩模材料层。

11. 如权利要求1所述的非挥发性存储器的制造方法，其中该半导体元件包括一沟槽式半导体元件。

12. 如权利要求11所述的非挥发性存储器的制造方法，其中该沟槽式半导体元件的形成方法包括：

于该基底中形成一沟槽；

在该沟槽侧壁上依序形成一第二介电层、一第二导体层与一第三介电层，其中该沟槽中保留一开口，该开口底部裸露出部分该基底；以及

于该开口中形成一源极线。

13. 如权利要求12所述的非挥发性存储器的制造方法，其中该源极线的材料包含多晶硅。

14. 如权利要求1所述的非挥发性存储器的制造方法，其中以该对第一掩模间隙壁为蚀刻掩模，移除部分该第一导体层的步骤还包括移除部分该第一导体层直到曝露出该第一介电层的表面。

15. 一种非挥发性存储器，包括：

一基底，该基底中具有一沟槽；

一半导体元件，配置在该沟槽中，且该半导体元件的顶面高于该基底的表面；

一第一介电层，配置于该基底上，且覆盖该半导体元件表面及该基底，其中覆盖该基底的部分该第一介电层呈往该半导体元件方向高度递增的阶梯状；以及

一对导体间隙壁，共形地覆盖住该半导体元件侧壁的部分该第一介电层。

16. 如权利要求15所述的非挥发性存储器，其中往该半导体元件方向高度递增的该第一介电层包含高度较高的第一阶与高度较低的第二阶，并且第一阶与第二阶的表面长度比为1∶2。

17. 如权利要求15所述的非挥发性存储器，其中该第一介电层的材料包含氧化硅。

18. 如权利要求15所述的非挥发性存储器，其中该半导体元件包括一沟槽式半导体元件。

19. 如权利要求18所述的非挥发性存储器，其中该沟槽式半导体元件包括：

一第二介电层，配置于该基底中的一沟槽侧壁及部分该沟槽底部；

一第二导体层，配置于该沟槽侧壁，且位于该第二介电层上；

一源极线，配置于该沟槽中，且该源极线的顶部高于该基底的表面；以及

一第三介电层，配置于该沟槽中，且位于该第二导体层与该源极线之间。

20. 如权利要求19所述的非挥发性存储器，其中该源极线的材料包含多晶硅。

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