JP2003229749A - Gate drive circuit - Google Patents
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- 230000003071 parasitic effect Effects 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 16
- 230000007257 malfunction Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 230000001131 transforming effect Effects 0.000 description 2
- 101100321669 Fagopyrum esculentum FA02 gene Proteins 0.000 description 1
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴやＩ
ＧＢＴのゲートを駆動するゲート駆動回路に関するもの
である。BACKGROUND OF THE INVENTION The present invention relates to MOSFETs and I
The present invention relates to a gate drive circuit that drives a gate of a GBT.
【０００２】[0002]
【従来の技術】図３は、従来のゲート駆動回路を示す回
路図である。パワーＭＯＳＦＥＴ（以下、単にＭＯＳＦ
ＥＴという）１のゲートを電圧駆動するためのモノリシ
ックＩＣがある。モノリシックＩＣは、図３に示すよう
に、例えば５個のＮＰＮ型トランジスタ１１，１２，１
３，１４，１５を備えている。2. Description of the Related Art FIG. 3 is a circuit diagram showing a conventional gate drive circuit. Power MOSFET (hereinafter simply referred to as MOSF
There is a monolithic IC for driving the gate of 1) (called ET). As shown in FIG. 3, the monolithic IC has, for example, five NPN type transistors 11, 12, 1.
3, 14, 15 are provided.
【０００３】トランジスタ１１は、図示しない制御部か
ら与えられた制御信号ＳＣを増幅するものである。トラ
ンジスタ１２は、トランジスタ１１で増幅された制御信
号に基づき、電源端子Ｔ１から与えられた電源電圧とＭ
ＯＳＦＥＴ１のゲートとの間を開閉するものである。ト
ランジスタ１３は、制御信号ＳＣとは位相を反転させた
制御信号ＳＣ／を生成するものである。トランジスタ１
４は、制御信号ＳＣ／を増幅するものである。トランジ
スタ１５は、トランジスタ１４で増幅された制御信号Ｓ
Ｃ／に基づきグランド端子ＧＮＤとＭＯＳＦＥＴ１のゲ
ートとの間をオン、オフするものである。ＮＰＮ型トラ
ンジスタ１１と、トランジスタ１１にダーリントン接続
されたＮＰＮ型トランジスタ１２とを備えている。The transistor 11 amplifies a control signal SC given from a control unit (not shown). Based on the control signal amplified by the transistor 11, the transistor 12 receives the power supply voltage given from the power supply terminal T1 and M
The gate of the OSFET1 is opened and closed. The transistor 13 is for generating a control signal SC / whose phase is inverted from that of the control signal SC. Transistor 1
4 is for amplifying the control signal SC /. The transistor 15 is a control signal S amplified by the transistor 14.
Based on C /, the connection between the ground terminal GND and the gate of the MOSFET 1 is turned on / off. An NPN type transistor 11 and an NPN type transistor 12 connected in Darlington to the transistor 11 are provided.
【０００４】このようなモノリシックＩＣにおいて、制
御部が制御信号ＳＣを高レベル（以下、“Ｈ”という）
にすると、制御信号ＳＣをベースに入力するトランジス
タ１１，１３がオンする。コレクタが電源電圧に接続さ
れたトランジスタ１１は、制御信号ＳＣを増幅してトラ
ンジスタ１２のベースに与え、トランジスタ１２がオン
して電源電圧とＭＯＳＦＥＴ１のゲートとを接続する。
これにより、ＭＯＳＦＥＴ１のゲートが“Ｈ”に駆動さ
れてＭＯＳＦＥＴ１がオンする。トランジスタ１３がオ
ンしている期間には、トランジスタ１３のコレクタの電
圧が下がり、制御信号ＳＣ／がローレベル（以下、
“Ｌ”という）になっている。トランジスタ１３のコレ
クタにベースが接続されたトランジスタ１４は、オフし
ており、トランジスタ１５がオフしている。In such a monolithic IC, the control unit outputs the control signal SC at a high level (hereinafter referred to as "H").
Then, the transistors 11 and 13 which input the control signal SC to the base are turned on. The transistor 11 whose collector is connected to the power supply voltage amplifies the control signal SC and supplies it to the base of the transistor 12, and the transistor 12 is turned on to connect the power supply voltage to the gate of the MOSFET 1.
As a result, the gate of the MOSFET1 is driven to "H" and the MOSFET1 is turned on. While the transistor 13 is on, the voltage of the collector of the transistor 13 drops, and the control signal SC / becomes low level (hereinafter,
"L"). The transistor 14 whose base is connected to the collector of the transistor 13 is off, and the transistor 15 is off.
【０００５】制御部が制御信号ＳＣを“Ｌ”にすると、
制御信号ＳＣをベースに入力するトランジスタ１１，１
３がオフする。トランジスタ１１がオフすることによ
り、トランジスタ１２がオフし、ＭＯＳＦＥＴ１のゲー
トが電源電圧から切り離される。これに対し、トランジ
スタ１３がオフしたことにより、トランジスタ１３のコ
レクタの電圧が電流源１６によって上昇し、制御信号Ｓ
Ｃ／が“Ｈ”になる。ＭＯＳＦＥＴ１のゲートにコレク
タが接続されたトランジスタ１４が、制御信号ＳＣ／を
増幅してトランジスタ１５のベースに与える。増幅され
た制御信号ＳＣ／が与えられたトランジスタ１５がオン
して、ＭＯＳＦＥＴ１のゲートをグランドに接続する。
これにより、ＭＯＳＦＥＴ１のゲートが“Ｌ”になり、
ＭＯＳＦＥＴ１がオフする。When the control section sets the control signal SC to "L",
Transistors 11 and 1 for inputting the control signal SC to the base
3 turns off. When the transistor 11 is turned off, the transistor 12 is turned off and the gate of the MOSFET 1 is disconnected from the power supply voltage. On the other hand, since the transistor 13 is turned off, the collector voltage of the transistor 13 is increased by the current source 16 and the control signal S
C / becomes "H". Transistor 14 whose collector is connected to the gate of MOSFET 1 amplifies control signal SC / and supplies it to the base of transistor 15. The transistor 15 to which the amplified control signal SC / is applied is turned on to connect the gate of the MOSFET 1 to the ground.
As a result, the gate of MOSFET1 becomes "L",
MOSFET 1 turns off.
【０００６】[0006]
【発明が解決しようとする課題】しかし、従来のモノリ
シックＩＣには、次のような課題があった。即ち、駆動
対象のＭＯＳＦＥＴ１のゲートとソースと間には、寄生
容量２０があるとともに、配線パターンによるインダク
タンス２１等が接続されていると見なされる場合があ
る。この場合、ＭＯＳＦＥＴ１がターンオフすると、イ
ンダクタンス２１が誘導電圧を発生し、寄生容量２０を
介してＭＯＳＦＥＴ１のゲート、ソース間に電流が流れ
る。この電流により、ＭＯＳＦＥＴ１のゲートの電圧が
降下し、トランジスタ１４のコレクタの電位がエミッタ
の電位よりも下がり、トランジスタ１４に寄生するトラ
ンジスタ２３が動作するようになる。However, the conventional monolithic IC has the following problems. That is, it may be considered that the parasitic capacitance 20 is present between the gate and the source of the MOSFET 1 to be driven, and the inductance 21 and the like due to the wiring pattern are connected. In this case, when the MOSFET 1 is turned off, the inductance 21 generates an induced voltage, and a current flows between the gate and the source of the MOSFET 1 via the parasitic capacitance 20. Due to this current, the voltage of the gate of the MOSFET 1 drops, the potential of the collector of the transistor 14 drops below the potential of the emitter, and the transistor 23 parasitic on the transistor 14 operates.
【０００７】図４は、寄生トランジスタ２３の説明図で
ある。半導体基板上にＮＰＮ型トランジスタ１４を形成
する場合、例えばＰ型基板２４の表面に、コレクタとな
る不純物濃度の高いｎ＋の埋め込み層２５を形成し、基
板２４上に不純部濃度の薄いｎ−型のエピタキシャル層
２６を形成し、素子分離を行った後、エピタキシャル層
２６内に、Ｐ型のベース２７、ｎ＋型のエミッタ２８、
及びコレクタを取り出すプラグ２９を形成する。寄生ト
ランジスタ２３は、トランジスタ１４のベース２７をエ
ミッタ、トランジスタ１４のコレクタとなる埋込み層２
５をベース、グランドとなる基板２４をコレクタとする
ＰＮＰ型トランジスタである。FIG. 4 is an explanatory diagram of the parasitic transistor 23. When the NPN transistor 14 is formed on a semiconductor substrate, for example, an n + buried layer 25 having a high impurity concentration serving as a collector is formed on the surface of a P type substrate 24, and n − with a low impurity concentration is formed on the substrate 24. After forming the epitaxial layer 26 of the p-type and separating the elements, the P-type base 27, the n + -type emitter 28,
And a plug 29 for taking out the collector is formed. The parasitic transistor 23 has a base 27 of the transistor 14 as an emitter and a buried layer 2 serving as a collector of the transistor 14.
5 is a PNP transistor having 5 as a base and a substrate 24 serving as a ground as a collector.
【０００８】寄生トランジスタ２３が動作すると、トラ
ンジスタ１４の制御信号ＳＣ／をグランドに流す。よっ
て、トランジスタ１４はオフし、トランジスタ１５のベ
ースにベース電流が供給されなくなる。よって、本来、
オンするはずのトランジスタ１５がオフする。そして、
ＭＯＳＦＥＴ１のゲート電圧が、グランド電圧よりもさ
らに低下すると、トランジスタ１４，１５のコレクタ層
をエミッタとするＮＰＮ型の寄生トランジスタ３０がオ
ンしてしまう。この寄生トランジスタ３０のコレクタ
は、同一チップ上のエピタキシャル層２６であり、他の
ＰＮＰ型トランジスタのベース電流や、他のＮＰＮ型ト
ランジスタのコレクタ電流などを導いてしまうため、誤
動作を起こすおそれがあった。When the parasitic transistor 23 operates, the control signal SC / of the transistor 14 flows to the ground. Therefore, the transistor 14 is turned off, and the base current is not supplied to the base of the transistor 15. Therefore, originally,
The transistor 15 that should turn on turns off. And
When the gate voltage of the MOSFET 1 becomes lower than the ground voltage, the NPN type parasitic transistor 30 having the collector layers of the transistors 14 and 15 as emitters is turned on. Since the collector of the parasitic transistor 30 is the epitaxial layer 26 on the same chip and guides the base current of another PNP type transistor, the collector current of another NPN type transistor, etc., there is a risk of malfunction. .
【０００９】本発明は、このような従来の問題点に鑑み
てなされたもので、誤動作を防止することが可能なゲー
ト駆動回路を提供することを目的とする。The present invention has been made in view of such conventional problems, and an object of the present invention is to provide a gate drive circuit capable of preventing malfunction.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の観点に係るゲート駆動回路は、駆動
対象トランジスタのゲートと第１の電圧源との間を開閉
する開閉回路と、半導体基板上に形成され、第１電極と
第２電極と制御電極とを有し、該制御電極に与えられた
制御信号を増幅し該第２電極から出力するドライブ用バ
イポーラトランジスタと、前記ゲートと前記第１電極と
の間に接続され、前記ドライブ用バイポーラトランジス
タに寄生する寄生トランジスタがオンすることを妨げ、
前記制御信号が該ドライブ用バイポーラトランジスタの
制御電極から第２の電圧源に流れることを防止する整流
素子と、前記半導体基板上に形成され、前記第２電極に
接続された制御電極と前記ゲートに接続された第３電極
と前記第２の電圧源に接続された第４電極とを有し、前
記増幅された制御信号に基づき該ゲートと該第２の電圧
源との間を前記開閉回路とは相補的に開閉するスイッチ
ングバイポーラトランジスタと、を備えることを特徴と
する。In order to achieve the above object, a gate drive circuit according to a first aspect of the present invention is a switching circuit that opens and closes between a gate of a transistor to be driven and a first voltage source. A drive bipolar transistor formed on a semiconductor substrate, having a first electrode, a second electrode and a control electrode, amplifying a control signal given to the control electrode and outputting the amplified control signal from the second electrode; A parasitic transistor connected between the gate and the first electrode, which is parasitic on the drive bipolar transistor, is prevented from turning on;
A rectifying element for preventing the control signal from flowing from a control electrode of the drive bipolar transistor to a second voltage source, and a control electrode formed on the semiconductor substrate and connected to the second electrode and the gate. A third electrode connected to the second voltage source, and a fourth electrode connected to the second voltage source, and the switching circuit is provided between the gate and the second voltage source based on the amplified control signal. And a switching bipolar transistor that opens and closes complementarily.
【００１１】このような構成を採用したことにより、開
閉回路が駆動対象トランジスタのゲートと第１の電圧源
との間を開閉し、スイッチングバイポーラトランジスタ
が第２の電圧源とゲートとの間を、開閉回路とは相補的
に開閉する。ここで、開閉回路がゲートと第１の電圧源
との間の開閉を切替える際にも、整流素子が寄生トラン
ジスタをオンさせることを妨げるので、スイッチングバ
イポーラトランジスタが第２の電圧源とゲートとの間を
確実に開閉できる。これにより、誤動作が防止される。By adopting such a configuration, the switching circuit opens and closes between the gate of the transistor to be driven and the first voltage source, and the switching bipolar transistor connects between the second voltage source and the gate. It opens and closes complementarily with the switching circuit. Here, even when the switching circuit switches between opening and closing between the gate and the first voltage source, the rectifying element prevents the parasitic transistor from turning on, so that the switching bipolar transistor connects the second voltage source and the gate. You can open and close the space reliably. This prevents malfunction.
【００１２】なお、前記開閉回路は、前記半導体基板上
に形成されていてもよい。また、前記ドライブ用バイポ
ーラトランジスタ周囲は、前記半導体基板上に形成され
たプラグで囲まれていてもよい。The switching circuit may be formed on the semiconductor substrate. Further, the periphery of the drive bipolar transistor may be surrounded by a plug formed on the semiconductor substrate.
【００１３】また、前記ドライブ用バイポーラトランジ
スタの及び前記整流素子の周囲は、前記半導体基板上の
エピタキシャル成長層で囲まれるとともに、該エピタキ
シャル成長層は所定電圧でバイアスされていてもよい。
また、前記スイッチングバイポーラトランジスタの周囲
は、前記半導体基板に形成されたプラグで囲まれていて
もよい。また、前記第１の電圧源は、電源電圧であり、
前記第２の電圧源はグランド電圧であってもよい。Further, the periphery of the drive bipolar transistor and the rectifying element may be surrounded by an epitaxial growth layer on the semiconductor substrate, and the epitaxial growth layer may be biased with a predetermined voltage.
The periphery of the switching bipolar transistor may be surrounded by a plug formed on the semiconductor substrate. Also, the first voltage source is a power supply voltage,
The second voltage source may be a ground voltage.
【００１４】[0014]
【発明の実施の形態】図１は、本発明の実施形態に係る
ゲート駆動回路を示す構成図である。ＭＯＳＦＥＴ１の
ゲート駆動回路は、共通の半導体基板上に形成された第
１の開閉回路４０、第２の開閉回路５０及び制御信号変
成回路６０を、備えている。1 is a block diagram showing a gate drive circuit according to an embodiment of the present invention. The gate drive circuit of the MOSFET 1 includes a first switching circuit 40, a second switching circuit 50, and a control signal transformation circuit 60 formed on a common semiconductor substrate.
【００１５】第１の開閉回路４０は、電源電圧Ｖｃｃと
ＭＯＳＦＥＴ１のゲートとの間を開閉する回路であり、
ダーリントン接続された２個のＮＰＮ型トランジスタ４
１，４２を備えている。トランジスタ４１及び４２のコ
レクタは、電源電圧Ｖｃｃと接続され、トランジスタ４
１のベースには、図示しない制御部から制御信号ＳＣが
与えられる。トランジスタ４１のエミッタは、トランジ
スタ４２のベースに接続されている。トランジスタ４２
のエミッタが、ＭＯＳＦＥＴ１のゲートに接続されてい
る。The first switching circuit 40 is a circuit for switching between the power supply voltage Vcc and the gate of the MOSFET 1,
Two NPN-type transistors 4 connected in Darlington
1, 42 are provided. The collectors of the transistors 41 and 42 are connected to the power supply voltage Vcc, and the transistor 4
A control signal SC is applied to the base of No. 1 from a control unit (not shown). The emitter of the transistor 41 is connected to the base of the transistor 42. Transistor 42
Is connected to the gate of MOSFET 1.
【００１６】第２の開閉回路５０は、グランドとＭＯＳ
ＦＥＴ１のゲートとの間を、第１の開閉回路４０とは相
補的に開閉するものであり、ダーリントン接続された２
個のＮＰＮ型トランジスタ５１，５２と、ダイオード５
３とを備えている。トランジスタ５１のコレクタは、ダ
イオード５３のカソードと接続されている。ダイオード
５３のアノードとトランジスタ５２のコレクタとが、Ｍ
ＯＳＦＥＴ１のゲートに接続されている。トランジスタ
５１のエミッタは、トランジスタ５２のベースに接続さ
れている。トランジスタ５２のエミッタが、グランドに
接続されている。The second switching circuit 50 includes a ground and a MOS.
The first switching circuit 40 is opened and closed between the gate of the FET1 and the first switching circuit 40 in a Darlington connection.
NPN type transistors 51 and 52 and diode 5
3 and 3. The collector of the transistor 51 is connected to the cathode of the diode 53. The anode of the diode 53 and the collector of the transistor 52 are M
It is connected to the gate of OSFET1. The emitter of the transistor 51 is connected to the base of the transistor 52. The emitter of the transistor 52 is connected to ground.
【００１７】トランジスタ５１には、前述した図３の寄
生トランジスタ２３が寄生するが、トランジスタ５１
は、その寄生トランジスタ２３の増幅率を低下させるた
めに、その周辺がプラグで囲まれている。また、レイア
ウト上、ダイオード５３及びトランジスタ５２と他の素
子との距離は、大きくしてある。また、トランジスタ５
２の周囲をエピタキシャル層で囲んで適当な電圧でバイ
アスしている。Although the parasitic transistor 23 shown in FIG. 3 is parasitic on the transistor 51,
Is surrounded by a plug in order to reduce the amplification factor of the parasitic transistor 23. In addition, the distance between the diode 53 and the transistor 52 and other elements is large in layout. Also, the transistor 5
2 is surrounded by an epitaxial layer and biased with an appropriate voltage.
【００１８】制御信号変成回路６０は、制御信号ＳＣを
変成する回路であり、電源電圧Ｖｃｃに一端が接続され
た定電流源６１と、定電流源６１の他端にコレクタが接
続されたＮＰＮ型トランジスタ６２とを、備えている。
トランジスタ６２のベースには制御信号ＳＣが与えられ
る。トランジスタ６２のエミッタが、グランドに接続さ
れている。トランジスタ６２のコレクタが、制御信号Ｓ
Ｃの位相を反転した制御信号ＳＣ／を出力する端子とな
り、第２の開閉回路５０中のトランジスタ５１のベース
に接続されている。The control signal transforming circuit 60 is a circuit for transforming the control signal SC, and is a constant current source 61 having one end connected to the power supply voltage Vcc, and an NPN type having a collector connected to the other end of the constant current source 61. And a transistor 62.
The control signal SC is applied to the base of the transistor 62. The emitter of the transistor 62 is connected to ground. The collector of the transistor 62 has a control signal S
It serves as a terminal for outputting the control signal SC / which is the inverted phase of C, and is connected to the base of the transistor 51 in the second switching circuit 50.
【００１９】駆動対象のＭＯＳＦＥＴ１のゲートとソー
ス間には、寄生容量２０が存在し、ＭＯＳＦＥＴ１のソ
ースには、配線等によるインダクタンス２１が接続され
ているものとする。It is assumed that the parasitic capacitance 20 exists between the gate and the source of the MOSFET 1 to be driven, and the source of the MOSFET 1 is connected to the inductance 21 by wiring or the like.
【００２０】次に本実施の形態に係るゲート駆動回路の
動作を説明する。制御部が制御信号ＳＣを高レベル（以
下、“Ｈ”という）にすると、制御信号ＳＣをベースに
入力するトランジスタ４１，６２がオンする。コレクタ
が電源電圧Ｖｃｃに接続されたトランジスタ４１は、制
御信号ＳＣを増幅してトランジスタ４２のベースに与
え、トランジスタ４２がオンして電源電圧ＶｃｃとＭＯ
ＳＦＥＴ１のゲートとを接続する。これにより、ＭＯＳ
ＦＥＴ１のゲートが“Ｈ”に駆動されてＭＯＳＦＥＴ１
がオンする。Next, the operation of the gate drive circuit according to the present embodiment will be described. When the control section sets the control signal SC to a high level (hereinafter referred to as "H"), the transistors 41 and 62 which input the control signal SC to the base are turned on. Transistor 41, the collector of which is connected to power supply voltage Vcc, amplifies control signal SC and supplies the amplified signal to the base of transistor 42, and transistor 42 turns on to power supply voltage Vcc and MO.
Connect to the gate of SFET1. This allows the MOS
The gate of FET1 is driven to "H" and MOSFET1
Turns on.
【００２１】トランジスタ６２がオンしている期間に
は、トランジスタ６２のコレクタの電圧が下がり、制御
信号ＳＣ／がローレベル（以下、“Ｌ”という）になっ
ている。トランジスタ６２のコレクタにベースが接続さ
れたトランジスタ５１は、オフしており、トランジスタ
５２がオフしている。While the transistor 62 is on, the voltage of the collector of the transistor 62 is lowered and the control signal SC / is at low level (hereinafter referred to as "L"). The transistor 51 whose base is connected to the collector of the transistor 62 is off, and the transistor 52 is off.
【００２２】制御部が制御信号ＳＣを“Ｌ”にすると、
制御信号ＳＣをベースに入力するトランジスタ４１，６
２がオフする。トランジスタ４１がオフすることによ
り、トランジスタ４２がオフし、ＭＯＳＦＥＴ１のゲー
トが電源電圧Ｖｃｃから切り離される。When the control section sets the control signal SC to "L",
Transistors 41 and 6 for inputting the control signal SC to the base
2 turns off. When the transistor 41 is turned off, the transistor 42 is turned off and the gate of the MOSFET 1 is disconnected from the power supply voltage Vcc.
【００２３】これに対し、トランジスタ６２がオフした
ことにより、トランジスタ６２のコレクタの電圧が定電
流源６１によって上昇し、制御信号ＳＣ／が“Ｈ”にな
る。ＭＯＳＦＥＴ１のゲートにダイオード５３を介して
コレクタが接続されたトランジスタ５１が、制御信号Ｓ
Ｃ／を増幅してトランジスタ５２のベースに与える。増
幅された制御信号ＳＣ／が与えられたトランジスタ５２
がオンし、ＭＯＳＦＥＴ１のゲートをグランドに接続す
る。これにより、ＭＯＳＦＥＴ１のゲートが“Ｌ”に駆
動されて、ＭＯＳＦＥＴ１がオフする。On the other hand, when the transistor 62 is turned off, the voltage of the collector of the transistor 62 rises by the constant current source 61, and the control signal SC / becomes "H". The transistor 51 whose collector is connected to the gate of the MOSFET 1 through the diode 53
C / is amplified and given to the base of the transistor 52. Transistor 52 supplied with amplified control signal SC /
Turns on and connects the gate of MOSFET 1 to ground. As a result, the gate of the MOSFET 1 is driven to "L" and the MOSFET 1 is turned off.
【００２４】なお、ＭＯＳＦＥＴ１がターンオフする
と、インダクタンス２１が誘導電圧を発生し、寄生容量
２０を介してＭＯＳＦＥＴ１のゲート、ソース間に電流
が流れる。この電流により、ＭＯＳＦＥＴ１のゲートの
電圧が降下する。しかしながら、ダイオード５３が、Ｍ
ＯＳＦＥＴ１のゲートとトランジスタ５１のコレクタと
の間に接続されているので、寄生トランジスタ２３がオ
ンすることを妨げている。よって、トランジスタ５１の
ベースに与えられた制御信号ＳＣ／がグランドに流れる
ことが防止され、これがトランジスタ５２のベース電流
になる。トランジスタ５２のコレクタは、エミッタより
も低くなるので、逆増幅率動作（逆トランジスタ動作）
となり、トランジスタ５２のコレクタ−エミッタ間に
は、ベース電流の増幅率倍まで、電流が流れる。When the MOSFET 1 is turned off, the inductance 21 generates an induced voltage and a current flows between the gate and the source of the MOSFET 1 via the parasitic capacitance 20. This current causes the voltage at the gate of MOSFET 1 to drop. However, the diode 53 is
Since it is connected between the gate of the OSFET 1 and the collector of the transistor 51, it prevents the parasitic transistor 23 from turning on. Therefore, the control signal SC / applied to the base of the transistor 51 is prevented from flowing to the ground, and this becomes the base current of the transistor 52. Since the collector of the transistor 52 is lower than the emitter, the reverse amplification factor operation (reverse transistor operation)
Therefore, the current flows between the collector and the emitter of the transistor 52 up to the amplification factor of the base current.
【００２５】図２は、図１のゲート駆動回路の効果を説
明する図である。トランジスタ５２の逆増幅率動作をし
ている時（ＴＥＲＭ１）には、ＭＯＳＦＥＴ１のゲート
電圧Ｖがトランジスタ５２の飽和電圧ＶＣＥ（ＳＡＴ）
までしか下がらない。このため、図３に示す寄生トラン
ジスタ３０は動作しない。さらに、寄生トランジスタ３
０の電流増幅率もレイアウト上の工夫で下げられている
ため、他のＰＮＰ型トランジスタの誤動作が防止され
る。FIG. 2 is a diagram for explaining the effect of the gate drive circuit of FIG. When the reverse amplification factor operation of the transistor 52 is performed (TERM1), the gate voltage V of the MOSFET 1 is equal to the saturation voltage VCE (SAT) of the transistor 52.
Can only go down. Therefore, the parasitic transistor 30 shown in FIG. 3 does not operate. Furthermore, the parasitic transistor 3
Since the current amplification factor of 0 is also lowered by the layout, the malfunction of other PNP transistors can be prevented.
【００２６】以上説明したように、本実施の形態によれ
ば、トランジスタ５１のコレクタとＭＯＳＦＥＴ１のゲ
ートとの間にダイオード５３を接続するようにしたの
で、トランジスタ５１のベース電流がグランドに流れな
くなる。As described above, according to the present embodiment, since the diode 53 is connected between the collector of the transistor 51 and the gate of the MOSFET 1, the base current of the transistor 51 does not flow to the ground.
【００２７】また、トランジスタ５１をプラグで囲うこ
とにより、寄生トランジスタ２３のの増幅率が下がり、
トランジスタ５１のベース電流が一層グランドに流れ難
くなる。従って、トランジスタ５１のベース電流を、そ
のままトランジスタ５２のベースに供給することができ
る。よって、トランジスタ５２を確実にオンさせること
ができる。By enclosing the transistor 51 with a plug, the amplification factor of the parasitic transistor 23 is reduced,
It becomes more difficult for the base current of the transistor 51 to flow to the ground. Therefore, the base current of the transistor 51 can be directly supplied to the base of the transistor 52. Therefore, the transistor 52 can be reliably turned on.
【００２８】また、トランジスタ５２の周囲をエピタキ
シャル層で囲んでバイアスすることにより、寄生トラン
ジスタ３０の電流増幅率が下がるので、誤動作する危険
性をさらに低くできる。By surrounding the transistor 52 with an epitaxial layer and biasing it, the current amplification factor of the parasitic transistor 30 is lowered, so that the risk of malfunction can be further reduced.
【００２９】尚、本発明を実施するにあたっては、種々
の形態が考えられ、上記実施の形態に限られるものでは
ない。例えば、ＮＰＮ型トランジスタをＰＮＰ型トラン
ジスタに変更して適切に接続したゲート駆動回路にも、
本発明は適用できる。また、駆動対象トランジスタをＩ
ＧＢＴとしたゲート駆動回路にも適用可能である。Various modes are conceivable for carrying out the present invention, and the present invention is not limited to the above-described modes. For example, in a gate drive circuit in which an NPN transistor is changed to a PNP transistor and properly connected,
The present invention can be applied. In addition, the transistor to be driven is I
It can also be applied to a gate drive circuit using a GBT.
【００３０】[0030]
【発明の効果】以上詳細に説明したように、本発明によ
れば、誤動作を防止することが可能性なゲート駆動回路
を実現できる。As described in detail above, according to the present invention, it is possible to realize a gate drive circuit capable of preventing malfunction.
【図１】本発明の実施形態に係るゲート駆動回路を示す
構成図である。FIG. 1 is a configuration diagram showing a gate drive circuit according to an embodiment of the present invention.
【図２】図１のゲート駆動回路の効果を説明する図であ
る。FIG. 2 is a diagram illustrating an effect of the gate drive circuit of FIG.
【図３】従来のゲート駆動回路を示す回路図である。FIG. 3 is a circuit diagram showing a conventional gate drive circuit.
【図４】従来のゲート駆動回路の課題の説明図である。FIG. 4 is an explanatory diagram of a problem of a conventional gate drive circuit.
１ ＭＯＳＦＥＴ
４０ 第１の開閉回路
４１，４２，５１，５２，６２ ＮＰＮ型トランジ
スタ
５０ 第２の開閉回路
５３ ダイオード
６０ 制御信号変成回路
２３，３０ 寄生トランジスタ1 MOSFET 40 1st switching circuit 41, 42, 51, 52, 62 NPN type transistor 50 2nd switching circuit 53 Diode 60 Control signal transformation circuit 23, 30 Parasitic transistor
【手続補正書】[Procedure amendment]
【提出日】平成１５年２月３日（２００３．２．３）[Submission date] February 3, 2003 (2003.2.3)
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項４[Name of item to be corrected] Claim 4
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【特許請求の範囲】[Claims]
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１３[Correction target item name] 0013
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１３】また、前記スイッチングバイポーラトラン
ジスタの及び前記整流素子の周囲は、前記半導体基板上
のエピタキシャル成長層で囲まれるとともに、該エピタ
キシャル成長層は所定電圧でバイアスされていてもよ
い。また、前記スイッチングバイポーラトランジスタの
周囲は、前記半導体基板に形成されたプラグで囲まれて
いてもよい。また、前記第１の電圧源は、電源電圧であ
り、前記第２の電圧源はグランド電圧であってもよい。The periphery of the switching bipolar transistor and the rectifying element may be surrounded by an epitaxial growth layer on the semiconductor substrate, and the epitaxial growth layer may be biased with a predetermined voltage. The periphery of the switching bipolar transistor may be surrounded by a plug formed on the semiconductor substrate. Further, the first voltage source may be a power supply voltage and the second voltage source may be a ground voltage.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｍ 1/08 ５Ｊ５００ Ｈ０３Ｆ 3/72 Ｆターム(参考） 5F048 AA10 AB10 AC06 BA01 5F082 AA24 BC03 BC09 BC11 FA02 FA13 GA04 5H740 AA04 BA12 BB10 BC01 BC02 JA01 JB01 KK01 5J055 AX21 BX16 CX19 DX04 DX56 DX72 DX83 EX06 EY05 EY10 EY12 EY17 EY21 EZ03 EZ64 FX19 FX33 FX37 GX01 GX06 GX07 5J069 AA01 AA54 AC01 CA00 FA20 HA02 HA08 HA10 HA19 HA29 HA33 KA00 KA05 MA06 MA21 QA02 TA02 5J500 AA01 AA54 AC00 AF20 AH02 AH08 AH10 AH19 AH29 AH33 AK00 AK05 AM06 AM21 AQ02 AT02 CA01 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H02M 1/08 5J500 H03F 3/72 F term (reference) 5F048 AA10 AB10 AC06 BA01 5F082 AA24 BC03 BC09 BC11 FA02 FA13 GA04 5H740 AA04 BA12 BB10 BC01 BC02 JA01 JB01 KK01 5J055 AX21 BX16 CX19 DX04 DX56 DX72 DX83 EX06 EY05 EY10 EY12 EY17 EY21 EZ03 EZ64. AA01 AA54 AC00 AF20 AH02 AH08 AH10 AH19 AH29 AH33 AK00 AK05 AM06 AM21 AQ02 AT02 CA01
Claims (6)
圧源との間を開閉する開閉回路と、 半導体基板上に形成され、第１電極と第２電極と制御電
極とを有し、該制御電極に与えられた制御信号を増幅し
該第２電極から出力するドライブ用バイポーラトランジ
スタと、 前記ゲートと前記第１電極との間に接続され、前記ドラ
イブ用バイポーラトランジスタに寄生する寄生トランジ
スタがオンすることを妨げ、前記制御信号が該ドライブ
用バイポーラトランジスタの制御電極から第２の電圧源
に流れることを防止する整流素子と、 前記半導体基板上に形成され、前記第２電極に接続され
た制御電極と前記ゲートに接続された第３電極と前記第
２の電圧源に接続された第４電極とを有し、前記増幅さ
れた制御信号に基づき該ゲートと該第２の電圧源との間
を前記開閉回路とは相補的に開閉するスイッチングバイ
ポーラトランジスタと、 を備えることを特徴とするゲート駆動回路。1. A switching circuit that opens and closes between a gate of a transistor to be driven and a first voltage source, and a first electrode, a second electrode, and a control electrode formed on a semiconductor substrate. A drive bipolar transistor that amplifies a control signal applied to the electrode and outputs the amplified control signal from the second electrode, and a parasitic transistor that is connected between the gate and the first electrode and that is parasitic on the drive bipolar transistor is turned on. And a rectifying element for preventing the control signal from flowing from the control electrode of the drive bipolar transistor to the second voltage source, and a control electrode formed on the semiconductor substrate and connected to the second electrode. And a third electrode connected to the gate and a fourth electrode connected to the second voltage source, and the gate and the second electrode are connected based on the amplified control signal. Gate drive circuit, characterized in that it comprises a switching bipolar transistor complementarily opened and closed with the opening and closing circuit between the source.
されていることを特徴とする請求項１に記載のゲート駆
動回路。2. The gate drive circuit according to claim 1, wherein the switching circuit is formed on the semiconductor substrate.
周囲は、前記半導体基板上に形成されたプラグで囲まれ
ていることを特徴とする請求項１または２に記載のゲー
ト駆動回路。3. The gate drive circuit according to claim 1, wherein the drive bipolar transistor is surrounded by a plug formed on the semiconductor substrate.
び前記整流素子の周囲は、前記半導体基板上のエピタキ
シャル成長層で囲まれるとともに、該エピタキシャル成
長層は所定電圧でバイアスされていることを特徴とする
請求項１乃至３のいずれか１項に記載のゲート駆動回
路。4. The drive bipolar transistor and the rectifying element are surrounded by an epitaxial growth layer on the semiconductor substrate, and the epitaxial growth layer is biased with a predetermined voltage. 4. The gate drive circuit according to any one of 3 above.
の周囲は、前記半導体基板に形成されたプラグで囲まれ
ていることを特徴とする請求項１乃至４のいずれか１項
に記載のゲート駆動回路。5. The gate drive circuit according to claim 1, wherein the switching bipolar transistor is surrounded by a plug formed on the semiconductor substrate.
記第２の電圧源はグランド電圧であることを特徴とする
請求項１乃至５のいずれか１項に記載のゲート駆動回
路。6. The gate drive circuit according to claim 1, wherein the first voltage source is a power supply voltage, and the second voltage source is a ground voltage. .
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002027249A JP3636140B2 (en) | 2002-02-04 | 2002-02-04 | Gate drive circuit |
| TW92102379A TWI222751B (en) | 2002-02-04 | 2003-02-06 | Gate drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002027249A JP3636140B2 (en) | 2002-02-04 | 2002-02-04 | Gate drive circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003229749A true JP2003229749A (en) | 2003-08-15 |
| JP3636140B2 JP3636140B2 (en) | 2005-04-06 |
Family
ID=27748821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002027249A Expired - Fee Related JP3636140B2 (en) | 2002-02-04 | 2002-02-04 | Gate drive circuit |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3636140B2 (en) |
| TW (1) | TWI222751B (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7423472B2 (en) | 2005-03-28 | 2008-09-09 | Matsushita Electric Industrial Co., Ltd. | Power switching circuit |
| JP2013102692A (en) * | 2013-02-28 | 2013-05-23 | Denso Corp | Driving circuit for switching element and manufacturing method thereof |
| JPWO2016002041A1 (en) * | 2014-07-03 | 2017-04-27 | 三菱電機株式会社 | Insulated gate type power semiconductor device gate drive circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111313883B (en) * | 2020-02-26 | 2022-01-25 | 中国电子科技集团公司第五十八研究所 | Power driving circuit based on bipolar device |
-
2002
- 2002-02-04 JP JP2002027249A patent/JP3636140B2/en not_active Expired - Fee Related
-
2003
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7423472B2 (en) | 2005-03-28 | 2008-09-09 | Matsushita Electric Industrial Co., Ltd. | Power switching circuit |
| JP2013102692A (en) * | 2013-02-28 | 2013-05-23 | Denso Corp | Driving circuit for switching element and manufacturing method thereof |
| JPWO2016002041A1 (en) * | 2014-07-03 | 2017-04-27 | 三菱電機株式会社 | Insulated gate type power semiconductor device gate drive circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200402149A (en) | 2004-02-01 |
| JP3636140B2 (en) | 2005-04-06 |
| TWI222751B (en) | 2004-10-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041214 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041227 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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