JP2003282748A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
- Publication number
- JP2003282748A JP2003282748A JP2002089139A JP2002089139A JP2003282748A JP 2003282748 A JP2003282748 A JP 2003282748A JP 2002089139 A JP2002089139 A JP 2002089139A JP 2002089139 A JP2002089139 A JP 2002089139A JP 2003282748 A JP2003282748 A JP 2003282748A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- diffusion layer
- film
- insulating
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H10D64/01344—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
- H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
-
- H10D64/01342—
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】ＮＲＯＭ等の不揮発性半導体記憶装置の高密度
化、情報電荷の保持特性の向上を容易にする 【解決手段】シリコン基板１表面に第１絶縁膜２、第２
絶縁膜３、第３絶縁膜４およびシリコン層５あるいはシ
リコンゲルマニウム層が積層して形成され、上記積層膜
を挟んで第１拡散層９と第２拡散層１０、第３拡散層１
１がそれぞれ形成され、上記第１の拡散層および第２の
拡散層上に熱酸化膜が形成され、上記シリコン層あるい
はシリコンゲルマニウム層に接続され上記熱酸化膜上に
配設されたメモリセル用のワード線が形成され、上記第
１の拡散層あるいは第２の拡散層をメモリセルのビット
線としている。
化、情報電荷の保持特性の向上を容易にする 【解決手段】シリコン基板１表面に第１絶縁膜２、第２
絶縁膜３、第３絶縁膜４およびシリコン層５あるいはシ
リコンゲルマニウム層が積層して形成され、上記積層膜
を挟んで第１拡散層９と第２拡散層１０、第３拡散層１
１がそれぞれ形成され、上記第１の拡散層および第２の
拡散層上に熱酸化膜が形成され、上記シリコン層あるい
はシリコンゲルマニウム層に接続され上記熱酸化膜上に
配設されたメモリセル用のワード線が形成され、上記第
１の拡散層あるいは第２の拡散層をメモリセルのビット
線としている。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置およびその製造方法に関し、特にＭＯＮＯＳ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装
置とその形成方法に関する。
装置およびその製造方法に関し、特にＭＯＮＯＳ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装
置とその形成方法に関する。
【０００２】
【従来の技術】ＭＩＳ型トランジスタの不揮発性記憶素
子は大別すると、基本的にはＭＮＯＳ（Ｍｅｔａｌ Ｎ
ｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型トランジタとＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔ
ｅ）型トランジスタとの２種類になる。
子は大別すると、基本的にはＭＮＯＳ（Ｍｅｔａｌ Ｎ
ｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型トランジタとＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔ
ｅ）型トランジスタとの２種類になる。
【０００３】前者は２層構造のゲート絶縁膜において、
２層の絶縁膜の境界領域に形成される界面領域等に情報
電荷を蓄積するものである。この型の素子には、その他
シリコン窒化膜上にシリコン酸化膜を形成するＭＯＮＯ
Ｓと呼称されるものがある。この他にこれらのシリコン
酸化膜、シリコン窒化膜以外の絶縁膜を種々に組み合わ
せた構造のものもある。
２層の絶縁膜の境界領域に形成される界面領域等に情報
電荷を蓄積するものである。この型の素子には、その他
シリコン窒化膜上にシリコン酸化膜を形成するＭＯＮＯ
Ｓと呼称されるものがある。この他にこれらのシリコン
酸化膜、シリコン窒化膜以外の絶縁膜を種々に組み合わ
せた構造のものもある。
【０００４】後者は２層のゲート電極の構造において、
第１ゲート電極である浮遊ゲート電極に情報電荷を蓄積
するものである。この構造では、第１ゲート電極が半導
体基板主面のシリコン酸化膜上にフローティング状に形
成され、この第１ゲート電極の上部にシリコン酸化膜と
シリコン窒化膜の複合した層間絶縁膜が設けられ、更に
この層間絶縁膜の上部に制御ゲート電極である第２ゲー
ト電極が形成される。ここで、この第２ゲート電極は前
記第１ゲート電極を被覆している。
第１ゲート電極である浮遊ゲート電極に情報電荷を蓄積
するものである。この構造では、第１ゲート電極が半導
体基板主面のシリコン酸化膜上にフローティング状に形
成され、この第１ゲート電極の上部にシリコン酸化膜と
シリコン窒化膜の複合した層間絶縁膜が設けられ、更に
この層間絶縁膜の上部に制御ゲート電極である第２ゲー
ト電極が形成される。ここで、この第２ゲート電極は前
記第１ゲート電極を被覆している。
【０００５】フラッシュメモリと呼ばれる不揮発性メモ
リでは、基本的には上記Ｍ（Ｏ）ＮＯＳ型トランジスタ
あるいはＦＧ型トランジスタをその不揮発性記憶素子と
して用いることができる。しかし、現在のフラッシュメ
モリの量産品は全てＦＧ型トランジスタを不揮発性記憶
素子として用いている。しかし、ＦＧ型トランジスタで
は、情報電荷の保持特性は原理的には余りよくなく、半
導体基板主面と浮遊ゲート電極の間のトンネル酸化膜と
して９ｎｍ以上の比較的に厚いシリコン酸化膜が必要に
なる。このために、情報電荷の書き込み・消去の低電圧
化に限界が生じる。
リでは、基本的には上記Ｍ（Ｏ）ＮＯＳ型トランジスタ
あるいはＦＧ型トランジスタをその不揮発性記憶素子と
して用いることができる。しかし、現在のフラッシュメ
モリの量産品は全てＦＧ型トランジスタを不揮発性記憶
素子として用いている。しかし、ＦＧ型トランジスタで
は、情報電荷の保持特性は原理的には余りよくなく、半
導体基板主面と浮遊ゲート電極の間のトンネル酸化膜と
して９ｎｍ以上の比較的に厚いシリコン酸化膜が必要に
なる。このために、情報電荷の書き込み・消去の低電圧
化に限界が生じる。
【０００６】これに対して、ＭＮＯＳ型トランジスタで
は、半導体基板主面とシリコン窒化膜の間のトンネル酸
化膜の薄膜化が容易であり、３ｎｍ以下の薄いシリコン
酸化膜が使用できる。このために、動作電圧、特に、情
報電荷の書き込み・消去の電圧の低減が原理的に可能で
ある。この不揮発性記憶素子の情報電荷の書き込み・消
去動作は以下の通りである。すなわち、ＭＮＯＳ型トラ
ンジスタでは、半導体基板主面に形成した２ｎｍ程度の
膜厚のシリコン酸化膜の直接トンネルを通して、半導体
基板から上記界面領域に電子を注入し情報電荷の書き込
みが行われ、その逆に界面領域から半導体基板に電子を
放出することで情報電荷の消去が行われる。このような
界面領域は電子の捕獲中心となっている。この情報電荷
の書き込み状態が記憶情報の論理１に相当し、情報電荷
の消去状態が記憶情報の論理０に相当する。そこで、原
理的に書き込み・消去の低電圧化が可能なＭ（Ｏ）ＮＯ
Ｓ型トランジスタをフラッシュメモリ等の不揮発性メモ
リの記憶素子として実用に供すべく、近年において種々
の検討が精力的になされてきている。
は、半導体基板主面とシリコン窒化膜の間のトンネル酸
化膜の薄膜化が容易であり、３ｎｍ以下の薄いシリコン
酸化膜が使用できる。このために、動作電圧、特に、情
報電荷の書き込み・消去の電圧の低減が原理的に可能で
ある。この不揮発性記憶素子の情報電荷の書き込み・消
去動作は以下の通りである。すなわち、ＭＮＯＳ型トラ
ンジスタでは、半導体基板主面に形成した２ｎｍ程度の
膜厚のシリコン酸化膜の直接トンネルを通して、半導体
基板から上記界面領域に電子を注入し情報電荷の書き込
みが行われ、その逆に界面領域から半導体基板に電子を
放出することで情報電荷の消去が行われる。このような
界面領域は電子の捕獲中心となっている。この情報電荷
の書き込み状態が記憶情報の論理１に相当し、情報電荷
の消去状態が記憶情報の論理０に相当する。そこで、原
理的に書き込み・消去の低電圧化が可能なＭ（Ｏ）ＮＯ
Ｓ型トランジスタをフラッシュメモリ等の不揮発性メモ
リの記憶素子として実用に供すべく、近年において種々
の検討が精力的になされてきている。
【０００７】ＭＯＮＯＳ型トランジスタをフラッシュメ
モリの不揮発性記憶素子とするものとして、例えば、米
国特許第５，７６８，１９２号にその基本構造の開示さ
れた記憶素子がある。更に、最近では不揮発性メモリの
製造プロセスを大幅に簡素化できる技術が、ＮＲＯＭ
（Ｎｉｔｒｉｄｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒ
ｙ）として、米国特許第５，９６６，６０３号に開示さ
れた。この場合の不揮発性記憶素子の基本構造は、上記
米国特許第５，７６８，１９２号に開示されたものと同
じである。
モリの不揮発性記憶素子とするものとして、例えば、米
国特許第５，７６８，１９２号にその基本構造の開示さ
れた記憶素子がある。更に、最近では不揮発性メモリの
製造プロセスを大幅に簡素化できる技術が、ＮＲＯＭ
（Ｎｉｔｒｉｄｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒ
ｙ）として、米国特許第５，９６６，６０３号に開示さ
れた。この場合の不揮発性記憶素子の基本構造は、上記
米国特許第５，７６８，１９２号に開示されたものと同
じである。
【０００８】以下、従来の技術として上記ＮＲＯＭにつ
いて図１０乃至図１４に基づいて説明する。この中で、
上記ＭＯＮＯＳの基本動作について説明する。図１０
は、ＮＲＯＭのセル部の平面図である。そして、図１１
は、図１０に記したＸ−Ｘで切断したところの断面図で
あり、その製造工程を示す図である。ここで、図１０で
は簡明化のために配線のみを説明する。
いて図１０乃至図１４に基づいて説明する。この中で、
上記ＭＯＮＯＳの基本動作について説明する。図１０
は、ＮＲＯＭのセル部の平面図である。そして、図１１
は、図１０に記したＸ−Ｘで切断したところの断面図で
あり、その製造工程を示す図である。ここで、図１０で
は簡明化のために配線のみを説明する。
【０００９】図１０に示すように、ＮＲＯＭのセル部で
は、シリコン基板１０１上に第１拡散層１０２、第２拡
散層１０３、第３拡散層１０４が形成され、ワード線１
０５，１０６，１０７が、上記拡散層に直交して配設さ
れる。ここで、上記拡散層はそれぞれビット線になる。
は、シリコン基板１０１上に第１拡散層１０２、第２拡
散層１０３、第３拡散層１０４が形成され、ワード線１
０５，１０６，１０７が、上記拡散層に直交して配設さ
れる。ここで、上記拡散層はそれぞれビット線になる。
【００１０】そして、図１１（ａ）に示すように、シリ
コン基板１０１の熱酸化で第１絶縁膜１０８を形成し、
化学気相成長（ＣＶＤ）法でシリコン窒化膜を成膜し第
２絶縁膜１０９を形成する。このようにした後、公知の
リソグラフィ技術で、短冊状（スリット状）の拡散層パ
ターンを有するレジストマスク１１０を第２絶縁膜１０
９上に形成する。そして、上記第２絶縁膜１０９エッチ
ング除去する。その後、図１１（ｂ）に示すように、レ
ジストマスク１１０をイオン注入マスクにしてヒ素等の
Ｎ型不純物をイオン注入し上記レジストマスク１１０を
除去する。そして、熱処理を施して第１拡散層１０２、
第２拡散層１０３、第３拡散層１０４をシリコン基板１
０１表面に形成する。
コン基板１０１の熱酸化で第１絶縁膜１０８を形成し、
化学気相成長（ＣＶＤ）法でシリコン窒化膜を成膜し第
２絶縁膜１０９を形成する。このようにした後、公知の
リソグラフィ技術で、短冊状（スリット状）の拡散層パ
ターンを有するレジストマスク１１０を第２絶縁膜１０
９上に形成する。そして、上記第２絶縁膜１０９エッチ
ング除去する。その後、図１１（ｂ）に示すように、レ
ジストマスク１１０をイオン注入マスクにしてヒ素等の
Ｎ型不純物をイオン注入し上記レジストマスク１１０を
除去する。そして、熱処理を施して第１拡散層１０２、
第２拡散層１０３、第３拡散層１０４をシリコン基板１
０１表面に形成する。
【００１１】次に、全面を７５０℃以上で熱酸化する。
図１１（ｃ）に示すように、この熱酸化により膜厚が１
００ｎｍの拡散層上絶縁膜１１１を、上記第１拡散層１
０２、第２拡散層１０３、第３拡散層１０４表面に形成
する。ここで、同時に第２絶縁膜１０９表面も熱酸化さ
れ、シリコン酸化膜が形成されて第３絶縁膜１１２が形
成される。このようにして、第３絶縁膜１１２（シリコ
ン酸化膜）／第２絶縁膜１０９（シリコン窒化膜）／第
１絶縁膜１０８（シリコン酸化膜）で成るＯＮＯ構造の
積層する絶縁膜が形成されることになる。
図１１（ｃ）に示すように、この熱酸化により膜厚が１
００ｎｍの拡散層上絶縁膜１１１を、上記第１拡散層１
０２、第２拡散層１０３、第３拡散層１０４表面に形成
する。ここで、同時に第２絶縁膜１０９表面も熱酸化さ
れ、シリコン酸化膜が形成されて第３絶縁膜１１２が形
成される。このようにして、第３絶縁膜１１２（シリコ
ン酸化膜）／第２絶縁膜１０９（シリコン窒化膜）／第
１絶縁膜１０８（シリコン酸化膜）で成るＯＮＯ構造の
積層する絶縁膜が形成されることになる。
【００１２】次に、図１１（ｄ）に示すように、導電膜
として、膜厚が２００ｎｍ程度のタングステンポリサイ
ド膜を全面に堆積させ、公知のリソグラフィ技術とドラ
イエッチング技術とで加工し、ワード線１０５を形成す
る。
として、膜厚が２００ｎｍ程度のタングステンポリサイ
ド膜を全面に堆積させ、公知のリソグラフィ技術とドラ
イエッチング技術とで加工し、ワード線１０５を形成す
る。
【００１３】このようにして、図１１（ｄ）に示すよう
に、シリコン基板１０１上に第１拡散層１０２、第２拡
散層１０３、第３拡散層１０４等でもってＮＲＯＭセル
のビット線が形成され、ＯＮＯ構造となる第１絶縁膜１
０８、第２絶縁膜１０９、第３絶縁膜１１２でもって情
報電荷の書き込み・消去の領域が形成される。そして、
図１０にも示したように、ワード線１０５，１０６，１
０７が配設され、ＮＲＯＭセルの基本構造ができあが
る。
に、シリコン基板１０１上に第１拡散層１０２、第２拡
散層１０３、第３拡散層１０４等でもってＮＲＯＭセル
のビット線が形成され、ＯＮＯ構造となる第１絶縁膜１
０８、第２絶縁膜１０９、第３絶縁膜１１２でもって情
報電荷の書き込み・消去の領域が形成される。そして、
図１０にも示したように、ワード線１０５，１０６，１
０７が配設され、ＮＲＯＭセルの基本構造ができあが
る。
【００１４】次に、上記ＮＲＯＭセルの基本構造となる
ＭＯＮＯＳ型トランジスタの基本動作について説明す
る。情報電荷（今の場合、電子である）の書き込み動作
では、図１２（ａ）に示すように、例えば、シリコン基
板１０１および第１拡散層１０２は接地電位に固定さ
れ、第２拡散層１０３のＶW は３Ｖに、ゲート電極１０
５ａのＶGWは５Ｖ程度に設定される。このような電圧が
印加されると、ソースである第１拡散層１０２からドレ
インである第２拡散層１０３に電子流１１３（チャネル
電流）が生じ、第２拡散層１０３の近傍でチャネルホッ
トエレクトロン（ＣＨＥ）となり、その一部が第１絶縁
膜１０８の障壁を越えて第２絶縁膜１０９のある領域に
捕獲される。これが、図１２に示す捕獲領域１１４であ
る。このように、電子の書き込みでは、情報電荷は第２
絶縁膜１０９の第２拡散層１０３端に近い領域に蓄積さ
れることになる。
ＭＯＮＯＳ型トランジスタの基本動作について説明す
る。情報電荷（今の場合、電子である）の書き込み動作
では、図１２（ａ）に示すように、例えば、シリコン基
板１０１および第１拡散層１０２は接地電位に固定さ
れ、第２拡散層１０３のＶW は３Ｖに、ゲート電極１０
５ａのＶGWは５Ｖ程度に設定される。このような電圧が
印加されると、ソースである第１拡散層１０２からドレ
インである第２拡散層１０３に電子流１１３（チャネル
電流）が生じ、第２拡散層１０３の近傍でチャネルホッ
トエレクトロン（ＣＨＥ）となり、その一部が第１絶縁
膜１０８の障壁を越えて第２絶縁膜１０９のある領域に
捕獲される。これが、図１２に示す捕獲領域１１４であ
る。このように、電子の書き込みでは、情報電荷は第２
絶縁膜１０９の第２拡散層１０３端に近い領域に蓄積さ
れることになる。
【００１５】次に、上記ＭＯＮＯＳ型トランジスタでの
情報の読み出し動作では、図１２（ｂ）に示すように、
逆に、第２拡散層１０３がソースとして接地電位に固定
され、ドレインとなる第１拡散層１０２のＶR は１．５
Ｖに、ゲート電極１０５ａのＶGRは３Ｖ程度に設定され
る。なお、ここでシリコン基板１０１は接地電位であ
る。
情報の読み出し動作では、図１２（ｂ）に示すように、
逆に、第２拡散層１０３がソースとして接地電位に固定
され、ドレインとなる第１拡散層１０２のＶR は１．５
Ｖに、ゲート電極１０５ａのＶGRは３Ｖ程度に設定され
る。なお、ここでシリコン基板１０１は接地電位であ
る。
【００１６】このようにすると、捕獲領域１１４に電子
が書き込まれた論理１の場合には、第１拡散層１０２と
第２拡散層１０３間で電流は流れない。これに対して、
捕獲領域１１４に電子が書き込まれていない論理０の場
合には、第１拡散層１０２と第２拡散層１０３間で電流
が流れる。このようにして、書き込み情報の読み出しが
できることになる。
が書き込まれた論理１の場合には、第１拡散層１０２と
第２拡散層１０３間で電流は流れない。これに対して、
捕獲領域１１４に電子が書き込まれていない論理０の場
合には、第１拡散層１０２と第２拡散層１０３間で電流
が流れる。このようにして、書き込み情報の読み出しが
できることになる。
【００１７】次に、上記ＭＯＮＯＳ型トランジスタでの
情報の消去動作では、図１２（ａ）に示す構造におい
て、例えば、シリコン基板１０１および第１拡散層１０
２は接地電位に固定され、第２拡散層１０３のＶE は５
Ｖに、ゲート電極１０５ａのＶ GEは−５Ｖ程度に設定さ
れる。
情報の消去動作では、図１２（ａ）に示す構造におい
て、例えば、シリコン基板１０１および第１拡散層１０
２は接地電位に固定され、第２拡散層１０３のＶE は５
Ｖに、ゲート電極１０５ａのＶ GEは−５Ｖ程度に設定さ
れる。
【００１８】このような電圧が印加されると、第２拡散
層１０３端部であって、ゲート電極１０５ａとオーバラ
ップする領域でのバンドベンディングによるバンド間ト
ンネリングで発生する正孔が、上記捕獲領域１１４に注
入されて、情報電荷の消去がなされる。
層１０３端部であって、ゲート電極１０５ａとオーバラ
ップする領域でのバンドベンディングによるバンド間ト
ンネリングで発生する正孔が、上記捕獲領域１１４に注
入されて、情報電荷の消去がなされる。
【００１９】上述したＮＲＯＭでは、２ビット／１セル
の構成にすることが可能になる。これについて図１３で
説明する。図１３に示すように、シリコン基板１０１上
に第１拡散層１０２、第２拡散層１０３等でもってＮＲ
ＯＭセルのビット線が拡散層上絶縁膜１１１にで被覆さ
れて形成され、ＯＮＯ構造となる第１絶縁膜１０８、第
２絶縁膜１０９、第３絶縁膜１１２でもって情報電荷の
書き込み・消去の領域が形成される。ここで、ＮＲＯＭ
では２箇所に形成する情報電荷の書き込み領域すなわち
電子の捕獲領域である（第１ビット）捕獲領域１１４、
第２ビット捕獲領域１１５が用いられる。この場合の動
作は、図１２で説明したのと基本的に同じとなる。この
ようにして多値化が可能となり、上述した２ビット／１
セル構成できるようになる。
の構成にすることが可能になる。これについて図１３で
説明する。図１３に示すように、シリコン基板１０１上
に第１拡散層１０２、第２拡散層１０３等でもってＮＲ
ＯＭセルのビット線が拡散層上絶縁膜１１１にで被覆さ
れて形成され、ＯＮＯ構造となる第１絶縁膜１０８、第
２絶縁膜１０９、第３絶縁膜１１２でもって情報電荷の
書き込み・消去の領域が形成される。ここで、ＮＲＯＭ
では２箇所に形成する情報電荷の書き込み領域すなわち
電子の捕獲領域である（第１ビット）捕獲領域１１４、
第２ビット捕獲領域１１５が用いられる。この場合の動
作は、図１２で説明したのと基本的に同じとなる。この
ようにして多値化が可能となり、上述した２ビット／１
セル構成できるようになる。
【００２０】
【発明が解決しようとする課題】本発明者は、上述した
ＮＲＯＭについて種々の試行実験を行った。その結果、
以下のような問題点があることが判った。図１４を参照
して説明をする。
ＮＲＯＭについて種々の試行実験を行った。その結果、
以下のような問題点があることが判った。図１４を参照
して説明をする。
【００２１】その第１は、上述した熱酸化による拡散層
上絶縁膜１１１の形成において、図１４に示すように、
酸化膜の横方向への成長により食い込み量ΔＷ1 が増加
することである。この食い込み量ΔＷ1 が増加すると、
拡散層間（例えば第１拡散層１０２と第２拡散層１０３
間）の寸法が小さくなり、短チャネル化が生じ易くな
る。これにより、ＮＲＯＭセルの微細化が制限されＮＲ
ＯＭの高密度化あるいは高集積化が制約されるようにな
る。
上絶縁膜１１１の形成において、図１４に示すように、
酸化膜の横方向への成長により食い込み量ΔＷ1 が増加
することである。この食い込み量ΔＷ1 が増加すると、
拡散層間（例えば第１拡散層１０２と第２拡散層１０３
間）の寸法が小さくなり、短チャネル化が生じ易くな
る。これにより、ＮＲＯＭセルの微細化が制限されＮＲ
ＯＭの高密度化あるいは高集積化が制約されるようにな
る。
【００２２】その第２は、シリコン窒化膜で構成された
第２絶縁膜１０９の通常の熱酸化により第３絶縁膜１１
２を形成する場合に、第２絶縁膜１０９中の窒素原子が
第１絶縁膜１０８中に入り込み、更にはシリコン基板１
０１表面に達する。第１絶縁膜１０８中に侵入した上記
窒素あるいはＮＨ3 （酸化ガスと上記窒素との反応で生
成される）は、第１絶縁膜１０８を構成するシリコン酸
化膜の一部を熱窒化する。また、シリコン基板１０１表
面に達した窒素あるいはＮＨ3 はシリコン基板と反応
し、シリコン窒化物で構成された異物１１６を形成す
る。上記の第１絶縁膜１０８の一部の熱窒化あるいは異
物１１６は、上述した情報電荷の保持特性に悪影響を与
える。すなわち、情報電荷の保持時間が大幅に減縮する
ようになる。
第２絶縁膜１０９の通常の熱酸化により第３絶縁膜１１
２を形成する場合に、第２絶縁膜１０９中の窒素原子が
第１絶縁膜１０８中に入り込み、更にはシリコン基板１
０１表面に達する。第１絶縁膜１０８中に侵入した上記
窒素あるいはＮＨ3 （酸化ガスと上記窒素との反応で生
成される）は、第１絶縁膜１０８を構成するシリコン酸
化膜の一部を熱窒化する。また、シリコン基板１０１表
面に達した窒素あるいはＮＨ3 はシリコン基板と反応
し、シリコン窒化物で構成された異物１１６を形成す
る。上記の第１絶縁膜１０８の一部の熱窒化あるいは異
物１１６は、上述した情報電荷の保持特性に悪影響を与
える。すなわち、情報電荷の保持時間が大幅に減縮する
ようになる。
【００２３】本発明の主目的は、上記の課題を解決し、
ＮＲＯＭ等の不揮発性半導体記憶装置の高密度化あるい
は大容量化、高機能化、更にはその動作電圧の低電圧化
および動作の高速化を容易にすることにある。そして、
本発明の他の目的は、ＭＯＮＯＳ型トランジスタを不揮
発性記憶素子とする不揮発性メモリの実用化を容易にす
ることにある。
ＮＲＯＭ等の不揮発性半導体記憶装置の高密度化あるい
は大容量化、高機能化、更にはその動作電圧の低電圧化
および動作の高速化を容易にすることにある。そして、
本発明の他の目的は、ＭＯＮＯＳ型トランジスタを不揮
発性記憶素子とする不揮発性メモリの実用化を容易にす
ることにある。
【００２４】
【課題を解決するための手段】このために本発明の不揮
発性半導体記憶装置では、半導体基板表面に対向して形
成された第１の拡散層と第２の拡散層と、前記拡散層間
がチャネル領域とされ該チャネル領域上に順に積層され
た第１の絶縁層、第２の絶縁層および第３の絶縁層、と
を有し、前記第３の絶縁層に被着するシリコン層あるい
はシリコンゲルマニウム層が形成され、前記第１の拡散
層および第２の拡散層上に熱酸化膜が形成され、前記シ
リコン層あるいはシリコンゲルマニウム層に接続され前
記熱酸化膜上に配設されたメモリセル用のワード線が形
成され、前記第１の拡散層あるいは第２の拡散層を前記
メモリセルのビット線とする。
発性半導体記憶装置では、半導体基板表面に対向して形
成された第１の拡散層と第２の拡散層と、前記拡散層間
がチャネル領域とされ該チャネル領域上に順に積層され
た第１の絶縁層、第２の絶縁層および第３の絶縁層、と
を有し、前記第３の絶縁層に被着するシリコン層あるい
はシリコンゲルマニウム層が形成され、前記第１の拡散
層および第２の拡散層上に熱酸化膜が形成され、前記シ
リコン層あるいはシリコンゲルマニウム層に接続され前
記熱酸化膜上に配設されたメモリセル用のワード線が形
成され、前記第１の拡散層あるいは第２の拡散層を前記
メモリセルのビット線とする。
【００２５】あるいは、本発明の不揮発性半導体記憶装
置では、半導体基板表面に対向して形成された第１の拡
散層と第２の拡散層と、前記拡散層間がチャネル領域と
され該チャネル領域上に順に積層された第１の絶縁層、
第２の絶縁層および第３の絶縁層、とを有し、前記第３
の絶縁層に被着するシリコン層あるいはシリコンゲルマ
ニウム層が形成され、前記第１の拡散層および第２の拡
散層上にＨＴＯ膜が形成され、前記シリコン層あるいは
シリコンゲルマニウム層に接続し前記ＨＴＯ膜上に配設
されたメモリセル用のワード線が形成され、前記第１の
拡散層あるいは第２の拡散層を前記メモリセルのビット
線とする。
置では、半導体基板表面に対向して形成された第１の拡
散層と第２の拡散層と、前記拡散層間がチャネル領域と
され該チャネル領域上に順に積層された第１の絶縁層、
第２の絶縁層および第３の絶縁層、とを有し、前記第３
の絶縁層に被着するシリコン層あるいはシリコンゲルマ
ニウム層が形成され、前記第１の拡散層および第２の拡
散層上にＨＴＯ膜が形成され、前記シリコン層あるいは
シリコンゲルマニウム層に接続し前記ＨＴＯ膜上に配設
されたメモリセル用のワード線が形成され、前記第１の
拡散層あるいは第２の拡散層を前記メモリセルのビット
線とする。
【００２６】あるいは、本発明の不揮発性半導体記憶装
置では、半導体基板表面に対向して形成された第１の拡
散層と第２の拡散層と、前記拡散層間がチャネル領域と
され該チャネル領域上に順に形成された第１の絶縁層、
孤立絶縁体および第３の絶縁層、とを有し、前記第１の
拡散層および第２の拡散層上に絶縁膜が形成され、前記
第３の絶縁層上および前記絶縁膜上にメモリセル用のワ
ード線が形成され、前記第１の拡散層あるいは第２の拡
散層を前記メモリセルのビット線とする。ここで、前記
孤立絶縁体が半球状、島状、柱状の構造になっている。
置では、半導体基板表面に対向して形成された第１の拡
散層と第２の拡散層と、前記拡散層間がチャネル領域と
され該チャネル領域上に順に形成された第１の絶縁層、
孤立絶縁体および第３の絶縁層、とを有し、前記第１の
拡散層および第２の拡散層上に絶縁膜が形成され、前記
第３の絶縁層上および前記絶縁膜上にメモリセル用のワ
ード線が形成され、前記第１の拡散層あるいは第２の拡
散層を前記メモリセルのビット線とする。ここで、前記
孤立絶縁体が半球状、島状、柱状の構造になっている。
【００２７】あるいは、本発明の不揮発性半導体記憶装
置では、前記第１の拡散層あるいは第２の拡散層に近接
し前記チャネル領域上に在る複数の前記孤立絶縁体に情
報電荷の書き込み・消去領域が２箇所形成されている。
置では、前記第１の拡散層あるいは第２の拡散層に近接
し前記チャネル領域上に在る複数の前記孤立絶縁体に情
報電荷の書き込み・消去領域が２箇所形成されている。
【００２８】そして、前記第１の拡散層表面あるいは第
２の拡散層表面にシリサイド層が形成されている。更に
は、前記第１の絶縁層および第３の絶縁層は酸化シリコ
ンで構成され、前記第２の絶縁層あるいは前記孤立絶縁
体は窒化シリコンで構成されている。また、ワード線は
高融点金属、シリサイド、ポリサイドで構成されてい
る。
２の拡散層表面にシリサイド層が形成されている。更に
は、前記第１の絶縁層および第３の絶縁層は酸化シリコ
ンで構成され、前記第２の絶縁層あるいは前記孤立絶縁
体は窒化シリコンで構成されている。また、ワード線は
高融点金属、シリサイド、ポリサイドで構成されてい
る。
【００２９】そして、本発明の不揮発性半導体記憶装置
の製造方法は、半導体基板表面に第１の絶縁層、第２の
絶縁層、第３の絶縁層、第１の導電層および酸化阻止膜
をこの順に積層して形成する工程と、前記酸化阻止膜上
にスリット状のレジストマスクを形成し、前記レジスト
マスクをエッチングマスクにして前記酸化阻止膜、第１
の導電層をドライエッチングする工程と、前記ドライエ
ッチング後、前記レジストマスクを用いたイオン注入に
より前記半導体基板表面に不純物を導入し第１の拡散層
と第２の拡散層を形成する工程と、前記レジストマスク
を除去した後、前記ドライエッチングで形成したスリッ
ト状の酸化阻止膜およびスリット状の第１の導電層を酸
化マスクにした熱酸化を行い前記第１の拡散層と第２の
拡散層上に熱酸化膜を形成する工程と、前記スリット状
の酸化阻止膜を除去した後、前記熱酸化膜および前記ス
リット状の第１の導電層に被着する第２の導電層を形成
する工程と、前記第２の導電層を加工し配線層を形成す
ると同時に前記スリット状の第１の導電層を加工する工
程と、を含む。
の製造方法は、半導体基板表面に第１の絶縁層、第２の
絶縁層、第３の絶縁層、第１の導電層および酸化阻止膜
をこの順に積層して形成する工程と、前記酸化阻止膜上
にスリット状のレジストマスクを形成し、前記レジスト
マスクをエッチングマスクにして前記酸化阻止膜、第１
の導電層をドライエッチングする工程と、前記ドライエ
ッチング後、前記レジストマスクを用いたイオン注入に
より前記半導体基板表面に不純物を導入し第１の拡散層
と第２の拡散層を形成する工程と、前記レジストマスク
を除去した後、前記ドライエッチングで形成したスリッ
ト状の酸化阻止膜およびスリット状の第１の導電層を酸
化マスクにした熱酸化を行い前記第１の拡散層と第２の
拡散層上に熱酸化膜を形成する工程と、前記スリット状
の酸化阻止膜を除去した後、前記熱酸化膜および前記ス
リット状の第１の導電層に被着する第２の導電層を形成
する工程と、前記第２の導電層を加工し配線層を形成す
ると同時に前記スリット状の第１の導電層を加工する工
程と、を含む。
【００３０】あるいは、本発明の不揮発性半導体記憶装
置の製造方法は、半導体基板表面に第１の絶縁層、第２
の絶縁層、第３の絶縁層および第１の導電層をこの順に
積層して形成する工程と、前記第１の導電層上にスリッ
ト状のレジストマスクを形成し、前記レジストマスクを
エッチングマスクにして前記第１の導電層、第３の絶縁
層、第２の絶縁層をこの順にドライエッチングする工程
と、前記レジストマスクを用いたイオン注入により前記
半導体基板表面に不純物を導入し第１の拡散層と第２の
拡散層を形成する工程と、前記レジストマスクを除去し
た後、前記ドライエッチングで形成したスリット状の第
１の導電層間を充填するＨＴＯ膜を前記第１の拡散層と
第２の拡散層上に形成する工程と、前記ＨＴＯ膜を化学
機械研磨し不要部を除去する工程と、前記ＨＴＯ膜およ
び前記スリット状の第１の導電層に被着する第２の導電
層を形成する工程と、前記第２の導電層を加工し配線層
を形成すると同時に前記スリット状の第１の導電層を加
工する工程と、を含む。
置の製造方法は、半導体基板表面に第１の絶縁層、第２
の絶縁層、第３の絶縁層および第１の導電層をこの順に
積層して形成する工程と、前記第１の導電層上にスリッ
ト状のレジストマスクを形成し、前記レジストマスクを
エッチングマスクにして前記第１の導電層、第３の絶縁
層、第２の絶縁層をこの順にドライエッチングする工程
と、前記レジストマスクを用いたイオン注入により前記
半導体基板表面に不純物を導入し第１の拡散層と第２の
拡散層を形成する工程と、前記レジストマスクを除去し
た後、前記ドライエッチングで形成したスリット状の第
１の導電層間を充填するＨＴＯ膜を前記第１の拡散層と
第２の拡散層上に形成する工程と、前記ＨＴＯ膜を化学
機械研磨し不要部を除去する工程と、前記ＨＴＯ膜およ
び前記スリット状の第１の導電層に被着する第２の導電
層を形成する工程と、前記第２の導電層を加工し配線層
を形成すると同時に前記スリット状の第１の導電層を加
工する工程と、を含む。
【００３１】あるいは、本発明の不揮発性半導体記憶装
置の製造方法は、導体基板表面に第１の絶縁層、第２の
絶縁層、第３の絶縁層、第１の導電層およびエッチング
阻止膜をこの順に積層して形成する工程と、前記第１の
導電層上にスリット状のレジストマスクを形成し、前記
レジストマスクをエッチングマスクにして前記エッチン
グ阻止膜、第１の導電層、第３の絶縁層、第２の絶縁層
をこの順にドライエッチングする工程と、前記レジスト
マスクを用いたイオン注入により前記半導体基板表面に
不純物を導入し第１の拡散層と第２の拡散層を形成する
工程と、前記レジストマスクを除去した後、前記ドライ
エッチングで形成したスリット状の第１の導電層の側壁
にサイドウォール絶縁膜を形成すると共に前記第１の拡
散層と第２の拡散層の表面を露出させる工程と、前記露
出した第１の拡散層と第２の拡散層表面にシリサイド層
を形成する工程と、前記ドライエッチングで形成したス
リット状の第１の導電層間を充填するＨＴＯ膜を前記シ
リサイド層上に形成する工程と、前記ＨＴＯ膜を化学機
械研磨し不要部を除去する工程と、前記ＨＴＯ膜および
前記スリット状の第１の導電層に被着する第２の導電層
を形成する工程と、前記第２の導電層を加工し配線層を
形成すると同時に前記スリット状の第１の導電層を加工
する工程と、を含む。
置の製造方法は、導体基板表面に第１の絶縁層、第２の
絶縁層、第３の絶縁層、第１の導電層およびエッチング
阻止膜をこの順に積層して形成する工程と、前記第１の
導電層上にスリット状のレジストマスクを形成し、前記
レジストマスクをエッチングマスクにして前記エッチン
グ阻止膜、第１の導電層、第３の絶縁層、第２の絶縁層
をこの順にドライエッチングする工程と、前記レジスト
マスクを用いたイオン注入により前記半導体基板表面に
不純物を導入し第１の拡散層と第２の拡散層を形成する
工程と、前記レジストマスクを除去した後、前記ドライ
エッチングで形成したスリット状の第１の導電層の側壁
にサイドウォール絶縁膜を形成すると共に前記第１の拡
散層と第２の拡散層の表面を露出させる工程と、前記露
出した第１の拡散層と第２の拡散層表面にシリサイド層
を形成する工程と、前記ドライエッチングで形成したス
リット状の第１の導電層間を充填するＨＴＯ膜を前記シ
リサイド層上に形成する工程と、前記ＨＴＯ膜を化学機
械研磨し不要部を除去する工程と、前記ＨＴＯ膜および
前記スリット状の第１の導電層に被着する第２の導電層
を形成する工程と、前記第２の導電層を加工し配線層を
形成すると同時に前記スリット状の第１の導電層を加工
する工程と、を含む。
【００３２】そして、前記第３の絶縁層は、前記第２の
絶縁層を活性酸素の雰囲気で熱酸化して形成する。
絶縁層を活性酸素の雰囲気で熱酸化して形成する。
【００３３】あるいは、本発明の不揮発性半導体記憶装
置の製造方法は、半導体基板表面に第１の絶縁層、孤立
絶縁体、第３の絶縁層および第１の導電層をこの順に積
層して形成する工程と、前記第１の導電層上にスリット
状のレジストマスクを形成し、前記レジストマスクをエ
ッチングマスクにして前記第１の導電層をドライエッチ
ングする工程と、前記レジストマスクを用いたイオン注
入により前記半導体基板表面に不純物を導入し第１の拡
散層と第２の拡散層を形成する工程と、前記レジストマ
スクを除去した後、前記ドライエッチングで形成したス
リット状の第１の導電層間であって前記前記第１の拡散
層と第２の拡散層上に絶縁膜を形成する工程と、前記絶
縁膜および前記スリット状の第１の導電層に被着する第
２の導電層を形成する工程と、前記第２の導電層を加工
し配線層を形成すると同時に前記スリット状の第１の導
電層を加工する工程と、を含む。ここで、前記孤立絶縁
体を半球状、島状、柱状の構造に形成する。
置の製造方法は、半導体基板表面に第１の絶縁層、孤立
絶縁体、第３の絶縁層および第１の導電層をこの順に積
層して形成する工程と、前記第１の導電層上にスリット
状のレジストマスクを形成し、前記レジストマスクをエ
ッチングマスクにして前記第１の導電層をドライエッチ
ングする工程と、前記レジストマスクを用いたイオン注
入により前記半導体基板表面に不純物を導入し第１の拡
散層と第２の拡散層を形成する工程と、前記レジストマ
スクを除去した後、前記ドライエッチングで形成したス
リット状の第１の導電層間であって前記前記第１の拡散
層と第２の拡散層上に絶縁膜を形成する工程と、前記絶
縁膜および前記スリット状の第１の導電層に被着する第
２の導電層を形成する工程と、前記第２の導電層を加工
し配線層を形成すると同時に前記スリット状の第１の導
電層を加工する工程と、を含む。ここで、前記孤立絶縁
体を半球状、島状、柱状の構造に形成する。
【００３４】そして、前記第１の導電層は不純物含有の
シリコン層あるいはシリコンゲルマニウム層で形成し、
前記第２の導電層は高融点金属膜、シリサイド膜、ポリ
サイド膜で形成する。
シリコン層あるいはシリコンゲルマニウム層で形成し、
前記第２の導電層は高融点金属膜、シリサイド膜、ポリ
サイド膜で形成する。
【００３５】また、前記第１の絶縁層および第３の絶縁
層は酸化シリコンで形成し、前記第２の絶縁層あるいは
前記孤立絶縁体は窒化シリコンで形成する。
層は酸化シリコンで形成し、前記第２の絶縁層あるいは
前記孤立絶縁体は窒化シリコンで形成する。
【００３６】本発明では、上述した第１（２）の拡散層
上には絶縁膜が高精度（その寸法等）に形成できるよう
になる。このために、メモリセルの微細化それに伴う不
揮発性半導体記憶装置の高密度化、高集積化が促進され
る。
上には絶縁膜が高精度（その寸法等）に形成できるよう
になる。このために、メモリセルの微細化それに伴う不
揮発性半導体記憶装置の高密度化、高集積化が促進され
る。
【００３７】また、本発明では、不揮発性半導体記憶装
置の製造工程において、第１の絶縁層の熱窒化等による
絶縁性の低下は大幅に抑制される。更には、情報電荷が
孤立絶縁体領域に保持できるようになる。これ等のため
に、不揮発性半導体記憶装置での情報電荷の保持特性が
大幅に向上する。そして、不揮発性半導体記憶装置の高
機（性）能化、多機能化が促進する。
置の製造工程において、第１の絶縁層の熱窒化等による
絶縁性の低下は大幅に抑制される。更には、情報電荷が
孤立絶縁体領域に保持できるようになる。これ等のため
に、不揮発性半導体記憶装置での情報電荷の保持特性が
大幅に向上する。そして、不揮発性半導体記憶装置の高
機（性）能化、多機能化が促進する。
【００３８】また、本発明では、半球状等の孤立絶縁体
を情報電荷の書き込み領域とするために、情報の多値化
が更に容易になり、４ビット／１セルが可能になる。
を情報電荷の書き込み領域とするために、情報の多値化
が更に容易になり、４ビット／１セルが可能になる。
【００３９】また、本発明をフラッシュメモリに適用す
ると、上記効果の他に、その動作、特に蓄積情報の読み
出し動作の高速化が促進される。更に、フラッシュメモ
リ製品の量産製造が非常に容易になりその製造コストが
大幅に低減する。
ると、上記効果の他に、その動作、特に蓄積情報の読み
出し動作の高速化が促進される。更に、フラッシュメモ
リ製品の量産製造が非常に容易になりその製造コストが
大幅に低減する。
【００４０】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図１乃至図３に基づいて説明する。図１は、本
発明を適用した場合のＮＲＯＭセル部の製造工程順の断
面図である。また、図２は同様な製造工程順の平面図で
ある。本発明の構造については、上記製造方法の中で説
明される。
について図１乃至図３に基づいて説明する。図１は、本
発明を適用した場合のＮＲＯＭセル部の製造工程順の断
面図である。また、図２は同様な製造工程順の平面図で
ある。本発明の構造については、上記製造方法の中で説
明される。
【００４１】図１（ａ）に示すように、シリコン基板１
のラジカル酸化あるいは熱酸化で成長させた膜４ｎｍ程
度のシリコン酸化膜で第１の絶縁層である第１絶縁膜２
を形成し、ＣＶＤ法で膜厚７ｎｍ程度のシリコン窒化膜
を成膜し、このシリコン窒化膜をラジカル酸化でその表
面を膜厚４ｎｍ程度のシリコン酸化膜に変える。このよ
うにして、膜厚が５ｎｍ程度の第２の絶縁層である第２
絶縁膜３と膜厚が４ｎｍ程度の第３の絶縁層である第３
絶縁膜を形成し、ＯＮＯ構造の積層する絶縁膜を設け
る。
のラジカル酸化あるいは熱酸化で成長させた膜４ｎｍ程
度のシリコン酸化膜で第１の絶縁層である第１絶縁膜２
を形成し、ＣＶＤ法で膜厚７ｎｍ程度のシリコン窒化膜
を成膜し、このシリコン窒化膜をラジカル酸化でその表
面を膜厚４ｎｍ程度のシリコン酸化膜に変える。このよ
うにして、膜厚が５ｎｍ程度の第２の絶縁層である第２
絶縁膜３と膜厚が４ｎｍ程度の第３の絶縁層である第３
絶縁膜を形成し、ＯＮＯ構造の積層する絶縁膜を設け
る。
【００４２】更に、上記第３絶縁膜４を被覆するように
第１の導電層としてシリコン層５をＣＶＤ法で堆積させ
る。ここで、シリコン層５は、膜厚が３０ｎｍ程度でノ
ンドープのアモルファスシリコン膜あるいは多結晶シリ
コン膜である。そして、このシリコン層５表面に被着す
る膜厚が５０ｎｍ程度の酸化阻止膜であるシリコン窒化
膜６をＣＶＤ法で成膜する。ここで、シリコン層の代わ
りにシリコンゲルマニウム層を用いてもよい。
第１の導電層としてシリコン層５をＣＶＤ法で堆積させ
る。ここで、シリコン層５は、膜厚が３０ｎｍ程度でノ
ンドープのアモルファスシリコン膜あるいは多結晶シリ
コン膜である。そして、このシリコン層５表面に被着す
る膜厚が５０ｎｍ程度の酸化阻止膜であるシリコン窒化
膜６をＣＶＤ法で成膜する。ここで、シリコン層の代わ
りにシリコンゲルマニウム層を用いてもよい。
【００４３】このようにした後、公知のリソグラフィ技
術で、短冊状（スリット状）パターンとなる拡散層パタ
ーンを有するレジストマスク７をシリコン窒化膜６上に
形成する。
術で、短冊状（スリット状）パターンとなる拡散層パタ
ーンを有するレジストマスク７をシリコン窒化膜６上に
形成する。
【００４４】次に、図１（ｂ）に示すように、ドライエ
ッチング技術で上記シリコン窒化膜６、シリコン層５、
第３絶縁膜４、第２絶縁膜３を順次エッチング除去し開
口８を形成する。その後、図１（ｂ）に示すように、レ
ジストマスク７をイオン注入マスクにしヒ素不純物をイ
オン注入し上記レジストマスク７を除去する。そして、
更に熱処理を施して第１拡散層９、第２拡散層１０、第
３拡散層１１をシリコン基板１表面に形成する。
ッチング技術で上記シリコン窒化膜６、シリコン層５、
第３絶縁膜４、第２絶縁膜３を順次エッチング除去し開
口８を形成する。その後、図１（ｂ）に示すように、レ
ジストマスク７をイオン注入マスクにしヒ素不純物をイ
オン注入し上記レジストマスク７を除去する。そして、
更に熱処理を施して第１拡散層９、第２拡散層１０、第
３拡散層１１をシリコン基板１表面に形成する。
【００４５】次に、従来の技術と同様にして全面を熱酸
化する。図１（ｃ）に示すように、この熱酸化により膜
厚が１００ｎｍの拡散層上絶縁膜１２を、上記第１拡散
層９、第２拡散層１０、第３拡散層１１表面に形成す
る。このようにして、第３絶縁膜４（シリコン酸化膜）
／第２絶縁膜３（シリコン窒化膜）／第１絶縁膜２（シ
リコン酸化膜）で成るＯＮＯ構造の積層する絶縁膜が形
成されることになる。この工程において、積層するＯＮ
Ｏ構造の絶縁膜上には、スリット状のシリコン層５ａ、
シリコン窒化膜６ａが形成されている。
化する。図１（ｃ）に示すように、この熱酸化により膜
厚が１００ｎｍの拡散層上絶縁膜１２を、上記第１拡散
層９、第２拡散層１０、第３拡散層１１表面に形成す
る。このようにして、第３絶縁膜４（シリコン酸化膜）
／第２絶縁膜３（シリコン窒化膜）／第１絶縁膜２（シ
リコン酸化膜）で成るＯＮＯ構造の積層する絶縁膜が形
成されることになる。この工程において、積層するＯＮ
Ｏ構造の絶縁膜上には、スリット状のシリコン層５ａ、
シリコン窒化膜６ａが形成されている。
【００４６】次に、上記スリット状のシリコン窒化膜６
ａをエッチング除去し、スリット状のシリコン層５ａに
Ｎ型不純物を導入する。
ａをエッチング除去し、スリット状のシリコン層５ａに
Ｎ型不純物を導入する。
【００４７】次に、図１（ｄ）に示すように、第２の導
電層として、膜厚が２００ｎｍ程度のタングステンシリ
サイド膜を全面に堆積させ、公知のリソグラフィ技術と
ドライエッチング技術とで加工し、ワード線１４を形成
する。このワード線１４の形成工程において、スリット
状のシリコン層５ａも加工しゲート電極１３を形成す
る。
電層として、膜厚が２００ｎｍ程度のタングステンシリ
サイド膜を全面に堆積させ、公知のリソグラフィ技術と
ドライエッチング技術とで加工し、ワード線１４を形成
する。このワード線１４の形成工程において、スリット
状のシリコン層５ａも加工しゲート電極１３を形成す
る。
【００４８】このようにして、図１（ｄ）に示すよう
に、シリコン基板１上に第１拡散層９、第２拡散層１
０、第３拡散層１１等でもってＮＲＯＭセルのビット線
が形成され、ＯＮＯ構造となる第１絶縁膜２、第２絶縁
膜３、第３絶縁膜４でもって情報電荷の書き込み・消去
の領域が形成される。そして、ワード線１４が配設さ
れ、本発明におけるＮＲＯＭセルの基本構造ができあが
る。
に、シリコン基板１上に第１拡散層９、第２拡散層１
０、第３拡散層１１等でもってＮＲＯＭセルのビット線
が形成され、ＯＮＯ構造となる第１絶縁膜２、第２絶縁
膜３、第３絶縁膜４でもって情報電荷の書き込み・消去
の領域が形成される。そして、ワード線１４が配設さ
れ、本発明におけるＮＲＯＭセルの基本構造ができあが
る。
【００４９】次に、上記製造方法をその平面図で概略説
明する。図２（ａ）に示すように、シリコン基板の所定
の領域に素子分離領域１５を形成し、その内部の活性領
域にＮＲＯＭセルを形成する。図１（ａ）で説明した工
程で、第１絶縁膜２、第２絶縁膜３、第３絶縁膜４、シ
リコン層５、シリコン窒化膜６を積層して形成する。
明する。図２（ａ）に示すように、シリコン基板の所定
の領域に素子分離領域１５を形成し、その内部の活性領
域にＮＲＯＭセルを形成する。図１（ａ）で説明した工
程で、第１絶縁膜２、第２絶縁膜３、第３絶縁膜４、シ
リコン層５、シリコン窒化膜６を積層して形成する。
【００５０】次に、図２（ｂ）の工程で、スリット状の
レジストマスク７、第１拡散層９、第２拡散層１０、第
３拡散層１１を形成する。この工程が図１（ｂ）の工程
に対応する。
レジストマスク７、第１拡散層９、第２拡散層１０、第
３拡散層１１を形成する。この工程が図１（ｂ）の工程
に対応する。
【００５１】次に、図２（ｃ）に示すように、レジスト
マスク７を除去した後、上記それぞれの拡散層上に熱酸
化により拡散層上絶縁膜１２を形成する。この工程にお
いて、スリット状のシリコン層５ａが形成される。この
工程が図１（ｃ）の工程に対応する。
マスク７を除去した後、上記それぞれの拡散層上に熱酸
化により拡散層上絶縁膜１２を形成する。この工程にお
いて、スリット状のシリコン層５ａが形成される。この
工程が図１（ｃ）の工程に対応する。
【００５２】次に、図２（ｄ）に示すように、上述した
ように全面に堆積させた第２の導電層および上記スリッ
ト状のシリコン層５ａを加工し、ワード線１４を形成す
ると同時にゲート電極１３を形成する。このようにし
て、第１拡散層９、第２拡散層１０、第３拡散層１１で
構成されるビット線とワード線１４は直交して配設され
ることになる。
ように全面に堆積させた第２の導電層および上記スリッ
ト状のシリコン層５ａを加工し、ワード線１４を形成す
ると同時にゲート電極１３を形成する。このようにし
て、第１拡散層９、第２拡散層１０、第３拡散層１１で
構成されるビット線とワード線１４は直交して配設され
ることになる。
【００５３】次に、本発明の第１の実施の形態での効果
について図３を参照して説明する。図３に示すように、
本発明では、熱酸化による拡散層上絶縁膜１２の形成に
おいて、酸化膜の横方向への成長により食い込み量ΔＷ
2 が大幅に低減するようになる。ここで、本発明での食
い込み量ΔＷ2 は、従来の技術の場合の食い込み量ΔＷ
1 の１／２以下になる。
について図３を参照して説明する。図３に示すように、
本発明では、熱酸化による拡散層上絶縁膜１２の形成に
おいて、酸化膜の横方向への成長により食い込み量ΔＷ
2 が大幅に低減するようになる。ここで、本発明での食
い込み量ΔＷ2 は、従来の技術の場合の食い込み量ΔＷ
1 の１／２以下になる。
【００５４】この理由は、以下の通りである。本発明の
特徴は、上記熱酸化の工程において、ＯＮＯ構造となる
第３絶縁膜４／第２絶縁膜３／第１絶縁膜２上にシリコ
ン層５ａが形成され、シリコン層５ａ表面にシリコン窒
化膜６ａが被着されるところにある。このために、熱酸
化工程においてシリコン窒化膜６ａは、シリコン層５ａ
に大きな圧縮応力を与え、酸化剤である酸素の横方向へ
の拡散を抑制する。この酸化剤の拡散抑制により横方向
の酸化が抑えられて、食い込み量ΔＷ2 が大幅に低減す
るようになる。なお、この熱酸化後には、シリコン窒化
膜６ａ表面が酸化されてシリコン酸化膜１６が形成され
る。
特徴は、上記熱酸化の工程において、ＯＮＯ構造となる
第３絶縁膜４／第２絶縁膜３／第１絶縁膜２上にシリコ
ン層５ａが形成され、シリコン層５ａ表面にシリコン窒
化膜６ａが被着されるところにある。このために、熱酸
化工程においてシリコン窒化膜６ａは、シリコン層５ａ
に大きな圧縮応力を与え、酸化剤である酸素の横方向へ
の拡散を抑制する。この酸化剤の拡散抑制により横方向
の酸化が抑えられて、食い込み量ΔＷ2 が大幅に低減す
るようになる。なお、この熱酸化後には、シリコン窒化
膜６ａ表面が酸化されてシリコン酸化膜１６が形成され
る。
【００５５】また、本発明では、シリコン窒化膜で成る
第２絶縁膜３の熱酸化はラジカル酸化で行う。このラジ
カル酸化はシリコン窒化膜を７００℃以下の低温で容易
に酸化する。このような低温酸化であると、酸化温度が
７５０℃以上となる従来の技術で説明したような場合
で、第２絶縁膜中の窒素等が第１絶縁膜２中に侵入する
ことは大幅に抑えられる。更に、拡散層上絶縁膜１２の
形成のための熱酸化工程において、シリコン層５ａが保
護膜として機能し、第２絶縁膜３は上記熱酸化から保護
される。ここで、ラジカル酸化は、中性ラジカルあるい
はイオン等に励起された酸素すなわち活性酸素の雰囲気
で行う。
第２絶縁膜３の熱酸化はラジカル酸化で行う。このラジ
カル酸化はシリコン窒化膜を７００℃以下の低温で容易
に酸化する。このような低温酸化であると、酸化温度が
７５０℃以上となる従来の技術で説明したような場合
で、第２絶縁膜中の窒素等が第１絶縁膜２中に侵入する
ことは大幅に抑えられる。更に、拡散層上絶縁膜１２の
形成のための熱酸化工程において、シリコン層５ａが保
護膜として機能し、第２絶縁膜３は上記熱酸化から保護
される。ここで、ラジカル酸化は、中性ラジカルあるい
はイオン等に励起された酸素すなわち活性酸素の雰囲気
で行う。
【００５６】このために、第１絶縁膜２を構成するシリ
コン酸化膜の一部領域の熱窒化はほとんど無くなる。ま
た、シリコン基板１表面に異物が形成されることも無く
なる。そして、従来の技術で説明したような情報電荷の
保持時間が大幅に減縮するということは防止できるよう
になる。
コン酸化膜の一部領域の熱窒化はほとんど無くなる。ま
た、シリコン基板１表面に異物が形成されることも無く
なる。そして、従来の技術で説明したような情報電荷の
保持時間が大幅に減縮するということは防止できるよう
になる。
【００５７】また、上述したように第１絶縁膜２をシリ
コン基板１のラジカル酸化で行うと、膜中の正孔トラッ
プは減少し、従来の技術で説明した情報電荷の消去時に
おいての耐性が向上する。このようにして、記憶素子の
書き込み・消去回数が増加するようになる。
コン基板１のラジカル酸化で行うと、膜中の正孔トラッ
プは減少し、従来の技術で説明した情報電荷の消去時に
おいての耐性が向上する。このようにして、記憶素子の
書き込み・消去回数が増加するようになる。
【００５８】次に、本発明の第２の実施の形態について
図４と図５に基づいて説明する。図４は、本発明を適用
した場合のＮＲＯＭセル部の製造工程順の断面図であ
る。また、図５は同様な製造工程順の平面図である。本
発明の構造については、上記製造方法の中で説明され
る。この実施の形態では、拡散層上絶縁膜を、熱酸化法
ではなく、ＣＶＤによる絶縁膜の埋め込み法で形成す
る。
図４と図５に基づいて説明する。図４は、本発明を適用
した場合のＮＲＯＭセル部の製造工程順の断面図であ
る。また、図５は同様な製造工程順の平面図である。本
発明の構造については、上記製造方法の中で説明され
る。この実施の形態では、拡散層上絶縁膜を、熱酸化法
ではなく、ＣＶＤによる絶縁膜の埋め込み法で形成す
る。
【００５９】図４（ａ）に示すように、第１の実施の形
態と同様にシリコン基板１のラジカル酸化あるいは熱酸
化等で第１絶縁膜２を形成し、膜厚７ｎｍ程度のシリコ
ン窒化膜を成膜し、このシリコン窒化膜のラジカル酸化
でその表面を膜厚４ｎｍ程度のシリコン酸化膜に変え
る。このようにして、膜厚が５ｎｍ程度の第２絶縁膜３
と膜厚が４ｎｍ程度の第３絶縁膜を形成し、ＯＮＯ構造
の積層する絶縁膜を設ける。
態と同様にシリコン基板１のラジカル酸化あるいは熱酸
化等で第１絶縁膜２を形成し、膜厚７ｎｍ程度のシリコ
ン窒化膜を成膜し、このシリコン窒化膜のラジカル酸化
でその表面を膜厚４ｎｍ程度のシリコン酸化膜に変え
る。このようにして、膜厚が５ｎｍ程度の第２絶縁膜３
と膜厚が４ｎｍ程度の第３絶縁膜を形成し、ＯＮＯ構造
の積層する絶縁膜を設ける。
【００６０】更に、上記第３絶縁膜４を被覆するように
第１の導電層として導電膜１７をＣＶＤ法で堆積させ
る。ここで、導電膜１７は、膜厚が２００ｎｍ程度でＮ
型不純物を含有するアモルファスシリコン膜、多結晶シ
リコン膜あるいはシリコンゲルマニウム膜である。
第１の導電層として導電膜１７をＣＶＤ法で堆積させ
る。ここで、導電膜１７は、膜厚が２００ｎｍ程度でＮ
型不純物を含有するアモルファスシリコン膜、多結晶シ
リコン膜あるいはシリコンゲルマニウム膜である。
【００６１】次に、リソグラフィ技術でスリット状の拡
散層パターンを有するレジストマスク７を導電膜１７上
に形成する。そして、図４（ｂ）に示すように、ドライ
エッチング技術で上記導電膜１７をスリット状のパター
ンに加工し短冊状導電膜１７ａを形成し、上記レジスト
マスク７を除去する。そして、短冊状導電膜１７ａをイ
オン注入マスクにしヒ素不純物をイオン注入し熱処理を
施して第１拡散層９、第２拡散層１０、第３拡散層１１
をシリコン基板１表面に形成する。
散層パターンを有するレジストマスク７を導電膜１７上
に形成する。そして、図４（ｂ）に示すように、ドライ
エッチング技術で上記導電膜１７をスリット状のパター
ンに加工し短冊状導電膜１７ａを形成し、上記レジスト
マスク７を除去する。そして、短冊状導電膜１７ａをイ
オン注入マスクにしヒ素不純物をイオン注入し熱処理を
施して第１拡散層９、第２拡散層１０、第３拡散層１１
をシリコン基板１表面に形成する。
【００６２】次に、ＣＶＤ法で全面に膜厚３００ｎｍ程
度のシリコン酸化膜を成膜し、上記短冊状導電膜１７ａ
を研磨ストッパとして、上記シリコン酸化膜を化学機械
研磨（ＣＭＰ）法で研磨し不要部分を除去する。ここ
で、上記ＣＶＤ法によるシリコン酸化膜の成膜では、反
応ガスとしてモノシラン（ＳｉＨ4 ）と亜酸化窒素（Ｎ
2 Ｏ）を用い、成膜温度は７００℃〜８００℃と高くす
る。すなわち、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕ
ｒｅ Ｏｘｉｄｅ）膜を形成する。このようにして、図
４（ｃ）に示すように、第１拡散層９、第２拡散層１
０、第３拡散層１１上部に膜厚が２００ｎｍ程度の拡散
層上絶縁膜１８を形成する。このＨＴＯ膜は段差被覆性
に優れるために、上記短冊状導電膜１７ａ間を完全に埋
め込むようになる。更には、上記ＨＴＯ膜の絶縁性と品
質は非常に高いものとなる。
度のシリコン酸化膜を成膜し、上記短冊状導電膜１７ａ
を研磨ストッパとして、上記シリコン酸化膜を化学機械
研磨（ＣＭＰ）法で研磨し不要部分を除去する。ここ
で、上記ＣＶＤ法によるシリコン酸化膜の成膜では、反
応ガスとしてモノシラン（ＳｉＨ4 ）と亜酸化窒素（Ｎ
2 Ｏ）を用い、成膜温度は７００℃〜８００℃と高くす
る。すなわち、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕ
ｒｅ Ｏｘｉｄｅ）膜を形成する。このようにして、図
４（ｃ）に示すように、第１拡散層９、第２拡散層１
０、第３拡散層１１上部に膜厚が２００ｎｍ程度の拡散
層上絶縁膜１８を形成する。このＨＴＯ膜は段差被覆性
に優れるために、上記短冊状導電膜１７ａ間を完全に埋
め込むようになる。更には、上記ＨＴＯ膜の絶縁性と品
質は非常に高いものとなる。
【００６３】次に、図４（ｄ）に示すように、第２の導
電層として、膜厚が２００ｎｍ程度のタングステンシリ
サイド膜を全面に堆積させ、公知のリソグラフィ技術と
ドライエッチング技術とで加工し、ワード線１４を形成
する。このワード線１４の形成工程において、短冊状導
電膜１７ａも加工しゲート電極１９を形成する。
電層として、膜厚が２００ｎｍ程度のタングステンシリ
サイド膜を全面に堆積させ、公知のリソグラフィ技術と
ドライエッチング技術とで加工し、ワード線１４を形成
する。このワード線１４の形成工程において、短冊状導
電膜１７ａも加工しゲート電極１９を形成する。
【００６４】このようにして、図４（ｄ）に示すよう
に、シリコン基板１上に第１拡散層９、第２拡散層１
０、第３拡散層１１等でもってＮＲＯＭセルのビット線
が形成され、ＯＮＯ構造となる第１絶縁膜２、第２絶縁
膜３、第３絶縁膜４でもって情報電荷の書き込み・消去
の領域が形成される。そして、ワード線１４が配設さ
れ、本発明におけるＮＲＯＭセルの基本構造ができあが
る。
に、シリコン基板１上に第１拡散層９、第２拡散層１
０、第３拡散層１１等でもってＮＲＯＭセルのビット線
が形成され、ＯＮＯ構造となる第１絶縁膜２、第２絶縁
膜３、第３絶縁膜４でもって情報電荷の書き込み・消去
の領域が形成される。そして、ワード線１４が配設さ
れ、本発明におけるＮＲＯＭセルの基本構造ができあが
る。
【００６５】次に、上記製造方法をその平面図で概略説
明する。図５（ａ）に示すように、シリコン基板の所定
の領域に素子分離領域１５を形成し、その内部の活性領
域にＮＲＯＭセルを形成する。図４（ａ）で説明した工
程で、第１絶縁膜２、第２絶縁膜３、第３絶縁膜４、導
電膜１７を積層して形成する。
明する。図５（ａ）に示すように、シリコン基板の所定
の領域に素子分離領域１５を形成し、その内部の活性領
域にＮＲＯＭセルを形成する。図４（ａ）で説明した工
程で、第１絶縁膜２、第２絶縁膜３、第３絶縁膜４、導
電膜１７を積層して形成する。
【００６６】次に、図５（ｂ）の工程で、短冊状導電膜
１７ａ、第１拡散層９、第２拡散層１０、第３拡散層１
１を形成する。この工程が図４（ｂ）の工程に対応す
る。次に、図５（ｃ）に示すように、上記それぞれの拡
散層上にスリット状の拡散層上絶縁膜１８を形成する。
この工程が図４（ｃ）の工程に対応する。
１７ａ、第１拡散層９、第２拡散層１０、第３拡散層１
１を形成する。この工程が図４（ｂ）の工程に対応す
る。次に、図５（ｃ）に示すように、上記それぞれの拡
散層上にスリット状の拡散層上絶縁膜１８を形成する。
この工程が図４（ｃ）の工程に対応する。
【００６７】次に、図５（ｄ）に示すように、上述した
ように全面に堆積させた第２の導電層および上記短冊状
導電膜１７ａを加工し、ワード線１４を形成すると同時
にゲート電極１９を形成する。このようにして、第１拡
散層９、第２拡散層１０、第３拡散層１１で構成される
ビット線とワード線１４は直交して配設される。
ように全面に堆積させた第２の導電層および上記短冊状
導電膜１７ａを加工し、ワード線１４を形成すると同時
にゲート電極１９を形成する。このようにして、第１拡
散層９、第２拡散層１０、第３拡散層１１で構成される
ビット線とワード線１４は直交して配設される。
【００６８】この実施の形態では、第１の実施の形態で
の効果と同質の効果が生じる。そして、この場合には、
拡散層上絶縁膜１８の横方向への食い込み量はほとんど
零になる。また、拡散層上絶縁膜１８の膜厚を厚くする
ことが容易になるために、ＮＲＯＭセルのビット線とワ
ード線間の寄生容量が大幅に低減する。
の効果と同質の効果が生じる。そして、この場合には、
拡散層上絶縁膜１８の横方向への食い込み量はほとんど
零になる。また、拡散層上絶縁膜１８の膜厚を厚くする
ことが容易になるために、ＮＲＯＭセルのビット線とワ
ード線間の寄生容量が大幅に低減する。
【００６９】次に、本発明の第３の実施の形態について
図６に基づいて説明する。図６は、本発明を適用した場
合のＮＲＯＭセル部の製造工程順の断面図である。この
実施の形態では、拡散層上にシリサイド層を形成する。
図６に基づいて説明する。図６は、本発明を適用した場
合のＮＲＯＭセル部の製造工程順の断面図である。この
実施の形態では、拡散層上にシリサイド層を形成する。
【００７０】図６（ａ）に示すように、第２の実施の形
態と同様にシリコン基板１の熱酸化で第１絶縁膜２、第
２絶縁膜３、第３絶縁膜を形成し、ＯＮＯ構造の積層す
る絶縁膜を設ける。そして、上記第３絶縁膜４を被覆す
るように導電膜１７をＣＶＤ法で堆積させ、その上にシ
リコン窒化膜２０を成膜する。
態と同様にシリコン基板１の熱酸化で第１絶縁膜２、第
２絶縁膜３、第３絶縁膜を形成し、ＯＮＯ構造の積層す
る絶縁膜を設ける。そして、上記第３絶縁膜４を被覆す
るように導電膜１７をＣＶＤ法で堆積させ、その上にシ
リコン窒化膜２０を成膜する。
【００７１】次に、リソグラフィ技術でスリット状の拡
散層パターンを有するレジストマスク７をシリコン窒化
膜２０上に形成する。そして、図６（ｂ）に示すよう
に、ドライエッチング技術で上記シリコン窒化膜２０、
導電膜１７をスリット状のパターンに加工し短冊状窒化
膜２０ａおよび短冊状導電膜１７ａを形成し、上記レジ
ストマスク７を除去する。そして、上記短冊状窒化膜２
０ａ、短冊状導電膜１７ａをイオン注入マスクにしヒ素
不純物をイオン注入し熱処理を施して第１拡散層９、第
２拡散層１０、第３拡散層１１を形成する。更に、上記
第１絶縁膜２、第２絶縁膜３、第３絶縁膜４もエッチン
グ除去する。
散層パターンを有するレジストマスク７をシリコン窒化
膜２０上に形成する。そして、図６（ｂ）に示すよう
に、ドライエッチング技術で上記シリコン窒化膜２０、
導電膜１７をスリット状のパターンに加工し短冊状窒化
膜２０ａおよび短冊状導電膜１７ａを形成し、上記レジ
ストマスク７を除去する。そして、上記短冊状窒化膜２
０ａ、短冊状導電膜１７ａをイオン注入マスクにしヒ素
不純物をイオン注入し熱処理を施して第１拡散層９、第
２拡散層１０、第３拡散層１１を形成する。更に、上記
第１絶縁膜２、第２絶縁膜３、第３絶縁膜４もエッチン
グ除去する。
【００７２】次に、ＣＶＤ法で全面に膜厚５０ｎｍ程度
のシリコン酸化膜を成膜しエッチバックを施し、図６
（ｃ）に示すようにサイドウォール絶縁膜２１を形成す
る。そして、スパッタ法でコバルトシリサイド膜を全面
に堆積させ、熱処理を施して上記第１拡散層９、第２拡
散層１０、第３拡散層１１上にシリサイド層２２を形成
する。ここで、短冊状導電膜１７ａは短冊状窒化膜２０
ａおよびサイドウォール絶縁膜２１でコーティングされ
ているために、この領域にシリサイド層は形成されな
い。
のシリコン酸化膜を成膜しエッチバックを施し、図６
（ｃ）に示すようにサイドウォール絶縁膜２１を形成す
る。そして、スパッタ法でコバルトシリサイド膜を全面
に堆積させ、熱処理を施して上記第１拡散層９、第２拡
散層１０、第３拡散層１１上にシリサイド層２２を形成
する。ここで、短冊状導電膜１７ａは短冊状窒化膜２０
ａおよびサイドウォール絶縁膜２１でコーティングされ
ているために、この領域にシリサイド層は形成されな
い。
【００７３】次に、第２の実施の形態で説明したよう
に、ＨＴＯ膜のＣＶＤとそのＣＭＰとで、図６（ｄ）に
示すように、第１拡散層９、第２拡散層１０、第３拡散
層１１上にシリサイド層２２を介して拡散層上絶縁膜１
８を形成する。
に、ＨＴＯ膜のＣＶＤとそのＣＭＰとで、図６（ｄ）に
示すように、第１拡散層９、第２拡散層１０、第３拡散
層１１上にシリサイド層２２を介して拡散層上絶縁膜１
８を形成する。
【００７４】次に、図６（ｄ）に示すように、短冊状窒
化膜２０ａを除去し、第２の導電層として、膜厚が２０
０ｎｍ程度のタングステンシリサイド膜を全面に堆積さ
せ、公知のリソグラフィ技術とドライエッチング技術と
で加工し、ワード線１４を形成する。このワード線１４
の形成工程において、短冊状導電膜１７ａも加工しゲー
ト電極１９を形成する。このようにして、図６（ｄ）に
示すように、シリコン基板１上で表面をシリサイド層２
２とした第１拡散層９、第２拡散層１０、第３拡散層１
１等でもってＮＲＯＭセルのビット線が形成され、ワー
ド線１４が配設されて、本発明におけるＮＲＯＭセルの
基本構造ができあがる。
化膜２０ａを除去し、第２の導電層として、膜厚が２０
０ｎｍ程度のタングステンシリサイド膜を全面に堆積さ
せ、公知のリソグラフィ技術とドライエッチング技術と
で加工し、ワード線１４を形成する。このワード線１４
の形成工程において、短冊状導電膜１７ａも加工しゲー
ト電極１９を形成する。このようにして、図６（ｄ）に
示すように、シリコン基板１上で表面をシリサイド層２
２とした第１拡散層９、第２拡散層１０、第３拡散層１
１等でもってＮＲＯＭセルのビット線が形成され、ワー
ド線１４が配設されて、本発明におけるＮＲＯＭセルの
基本構造ができあがる。
【００７５】この実施の形態では、第２の実施の形態で
説明した効果と同様の効果が生じる。そして、この場合
には、更に、ビット線の抵抗が大幅に低減する。
説明した効果と同様の効果が生じる。そして、この場合
には、更に、ビット線の抵抗が大幅に低減する。
【００７６】次に、本発明の第４の実施の形態について
図７乃至図９に基づいて説明する。図７は、本発明を適
用した場合のＮＲＯＭセル部の製造工程順の断面図であ
る。本発明のＮＲＯＭセル構造については上記製造方法
の中で説明される。
図７乃至図９に基づいて説明する。図７は、本発明を適
用した場合のＮＲＯＭセル部の製造工程順の断面図であ
る。本発明のＮＲＯＭセル構造については上記製造方法
の中で説明される。
【００７７】上述したように、第１〜第３の実施の形態
の場合には、情報電荷は層状の第２絶縁膜に捕獲されて
保持されている。これに対して、第４の実施の形態の特
徴は、情報電荷が層状でなく孤立絶縁体である例えば半
球状あるいはドット状に孤立する絶縁体に捕獲され保持
される点にある。
の場合には、情報電荷は層状の第２絶縁膜に捕獲されて
保持されている。これに対して、第４の実施の形態の特
徴は、情報電荷が層状でなく孤立絶縁体である例えば半
球状あるいはドット状に孤立する絶縁体に捕獲され保持
される点にある。
【００７８】図７（ａ）に示すように、第１の実施の形
態と同様にシリコン基板１に第１絶縁膜２３をラジカル
酸化あるいは熱酸化で形成する。そして、例えば半球状
の孤立絶縁体２４を上記第１絶縁膜２３表面に形成す
る。ここで、孤立絶縁体２４は径が３ｎｍ程度の半球状
のシリコン窒化物である。
態と同様にシリコン基板１に第１絶縁膜２３をラジカル
酸化あるいは熱酸化で形成する。そして、例えば半球状
の孤立絶縁体２４を上記第１絶縁膜２３表面に形成す
る。ここで、孤立絶縁体２４は径が３ｎｍ程度の半球状
のシリコン窒化物である。
【００７９】この半球状のシリコン窒化物は、ジクロー
ルシラン（ＳｉＨ2 ｃｌ2 ）とＮＨ 3 を反応ガスとする
減圧ＣＶＤ法で生成できる。この反応ガスであると、シ
リコン窒化膜の成膜初期において核形成が起こる。この
核が適当な大きさになるところで上記成膜を終えると、
上述したような半球状のシリコン窒化物を生成すること
ができる。
ルシラン（ＳｉＨ2 ｃｌ2 ）とＮＨ 3 を反応ガスとする
減圧ＣＶＤ法で生成できる。この反応ガスであると、シ
リコン窒化膜の成膜初期において核形成が起こる。この
核が適当な大きさになるところで上記成膜を終えると、
上述したような半球状のシリコン窒化物を生成すること
ができる。
【００８０】このようにした後、ＣＶＤ法で膜厚が５ｎ
ｍ程度のシリコン酸化膜を全面に成膜する。ここで、シ
リコン酸化膜はＨＴＯ膜にするとよい。このようにし
て、上記孤立絶縁体２４を完全に被覆するように第３絶
縁膜２５を形成する。
ｍ程度のシリコン酸化膜を全面に成膜する。ここで、シ
リコン酸化膜はＨＴＯ膜にするとよい。このようにし
て、上記孤立絶縁体２４を完全に被覆するように第３絶
縁膜２５を形成する。
【００８１】更に、第１の実施の形態で説明したよう
に、上記第３絶縁膜２５上にシリコン層５、シリコン窒
化膜６をＣＶＤ法で積層して堆積させる。このようにし
た後、公知のリソグラフィ技術で、スリット状の拡散層
パターンを有するレジストマスク７をシリコン窒化膜６
上に形成する。
に、上記第３絶縁膜２５上にシリコン層５、シリコン窒
化膜６をＣＶＤ法で積層して堆積させる。このようにし
た後、公知のリソグラフィ技術で、スリット状の拡散層
パターンを有するレジストマスク７をシリコン窒化膜６
上に形成する。
【００８２】次に、図７（ｂ）に示すように、ドライエ
ッチング技術で上記シリコン窒化膜６、シリコン層６を
順次エッチング除去し開口８を設ける。その後、図７
（ｂ）に示すように、レジストマスク７をイオン注入マ
スクにしヒ素不純物をイオン注入し上記レジストマスク
７を除去する。そして、更に熱処理を施して第１拡散層
９、第２拡散層１０、第３拡散層１１をシリコン基板１
表面に形成する。
ッチング技術で上記シリコン窒化膜６、シリコン層６を
順次エッチング除去し開口８を設ける。その後、図７
（ｂ）に示すように、レジストマスク７をイオン注入マ
スクにしヒ素不純物をイオン注入し上記レジストマスク
７を除去する。そして、更に熱処理を施して第１拡散層
９、第２拡散層１０、第３拡散層１１をシリコン基板１
表面に形成する。
【００８３】次に、従来の技術と同様にして全面を熱酸
化する。図７（ｃ）に示すように、この熱酸化により膜
厚が１００ｎｍの拡散層上絶縁膜１２を、上記第１拡散
層９、第２拡散層１０、第３拡散層１１表面に形成す
る。
化する。図７（ｃ）に示すように、この熱酸化により膜
厚が１００ｎｍの拡散層上絶縁膜１２を、上記第１拡散
層９、第２拡散層１０、第３拡散層１１表面に形成す
る。
【００８４】このようにして、第３絶縁膜２５／孤立絶
縁体２４／第１絶縁膜２で成る絶縁膜が形成される。こ
の工程において、第３絶縁膜２５上には、スリット状の
シリコン層５ａ、シリコン窒化膜６ａが形成される。そ
こで、上記スリット状のシリコン窒化膜６ａをエッチン
グ除去し、スリット状のシリコン層５ａにＮ型不純物を
導入する。
縁体２４／第１絶縁膜２で成る絶縁膜が形成される。こ
の工程において、第３絶縁膜２５上には、スリット状の
シリコン層５ａ、シリコン窒化膜６ａが形成される。そ
こで、上記スリット状のシリコン窒化膜６ａをエッチン
グ除去し、スリット状のシリコン層５ａにＮ型不純物を
導入する。
【００８５】次に、図７（ｄ）に示すように、第１の実
施の形態と同様に、膜厚が２００ｎｍ程度のタングステ
ンシリサイド膜を全面に堆積させ、公知のリソグラフィ
技術とドライエッチング技術とで加工し、ワード線１４
を形成する。このワード線１４の形成工程において、ス
リット状のシリコン層５ａも加工しゲート電極１３を形
成する。
施の形態と同様に、膜厚が２００ｎｍ程度のタングステ
ンシリサイド膜を全面に堆積させ、公知のリソグラフィ
技術とドライエッチング技術とで加工し、ワード線１４
を形成する。このワード線１４の形成工程において、ス
リット状のシリコン層５ａも加工しゲート電極１３を形
成する。
【００８６】このようにして、図７（ｄ）に示すよう
に、シリコン基板１上に第１拡散層９、第２拡散層１
０、第３拡散層１１等でもってＮＲＯＭセルのビット線
が形成され、第１絶縁膜２、孤立絶縁体２４、第３絶縁
膜２５でもって情報電荷の書き込み・消去の領域が形成
される。そして、ワード線１４が配設され、本発明にお
けるＮＲＯＭセルの基本構造ができあがる。
に、シリコン基板１上に第１拡散層９、第２拡散層１
０、第３拡散層１１等でもってＮＲＯＭセルのビット線
が形成され、第１絶縁膜２、孤立絶縁体２４、第３絶縁
膜２５でもって情報電荷の書き込み・消去の領域が形成
される。そして、ワード線１４が配設され、本発明にお
けるＮＲＯＭセルの基本構造ができあがる。
【００８７】上記の第４の実施の形態では、第１の実施
の形態と同様な製造工程でメモリセルのビット線あるい
はワード線が形成されているが、この場合には、第２の
実施の形態あるいは第３の実施の形態と同様な製造工程
でもって上記メモリセルのビット線あるいはワード線が
形成されてもよい。
の形態と同様な製造工程でメモリセルのビット線あるい
はワード線が形成されているが、この場合には、第２の
実施の形態あるいは第３の実施の形態と同様な製造工程
でもって上記メモリセルのビット線あるいはワード線が
形成されてもよい。
【００８８】第４の実施の形態での顕著な効果は、情報
電荷の保持特性が大幅に向上するところにある。この点
について図８に基づいて説明する。図８では、横軸に情
報電荷の保持時間を対数表示で示し、縦軸に単体ＮＲＯ
Ｍのしきい値を示す。図中において、破線で従来の技術
の場合を、実線で本発明の場合を示す。図８に示すよう
に、情報電荷を消去した状態でしきい値を２Ｖにし情報
保持した場合には、保持時間と共にしきい値は増大す
る。従来の技術では、このしきい値の増加が激しいのに
対して、本発明の場合はほとんど変化しない。同様に、
情報電荷の書き込み状態でしきい値を４Ｖにし情報保持
した場合には、保持時間と共にしきい値は減少する。従
来の技術では、このしきい値の減少が激しいのに対し
て、本発明の場合はほとんど変化しない。このように、
本発明の第４の実施の形態では、保持特性の向上が顕著
になる。
電荷の保持特性が大幅に向上するところにある。この点
について図８に基づいて説明する。図８では、横軸に情
報電荷の保持時間を対数表示で示し、縦軸に単体ＮＲＯ
Ｍのしきい値を示す。図中において、破線で従来の技術
の場合を、実線で本発明の場合を示す。図８に示すよう
に、情報電荷を消去した状態でしきい値を２Ｖにし情報
保持した場合には、保持時間と共にしきい値は増大す
る。従来の技術では、このしきい値の増加が激しいのに
対して、本発明の場合はほとんど変化しない。同様に、
情報電荷の書き込み状態でしきい値を４Ｖにし情報保持
した場合には、保持時間と共にしきい値は減少する。従
来の技術では、このしきい値の減少が激しいのに対し
て、本発明の場合はほとんど変化しない。このように、
本発明の第４の実施の形態では、保持特性の向上が顕著
になる。
【００８９】次に、図９に基づいて、第４の実施の形態
での上記効果の生じる機構について説明する。また、上
記実施の形態で説明したＮＲＯＭセル構造で４ビット／
１セル構成にする場合について図９を用いて説明する。
ここで、図９は、ＮＲＯＭセルの一部の模式的断面図で
ある。
での上記効果の生じる機構について説明する。また、上
記実施の形態で説明したＮＲＯＭセル構造で４ビット／
１セル構成にする場合について図９を用いて説明する。
ここで、図９は、ＮＲＯＭセルの一部の模式的断面図で
ある。
【００９０】図９（ａ）に示すように、第４の実施の形
態で説明したＮＲＯＭでは、シリコン基板１上に第２拡
散層１０等でもってＮＲＯＭセルのビット線が拡散層上
絶縁膜１２で被覆されて形成される。そして、ＮＲＯＭ
のチャネル領域に酸化シリコンから成る第１絶縁膜２３
が形成され、第１絶縁膜２３表面に上述した窒化シリコ
ンから成る孤立絶縁体２４が形成される。更に、この孤
立絶縁体２４は酸化シリコンから成る第３絶縁膜２５で
もって完全に被覆される。ここで、通常では窒化シリコ
ンの電気伝導は、酸化シリコンのそれより１０3 〜１０
4 倍程度に高くなる。
態で説明したＮＲＯＭでは、シリコン基板１上に第２拡
散層１０等でもってＮＲＯＭセルのビット線が拡散層上
絶縁膜１２で被覆されて形成される。そして、ＮＲＯＭ
のチャネル領域に酸化シリコンから成る第１絶縁膜２３
が形成され、第１絶縁膜２３表面に上述した窒化シリコ
ンから成る孤立絶縁体２４が形成される。更に、この孤
立絶縁体２４は酸化シリコンから成る第３絶縁膜２５で
もって完全に被覆される。ここで、通常では窒化シリコ
ンの電気伝導は、酸化シリコンのそれより１０3 〜１０
4 倍程度に高くなる。
【００９１】この場合には、情報電荷の書き込み領域
（捕獲領域）は、孤立絶縁体２５内に在るトラップ中心
あるいは孤立絶縁体２５周囲の第１絶縁膜２３、第３絶
縁膜２５との界面領域になる。このようにして、捕獲領
域は高い絶縁性を有する第１絶縁膜２３、第３絶縁膜２
５で分離された状態になる。このために、孤立絶縁体２
５に書き込まれた電子はその領域に閉じこめられ、情報
電荷の保持特性が向上するようになる。
（捕獲領域）は、孤立絶縁体２５内に在るトラップ中心
あるいは孤立絶縁体２５周囲の第１絶縁膜２３、第３絶
縁膜２５との界面領域になる。このようにして、捕獲領
域は高い絶縁性を有する第１絶縁膜２３、第３絶縁膜２
５で分離された状態になる。このために、孤立絶縁体２
５に書き込まれた電子はその領域に閉じこめられ、情報
電荷の保持特性が向上するようになる。
【００９２】このように、上記本発明の孤立絶縁体は、
第１絶縁膜２３上において、不連続に孤立して形成され
る絶縁体であり、それぞれの絶縁体は第３絶縁膜２５で
互いに分離できるような姿態であればよい。このような
孤立絶縁体としては、半球状の他に島状、柱状の構造に
なるものでもよい。
第１絶縁膜２３上において、不連続に孤立して形成され
る絶縁体であり、それぞれの絶縁体は第３絶縁膜２５で
互いに分離できるような姿態であればよい。このような
孤立絶縁体としては、半球状の他に島状、柱状の構造に
なるものでもよい。
【００９３】これに対して、図９（ｂ）に示すように、
従来の場合のＮＲＯＭでは、シリコン基板１０１上に第
２拡散層１０３等でもってＮＲＯＭセルのビット線が拡
散層上絶縁膜１１１で被覆されて形成される。そして、
ＯＮＯ構造となる第１絶縁膜１０８、第２絶縁膜１０
９、第３絶縁膜１１２でもって情報電荷の書き込み・消
去の領域が形成される。すなわち、ＮＲＯＭの捕獲領域
１１４が形成される。
従来の場合のＮＲＯＭでは、シリコン基板１０１上に第
２拡散層１０３等でもってＮＲＯＭセルのビット線が拡
散層上絶縁膜１１１で被覆されて形成される。そして、
ＯＮＯ構造となる第１絶縁膜１０８、第２絶縁膜１０
９、第３絶縁膜１１２でもって情報電荷の書き込み・消
去の領域が形成される。すなわち、ＮＲＯＭの捕獲領域
１１４が形成される。
【００９４】しかし、この場合には、情報電荷の捕獲領
域１１４に書き込まれた電子は、図中の矢印に示すよう
に、電気伝導の比較的に高い第２絶縁膜１０９を横方向
に移動するようになり、捕獲領域が経時時間と共に拡が
ってしまい、情報電荷の保持特性が悪くなる。
域１１４に書き込まれた電子は、図中の矢印に示すよう
に、電気伝導の比較的に高い第２絶縁膜１０９を横方向
に移動するようになり、捕獲領域が経時時間と共に拡が
ってしまい、情報電荷の保持特性が悪くなる。
【００９５】このような第４の実施の形態で説明したＮ
ＲＯＭセル構造では、上述したように書き込み電子は、
孤立絶縁体２５に完全に閉じこめられる。この特性を利
用すると、４ビット／１セル構成が可能になる。
ＲＯＭセル構造では、上述したように書き込み電子は、
孤立絶縁体２５に完全に閉じこめられる。この特性を利
用すると、４ビット／１セル構成が可能になる。
【００９６】図９（ａ）に示すように、第２拡散層１０
に近接する領域において、第１の範囲Ｔ1 と第２の範囲
Ｔ2 とを設ける。そして、第１の範囲Ｔ1 に存在する孤
立絶縁体２４を第１の捕獲領域とし、第１の範囲Ｔ1 と
第２の範囲Ｔ2 とに存在する孤立絶縁体２４あるいは第
２の範囲Ｔ2 に存在する孤立絶縁体２４を第２の捕獲領
域とする。このようにすることで、図１３で説明した第
１ビット捕獲領域１１４に相当する領域に、第１の捕獲
領域と第２の捕獲領域が高精度に形成できることにな
る。これ等の捕獲領域が、本発明の情報電荷の２箇所の
書き込み・消去領域となる。
に近接する領域において、第１の範囲Ｔ1 と第２の範囲
Ｔ2 とを設ける。そして、第１の範囲Ｔ1 に存在する孤
立絶縁体２４を第１の捕獲領域とし、第１の範囲Ｔ1 と
第２の範囲Ｔ2 とに存在する孤立絶縁体２４あるいは第
２の範囲Ｔ2 に存在する孤立絶縁体２４を第２の捕獲領
域とする。このようにすることで、図１３で説明した第
１ビット捕獲領域１１４に相当する領域に、第１の捕獲
領域と第２の捕獲領域が高精度に形成できることにな
る。これ等の捕獲領域が、本発明の情報電荷の２箇所の
書き込み・消去領域となる。
【００９７】図示しないが、図１３で説明した第２ビッ
ト捕獲領域１１５に相当する、第１拡散層９側にも、上
記と同様にして第１の捕獲領域と第２の捕獲領域とを設
けることが簡単にできる。このようにすることで、２ビ
ット×２／１セル構成ができあがる。
ト捕獲領域１１５に相当する、第１拡散層９側にも、上
記と同様にして第１の捕獲領域と第２の捕獲領域とを設
けることが簡単にできる。このようにすることで、２ビ
ット×２／１セル構成ができあがる。
【００９８】また、第１（２）ビット捕獲領域１１４，
１１５に相当する領域の片側にのみ上記２箇所の書き込
み・消去領域が形成されてもよい。この場合には、２ビ
ット／１セルの構成になる。
１１５に相当する領域の片側にのみ上記２箇所の書き込
み・消去領域が形成されてもよい。この場合には、２ビ
ット／１セルの構成になる。
【００９９】上記第１捕獲領域あるいは第２の捕獲領域
の形成は、情報電荷の書き込み条件で一意的に生成でき
るものである。例えば、電子の書き込みにおいて、ＮＲ
ＯＭのトランジスタ特性がリニア領域でＣＨＥを生成す
れば、第１の捕獲領域が形成できる。逆に、電子の書き
込みにおいて、ＮＲＯＭのトランジスタ特性が飽和領域
でＣＨＥを生成すれば、第２の捕獲領域が形成できる。
これ等の捕獲領域は、第１（２）拡散層９，１０に印加
する電圧により生成される空乏層の長さを変えることで
制御できるものである。
の形成は、情報電荷の書き込み条件で一意的に生成でき
るものである。例えば、電子の書き込みにおいて、ＮＲ
ＯＭのトランジスタ特性がリニア領域でＣＨＥを生成す
れば、第１の捕獲領域が形成できる。逆に、電子の書き
込みにおいて、ＮＲＯＭのトランジスタ特性が飽和領域
でＣＨＥを生成すれば、第２の捕獲領域が形成できる。
これ等の捕獲領域は、第１（２）拡散層９，１０に印加
する電圧により生成される空乏層の長さを変えることで
制御できるものである。
【０１００】このように第４の実施の形態で示すＮＲＯ
Ｍセルを４ビット／１セル動作させることで、不揮発性
半導体記憶装置の高密度化あるいは大容量化が更に促進
されるようになる。更には、ロジック回路あるいはメモ
リ回路と混載するような半導体装置の高機能化も促進さ
れるようになる。
Ｍセルを４ビット／１セル動作させることで、不揮発性
半導体記憶装置の高密度化あるいは大容量化が更に促進
されるようになる。更には、ロジック回路あるいはメモ
リ回路と混載するような半導体装置の高機能化も促進さ
れるようになる。
【０１０１】上述した実施の形態では、ＭＯＮＯＳ型ト
ランジスタを構成する第１絶縁膜、第３絶縁膜をシリコ
ン酸化膜で形成し、第２絶縁膜あるいは孤立絶縁体をシ
リコン窒化膜で形成する場合について説明した。本発明
は、このような構成に限定されるものではなく、第２絶
縁膜あるいは孤立絶縁体としてタンタル酸化膜、ハフニ
ウム酸化膜、シリケート膜のような金属酸化物で形成し
てもよい。更には、上記第１絶縁膜を金属酸化物で形成
してもよい。但し、この場合には、第２絶縁膜あるいは
孤立絶縁体は別種の金属酸化物で形成する。
ランジスタを構成する第１絶縁膜、第３絶縁膜をシリコ
ン酸化膜で形成し、第２絶縁膜あるいは孤立絶縁体をシ
リコン窒化膜で形成する場合について説明した。本発明
は、このような構成に限定されるものではなく、第２絶
縁膜あるいは孤立絶縁体としてタンタル酸化膜、ハフニ
ウム酸化膜、シリケート膜のような金属酸化物で形成し
てもよい。更には、上記第１絶縁膜を金属酸化物で形成
してもよい。但し、この場合には、第２絶縁膜あるいは
孤立絶縁体は別種の金属酸化物で形成する。
【０１０２】また、本発明では、第１の導電層として
は、アモルファスシリコン膜、多結晶シリコン膜あるい
はシリコンゲルマニウム膜を用い、ワード線を形成する
ことになる第２の導電層としては、高融点金属膜、その
シリサイド膜あるいはそのポリサイド膜を用いればよ
い。そして、タングステン、モリブデン、コバルトの他
に窒化チタン、窒化タングステンを用いてもよい。更に
は、上記の導電体材料の組み合わせは種々にできること
に言及しておく。
は、アモルファスシリコン膜、多結晶シリコン膜あるい
はシリコンゲルマニウム膜を用い、ワード線を形成する
ことになる第２の導電層としては、高融点金属膜、その
シリサイド膜あるいはそのポリサイド膜を用いればよ
い。そして、タングステン、モリブデン、コバルトの他
に窒化チタン、窒化タングステンを用いてもよい。更に
は、上記の導電体材料の組み合わせは種々にできること
に言及しておく。
【０１０３】本発明は、上記の実施の形態に限定され
ず、本発明の技術思想の範囲内において、実施の形態が
適宜変更され得る。
ず、本発明の技術思想の範囲内において、実施の形態が
適宜変更され得る。
【０１０４】
【発明の効果】本発明では、ＮＲＯＭセルのような不揮
発性メモリセルの微細化、高密度化、それに伴う不揮発
性半導体記憶装置の高集積化が促進される。そして、不
揮発性半導体記憶装置の製造工程において、第１の絶縁
層の熱窒化等による絶縁性の低下は大幅に抑制されると
共に、情報電荷が孤立絶縁体領域に保持できるようにな
る。このために、不揮発性半導体記憶装置での情報電荷
の保持特性が大幅に向上する。
発性メモリセルの微細化、高密度化、それに伴う不揮発
性半導体記憶装置の高集積化が促進される。そして、不
揮発性半導体記憶装置の製造工程において、第１の絶縁
層の熱窒化等による絶縁性の低下は大幅に抑制されると
共に、情報電荷が孤立絶縁体領域に保持できるようにな
る。このために、不揮発性半導体記憶装置での情報電荷
の保持特性が大幅に向上する。
【０１０５】また、本発明では、半球状等の孤立絶縁体
を情報電荷の書き込み領域とするために、情報の多値化
が更に容易になり、４ビット／１セルが可能になる。
を情報電荷の書き込み領域とするために、情報の多値化
が更に容易になり、４ビット／１セルが可能になる。
【０１０６】また、本発明をフラッシュメモリに適用す
ると、上記の効果の他に、その動作、特に蓄積情報の読
み出し動作の高速化が促進される。更に、フラッシュメ
モリ製品の量産製造が非常に容易になりその製造コスト
が大幅に低減する。
ると、上記の効果の他に、その動作、特に蓄積情報の読
み出し動作の高速化が促進される。更に、フラッシュメ
モリ製品の量産製造が非常に容易になりその製造コスト
が大幅に低減する。
【０１０７】そして、上述したようなフラッシュメモリ
の特性の大幅な向上はこのデバイスの用途を拡大し、新
たな用途領域をも開拓する。
の特性の大幅な向上はこのデバイスの用途を拡大し、新
たな用途領域をも開拓する。
【図１】本発明の第１の実施の形態を説明するためのＮ
ＲＯＭセル部の製造工程順の断面図である。
ＲＯＭセル部の製造工程順の断面図である。
【図２】上記ＮＲＯＭセル部の製造工程順の平面図であ
る。
る。
【図３】本発明の第１の実施の形態の効果を説明するた
めのＮＲＯＭセルの一部断面図である。
めのＮＲＯＭセルの一部断面図である。
【図４】本発明の第２の実施の形態を説明するためのＮ
ＲＯＭセル部の製造工程順の断面図である。
ＲＯＭセル部の製造工程順の断面図である。
【図５】上記ＮＲＯＭセル部の製造工程順の平面図であ
る。
る。
【図６】本発明の第３の実施の形態を説明するためのＮ
ＲＯＭセル部の製造工程順の断面図である。
ＲＯＭセル部の製造工程順の断面図である。
【図７】本発明の第４の実施の形態を説明するためのＮ
ＲＯＭセル部の製造工程順の断面図である。
ＲＯＭセル部の製造工程順の断面図である。
【図８】本発明の第４の実施の形態の効果を説明するた
めの情報電荷の保持特性を示すグラフである。
めの情報電荷の保持特性を示すグラフである。
【図９】本発明の第４の実施の形態の効果が生じる機構
を説明するためのＮＲＯＭセルの一部断面図である。
を説明するためのＮＲＯＭセルの一部断面図である。
【図１０】従来の技術を説明するためのＮＲＯＭセルの
平面図である。
平面図である。
【図１１】従来の技術を説明するためのＮＲＯＭセル部
の製造工程順の断面図である。
の製造工程順の断面図である。
【図１２】ＭＯＮＯＳ型トランジスタの動作を説明する
ための断面図である。
ための断面図である。
【図１３】ＮＲＯＭセルの動作を説明するための断面図
である。
である。
【図１４】従来の技術で生じる課題を説明するためのＮ
ＲＯＭセルの一部断面図である。
ＲＯＭセルの一部断面図である。
１，１０１ シリコン基板
２，２３，１０８ 第１絶縁膜
３，１０９ 第２絶縁膜
４，２５，１１２ 第３絶縁膜
５，５ａ シリコン層
６，６ａ，２０ シリコン窒化膜
７，１１０ レジストマスク
８ 開口
９，１０２ 第１拡散層
１０，１０３ 第２拡散層
１１，１０４ 第３拡散層
１２，１８，１１１ 拡散層上絶縁膜
１３，１９，１０５ａ ゲート電極
１４，１０５，１０６，１０７ ワード線
１５ 素子分離領域
１６ シリコン酸化膜
１７ 導電膜
１７ａ 短冊状導電膜
２０ａ 短冊状窒化膜
２１ サイドウォール絶縁膜
２２ シリサイド層
２４ 孤立絶縁体
Ｔ1 第１の範囲
Ｔ2 第２の範囲
１１４ （第１ビット）捕獲領域
１１５ 第２ビット捕獲領域
１１６ 異物
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 EP17 EP18 EP23 EP43 EP44
EP65 EP70 ER02 ER09 ER11
ER22 ER30 GA01 GA05 GA21
JA02 JA04 JA06 JA19 JA31
JA33 JA35 JA39 JA40 JA53
JA60 KA08 NA00 NA02 NA06
PR12 PR15 PR40 ZA21
5F101 BA45 BA54 BB05 BB08 BB09
BC11 BD05 BD35 BD37 BE02
BE05 BE07 BF03 BF05 BH03
BH06
Claims (16)
- 【請求項１】 半導体基板表面に対向して形成された第
１の拡散層と第２の拡散層と、前記拡散層間がチャネル
領域とされ該チャネル領域上に順に積層された第１の絶
縁層、第２の絶縁層および第３の絶縁層、とを有し、前
記第３の絶縁層に被着するシリコン層あるいはシリコン
ゲルマニウム層が形成され、前記第１の拡散層および第
２の拡散層上に熱酸化膜が形成され、前記シリコン層あ
るいはシリコンゲルマニウム層に接続され前記熱酸化膜
上に配設されたメモリセル用のワード線が形成され、前
記第１の拡散層あるいは第２の拡散層を前記メモリセル
のビット線とすることを特徴とする不揮発性半導体記憶
装置。 - 【請求項２】 半導体基板表面に対向して形成された第
１の拡散層と第２の拡散層と、前記拡散層間がチャネル
領域とされ該チャネル領域上に順に積層された第１の絶
縁層、第２の絶縁層および第３の絶縁層、とを有し、前
記第３の絶縁層に被着するシリコン層あるいはシリコン
ゲルマニウム層が形成され、前記第１の拡散層上および
第２の拡散層上にＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔ
ｕｒｅＯｘｉｄｅ）膜が形成され、前記シリコン層ある
いはシリコンゲルマニウム層に接続し前記ＨＴＯ膜上に
配設されたメモリセル用のワード線が形成され、前記第
１の拡散層あるいは第２の拡散層を前記メモリセルのビ
ット線とすることを特徴とする不揮発性半導体記憶装
置。 - 【請求項３】 半導体基板表面に対向して形成された第
１の拡散層と第２の拡散層と、前記拡散層間がチャネル
領域とされ該チャネル領域上に順に形成された第１の絶
縁層、孤立絶縁体および第３の絶縁層、とを有し、前記
第１の拡散層および第２の拡散層上に絶縁膜が形成さ
れ、前記第３の絶縁層上および前記絶縁膜上にメモリセ
ル用のワード線が形成され、前記第１の拡散層あるいは
第２の拡散層を前記メモリセルのビット線とすることを
特徴とする不揮発性半導体記憶装置。 - 【請求項４】 前記孤立絶縁体が半球状、島状あるいは
柱状の構造になっていることを特徴とする請求項３記載
の不揮発性半導体記憶装置。 - 【請求項５】 前記第１の拡散層あるいは第２の拡散層
に近接し前記チャネル領域上に在る複数の前記孤立絶縁
体に情報電荷の書き込み・消去領域が２箇所形成されて
いることを特徴とする請求項３または請求項４記載の不
揮発性半導体記憶装置。 - 【請求項６】 前記第１の拡散層表面あるいは第２の拡
散層表面にシリサイド層が形成されていることを特徴と
する請求項２、請求項３、請求項４または請求項５記載
の不揮発性半導体記憶装置。 - 【請求項７】 前記第１の絶縁層および第３の絶縁層は
酸化シリコンで構成され、前記第２の絶縁層あるいは前
記孤立絶縁体は窒化シリコンで構成されていることを特
徴とする請求項１から請求項６のうち１つの請求項に記
載の不揮発性半導体記憶装置。 - 【請求項８】 前記ワード線は高融点金属、シリサイド
あるいはポリサイドで構成されていることを特徴とする
請求項１から請求項７のうち１つの請求項に記載の不揮
発性半導体記憶装置。 - 【請求項９】 半導体基板表面に第１の絶縁層、第２の
絶縁層、第３の絶縁層、第１の導電層および酸化阻止膜
をこの順に積層して形成する工程と、 前記酸化阻止膜上にスリット状のレジストマスクを形成
し、前記レジストマスクをエッチングマスクにして前記
酸化阻止膜、第１の導電層をドライエッチングする工程
と、 前記ドライエッチング後、前記レジストマスクを用いた
イオン注入により前記半導体基板表面に不純物を導入し
第１の拡散層と第２の拡散層を形成する工程と、 前記レジストマスクを除去した後、前記ドライエッチン
グで形成したスリット状の酸化阻止膜およびスリット状
の第１の導電層を酸化マスクにした熱酸化を行い前記第
１の拡散層と第２の拡散層上に熱酸化膜を形成する工程
と、 前記スリット状の酸化阻止膜を除去した後、前記熱酸化
膜および前記スリット状の第１の導電層に被着する第２
の導電層を形成する工程と、 前記第２の導電層を加工し配線層を形成すると同時に前
記スリット状の第１の導電層を加工する工程と、を含む
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１０】 半導体基板表面に第１の絶縁層、第２
の絶縁層、第３の絶縁層および第１の導電層をこの順に
積層して形成する工程と、 前記第１の導電層上にスリット状のレジストマスクを形
成し、前記レジストマスクをエッチングマスクにして前
記第１の導電層、第３の絶縁層、第２の絶縁層をこの順
にドライエッチングする工程と、 前記レジストマスクを用いたイオン注入により前記半導
体基板表面に不純物を導入し第１の拡散層と第２の拡散
層を形成する工程と、 前記レジストマスクを除去した後、前記ドライエッチン
グで形成したスリット状の第１の導電層間を充填するＨ
ＴＯ膜を前記第１の拡散層と第２の拡散層上に形成する
工程と、 前記ＨＴＯ膜を化学機械研磨し不要部を除去する工程
と、 前記ＨＴＯ膜および前記スリット状の第１の導電層に被
着する第２の導電層を形成する工程と、 前記第２の導電層を加工し配線層を形成すると同時に前
記スリット状の第１の導電層を加工する工程と、を含む
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１１】 半導体基板表面に第１の絶縁層、第２
の絶縁層、第３の絶縁層、第１の導電層およびエッチン
グ阻止膜をこの順に積層して形成する工程と、 前記第１の導電層上にスリット状のレジストマスクを形
成し、前記レジストマスクをエッチングマスクにして前
記エッチング阻止膜、第１の導電層、第３の絶縁層、第
２の絶縁層をこの順にドライエッチングする工程と、 前記レジストマスクを用いたイオン注入により前記半導
体基板表面に不純物を導入し第１の拡散層と第２の拡散
層を形成する工程と、 前記レジストマスクを除去した後、前記ドライエッチン
グで形成したスリット状の第１の導電層の側壁にサイド
ウォール絶縁膜を形成すると共に前記第１の拡散層と第
２の拡散層の表面を露出させる工程と、 前記露出した第１の拡散層と第２の拡散層表面にシリサ
イド層を形成する工程と、 前記ドライエッチングで形成したスリット状の第１の導
電層間を充填するＨＴＯ膜を前記シリサイド層上に形成
する工程と、 前記ＨＴＯ膜を化学機械研磨し不要部を除去する工程
と、 前記ＨＴＯ膜および前記スリット状の第１の導電層に被
着する第２の導電層を形成する工程と、 前記第２の導電層を加工し配線層を形成すると同時に前
記スリット状の第１の導電層を加工する工程と、を含む
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１２】 前記第３の絶縁層は、前記第２の絶縁
層を活性酸素の雰囲気で熱酸化して形成することを特徴
とする請求項９、請求項１０または請求項１１記載の不
揮発性半導体記憶装置の製造方法。 - 【請求項１３】 半導体基板表面に第１の絶縁層、孤立
絶縁体、第３の絶縁層および第１の導電層をこの順に積
層して形成する工程と、 前記第１の導電層上にスリット状のレジストマスクを形
成し、前記レジストマスクをエッチングマスクにして前
記第１の導電層をドライエッチングする工程と、 前記レジストマスクを用いたイオン注入により前記半導
体基板表面に不純物を導入し第１の拡散層と第２の拡散
層を形成する工程と、 前記レジストマスクを除去した後、前記ドライエッチン
グで形成したスリット状の第１の導電層間であって前記
前記第１の拡散層と第２の拡散層上に絶縁膜を形成する
工程と、 前記絶縁膜および前記スリット状の第１の導電層に被着
する第２の導電層を形成する工程と、 前記第２の導電層を加工し配線層を形成すると同時に前
記スリット状の第１の導電層を加工する工程と、を含む
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１４】 前記孤立絶縁体を半球状、島状あるい
は柱状の構造に形成することを特徴とする請求項１３記
載の不揮発性半導体記憶装置。 - 【請求項１５】 前記第１の導電層は不純物含有のシリ
コン層あるいはシリコンゲルマニウム層から成り前記第
２の導電層は高融点金属、シリサイド膜あるいはポリサ
イド膜で成ることを特徴とする請求項９から請求項１４
のうち１つの請求項に記載の不揮発性半導体記憶装置の
製造方法。 - 【請求項１６】 前記第１の絶縁層および第３の絶縁層
は酸化シリコンで形成し、前記第２の絶縁層あるいは前
記孤立絶縁体は窒化シリコンで形成することを特徴とす
る請求項９から請求項１５のうち１つの請求項に記載の
不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002089139A JP3745297B2 (ja) | 2002-03-27 | 2002-03-27 | 不揮発性半導体記憶装置の製造方法 |
| US10/396,473 US7105888B2 (en) | 2002-03-27 | 2003-03-26 | Nonvolatile semiconductor memory device and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002089139A JP3745297B2 (ja) | 2002-03-27 | 2002-03-27 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003282748A true JP2003282748A (ja) | 2003-10-03 |
| JP3745297B2 JP3745297B2 (ja) | 2006-02-15 |
Family
ID=28449490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002089139A Expired - Fee Related JP3745297B2 (ja) | 2002-03-27 | 2002-03-27 | 不揮発性半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7105888B2 (ja) |
| JP (1) | JP3745297B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006059368A1 (ja) * | 2004-11-30 | 2006-06-08 | Fujitsu Limited | 半導体記憶装置及びその製造方法 |
| US7276761B2 (en) | 2004-03-25 | 2007-10-02 | Sharp Kabushiki Kaisha | Semiconductor memory device having insulating film of varying thickness over bit lines |
| JP2008526029A (ja) * | 2004-12-22 | 2008-07-17 | サンディスク コーポレイション | 自己整合的シャロートレンチ分離を用いたｅｅｐｒｏｍアレイ |
| JP2009076659A (ja) * | 2007-09-20 | 2009-04-09 | Spansion Llc | 半導体装置およびその製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183166B2 (en) * | 2003-11-25 | 2007-02-27 | Macronix International Co., Ltd. | Method for forming oxide on ONO structure |
| US20060084268A1 (en) * | 2004-10-15 | 2006-04-20 | Martin Verhoeven | Method for production of charge-trapping memory cells |
| US7026220B1 (en) * | 2004-12-07 | 2006-04-11 | Infineon Technologies Ag | Method for production of charge-trapping memory devices |
| US7339826B2 (en) * | 2005-04-11 | 2008-03-04 | Saifun Semiconductors Ltd. | Threshold voltage shift in NROM cells |
| US20090159958A1 (en) * | 2007-12-20 | 2009-06-25 | Spansion Llc | Electronic device including a silicon nitride layer and a process of forming the same |
| JP5522915B2 (ja) * | 2008-09-30 | 2014-06-18 | ローム株式会社 | 半導体記憶装置およびその製造方法 |
| US8692310B2 (en) | 2009-02-09 | 2014-04-08 | Spansion Llc | Gate fringing effect based channel formation for semiconductor device |
| US11302827B2 (en) * | 2020-01-23 | 2022-04-12 | Nanya Technology Corp. | Semiconductor device with sidewall oxidized dielectric and method for fabricating the same |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3472313B2 (ja) | 1992-05-25 | 2003-12-02 | ローム株式会社 | 不揮発性記憶装置 |
| US5723890A (en) * | 1994-01-07 | 1998-03-03 | Fuji Electric Co., Ltd. | MOS type semiconductor device |
| US5768192A (en) | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
| JP3075192B2 (ja) * | 1996-09-30 | 2000-08-07 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5963806A (en) * | 1996-12-09 | 1999-10-05 | Mosel Vitelic, Inc. | Method of forming memory cell with built-in erasure feature |
| JP2964993B2 (ja) | 1997-05-28 | 1999-10-18 | 日本電気株式会社 | 半導体記憶装置 |
| US5966603A (en) * | 1997-06-11 | 1999-10-12 | Saifun Semiconductors Ltd. | NROM fabrication method with a periphery portion |
| JP3495889B2 (ja) * | 1997-10-03 | 2004-02-09 | シャープ株式会社 | 半導体記憶素子 |
| JP4538693B2 (ja) | 1998-01-26 | 2010-09-08 | ソニー株式会社 | メモリ素子およびその製造方法 |
| JP2000049245A (ja) | 1998-07-31 | 2000-02-18 | Sony Corp | 不揮発性半導体メモリセル、及び不揮発性半導体メモリセルにおけるデータ書き込み制御方法 |
| JP2002539611A (ja) | 1999-03-09 | 2002-11-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 不揮発性メモリを有する半導体装置 |
| JP3430084B2 (ja) | 1999-10-22 | 2003-07-28 | 富士通株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US6426252B1 (en) * | 1999-10-25 | 2002-07-30 | International Business Machines Corporation | Silicon-on-insulator vertical array DRAM cell with self-aligned buried strap |
| US6172905B1 (en) | 2000-02-01 | 2001-01-09 | Motorola, Inc. | Method of operating a semiconductor device |
| JP4730999B2 (ja) | 2000-03-10 | 2011-07-20 | スパンション エルエルシー | 不揮発性メモリの製造方法 |
| JP4346228B2 (ja) | 2000-09-21 | 2009-10-21 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2003163289A (ja) | 2001-11-27 | 2003-06-06 | Mitsubishi Electric Corp | 半導体メモリの製造方法、及び該半導体メモリを含む半導体装置の製造方法 |
| JP2003218243A (ja) | 2002-01-24 | 2003-07-31 | Hitachi Ltd | 不揮発性半導体記憶装置およびその製造方法 |
-
2002
- 2002-03-27 JP JP2002089139A patent/JP3745297B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-26 US US10/396,473 patent/US7105888B2/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7276761B2 (en) | 2004-03-25 | 2007-10-02 | Sharp Kabushiki Kaisha | Semiconductor memory device having insulating film of varying thickness over bit lines |
| WO2006059368A1 (ja) * | 2004-11-30 | 2006-06-08 | Fujitsu Limited | 半導体記憶装置及びその製造方法 |
| US7602011B2 (en) | 2004-11-30 | 2009-10-13 | Fujitsu Microelectronics Limited | Semiconductor memory device having charge storage layer and method of manufacturing the same |
| JP2008526029A (ja) * | 2004-12-22 | 2008-07-17 | サンディスク コーポレイション | 自己整合的シャロートレンチ分離を用いたｅｅｐｒｏｍアレイ |
| JP2009076659A (ja) * | 2007-09-20 | 2009-04-09 | Spansion Llc | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7105888B2 (en) | 2006-09-12 |
| JP3745297B2 (ja) | 2006-02-15 |
| US20030185071A1 (en) | 2003-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3983094B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP5878797B2 (ja) | 半導体装置およびその製造方法 | |
| KR100402670B1 (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
| JP2005506692A (ja) | Ｓｏｎｏｓフラッシュメモリにおける倍密度コアゲート | |
| JP2004515076A (ja) | 電荷蓄積領域の同時形成及びビット線とワード線の分離 | |
| US7442989B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing thereof | |
| CN105633090A (zh) | 非挥发性内存总成及其制作方法 | |
| JP3983105B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| CN111430452A (zh) | 多次可编程存储器的单元结构及其制作方法 | |
| US8153487B2 (en) | Semiconductor device and method for manufacturing the same | |
| US20100255670A1 (en) | Nonvolatile semiconductor memory and method of manufacturing the same | |
| JP3745297B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| CN105514043A (zh) | 非挥发性内存元件的制作方法及非挥发性内存元件 | |
| CN106024889B (zh) | 半导体器件及其制造方法 | |
| US8450787B2 (en) | Nonvolatile semiconductor memory and method of manufacturing the same | |
| CN211350659U (zh) | 多次可编程存储器的单元结构 | |
| JP5132330B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR20080114317A (ko) | 플래시 메모리 소자의 제조 방법 | |
| US6716698B1 (en) | Virtual ground silicide bit line process for floating gate flash memory | |
| US20220157964A1 (en) | Semiconductor device | |
| JPH11289021A (ja) | 半導体集積回路装置およびその製造方法ならびにマイクロコンピュータ | |
| JP2016034045A (ja) | 半導体装置 | |
| CN100552921C (zh) | 半导体装置及其制造方法 | |
| KR100509809B1 (ko) | Ｓｏｎｏｓ 구조의 비휘발성 메모리의 제조 방법 | |
| JP2004103902A (ja) | 不揮発性半導体メモリ装置、および、その製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040108 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040316 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040413 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040609 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040921 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041122 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051018 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051116 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3745297 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131202 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |