JP2003258128A - 不揮発性半導体記憶装置およびその製造方法ならびにその動作方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法ならびにその動作方法Info
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- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】フラッシュメモリの大容量化、その動作電圧の
低電圧化および動作の高速化を容易にする。 【解決手段】シリコン基板１の主面に第１拡散層２およ
び第２拡散層３が形成され、第１拡散層２あるいは第２
拡散層３の近傍のシリコン基板１主面に、第１絶縁膜
４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａが
積層し部分的に形成される。そして、チャネルの大部分
の領域にはゲート絶縁膜７が形成されゲート絶縁膜７お
よび上記積層膜を被覆するようにゲート電極８が形成さ
れる。ここで、ゲート電極の断面構造はＴ字形状であ
る。また、ゲート電極８の端部は、上記積層する第１絶
縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６
ａを挟んで第１拡散層２あるいは第３拡散層３とオーバ
ラップしている。
低電圧化および動作の高速化を容易にする。 【解決手段】シリコン基板１の主面に第１拡散層２およ
び第２拡散層３が形成され、第１拡散層２あるいは第２
拡散層３の近傍のシリコン基板１主面に、第１絶縁膜
４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａが
積層し部分的に形成される。そして、チャネルの大部分
の領域にはゲート絶縁膜７が形成されゲート絶縁膜７お
よび上記積層膜を被覆するようにゲート電極８が形成さ
れる。ここで、ゲート電極の断面構造はＴ字形状であ
る。また、ゲート電極８の端部は、上記積層する第１絶
縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６
ａを挟んで第１拡散層２あるいは第３拡散層３とオーバ
ラップしている。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置およびその製造方法とその動作方法に関し、特にＭ
ＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発
性メモリに関する。
装置およびその製造方法とその動作方法に関し、特にＭ
ＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発
性メモリに関する。
【０００２】
【従来の技術】ＭＩＳ型トランジスタの不揮発性記憶素
子は大別すると、基本的にはＭＮＯＳ（Ｍｅｔａｌ Ｎ
ｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型トランジタとＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔ
ｅ）型トランジスタとの２種類になる。
子は大別すると、基本的にはＭＮＯＳ（Ｍｅｔａｌ Ｎ
ｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型トランジタとＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔ
ｅ）型トランジスタとの２種類になる。
【０００３】前者は２層構造のゲート絶縁膜において、
２層の絶縁膜の境界領域に形成される界面準位等に情報
電荷を蓄積するものである。この型の素子には、その他
シリコン窒化膜上にシリコン酸化膜を形成する上述した
ＭＯＮＯＳと呼称されるものがある。この他にこれらの
シリコン酸化膜、シリコン窒化膜以外の絶縁膜を種々に
組み合わせた構造のものもある。
２層の絶縁膜の境界領域に形成される界面準位等に情報
電荷を蓄積するものである。この型の素子には、その他
シリコン窒化膜上にシリコン酸化膜を形成する上述した
ＭＯＮＯＳと呼称されるものがある。この他にこれらの
シリコン酸化膜、シリコン窒化膜以外の絶縁膜を種々に
組み合わせた構造のものもある。
【０００４】後者は２層のゲート電極の構造において、
第１ゲート電極である浮遊ゲート電極に情報電荷を蓄積
するものである。この構造では、第１ゲート電極が半導
体基板主面のシリコン酸化膜上にフローティング状に形
成され、この第１ゲート電極の上部にシリコン酸化膜と
シリコン窒化膜の複合した層間絶縁膜が設けられ、更に
この層間絶縁膜の上部に制御ゲート電極である第２ゲー
ト電極が形成される。ここで、この第２ゲート電極は前
記第１ゲート電極を被覆している。
第１ゲート電極である浮遊ゲート電極に情報電荷を蓄積
するものである。この構造では、第１ゲート電極が半導
体基板主面のシリコン酸化膜上にフローティング状に形
成され、この第１ゲート電極の上部にシリコン酸化膜と
シリコン窒化膜の複合した層間絶縁膜が設けられ、更に
この層間絶縁膜の上部に制御ゲート電極である第２ゲー
ト電極が形成される。ここで、この第２ゲート電極は前
記第１ゲート電極を被覆している。
【０００５】この不揮発性記憶素子の情報電荷の書き込
み・消去動作は以下の通りである。すなわち、ＭＮＯＳ
型トランジスタでは、半導体基板主面に形成した２ｎｍ
程度の膜厚のシリコン酸化膜の直接トンネルを通して、
半導体基板から上記界面準位に電子を注入し情報電荷の
書き込みが行われ、その逆に界面準位から半導体基板に
電子を放出することで情報電荷の消去が行われる。この
ような界面準位は電子の捕獲中心となっている。
み・消去動作は以下の通りである。すなわち、ＭＮＯＳ
型トランジスタでは、半導体基板主面に形成した２ｎｍ
程度の膜厚のシリコン酸化膜の直接トンネルを通して、
半導体基板から上記界面準位に電子を注入し情報電荷の
書き込みが行われ、その逆に界面準位から半導体基板に
電子を放出することで情報電荷の消去が行われる。この
ような界面準位は電子の捕獲中心となっている。
【０００６】これに対して、ＦＧ型トランジスタでは、
情報電荷の書き込みは、トランジスタのチャネル領域に
発生するホットエレクトロンを半導体基板主面に形成し
た１０ｎｍ程度の膜厚のシリコン酸化膜を通して第１ゲ
ート電極に注入することで行われる。情報電荷の消去
は、この第１ゲート電極にある電子をトランジスタのソ
ースあるいはチャネル領域に放出することで行われる。
この情報電荷の書き込み状態が記憶情報の論理１に相当
し、情報電荷の消去状態が記憶情報の論理０に相当す
る。
情報電荷の書き込みは、トランジスタのチャネル領域に
発生するホットエレクトロンを半導体基板主面に形成し
た１０ｎｍ程度の膜厚のシリコン酸化膜を通して第１ゲ
ート電極に注入することで行われる。情報電荷の消去
は、この第１ゲート電極にある電子をトランジスタのソ
ースあるいはチャネル領域に放出することで行われる。
この情報電荷の書き込み状態が記憶情報の論理１に相当
し、情報電荷の消去状態が記憶情報の論理０に相当す
る。
【０００７】フラッシュメモリと呼ばれる不揮発性半導
体メモリでは、基本的には上記Ｍ（Ｏ）ＮＯＳ型トラン
ジスタあるいはＦＧ型トランジスタをその不揮発性記憶
素子として用いることができる。しかし、現在のフラッ
シュメモリの量産品は全てＦＧ型トランジスタを不揮発
性記憶素子として用いている。
体メモリでは、基本的には上記Ｍ（Ｏ）ＮＯＳ型トラン
ジスタあるいはＦＧ型トランジスタをその不揮発性記憶
素子として用いることができる。しかし、現在のフラッ
シュメモリの量産品は全てＦＧ型トランジスタを不揮発
性記憶素子として用いている。
【０００８】上述したフラッシュメモリの大容量化およ
びそれに伴う素子の微細化が進むと、その情報電荷の書
き込み・消去あるいは読み出しの動作電圧の低電圧化と
ともに、その動作速度の向上が更に要求されてくる。
びそれに伴う素子の微細化が進むと、その情報電荷の書
き込み・消去あるいは読み出しの動作電圧の低電圧化と
ともに、その動作速度の向上が更に要求されてくる。
【０００９】しかし、ＦＧ型トランジスタでは、情報電
荷の保持特性は原理的によくなく、半導体基板主面と浮
遊ゲート電極の間のトンネル酸化膜として９ｎｍ以上の
比較的に厚いシリコン酸化膜が必要になる。このため
に、情報電荷の書き込み・消去の低電圧化に限界があ
る。
荷の保持特性は原理的によくなく、半導体基板主面と浮
遊ゲート電極の間のトンネル酸化膜として９ｎｍ以上の
比較的に厚いシリコン酸化膜が必要になる。このため
に、情報電荷の書き込み・消去の低電圧化に限界があ
る。
【００１０】また、ＦＧ型トランジスタを不揮発性記憶
素子とするフラッシュメモリ製品の量産では、その製造
プロセスの簡素化が難しく、素子が微細化してくるとそ
の製造歩留まりが低下し、フラッシュメモリ製品の製造
コストの低減が難しくなってくる。
素子とするフラッシュメモリ製品の量産では、その製造
プロセスの簡素化が難しく、素子が微細化してくるとそ
の製造歩留まりが低下し、フラッシュメモリ製品の製造
コストの低減が難しくなってくる。
【００１１】これに対して、ＭＮＯＳ型トランジスタで
は、半導体基板主面とシリコン窒化膜の間のトンネル酸
化膜の薄膜化が容易であり、３ｎｍ以下の薄いシリコン
酸化膜が使用できる。このために、動作電圧、特に、情
報電荷の書き込み・消去の電圧の低減が原理的に可能で
ある。
は、半導体基板主面とシリコン窒化膜の間のトンネル酸
化膜の薄膜化が容易であり、３ｎｍ以下の薄いシリコン
酸化膜が使用できる。このために、動作電圧、特に、情
報電荷の書き込み・消去の電圧の低減が原理的に可能で
ある。
【００１２】そこで、原理的に書き込み・消去の低電圧
化が可能なＭ（Ｏ）ＮＯＳ型トランジスタをフラッシュ
メモリの不揮発性記憶素子として実用に供すべく、近年
において種々の検討が精力的になされてきている。
化が可能なＭ（Ｏ）ＮＯＳ型トランジスタをフラッシュ
メモリの不揮発性記憶素子として実用に供すべく、近年
において種々の検討が精力的になされてきている。
【００１３】ＭＯＮＯＳ型トランジスタをフラッシュメ
モリの不揮発性記憶素子とするものとして、例えば、米
国特許第５，７６８，１９２号に開示された技術（以
下、第１の従来例と記す）、２０００年、ヴイ・エル・
エス・アイ・シンポジウム・テクニカル・ダイジェスト
（２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔ
ｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎ
ｉｃａｌ Ｐａｐｅｒｓ）ｐｐ．１２２−１２３で発表
された技術（以下、第２の従来例と記す）等がある。
モリの不揮発性記憶素子とするものとして、例えば、米
国特許第５，７６８，１９２号に開示された技術（以
下、第１の従来例と記す）、２０００年、ヴイ・エル・
エス・アイ・シンポジウム・テクニカル・ダイジェスト
（２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔ
ｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎ
ｉｃａｌ Ｐａｐｅｒｓ）ｐｐ．１２２−１２３で発表
された技術（以下、第２の従来例と記す）等がある。
【００１４】次に、従来の技術として、初めに第１の従
来例を図２４乃至図２６に基づいて説明する。図２４は
フラッシュメモリの不揮発性記憶素子として提案された
ＭＯＮＯＳ型トランジスタの略断面図である。
来例を図２４乃至図２６に基づいて説明する。図２４は
フラッシュメモリの不揮発性記憶素子として提案された
ＭＯＮＯＳ型トランジスタの略断面図である。
【００１５】図２４に示すように、例えばＰ導電型のシ
リコン基板１０１の主面にＮ＋ 拡散層でもって、第１
拡散層１０２および第２拡散層１０３が形成されてい
る。そして、第１拡散層１０２および第２拡散層１０３
を挟んでシリコン基板１０１上に、第１シリコン酸化膜
１０４、シリコン窒化膜１０５、第２シリコン酸化膜１
０６がこの順に積層（ＯＮＯ構造）して形成されてい
る。更に、第２シリコン酸化膜１０６上にはゲート電極
１０７が多結晶シリコンでもって形成されている。これ
が、ＭＯＮＯＳ型トランジスタの基本構造である。
リコン基板１０１の主面にＮ＋ 拡散層でもって、第１
拡散層１０２および第２拡散層１０３が形成されてい
る。そして、第１拡散層１０２および第２拡散層１０３
を挟んでシリコン基板１０１上に、第１シリコン酸化膜
１０４、シリコン窒化膜１０５、第２シリコン酸化膜１
０６がこの順に積層（ＯＮＯ構造）して形成されてい
る。更に、第２シリコン酸化膜１０６上にはゲート電極
１０７が多結晶シリコンでもって形成されている。これ
が、ＭＯＮＯＳ型トランジスタの基本構造である。
【００１６】次に、上記ＭＯＮＯＳ型トランジスタの基
本動作について説明する。情報電荷（いまの場合、電子
である）の書き込み動作では、図２５に示すように、例
えば、シリコン基板１０１および第１拡散層１０２は接
地電位に固定され、第２拡散層１０３のＶＷ は５Ｖ
に、ゲート電極１０７のＶＧＷは４Ｖ程度に設定され
る。
本動作について説明する。情報電荷（いまの場合、電子
である）の書き込み動作では、図２５に示すように、例
えば、シリコン基板１０１および第１拡散層１０２は接
地電位に固定され、第２拡散層１０３のＶＷ は５Ｖ
に、ゲート電極１０７のＶＧＷは４Ｖ程度に設定され
る。
【００１７】このような電圧が印加されると、ソースで
ある第１拡散層１０２からドレインである第２拡散層１
０３に電子流１０８（チャネル電流）が生じ、第２拡散
層１０３の近傍でチャネルホットエレクトロン（ＣＨ
Ｅ）となり、その一部が第１シリコン酸化膜１０４の障
壁を越えてシリコン窒化膜１０５のある領域に捕獲され
る。これが、図２５に示す捕獲領域１０９である。この
ように、電子の書き込みでは、情報電荷はシリコン窒化
膜１０５の第２拡散層１０３端に近い領域に蓄積される
ことになる。
ある第１拡散層１０２からドレインである第２拡散層１
０３に電子流１０８（チャネル電流）が生じ、第２拡散
層１０３の近傍でチャネルホットエレクトロン（ＣＨ
Ｅ）となり、その一部が第１シリコン酸化膜１０４の障
壁を越えてシリコン窒化膜１０５のある領域に捕獲され
る。これが、図２５に示す捕獲領域１０９である。この
ように、電子の書き込みでは、情報電荷はシリコン窒化
膜１０５の第２拡散層１０３端に近い領域に蓄積される
ことになる。
【００１８】次に、上記ＭＯＮＯＳ型トランジスタでの
情報の読み出し動作では、図２６に示すように、逆に、
第２拡散層１０３がソースとして接地電位に固定され、
ドレインとなる第１拡散層１０２のＶＲ は３Ｖに、ゲ
ート電極１０７のＶＧＲは１．５Ｖ程度に設定される。
なお、ここでシリコン基板１０１は接地電位である。
情報の読み出し動作では、図２６に示すように、逆に、
第２拡散層１０３がソースとして接地電位に固定され、
ドレインとなる第１拡散層１０２のＶＲ は３Ｖに、ゲ
ート電極１０７のＶＧＲは１．５Ｖ程度に設定される。
なお、ここでシリコン基板１０１は接地電位である。
【００１９】このようにすると、捕獲領域１０９に電子
が書き込まれた論理１の場合には、第１拡散層１０２と
第２拡散層１０３間で電流は流れない。これに対して、
捕獲領域１０９に電子が書き込まれていない論理０の場
合には、第１拡散層１０２と第２拡散層１０３間で電流
が流れる。このようにして、書き込み情報の読み出しが
できることになる。
が書き込まれた論理１の場合には、第１拡散層１０２と
第２拡散層１０３間で電流は流れない。これに対して、
捕獲領域１０９に電子が書き込まれていない論理０の場
合には、第１拡散層１０２と第２拡散層１０３間で電流
が流れる。このようにして、書き込み情報の読み出しが
できることになる。
【００２０】次に、上記ＭＯＮＯＳ型トランジスタでの
情報の消去動作では、図２５に示す構造において、例え
ば、シリコン基板１０１および第１拡散層１０２は接地
電位に固定され、第２拡散層１０３のＶＥ は５Ｖに、
ゲート電極１０７のＶＧＥは−５Ｖ程度に設定される。
情報の消去動作では、図２５に示す構造において、例え
ば、シリコン基板１０１および第１拡散層１０２は接地
電位に固定され、第２拡散層１０３のＶＥ は５Ｖに、
ゲート電極１０７のＶＧＥは−５Ｖ程度に設定される。
【００２１】このような電圧が印加されると、第２拡散
層１０３端部であって、ゲート電極１０７とオーバラッ
プする領域でのバンドベンディングによるバンド間トン
ネリングで発生する正孔が、上記捕獲領域１０９に注入
されて、情報電荷の消去がなされる。
層１０３端部であって、ゲート電極１０７とオーバラッ
プする領域でのバンドベンディングによるバンド間トン
ネリングで発生する正孔が、上記捕獲領域１０９に注入
されて、情報電荷の消去がなされる。
【００２２】次に、従来の技術として、第２の従来例を
図２７に基づいて説明する。図２７もフラッシュメモリ
の不揮発性記憶素子として提案されたＭＯＮＯＳ型トラ
ンジスタの略断面図であり、この場合の特徴は、セルア
レイの構造において、ワード線となるワード電極と制御
ゲート電極とが形成される点にある。
図２７に基づいて説明する。図２７もフラッシュメモリ
の不揮発性記憶素子として提案されたＭＯＮＯＳ型トラ
ンジスタの略断面図であり、この場合の特徴は、セルア
レイの構造において、ワード線となるワード電極と制御
ゲート電極とが形成される点にある。
【００２３】図２７に示すように、例えばＰ導電型のシ
リコン基板２０１の主面にＮ＋ 拡散層でもって、第１
拡散層２０２および第２拡散層２０３が形成されてい
る。そして、第１拡散層２０２および第２拡散層２０３
を挟み、シリコン基板２０１上にそれぞれ絶縁膜を介し
て、第１制御ゲート電極２０４、第２制御ゲート電極２
０５、ワード電極２０６が形成される。ここで、第１
（２）制御ゲート電極２０４，２０５とシリコン基板２
０１間の絶縁膜は、第１の従来例と同様にＯＮＯ構造の
絶縁膜であり、ワード電極２０６とシリコン基板２０１
間の絶縁膜は単層のシリコン酸化膜である。更に、第１
（２）制御ゲート電極２０４，２０５とワード電極２０
６間も、ＯＮＯ構造の絶縁膜で電気的に分離されてい
る。
リコン基板２０１の主面にＮ＋ 拡散層でもって、第１
拡散層２０２および第２拡散層２０３が形成されてい
る。そして、第１拡散層２０２および第２拡散層２０３
を挟み、シリコン基板２０１上にそれぞれ絶縁膜を介し
て、第１制御ゲート電極２０４、第２制御ゲート電極２
０５、ワード電極２０６が形成される。ここで、第１
（２）制御ゲート電極２０４，２０５とシリコン基板２
０１間の絶縁膜は、第１の従来例と同様にＯＮＯ構造の
絶縁膜であり、ワード電極２０６とシリコン基板２０１
間の絶縁膜は単層のシリコン酸化膜である。更に、第１
（２）制御ゲート電極２０４，２０５とワード電極２０
６間も、ＯＮＯ構造の絶縁膜で電気的に分離されてい
る。
【００２４】このような構造において、情報電荷（電
子）の書き込みは、上記第１（２）制御ゲート電極２０
４，２０５下にあるＯＮＯ構造の捕獲領域２０７，２０
８になされることになる。そして、情報電荷の消去動作
では、第１（２）制御ゲート電極２０４，２０５と第１
（２）拡散層２０２，２０３間に電圧が印加され、第１
の従来例で説明したようなバンド間トンネルによる正孔
が上記捕獲領域２０７，２０８に注入される。
子）の書き込みは、上記第１（２）制御ゲート電極２０
４，２０５下にあるＯＮＯ構造の捕獲領域２０７，２０
８になされることになる。そして、情報電荷の消去動作
では、第１（２）制御ゲート電極２０４，２０５と第１
（２）拡散層２０２，２０３間に電圧が印加され、第１
の従来例で説明したようなバンド間トンネルによる正孔
が上記捕獲領域２０７，２０８に注入される。
【００２５】
【発明が解決しようとする課題】上述した第１の従来例
の不揮発性記憶素子において、情報電荷の蓄積保持時間
の規格値を保証するためには、第１シリコン酸化膜１０
４、シリコン窒化膜１０５および第２シリコン酸化膜１
０６の膜厚の薄膜化に限界が生じる。現在、発明者は、
上記のＭＯＮＯＳ構造の不揮発性記憶素子の基本特性に
ついて種々の試行実験を行っている。その結果、１０年
の蓄積保持時間を保証するためには、ＯＮＯ構造の絶縁
膜をシリコン酸化膜換算にすると、その薄膜化の下限は
８ｎｍ程度になることが判った。そして、高速化が必須
となっている最近のフラッシュメモリでは、その読み出
し動作での高速化に限界が生じてくることが明らかにな
ってきた。
の不揮発性記憶素子において、情報電荷の蓄積保持時間
の規格値を保証するためには、第１シリコン酸化膜１０
４、シリコン窒化膜１０５および第２シリコン酸化膜１
０６の膜厚の薄膜化に限界が生じる。現在、発明者は、
上記のＭＯＮＯＳ構造の不揮発性記憶素子の基本特性に
ついて種々の試行実験を行っている。その結果、１０年
の蓄積保持時間を保証するためには、ＯＮＯ構造の絶縁
膜をシリコン酸化膜換算にすると、その薄膜化の下限は
８ｎｍ程度になることが判った。そして、高速化が必須
となっている最近のフラッシュメモリでは、その読み出
し動作での高速化に限界が生じてくることが明らかにな
ってきた。
【００２６】上述の第２の従来例では、上述したように
制御ゲート電極を有するＭＯＮＯＳ型トランジスタと、
ワード電極を有するＭＯＳトランジスタとが、１個のメ
モリセルに形成される。ここで、制御ゲート電極は、ワ
ード電極の側壁に形成されるサイドウォール導電膜で構
成されている。このような構造であると、制御ゲート電
極のチャネル方向の寸法は縮小できるために、実効的な
チャネル長が短くなり上述した読み出し動作の高速化が
可能になる。
制御ゲート電極を有するＭＯＮＯＳ型トランジスタと、
ワード電極を有するＭＯＳトランジスタとが、１個のメ
モリセルに形成される。ここで、制御ゲート電極は、ワ
ード電極の側壁に形成されるサイドウォール導電膜で構
成されている。このような構造であると、制御ゲート電
極のチャネル方向の寸法は縮小できるために、実効的な
チャネル長が短くなり上述した読み出し動作の高速化が
可能になる。
【００２７】しかし、上述したように、制御ゲート電極
はワード電極の側壁に形成される。このために、セルア
レイにおいて、制御ゲート電極ラインとワード電極ライ
ン（ワード線）とは同一方向になるように配設される。
更には、これらの制御ゲート電極ラインとワード電極ラ
インとは、第１（２）拡散層で構成されるビット線とも
並行に配設されることになる。しかし、メモリセルの周
辺回路との関係から、上記ワード線とビット線とは直交
するように配設される必要がある。第２の従来例では、
このような配設が難しくなる。
はワード電極の側壁に形成される。このために、セルア
レイにおいて、制御ゲート電極ラインとワード電極ライ
ン（ワード線）とは同一方向になるように配設される。
更には、これらの制御ゲート電極ラインとワード電極ラ
インとは、第１（２）拡散層で構成されるビット線とも
並行に配設されることになる。しかし、メモリセルの周
辺回路との関係から、上記ワード線とビット線とは直交
するように配設される必要がある。第２の従来例では、
このような配設が難しくなる。
【００２８】また、第２の従来例では、上述したよう
に、制御ゲート電極はワード電極の側壁に形成されるサ
イドウォール導電膜で構成されている。このために、そ
の電極幅は非常に小さくなり、これを配線として用いる
とその配線抵抗は増大し、伝送遅延が増大する。この点
からも、メモリセルへの適用が難しくなる。
に、制御ゲート電極はワード電極の側壁に形成されるサ
イドウォール導電膜で構成されている。このために、そ
の電極幅は非常に小さくなり、これを配線として用いる
とその配線抵抗は増大し、伝送遅延が増大する。この点
からも、メモリセルへの適用が難しくなる。
【００２９】本発明の主目的は、上記の課題を解決し、
フラッシュメモリの大容量化、その動作電圧の低電圧化
および動作の高速化を容易にすることにある。そして、
本発明の他の目的は、ＭＯＮＯＳ型トランジスタを不揮
発性記憶素子とするフラッシュメモリの実用化を容易に
することにある。
フラッシュメモリの大容量化、その動作電圧の低電圧化
および動作の高速化を容易にすることにある。そして、
本発明の他の目的は、ＭＯＮＯＳ型トランジスタを不揮
発性記憶素子とするフラッシュメモリの実用化を容易に
することにある。
【００３０】
【課題を解決するための手段】このために本発明の不揮
発性半導体記憶装置では、半導体基板表面に第１の拡散
層と第２の拡散層とが対向して形成されその間がチャネ
ル領域とされ、前記チャネル領域であって前記第１の拡
散層あるいは第２の拡散層に隣接する領域に電子あるい
は正孔を捕獲する第１の絶縁層が形成され、前記チャネ
ル領域であって前記第１の絶縁層の形成されていない領
域に第２の絶縁層が形成され、前記第１の絶縁層および
第２の絶縁層は一体のゲート電極で被覆されている。
発性半導体記憶装置では、半導体基板表面に第１の拡散
層と第２の拡散層とが対向して形成されその間がチャネ
ル領域とされ、前記チャネル領域であって前記第１の拡
散層あるいは第２の拡散層に隣接する領域に電子あるい
は正孔を捕獲する第１の絶縁層が形成され、前記チャネ
ル領域であって前記第１の絶縁層の形成されていない領
域に第２の絶縁層が形成され、前記第１の絶縁層および
第２の絶縁層は一体のゲート電極で被覆されている。
【００３１】ここで、前記第２の絶縁層の単位面積当た
りの容量値は前記第１の絶縁層の単位面積当たりの容量
値より大きい。そして、前記第１の絶縁層は、シリコン
酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造で
ある。あるいは、前記第１の絶縁層は、シリコン酸化膜
／金属酸化膜／シリコン酸化膜の積層構造である。
りの容量値は前記第１の絶縁層の単位面積当たりの容量
値より大きい。そして、前記第１の絶縁層は、シリコン
酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造で
ある。あるいは、前記第１の絶縁層は、シリコン酸化膜
／金属酸化膜／シリコン酸化膜の積層構造である。
【００３２】また、本発明の不揮発性半導体記憶装置で
は、前記一体のゲート電極の断面がＴ字形状に形成され
ている。そして、前記ゲート電極の端部は前記第１の絶
縁層を挟んで前記第１の拡散層あるいは第２の拡散層と
オーバラップしている。
は、前記一体のゲート電極の断面がＴ字形状に形成され
ている。そして、前記ゲート電極の端部は前記第１の絶
縁層を挟んで前記第１の拡散層あるいは第２の拡散層と
オーバラップしている。
【００３３】また、本発明の不揮発性半導体記憶装置で
は、前記一体のゲート電極において、前記ゲート電極の
中心部と端部とでその材質が異なっている。
は、前記一体のゲート電極において、前記ゲート電極の
中心部と端部とでその材質が異なっている。
【００３４】また、本発明の不揮発性半導体記憶装置で
は、上記不揮発性半導体記憶装置でもってメモリセルが
構成され、該メモリセルのワード線は前記ゲート電極に
被着しており、前記第１の拡散層あるいは第２の拡散層
で前記メモリセルのビット線が形成されている。
は、上記不揮発性半導体記憶装置でもってメモリセルが
構成され、該メモリセルのワード線は前記ゲート電極に
被着しており、前記第１の拡散層あるいは第２の拡散層
で前記メモリセルのビット線が形成されている。
【００３５】また、本発明の不揮発性半導体記憶装置で
は、前記第１の拡散層あるいは第２の拡散層を被覆する
第３の絶縁層が形成され、前記第３の絶縁層上に導電層
が形成され、前記第３の絶縁層の単位面積当たりの容量
値は前記第１の絶縁層の単位面積当たりの容量値より大
きい。
は、前記第１の拡散層あるいは第２の拡散層を被覆する
第３の絶縁層が形成され、前記第３の絶縁層上に導電層
が形成され、前記第３の絶縁層の単位面積当たりの容量
値は前記第１の絶縁層の単位面積当たりの容量値より大
きい。
【００３６】そして、本発明の不揮発性半導体記憶装置
の動作方法では、上記不揮発性半導体記憶装置のメモリ
セルにおける情報電荷の消去動作あるいは書き込み動作
において、前記導電層と前記第１の拡散層あるいは第２
の拡散層との間に電圧を印加して、前記第１の拡散層あ
るいは第２の拡散層表面にバンド間トンネルによる正孔
を発生させる。
の動作方法では、上記不揮発性半導体記憶装置のメモリ
セルにおける情報電荷の消去動作あるいは書き込み動作
において、前記導電層と前記第１の拡散層あるいは第２
の拡散層との間に電圧を印加して、前記第１の拡散層あ
るいは第２の拡散層表面にバンド間トンネルによる正孔
を発生させる。
【００３７】そして、本発明の不揮発性半導体記憶装置
の製造方法では、半導体基板表面に電子あるいは正孔を
捕獲することのできる第１の絶縁層を形成し該第１の絶
縁層上に溝用絶縁膜を形成する工程と、前記溝用絶縁膜
の所定の領域に溝を形成し該溝部に在る前記第１の絶縁
層を除去して半導体基板表面を露出させる工程と、前記
露出した半導体基板表面に第２の絶縁層を形成した後、
前記溝を充填する第１の導電膜を成膜する工程と、前記
第１の導電膜を化学機械研磨し不要部を除去して前記溝
部にゲート電極を形成する工程と、前記溝用絶縁膜を除
去した後、前記ゲート電極および前記第１の絶縁層に被
着する第２の導電膜を形成する工程と、前記第２の導電
膜をエッチバックし前記ゲート電極の側壁部に前記第２
の導電膜から成るサイドウォール導電膜を形成する工程
と、前記ゲート電極および前記サイドウォール導電膜を
マスクにしたイオン注入により前記半導体基板表面に不
純物を導入し第１の拡散層と第２の拡散層を形成する工
程とを含む。
の製造方法では、半導体基板表面に電子あるいは正孔を
捕獲することのできる第１の絶縁層を形成し該第１の絶
縁層上に溝用絶縁膜を形成する工程と、前記溝用絶縁膜
の所定の領域に溝を形成し該溝部に在る前記第１の絶縁
層を除去して半導体基板表面を露出させる工程と、前記
露出した半導体基板表面に第２の絶縁層を形成した後、
前記溝を充填する第１の導電膜を成膜する工程と、前記
第１の導電膜を化学機械研磨し不要部を除去して前記溝
部にゲート電極を形成する工程と、前記溝用絶縁膜を除
去した後、前記ゲート電極および前記第１の絶縁層に被
着する第２の導電膜を形成する工程と、前記第２の導電
膜をエッチバックし前記ゲート電極の側壁部に前記第２
の導電膜から成るサイドウォール導電膜を形成する工程
と、前記ゲート電極および前記サイドウォール導電膜を
マスクにしたイオン注入により前記半導体基板表面に不
純物を導入し第１の拡散層と第２の拡散層を形成する工
程とを含む。
【００３８】ここで、前記第１の導電膜は高融点金属の
ポリサイド膜であり、前記第２の導電膜は不純物含有の
多結晶シリコン膜である。
ポリサイド膜であり、前記第２の導電膜は不純物含有の
多結晶シリコン膜である。
【００３９】あるいは、本発明の不揮発性半導体記憶装
置の製造方法では、半導体基板表面に電子あるいは正孔
を捕獲することのできる第１の絶縁層を形成し該第１の
絶縁層上に溝用絶縁膜を形成する工程と、前記溝用絶縁
膜の所定の領域にスリット状の溝を形成し該溝部に在る
前記第１の絶縁層を除去して半導体基板表面を露出させ
る工程と、前記露出した半導体基板表面に第２の絶縁層
を形成した後、前記溝を充填する第１の導電膜を成膜す
る工程と、前記第１の導電膜を化学機械研磨し不要部を
除去して前記溝部にスリット状のゲート電極を形成する
工程と、前記溝用絶縁膜を除去した後、前記スリット状
のゲート電極および前記第１の絶縁層に被着する第２の
導電膜を形成する工程と、前記スリット状のゲート電極
をマスクにしたイオン注入により前記半導体基板表面に
不純物を導入し第１の拡散層と第２の拡散層を形成する
工程と、前記第２の導電膜を加工し配線層を形成すると
同時に前記スリット状のゲート電極を加工する工程とを
含む。ここで、前記第１の導電膜は不純物含有の多結晶
シリコン膜であり前記第２の導電膜は高融点金属のポリ
サイド膜である。
置の製造方法では、半導体基板表面に電子あるいは正孔
を捕獲することのできる第１の絶縁層を形成し該第１の
絶縁層上に溝用絶縁膜を形成する工程と、前記溝用絶縁
膜の所定の領域にスリット状の溝を形成し該溝部に在る
前記第１の絶縁層を除去して半導体基板表面を露出させ
る工程と、前記露出した半導体基板表面に第２の絶縁層
を形成した後、前記溝を充填する第１の導電膜を成膜す
る工程と、前記第１の導電膜を化学機械研磨し不要部を
除去して前記溝部にスリット状のゲート電極を形成する
工程と、前記溝用絶縁膜を除去した後、前記スリット状
のゲート電極および前記第１の絶縁層に被着する第２の
導電膜を形成する工程と、前記スリット状のゲート電極
をマスクにしたイオン注入により前記半導体基板表面に
不純物を導入し第１の拡散層と第２の拡散層を形成する
工程と、前記第２の導電膜を加工し配線層を形成すると
同時に前記スリット状のゲート電極を加工する工程とを
含む。ここで、前記第１の導電膜は不純物含有の多結晶
シリコン膜であり前記第２の導電膜は高融点金属のポリ
サイド膜である。
【００４０】上記の不揮発性半導体記憶装置の製造方法
において、前記第１の絶縁層と前記溝用絶縁膜との間に
不純物含有の多結晶シリコン膜を形成する。そして、前
記第１の絶縁層は、シリコン酸化膜／シリコン窒化膜／
シリコン酸化膜の積層構造である。あるいは、前記第１
の絶縁層は、シリコン酸化膜／金属酸化膜／シリコン酸
化膜の積層構造である。
において、前記第１の絶縁層と前記溝用絶縁膜との間に
不純物含有の多結晶シリコン膜を形成する。そして、前
記第１の絶縁層は、シリコン酸化膜／シリコン窒化膜／
シリコン酸化膜の積層構造である。あるいは、前記第１
の絶縁層は、シリコン酸化膜／金属酸化膜／シリコン酸
化膜の積層構造である。
【００４１】このようにすることで、本発明をフラッシ
ュメモリに適用すると、その動作、特に蓄積情報の読み
出し動作の高速化が促進される。更には、本発明により
メモリセルを構成するワード線あるいはビット線の低抵
抗化が容易になり、メモリセル領域での伝送遅延が大幅
に低減する。
ュメモリに適用すると、その動作、特に蓄積情報の読み
出し動作の高速化が促進される。更には、本発明により
メモリセルを構成するワード線あるいはビット線の低抵
抗化が容易になり、メモリセル領域での伝送遅延が大幅
に低減する。
【００４２】そして、本発明では、急峻なバンドベンデ
ィングが可能になりバンド間トンネルによる正孔発生の
効率が非常に高くなる。このため、フラッシュメモリで
の情報電荷の書き込み動作／消去動作を更に高速にでき
るようになる。
ィングが可能になりバンド間トンネルによる正孔発生の
効率が非常に高くなる。このため、フラッシュメモリで
の情報電荷の書き込み動作／消去動作を更に高速にでき
るようになる。
【００４３】更には、本発明をフラッシュメモリに適用
すると、その製品の量産製造が非常に容易になりその製
造コストが大幅に低減する。
すると、その製品の量産製造が非常に容易になりその製
造コストが大幅に低減する。
【００４４】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図１乃至図９に基づいて説明する。図１および
図２は、フラッシュメモリに用いる本発明における不揮
発性記憶素子の基本構造の断面図である。そして、図３
乃至図９はその製造方法を説明するための製造工程順の
断面図である。
について図１乃至図９に基づいて説明する。図１および
図２は、フラッシュメモリに用いる本発明における不揮
発性記憶素子の基本構造の断面図である。そして、図３
乃至図９はその製造方法を説明するための製造工程順の
断面図である。
【００４５】図１に示すように、Ｐ導電型のシリコン基
板１の主面にＮ＋ 拡散層でもって、第１拡散層２およ
び第２拡散層３が形成されている。そして、第１拡散層
２あるいは第２拡散層３の近傍のシリコン基板１主面
に、ＯＮＯ構造の積層膜が部分的に形成される。すなわ
ち、図１に示すように、第１絶縁膜４，４ａ、第２絶縁
膜５，５ａ、第３絶縁膜６，６ａが、トランジスタのチ
ャネル領域全体ではなく、トランジスタのソース／ドレ
インに隣接する領域に部分的に形成される。そして、チ
ャネルの大部分の領域には上記ＯＮＯ構造の積層膜とは
異なるゲート絶縁膜７が形成される。ここで、第１絶縁
膜４，４ａは４ｎｍ程度のシリコン酸化膜であり、第２
絶縁膜５，５ａは６ｎｍ程度のシリコン窒化膜であり、
第３絶縁膜６，６ａは５ｎｍ程度のシリコン酸化膜であ
る。また、ゲート絶縁膜７は膜厚が４ｎｍ程度のシリコ
ン酸化膜あるいは酸窒化膜で構成される。
板１の主面にＮ＋ 拡散層でもって、第１拡散層２およ
び第２拡散層３が形成されている。そして、第１拡散層
２あるいは第２拡散層３の近傍のシリコン基板１主面
に、ＯＮＯ構造の積層膜が部分的に形成される。すなわ
ち、図１に示すように、第１絶縁膜４，４ａ、第２絶縁
膜５，５ａ、第３絶縁膜６，６ａが、トランジスタのチ
ャネル領域全体ではなく、トランジスタのソース／ドレ
インに隣接する領域に部分的に形成される。そして、チ
ャネルの大部分の領域には上記ＯＮＯ構造の積層膜とは
異なるゲート絶縁膜７が形成される。ここで、第１絶縁
膜４，４ａは４ｎｍ程度のシリコン酸化膜であり、第２
絶縁膜５，５ａは６ｎｍ程度のシリコン窒化膜であり、
第３絶縁膜６，６ａは５ｎｍ程度のシリコン酸化膜であ
る。また、ゲート絶縁膜７は膜厚が４ｎｍ程度のシリコ
ン酸化膜あるいは酸窒化膜で構成される。
【００４６】そして、上記ゲート絶縁膜７および部分的
に形成されたＯＮＯ構造の積層膜を被覆するようにゲー
ト電極８が形成される。ここで、ゲート電極の断面構造
はＴ字形状である。また、ゲート電極８の端部は、上記
積層する第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第
３絶縁膜６，６ａを介して第１拡散層２あるいは第３拡
散層３とオーバラップしている。なお、このゲート電極
８は、Ｎ型不純物を含む多結晶シリコン（Ｓｉ）、多結
晶シリコンゲルマニウム（ＳｉＧｅ）、ポリサイド、ポ
リメタル等で形成される。
に形成されたＯＮＯ構造の積層膜を被覆するようにゲー
ト電極８が形成される。ここで、ゲート電極の断面構造
はＴ字形状である。また、ゲート電極８の端部は、上記
積層する第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第
３絶縁膜６，６ａを介して第１拡散層２あるいは第３拡
散層３とオーバラップしている。なお、このゲート電極
８は、Ｎ型不純物を含む多結晶シリコン（Ｓｉ）、多結
晶シリコンゲルマニウム（ＳｉＧｅ）、ポリサイド、ポ
リメタル等で形成される。
【００４７】上記不揮発性記憶素子の構造において、ゲ
ート電極８と、シリコン窒化膜から成る第２絶縁膜５，
５ａとの間にシリコン酸化膜が形成されていてもよい。
あるいは、図１において、上記第２絶縁膜５，５ａの第
１拡散層２あるいは第２拡散層３側で露出する側面にシ
リコン酸化膜が形成されていてもよい。
ート電極８と、シリコン窒化膜から成る第２絶縁膜５，
５ａとの間にシリコン酸化膜が形成されていてもよい。
あるいは、図１において、上記第２絶縁膜５，５ａの第
１拡散層２あるいは第２拡散層３側で露出する側面にシ
リコン酸化膜が形成されていてもよい。
【００４８】次に、上記不揮発性記憶素子の基本動作に
ついて説明する。情報電荷の書き込み動作では、図２に
示すように、例えば、シリコン基板１の電圧Ｖｓおよび
第１拡散層２の電圧Ｖ１ は接地電位にし、第２拡散層
３のＶ２ は５Ｖ程度に、ゲート電極１０７のＶＧ は
４Ｖ程度に設定される。このような電圧が印加される
と、ソースである第１拡散層２からドレインである第２
拡散層３にチャネル電流となる電子の流れが生じ、第２
拡散層３の近傍でＣＨＥとなり、その一部は第１絶縁膜
４の障壁を越えて第２絶縁膜５の捕獲領域９に情報電荷
として蓄積される。
ついて説明する。情報電荷の書き込み動作では、図２に
示すように、例えば、シリコン基板１の電圧Ｖｓおよび
第１拡散層２の電圧Ｖ１ は接地電位にし、第２拡散層
３のＶ２ は５Ｖ程度に、ゲート電極１０７のＶＧ は
４Ｖ程度に設定される。このような電圧が印加される
と、ソースである第１拡散層２からドレインである第２
拡散層３にチャネル電流となる電子の流れが生じ、第２
拡散層３の近傍でＣＨＥとなり、その一部は第１絶縁膜
４の障壁を越えて第２絶縁膜５の捕獲領域９に情報電荷
として蓄積される。
【００４９】次に、情報の読み出し動作では、逆に、第
２拡散層３のＶ２ は接地電位に固定され、ドレインと
なる第１拡散層２のＶ１ は３Ｖに、ゲート電極８のＶ
Ｇは１．５Ｖ程度に設定される。ここで、電子の捕獲量
は１０００個以下である。
２拡散層３のＶ２ は接地電位に固定され、ドレインと
なる第１拡散層２のＶ１ は３Ｖに、ゲート電極８のＶ
Ｇは１．５Ｖ程度に設定される。ここで、電子の捕獲量
は１０００個以下である。
【００５０】このようにすると、捕獲領域９に電子が書
き込まれた論理１の場合には、第１拡散層２と第２拡散
層３間で電流は流れない。これに対して、捕獲領域９に
電子が書き込まれていない論理０の場合には、第１拡散
層２と第２拡散層３間で電流が流れる。このようにし
て、書き込み情報の読み出しができる。
き込まれた論理１の場合には、第１拡散層２と第２拡散
層３間で電流は流れない。これに対して、捕獲領域９に
電子が書き込まれていない論理０の場合には、第１拡散
層２と第２拡散層３間で電流が流れる。このようにし
て、書き込み情報の読み出しができる。
【００５１】次に、情報の消去動作では、図２に示す構
造において、例えば、シリコン基板１および第１拡散層
２は接地電位に固定され、第２拡散層３のＶ１ は５Ｖ
に、ゲート電極８のＶＧ は−５Ｖ程度に設定される。
造において、例えば、シリコン基板１および第１拡散層
２は接地電位に固定され、第２拡散層３のＶ１ は５Ｖ
に、ゲート電極８のＶＧ は−５Ｖ程度に設定される。
【００５２】このような電圧が印加されると、第２拡散
層３の端部であって、ゲート電極８とオーバラップする
領域でのバンド間トンネリングによる正孔が、上記捕獲
領域９に注入されて、情報電荷の消去がなされる。
層３の端部であって、ゲート電極８とオーバラップする
領域でのバンド間トンネリングによる正孔が、上記捕獲
領域９に注入されて、情報電荷の消去がなされる。
【００５３】本発明の不揮発性記憶素子の別の例を図３
に示す。この例は、図１のような構造において、ゲート
電極とその端部が異なる材質で構成される場合である。
に示す。この例は、図１のような構造において、ゲート
電極とその端部が異なる材質で構成される場合である。
【００５４】図３に示すように、シリコン基板１の主面
に第１拡散層２および第２拡散層３が形成され、第１拡
散層２あるいは第２拡散層３の近傍のシリコン基板１主
面に、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３
絶縁膜６，６ａが部分的に形成される。そして、上記Ｏ
ＮＯ構造の積層膜とは異なるゲート絶縁膜７がチャネル
の大部分の領域に形成される。
に第１拡散層２および第２拡散層３が形成され、第１拡
散層２あるいは第２拡散層３の近傍のシリコン基板１主
面に、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３
絶縁膜６，６ａが部分的に形成される。そして、上記Ｏ
ＮＯ構造の積層膜とは異なるゲート絶縁膜７がチャネル
の大部分の領域に形成される。
【００５５】そして、上記ゲート絶縁膜７を被覆するよ
うにゲート電極８が形成され、上記ＯＮＯ構造の積層膜
を被覆するように第１ゲート電極端部８ａ、第２ゲート
電極端部８ｂが形成される。ここで、第１ゲート電極端
部８ａ、第２ゲート電極端部８ｂは、上記積層する第１
絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，
６ａを挟んで第１拡散層２あるいは第３拡散層３とオー
バラップしている。また、ゲート電極８は、Ｎ型不純物
を含む多結晶シリコン（Ｓｉ）、多結晶シリコンゲルマ
ニウム（ＳｉＧｅ）で形成され、第１ゲート電極端部８
ａ、第２ゲート電極端部８ｂはポリサイド、ポリメタル
等で形成される。あるいは、この逆の構成でもよい。
うにゲート電極８が形成され、上記ＯＮＯ構造の積層膜
を被覆するように第１ゲート電極端部８ａ、第２ゲート
電極端部８ｂが形成される。ここで、第１ゲート電極端
部８ａ、第２ゲート電極端部８ｂは、上記積層する第１
絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，
６ａを挟んで第１拡散層２あるいは第３拡散層３とオー
バラップしている。また、ゲート電極８は、Ｎ型不純物
を含む多結晶シリコン（Ｓｉ）、多結晶シリコンゲルマ
ニウム（ＳｉＧｅ）で形成され、第１ゲート電極端部８
ａ、第２ゲート電極端部８ｂはポリサイド、ポリメタル
等で形成される。あるいは、この逆の構成でもよい。
【００５６】図３の不揮発性記憶素子の構造において
も、ゲート電極８と、シリコン窒化膜から成る第２絶縁
膜５，５ａとの間にシリコン酸化膜が形成されていても
よい。あるいは、上記第２絶縁膜５，５ａの第１拡散層
２あるいは第２拡散層３側で露出する側面にシリコン酸
化膜が形成されていてもよい。
も、ゲート電極８と、シリコン窒化膜から成る第２絶縁
膜５，５ａとの間にシリコン酸化膜が形成されていても
よい。あるいは、上記第２絶縁膜５，５ａの第１拡散層
２あるいは第２拡散層３側で露出する側面にシリコン酸
化膜が形成されていてもよい。
【００５７】図１あるいは図３に示したように、不揮発
性記憶素子が上述したような構造であると、ＯＮＯ構造
の積層膜に対して独立にゲート絶縁膜７の膜厚を小さく
できる。すなわち、上記ゲート絶縁膜７の単位面積当た
りの容量値を上記ＯＮＯ構造の積層膜の単位面積当たり
の容量値より大きいできる。そして、ＯＮＯ構造の積層
膜の情報電荷の保持特性を低下させないで、情報の読み
出し動作の速度が向上するようになる。すなわち、動作
速度の向上と情報電荷の保持特性の向上とを両立させる
ことができる。また、第２絶縁膜５，５ａの側壁にシリ
コン酸化膜が形成されると、更に情報電荷の保持特性は
向上するようになる。
性記憶素子が上述したような構造であると、ＯＮＯ構造
の積層膜に対して独立にゲート絶縁膜７の膜厚を小さく
できる。すなわち、上記ゲート絶縁膜７の単位面積当た
りの容量値を上記ＯＮＯ構造の積層膜の単位面積当たり
の容量値より大きいできる。そして、ＯＮＯ構造の積層
膜の情報電荷の保持特性を低下させないで、情報の読み
出し動作の速度が向上するようになる。すなわち、動作
速度の向上と情報電荷の保持特性の向上とを両立させる
ことができる。また、第２絶縁膜５，５ａの側壁にシリ
コン酸化膜が形成されると、更に情報電荷の保持特性は
向上するようになる。
【００５８】次に、本発明のＭＯＮＯＳ型トランジスタ
の不揮発性記憶素子の製造方法について説明する。
の不揮発性記憶素子の製造方法について説明する。
【００５９】図４（ａ）に示すように、Ｐ導電型のシリ
コン基板１の熱酸化で膜厚４ｎｍのシリコン酸化膜を形
成し第１絶縁膜４を設ける。そして、化学気相成長（Ｃ
ＶＤ）法で膜厚６ｎｍ程度のシリコン窒化膜を成膜し第
２絶縁膜５を形成し、更に第２絶縁膜５上にＣＶＤ法で
膜厚４ｎｍのシリコン酸化膜を堆積し第３絶縁膜６を形
成し、その上に膜厚２００ｎｍのアルミナ膜あるいはシ
リコン窒化膜を成膜し溝用絶縁膜１０を形成する。
コン基板１の熱酸化で膜厚４ｎｍのシリコン酸化膜を形
成し第１絶縁膜４を設ける。そして、化学気相成長（Ｃ
ＶＤ）法で膜厚６ｎｍ程度のシリコン窒化膜を成膜し第
２絶縁膜５を形成し、更に第２絶縁膜５上にＣＶＤ法で
膜厚４ｎｍのシリコン酸化膜を堆積し第３絶縁膜６を形
成し、その上に膜厚２００ｎｍのアルミナ膜あるいはシ
リコン窒化膜を成膜し溝用絶縁膜１０を形成する。
【００６０】次に、図４（ｂ）に示すように、公知のリ
ソグラフィ技術で、溝パターンを有するレジストマスク
１１を溝用絶縁膜１０上に形成する。そして、レジスト
マスク１１をエッチングマスクにしたドライエッチング
技術で、溝用絶縁膜１０、第３絶縁膜６、第２絶縁膜２
を順次にエッチングし溝１２を形成する。その後、第１
絶縁膜４をウェットエッチングで除去する。
ソグラフィ技術で、溝パターンを有するレジストマスク
１１を溝用絶縁膜１０上に形成する。そして、レジスト
マスク１１をエッチングマスクにしたドライエッチング
技術で、溝用絶縁膜１０、第３絶縁膜６、第２絶縁膜２
を順次にエッチングし溝１２を形成する。その後、第１
絶縁膜４をウェットエッチングで除去する。
【００６１】次に、溝用絶縁膜１０をマスクにした熱酸
化あるいは酸窒化処理を行い、図５（ａ）に示すよう
に、溝１２部のシリコン基板１表面にゲート絶縁膜７を
形成する。ここで、ゲート絶縁膜７の実効的膜厚は、第
１絶縁膜４、第２絶縁膜５、第３絶縁膜６の積層膜の実
効的膜厚より薄くなるようにする。
化あるいは酸窒化処理を行い、図５（ａ）に示すよう
に、溝１２部のシリコン基板１表面にゲート絶縁膜７を
形成する。ここで、ゲート絶縁膜７の実効的膜厚は、第
１絶縁膜４、第２絶縁膜５、第３絶縁膜６の積層膜の実
効的膜厚より薄くなるようにする。
【００６２】ここで、上記熱酸化を酸素ラジカル雰囲気
で行うと、シリコン窒化膜から成る第２絶縁膜５の側壁
も容易に酸化され、その領域にシリコン酸化膜が形成さ
れるようになる。
で行うと、シリコン窒化膜から成る第２絶縁膜５の側壁
も容易に酸化され、その領域にシリコン酸化膜が形成さ
れるようになる。
【００６３】次に、ゲート絶縁膜７を被覆し溝１２を充
填するように、第１の導電膜であるＮ型不純物含有の多
結晶シリコン膜を成膜し、溝用絶縁膜１０を研磨ストッ
パーとした化学機械研磨（ＣＭＰ）法で不要部分を除去
する。このようにして、図５（ｂ）に示すような埋込み
導電膜１３を形成する。
填するように、第１の導電膜であるＮ型不純物含有の多
結晶シリコン膜を成膜し、溝用絶縁膜１０を研磨ストッ
パーとした化学機械研磨（ＣＭＰ）法で不要部分を除去
する。このようにして、図５（ｂ）に示すような埋込み
導電膜１３を形成する。
【００６４】次に、図５（ｃ）に示すように、溝用絶縁
膜１０をウェットエッチングで除去する。このようにし
て、第３絶縁膜６，６ａ上に突起した埋込み導電膜１３
が形成される。そして、埋込み導電膜１３は所定のパタ
ーンに加工される。
膜１０をウェットエッチングで除去する。このようにし
て、第３絶縁膜６，６ａ上に突起した埋込み導電膜１３
が形成される。そして、埋込み導電膜１３は所定のパタ
ーンに加工される。
【００６５】次に、第２の導電膜として、膜厚が２００
ｎｍ程度のタングステンポリサイド膜を全面に堆積させ
る。そして、タングステンポリサイド膜のエッチッバッ
クを行い、図６（ａ）に示すように、サイドウォール導
電膜として、ゲート電極８の側壁に第１ゲート電極端部
８ａ、第２ゲート電極端部８ｂを形成する。
ｎｍ程度のタングステンポリサイド膜を全面に堆積させ
る。そして、タングステンポリサイド膜のエッチッバッ
クを行い、図６（ａ）に示すように、サイドウォール導
電膜として、ゲート電極８の側壁に第１ゲート電極端部
８ａ、第２ゲート電極端部８ｂを形成する。
【００６６】次に、図６（ｂ）に示すように、上記ゲー
ト電極８、第１ゲート電極端部８ａ、第２ゲート電極端
部８ｂをマスクにし、第１絶縁膜４，４ａ第２絶縁膜
５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注
入を行い、シリコン基板１表面に第１拡散層２、第２拡
散層３を形成する。
ト電極８、第１ゲート電極端部８ａ、第２ゲート電極端
部８ｂをマスクにし、第１絶縁膜４，４ａ第２絶縁膜
５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注
入を行い、シリコン基板１表面に第１拡散層２、第２拡
散層３を形成する。
【００６７】次に、熱処理を施し上記第１拡散層２、第
２拡散層３の不純物拡散を行い、図６（ｃ）に示すよう
に、第１ゲート電極端部８ａ、第２ゲート電極端部８ｂ
が、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶
縁膜６，６ａの積層膜を介して、第１拡散層２、第２拡
散層３とオーバラップするようにする。このようにした
後に、図３で説明した構造の不揮発性記憶素子ができあ
がる。なお、上記の場合に、タングステンポリサイド膜
の代わりにＮ型不純物含有の多結晶シリコン膜を堆積さ
せると、図１で説明した構造の不揮発性記憶素子ができ
あがる。
２拡散層３の不純物拡散を行い、図６（ｃ）に示すよう
に、第１ゲート電極端部８ａ、第２ゲート電極端部８ｂ
が、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶
縁膜６，６ａの積層膜を介して、第１拡散層２、第２拡
散層３とオーバラップするようにする。このようにした
後に、図３で説明した構造の不揮発性記憶素子ができあ
がる。なお、上記の場合に、タングステンポリサイド膜
の代わりにＮ型不純物含有の多結晶シリコン膜を堆積さ
せると、図１で説明した構造の不揮発性記憶素子ができ
あがる。
【００６８】次に、本発明の不揮発性記憶素子の別の製
造方法について図７乃至図９に基づいて説明する。
造方法について図７乃至図９に基づいて説明する。
【００６９】図４（ａ）で説明したのと同様に、シリコ
ン基板１上に第１絶縁膜４、第２絶縁膜５、第３絶縁膜
６を形成し、図７（ａ）に示すように第３絶縁膜上にＮ
型不純物含有の多結晶シリコン層１４を堆積させる。こ
こで、多結晶シリコン層１４の膜厚は５０ｎｍ程度であ
る。更に、多結晶シリコン層１４上に膜厚１５０ｎｍの
シリコン窒化膜を成膜し溝用絶縁膜１０を形成する。
ン基板１上に第１絶縁膜４、第２絶縁膜５、第３絶縁膜
６を形成し、図７（ａ）に示すように第３絶縁膜上にＮ
型不純物含有の多結晶シリコン層１４を堆積させる。こ
こで、多結晶シリコン層１４の膜厚は５０ｎｍ程度であ
る。更に、多結晶シリコン層１４上に膜厚１５０ｎｍの
シリコン窒化膜を成膜し溝用絶縁膜１０を形成する。
【００７０】次に、図７（ｂ）に示すように、溝パター
ンを有するレジストマスク１１を用い、公知のドライエ
ッチング技術で、溝用絶縁膜１０、多結晶シリコン層１
４、第３絶縁膜６、第２絶縁膜２を順次にエッチングし
溝１２を形成する。その後、図７（ｃ）に示すように、
溝用絶縁膜１０をエッチングマスクにしたウェットエッ
チングでもって第１絶縁膜４を除去し、溝１２部のシリ
コン基板１表面を露出させる。
ンを有するレジストマスク１１を用い、公知のドライエ
ッチング技術で、溝用絶縁膜１０、多結晶シリコン層１
４、第３絶縁膜６、第２絶縁膜２を順次にエッチングし
溝１２を形成する。その後、図７（ｃ）に示すように、
溝用絶縁膜１０をエッチングマスクにしたウェットエッ
チングでもって第１絶縁膜４を除去し、溝１２部のシリ
コン基板１表面を露出させる。
【００７１】次に、図５（ａ）で説明したのと同様に溝
用絶縁膜１０をマスクにした熱酸化あるいは酸窒化処理
を行い、図８（ａ）に示すように、溝１２部のシリコン
基板１表面にゲート絶縁膜７を形成する。
用絶縁膜１０をマスクにした熱酸化あるいは酸窒化処理
を行い、図８（ａ）に示すように、溝１２部のシリコン
基板１表面にゲート絶縁膜７を形成する。
【００７２】次に、図５（ｂ）で説明したのと同様にし
て、溝用絶縁膜１０を研磨ストッパーとしたＣＭＰ法を
用い、ゲート絶縁膜７を被覆する埋込み導電膜１３を形
成する。
て、溝用絶縁膜１０を研磨ストッパーとしたＣＭＰ法を
用い、ゲート絶縁膜７を被覆する埋込み導電膜１３を形
成する。
【００７３】次に、図８（ｃ）に示すように、溝用絶縁
膜１０をドライエッチングで除去し、多結晶シリコン層
１４上に突起した埋込み導電膜１３を形成する。そし
て、埋込み導電膜１３は所定のパターンに加工される。
膜１０をドライエッチングで除去し、多結晶シリコン層
１４上に突起した埋込み導電膜１３を形成する。そし
て、埋込み導電膜１３は所定のパターンに加工される。
【００７４】次に、膜厚が１５０ｎｍ程度のタングステ
ン膜を全面に堆積させる。そして、タングステン膜のエ
ッチッバックと多結晶シリコン層１４のドライエッチン
グを行い、図９（ａ）に示すように、ゲート電極８の側
壁に第１ゲート電極端部８ａ、第２ゲート電極端部８ｂ
を形成し、同時にパターニングした多結晶シリコン層１
４ａ，１４ｂを形成する。ここで、第３絶縁膜６，６ａ
はエッチングストッパーとなる。
ン膜を全面に堆積させる。そして、タングステン膜のエ
ッチッバックと多結晶シリコン層１４のドライエッチン
グを行い、図９（ａ）に示すように、ゲート電極８の側
壁に第１ゲート電極端部８ａ、第２ゲート電極端部８ｂ
を形成し、同時にパターニングした多結晶シリコン層１
４ａ，１４ｂを形成する。ここで、第３絶縁膜６，６ａ
はエッチングストッパーとなる。
【００７５】次に、図９（ｂ）に示すように、上記ゲー
ト電極８、第１ゲート電極端部８ａ、第２ゲート電極端
部８ｂ等をマスクにし、第１絶縁膜４，４ａ第２絶縁膜
５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注
入を行い、シリコン基板１表面に第１拡散層２、第２拡
散層３を形成する。
ト電極８、第１ゲート電極端部８ａ、第２ゲート電極端
部８ｂ等をマスクにし、第１絶縁膜４，４ａ第２絶縁膜
５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注
入を行い、シリコン基板１表面に第１拡散層２、第２拡
散層３を形成する。
【００７６】次に、熱処理を施し上記第１拡散層２、第
２拡散層３の不純物拡散を行い、図９（ｃ）に示すよう
に、第１ゲート電極端部８ａ、第２ゲート電極端部８ｂ
および多結晶シリコン層１４ａ，１４ｂが、第１絶縁膜
４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａの
積層膜を介して、第１拡散層２、第２拡散層３とオーバ
ラップするようにする。このようにして、本発明の別の
構造の不揮発性記憶素子ができあがる。
２拡散層３の不純物拡散を行い、図９（ｃ）に示すよう
に、第１ゲート電極端部８ａ、第２ゲート電極端部８ｂ
および多結晶シリコン層１４ａ，１４ｂが、第１絶縁膜
４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａの
積層膜を介して、第１拡散層２、第２拡散層３とオーバ
ラップするようにする。このようにして、本発明の別の
構造の不揮発性記憶素子ができあがる。
【００７７】上述した不揮発性記憶素子では、ゲート電
極８端部がＯＮＯ構造の積層膜を介して第１（２）拡散
層２，３とオーバラップする場合について説明している
が、上記のオーバラップの無い場合でもよい。この断面
構造を図１０に示す。
極８端部がＯＮＯ構造の積層膜を介して第１（２）拡散
層２，３とオーバラップする場合について説明している
が、上記のオーバラップの無い場合でもよい。この断面
構造を図１０に示す。
【００７８】図１０に示すように、シリコン基板１の主
面に第１拡散層２および第２拡散層３が形成され、第１
拡散層２あるいは第２拡散層３の近傍のシリコン基板１
主面に、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第
３絶縁膜６，６ａが積層し部分的に形成される。そし
て、上記ＯＮＯ構造の積層膜とは異なるゲート絶縁膜７
がチャネルの大部分の領域に形成される。更に、上記ゲ
ート絶縁膜７および上記ＯＮＯ構造の積層膜を被覆する
ようにゲート電極８が形成される。ここで、上記ゲート
電極８と第１拡散層２または第３拡散層３がオーバラッ
プすることはない。
面に第１拡散層２および第２拡散層３が形成され、第１
拡散層２あるいは第２拡散層３の近傍のシリコン基板１
主面に、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第
３絶縁膜６，６ａが積層し部分的に形成される。そし
て、上記ＯＮＯ構造の積層膜とは異なるゲート絶縁膜７
がチャネルの大部分の領域に形成される。更に、上記ゲ
ート絶縁膜７および上記ＯＮＯ構造の積層膜を被覆する
ようにゲート電極８が形成される。ここで、上記ゲート
電極８と第１拡散層２または第３拡散層３がオーバラッ
プすることはない。
【００７９】次に、本発明の第２の実施の形態について
図１１乃至図１３に基づいて説明する。図１は、フラッ
シュメモリに用いる本発明における不揮発性記憶素子の
基本構造の断面図である。そして、図１２と図１３はそ
の製造方法を説明するための製造工程順の断面図であ
る。
図１１乃至図１３に基づいて説明する。図１は、フラッ
シュメモリに用いる本発明における不揮発性記憶素子の
基本構造の断面図である。そして、図１２と図１３はそ
の製造方法を説明するための製造工程順の断面図であ
る。
【００８０】第２の実施の形態の不揮発性記憶素子で
は、ゲート電極８側壁に導電体構成の２重の端部が形成
され、更に、拡散層にエクステンション領域が形成され
ることを特徴としている。
は、ゲート電極８側壁に導電体構成の２重の端部が形成
され、更に、拡散層にエクステンション領域が形成され
ることを特徴としている。
【００８１】図１１に示すように、シリコン基板１の主
面に第１拡散層２および第２拡散層３が形成され、第１
拡散層２あるいは第２拡散層３にそれぞれ接続する第１
エクステンション領域１５と第２エクステンション領域
１６が形成されている。
面に第１拡散層２および第２拡散層３が形成され、第１
拡散層２あるいは第２拡散層３にそれぞれ接続する第１
エクステンション領域１５と第２エクステンション領域
１６が形成されている。
【００８２】そして、第１エクステンション領域１５と
第２エクステンション領域１６の近傍のシリコン基板１
主面に、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第
３絶縁膜６，６ａが積層し部分的に形成される。そし
て、上記ＯＮＯ構造の積層膜とは異なるゲート絶縁膜７
がチャネルの大部分の領域に形成され、ゲート絶縁膜７
上にゲート電極８が形成され、更に、上記ＯＮＯ構造の
積層膜を被覆するように第１ゲート電極端部８ａ、第２
ゲート電極端部８ｂ、第３ゲート電極端部８ｃ、第４ゲ
ート電極端部８ｄが形成される。ここで、第３ゲート電
極端部８ｃ、第４ゲート電極端部８ｄは、上記積層する
第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜
６，６ａを挟んで第１エクステンション領域１５あるい
は第２エクステンション領域１６とオーバラップしてい
る。また、ゲート電極８は、ポリサイド、ポリメタル等
で形成され、第１ゲート電極端部８ａ、第２ゲート電極
端部８ｂ、第３ゲート電極端部８ｃ、第４ゲート電極端
部８ｄはＮ型不純物含有の多結晶Ｓｉあるいは多結晶Ｓ
ｉＧｅで形成される。
第２エクステンション領域１６の近傍のシリコン基板１
主面に、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第
３絶縁膜６，６ａが積層し部分的に形成される。そし
て、上記ＯＮＯ構造の積層膜とは異なるゲート絶縁膜７
がチャネルの大部分の領域に形成され、ゲート絶縁膜７
上にゲート電極８が形成され、更に、上記ＯＮＯ構造の
積層膜を被覆するように第１ゲート電極端部８ａ、第２
ゲート電極端部８ｂ、第３ゲート電極端部８ｃ、第４ゲ
ート電極端部８ｄが形成される。ここで、第３ゲート電
極端部８ｃ、第４ゲート電極端部８ｄは、上記積層する
第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜
６，６ａを挟んで第１エクステンション領域１５あるい
は第２エクステンション領域１６とオーバラップしてい
る。また、ゲート電極８は、ポリサイド、ポリメタル等
で形成され、第１ゲート電極端部８ａ、第２ゲート電極
端部８ｂ、第３ゲート電極端部８ｃ、第４ゲート電極端
部８ｄはＮ型不純物含有の多結晶Ｓｉあるいは多結晶Ｓ
ｉＧｅで形成される。
【００８３】このように、拡散層がエクステンション領
域を有していると、ソース−ドレイン間のパンチスルー
耐圧は向上し、バンド間トンネルで正孔が生じ易くな
り、フラッシュメモリにおける情報電荷の消去動作が高
速になる。
域を有していると、ソース−ドレイン間のパンチスルー
耐圧は向上し、バンド間トンネルで正孔が生じ易くな
り、フラッシュメモリにおける情報電荷の消去動作が高
速になる。
【００８４】第２の実施の形態の不揮発性記憶素子の製
造方法は次のようになる。すなわち、図５（ｃ）で説明
した工程までは、第１の実施の形態の場合と同じであ
る。このようにして、図１２（ａ）に示すように、シリ
コン基板１上に第１絶縁膜４，４ａ、第２絶縁膜５，５
ａ、第３絶縁膜６，６ａが形成され、ゲート絶縁膜７上
にゲート電極８が形成される。
造方法は次のようになる。すなわち、図５（ｃ）で説明
した工程までは、第１の実施の形態の場合と同じであ
る。このようにして、図１２（ａ）に示すように、シリ
コン基板１上に第１絶縁膜４，４ａ、第２絶縁膜５，５
ａ、第３絶縁膜６，６ａが形成され、ゲート絶縁膜７上
にゲート電極８が形成される。
【００８５】次に、膜厚が２００ｎｍ程度の多結晶シリ
コン膜を全面に堆積させる。そして、多結晶シリコン膜
のエッチッバックを行い、図１２（ｂ）に示すように、
ゲート電極８の側壁に第１ゲート電極端部８ａ、第２ゲ
ート電極端部８ｂを形成する。ここで、第３絶縁膜６，
６ａはエッチングストッパーとなる。
コン膜を全面に堆積させる。そして、多結晶シリコン膜
のエッチッバックを行い、図１２（ｂ）に示すように、
ゲート電極８の側壁に第１ゲート電極端部８ａ、第２ゲ
ート電極端部８ｂを形成する。ここで、第３絶縁膜６，
６ａはエッチングストッパーとなる。
【００８６】次に、図１２（ｃ）に示すように、上記ゲ
ート電極８、第１ゲート電極端部８ａ、第２ゲート電極
端部８ｂをマスクにし、第１絶縁膜４，４ａ第２絶縁膜
５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注
入を行って、シリコン基板１表面に第１エクステンショ
ン領域１５と第２エクステンション領域１６を形成す
る。
ート電極８、第１ゲート電極端部８ａ、第２ゲート電極
端部８ｂをマスクにし、第１絶縁膜４，４ａ第２絶縁膜
５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注
入を行って、シリコン基板１表面に第１エクステンショ
ン領域１５と第２エクステンション領域１６を形成す
る。
【００８７】次に、再度、膜厚が２００ｎｍ程度の多結
晶シリコン膜を全面に堆積させ、多結晶シリコン膜のエ
ッチッバックを行う。このようにして、図１３（ａ）に
示すように、第１ゲート電極端部８ａの側壁に第３ゲー
ト電極端部８ｃを、第２ゲート電極端部８ｂに第４ゲー
ト電極端部８ｄを、それぞれ形成する。ここで、ゲート
電極８、第１ゲート電極端部８ａ、第２ゲート電極端部
８ｂ、第３ゲート電極端部８ｃ、第４ゲート電極端部８
ｄは全て電気的に接続している。
晶シリコン膜を全面に堆積させ、多結晶シリコン膜のエ
ッチッバックを行う。このようにして、図１３（ａ）に
示すように、第１ゲート電極端部８ａの側壁に第３ゲー
ト電極端部８ｃを、第２ゲート電極端部８ｂに第４ゲー
ト電極端部８ｄを、それぞれ形成する。ここで、ゲート
電極８、第１ゲート電極端部８ａ、第２ゲート電極端部
８ｂ、第３ゲート電極端部８ｃ、第４ゲート電極端部８
ｄは全て電気的に接続している。
【００８８】次に、図１３（ｂ）に示すように、上記ゲ
ート電極８、第１ゲート電極端部８ａ、第２ゲート電極
端部８ｂ、第３ゲート電極端部８ｃ、第４ゲート電極端
部８ｄをマスクにし、第１絶縁膜４，４ａ第２絶縁膜
５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注
入を行い、シリコン基板１表面に第１拡散層２、第２拡
散層３を形成する。ここで、第１拡散層２、第２拡散層
３はそれぞれ第１エクステンション領域１５、第２エク
ステンション領域１６に電気接続する。このようにして
図１１で説明した構造の不揮発性記憶素子ができあが
る。
ート電極８、第１ゲート電極端部８ａ、第２ゲート電極
端部８ｂ、第３ゲート電極端部８ｃ、第４ゲート電極端
部８ｄをマスクにし、第１絶縁膜４，４ａ第２絶縁膜
５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注
入を行い、シリコン基板１表面に第１拡散層２、第２拡
散層３を形成する。ここで、第１拡散層２、第２拡散層
３はそれぞれ第１エクステンション領域１５、第２エク
ステンション領域１６に電気接続する。このようにして
図１１で説明した構造の不揮発性記憶素子ができあが
る。
【００８９】次に、本発明の第３の実施の形態について
図１４乃至図１７に基づいて説明する。図１４は、フラ
ッシュメモリセルに適用したところの不揮発性記憶素子
の断面図である。そして、図１５と図１６はその製造方
法を説明するための製造工程順の断面図である。また、
図１７は、この不揮発性記憶素子をフラッシュメモリセ
ルに適用する場合の製造工程順の平面図である。
図１４乃至図１７に基づいて説明する。図１４は、フラ
ッシュメモリセルに適用したところの不揮発性記憶素子
の断面図である。そして、図１５と図１６はその製造方
法を説明するための製造工程順の断面図である。また、
図１７は、この不揮発性記憶素子をフラッシュメモリセ
ルに適用する場合の製造工程順の平面図である。
【００９０】図１４に示すように、２個のメモリセルを
形成するために、Ｐ導電型のシリコン基板２１の主面に
Ｎ＋ 拡散層でもって第１拡散層２２，２２ａおよび第
２拡散層２３が形成されている。これらの拡散層がメモ
リセルのビット線になる。そして、第１拡散層２２，２
２ａあるいは第２拡散層２３の近傍のシリコン基板２１
主面に、第１絶縁膜２４、第２絶縁膜２５、第３絶縁膜
２６が、トランジスタのチャネル領域全体ではなく、ト
ランジスタのソース／ドレインに隣接する領域に形成さ
れる。そして、チャネルの大部分の領域には上記ＯＮＯ
構造の積層膜とは異なるゲート絶縁膜２７が形成され
る。ここで、ゲート絶縁膜２７はシリコン酸化膜で構成
される。
形成するために、Ｐ導電型のシリコン基板２１の主面に
Ｎ＋ 拡散層でもって第１拡散層２２，２２ａおよび第
２拡散層２３が形成されている。これらの拡散層がメモ
リセルのビット線になる。そして、第１拡散層２２，２
２ａあるいは第２拡散層２３の近傍のシリコン基板２１
主面に、第１絶縁膜２４、第２絶縁膜２５、第３絶縁膜
２６が、トランジスタのチャネル領域全体ではなく、ト
ランジスタのソース／ドレインに隣接する領域に形成さ
れる。そして、チャネルの大部分の領域には上記ＯＮＯ
構造の積層膜とは異なるゲート絶縁膜２７が形成され
る。ここで、ゲート絶縁膜２７はシリコン酸化膜で構成
される。
【００９１】そして、上記ゲート絶縁膜２７のみを被覆
するようにゲート電極２８が形成される。ここで、ゲー
ト電極２８はＮ型不純物含有の多結晶シリコンで構成さ
れる。そして、ゲート電極２８に電気接続して、ワード
線２９が上記ビット線である拡散層と直交するように配
設される。ワード線２９は上記ＯＮＯ構造の積層膜を被
覆し、更に、この積層膜を挟んで上記拡散層とオーバラ
ップしている。ここで、ワード線２９は高融点金属膜あ
るいはそのポリサイド膜で構成される。
するようにゲート電極２８が形成される。ここで、ゲー
ト電極２８はＮ型不純物含有の多結晶シリコンで構成さ
れる。そして、ゲート電極２８に電気接続して、ワード
線２９が上記ビット線である拡散層と直交するように配
設される。ワード線２９は上記ＯＮＯ構造の積層膜を被
覆し、更に、この積層膜を挟んで上記拡散層とオーバラ
ップしている。ここで、ワード線２９は高融点金属膜あ
るいはそのポリサイド膜で構成される。
【００９２】上記不揮発性記憶素子の構造において、ゲ
ート電極２８と、シリコン窒化膜から成る第２絶縁膜２
５との間にシリコン酸化膜が形成されていてもよい。
ート電極２８と、シリコン窒化膜から成る第２絶縁膜２
５との間にシリコン酸化膜が形成されていてもよい。
【００９３】次に、上記メモリセルに適用する不揮発性
記憶素子の製造方法について説明する。この場合、第１
の実施の形態で説明したのとほぼ同様であるが、以下に
詳細に説明する。
記憶素子の製造方法について説明する。この場合、第１
の実施の形態で説明したのとほぼ同様であるが、以下に
詳細に説明する。
【００９４】図１５（ａ）に示すように、シリコン基板
２１の熱酸化で第１絶縁膜２４を形成し、ＣＶＤ法でシ
リコン窒化膜を成膜し第２絶縁膜２５を形成し、更に第
２絶縁膜２５のラジカル酸素を含む熱酸化で第３絶縁膜
２６を形成する。このようにした後、第３絶縁膜２６上
に膜厚５０ｎｍのアルミナ膜シリコン窒化膜を成膜し溝
用絶縁膜３０を形成する。
２１の熱酸化で第１絶縁膜２４を形成し、ＣＶＤ法でシ
リコン窒化膜を成膜し第２絶縁膜２５を形成し、更に第
２絶縁膜２５のラジカル酸素を含む熱酸化で第３絶縁膜
２６を形成する。このようにした後、第３絶縁膜２６上
に膜厚５０ｎｍのアルミナ膜シリコン窒化膜を成膜し溝
用絶縁膜３０を形成する。
【００９５】次に、図１５（ｂ）に示すように、公知の
リソグラフィ技術で、溝パターンを有するレジストマス
ク３１を溝用絶縁膜３０上に形成する。そして、溝用絶
縁膜３０、第３絶縁膜２６、第２絶縁膜２５を順にエッ
チングし溝３２を形成する。その後、第１絶縁膜２４を
ウェットエッチングで除去する。
リソグラフィ技術で、溝パターンを有するレジストマス
ク３１を溝用絶縁膜３０上に形成する。そして、溝用絶
縁膜３０、第３絶縁膜２６、第２絶縁膜２５を順にエッ
チングし溝３２を形成する。その後、第１絶縁膜２４を
ウェットエッチングで除去する。
【００９６】次に、溝用絶縁膜３０をマスクにした熱酸
化を行い、図１５（ｄ）に示すように、溝３２部のシリ
コン基板２１表面にゲート絶縁膜２７を形成する。ここ
で、ゲート絶縁膜２７の実効的膜厚は、第１絶縁膜４、
第２絶縁膜５、第３絶縁膜６の積層膜の実効的膜厚より
薄くなる。
化を行い、図１５（ｄ）に示すように、溝３２部のシリ
コン基板２１表面にゲート絶縁膜２７を形成する。ここ
で、ゲート絶縁膜２７の実効的膜厚は、第１絶縁膜４、
第２絶縁膜５、第３絶縁膜６の積層膜の実効的膜厚より
薄くなる。
【００９７】ここで、第１の実施の形態で説明したのと
同様に、上記熱酸化を酸素ラジカル雰囲気で行うと、シ
リコン窒化膜から成る第２絶縁膜５の側壁も容易に酸化
され、その領域にシリコン酸化膜が形成されるようにな
る。
同様に、上記熱酸化を酸素ラジカル雰囲気で行うと、シ
リコン窒化膜から成る第２絶縁膜５の側壁も容易に酸化
され、その領域にシリコン酸化膜が形成されるようにな
る。
【００９８】次に、ゲート絶縁膜２７を被覆し溝３２を
充填するように、第１の導電膜として、Ｎ型不純物含有
の多結晶シリコン膜を成膜し、溝用絶縁膜３０を研磨ス
トッパーとしたＣＭＰ法で不要部分を除去する。このよ
うにして、図１６（ａ）に示すような、スリット状のゲ
ート電極として埋込み導電膜３３を形成する。ここで、
埋込み導電膜３３の厚さは５０ｎｍ程度になる。
充填するように、第１の導電膜として、Ｎ型不純物含有
の多結晶シリコン膜を成膜し、溝用絶縁膜３０を研磨ス
トッパーとしたＣＭＰ法で不要部分を除去する。このよ
うにして、図１６（ａ）に示すような、スリット状のゲ
ート電極として埋込み導電膜３３を形成する。ここで、
埋込み導電膜３３の厚さは５０ｎｍ程度になる。
【００９９】次に、図１６（ｂ）に示すように、溝用絶
縁膜３０をウェットエッチングで除去する。このように
して、第３絶縁膜２６上に突起した埋込み導電膜３３が
形成される。
縁膜３０をウェットエッチングで除去する。このように
して、第３絶縁膜２６上に突起した埋込み導電膜３３が
形成される。
【０１００】次に、図１６（ｃ）に示すように、第２の
導電膜として、膜厚が２００ｎｍ程度のタングステン膜
等の導電体膜３４を、埋込み導電膜３３および第３絶縁
膜２６上に被着するように全面に堆積させる。
導電膜として、膜厚が２００ｎｍ程度のタングステン膜
等の導電体膜３４を、埋込み導電膜３３および第３絶縁
膜２６上に被着するように全面に堆積させる。
【０１０１】次に、図１６（ｄ）に示すように、上記埋
込み導電膜３３をマスクにしてヒ素のイオン３５注入を
行う。ここで、イオン注入のエネルギーを適当に選択
し、図１６（ｄ）に示すように、第１絶縁膜２４、第２
絶縁膜２５、第３絶縁膜２６を通したヒ素のイオン注入
で、シリコン基板２１表面に第１拡散層２２，２２ａ、
第２拡散層２３を形成する。このイオン注入で、上述し
た埋込み導電膜３３およびその側壁部の導電体膜３４下
のシリコン基板２１表面にはヒ素イオンは導入されな
い。
込み導電膜３３をマスクにしてヒ素のイオン３５注入を
行う。ここで、イオン注入のエネルギーを適当に選択
し、図１６（ｄ）に示すように、第１絶縁膜２４、第２
絶縁膜２５、第３絶縁膜２６を通したヒ素のイオン注入
で、シリコン基板２１表面に第１拡散層２２，２２ａ、
第２拡散層２３を形成する。このイオン注入で、上述し
た埋込み導電膜３３およびその側壁部の導電体膜３４下
のシリコン基板２１表面にはヒ素イオンは導入されな
い。
【０１０２】次に、リソグラフィ技術とドライエッチン
グ技術とで、上記導電体膜３４および埋込み導電膜３３
を加工し、図１４で説明したワード線２９を形成すると
同時にゲート電極２８を形成する。このようにして、図
１４で説明した構造の不揮発性記憶素子ができあがる。
グ技術とで、上記導電体膜３４および埋込み導電膜３３
を加工し、図１４で説明したワード線２９を形成すると
同時にゲート電極２８を形成する。このようにして、図
１４で説明した構造の不揮発性記憶素子ができあがる。
【０１０３】次に、上記メモリセルに適用する不揮発性
記憶素子の製造方法をその平面図で概略説明する。
記憶素子の製造方法をその平面図で概略説明する。
【０１０４】図１７（ａ）に示すように、Ｐ導電型のウ
ェル層３６を形成した後、図１６（ｂ）で説明した工程
で、第１絶縁膜２４、第２絶縁膜２５、第３絶縁膜２６
と埋込み導電膜３３を形成する。
ェル層３６を形成した後、図１６（ｂ）で説明した工程
で、第１絶縁膜２４、第２絶縁膜２５、第３絶縁膜２６
と埋込み導電膜３３を形成する。
【０１０５】次に、図１７（ｂ）の工程で、埋込み導電
膜３３等を被覆するように全面に導電体膜３４を形成す
る。この工程が図１６（ｃ）の工程に対応する。
膜３３等を被覆するように全面に導電体膜３４を形成す
る。この工程が図１６（ｃ）の工程に対応する。
【０１０６】次に、図１７（ｃ）に示すように、全面に
ヒ素のイオン注入と熱処理を行い、埋込み導電膜３３に
並行するように第１拡散層２２，２２ａ、第２拡散層２
３，２３ａを形成する。この工程が図１６（ｄ）の工程
に対応する。
ヒ素のイオン注入と熱処理を行い、埋込み導電膜３３に
並行するように第１拡散層２２，２２ａ、第２拡散層２
３，２３ａを形成する。この工程が図１６（ｄ）の工程
に対応する。
【０１０７】次に、１７（ｄ）に示すように、上記導電
体膜３４および埋込み導電膜３３を加工し、ワード線２
９を形成すると同時にゲート電極２８を形成する。この
ようにして、第１拡散層２２，２２ａ、第２拡散層２
３，２３ａで構成されるビット線とワード線２９は直交
して配設されることになる。
体膜３４および埋込み導電膜３３を加工し、ワード線２
９を形成すると同時にゲート電極２８を形成する。この
ようにして、第１拡散層２２，２２ａ、第２拡散層２
３，２３ａで構成されるビット線とワード線２９は直交
して配設されることになる。
【０１０８】次に、本発明の第３の実施の形態の別の例
を図１８に基づいて説明する。図１８も、フラッシュメ
モリセルに適用した不揮発性記憶素子の断面図である。
ここで、図１４との構造の違いは、トランジスタのチャ
ネル領域が浅い溝部に形成される点にある。
を図１８に基づいて説明する。図１８も、フラッシュメ
モリセルに適用した不揮発性記憶素子の断面図である。
ここで、図１４との構造の違いは、トランジスタのチャ
ネル領域が浅い溝部に形成される点にある。
【０１０９】図１８に示すように、ビット線となる第１
拡散層２２，２２ａおよび第２拡散層２３が形成され、
第１拡散層２２，２２ａあるいは第２拡散層２３の近傍
のシリコン基板２１主面に、第１絶縁膜２４，２４ａ、
第２絶縁膜２５，２５ａ、第３絶縁膜２６，２６ａが、
トランジスタのチャネル領域全体ではなく、トランジス
タのソース／ドレインに隣接する領域に形成される。そ
して、チャネルとなる領域にチャネル溝３７が形成さ
れ、その領域には上記ＯＮＯ構造の積層膜とは異なるゲ
ート絶縁膜２７が形成される。
拡散層２２，２２ａおよび第２拡散層２３が形成され、
第１拡散層２２，２２ａあるいは第２拡散層２３の近傍
のシリコン基板２１主面に、第１絶縁膜２４，２４ａ、
第２絶縁膜２５，２５ａ、第３絶縁膜２６，２６ａが、
トランジスタのチャネル領域全体ではなく、トランジス
タのソース／ドレインに隣接する領域に形成される。そ
して、チャネルとなる領域にチャネル溝３７が形成さ
れ、その領域には上記ＯＮＯ構造の積層膜とは異なるゲ
ート絶縁膜２７が形成される。
【０１１０】そして、上記ゲート絶縁膜２７のみを被覆
するようにゲート電極２８がＮ型不純物含有の多結晶シ
リコンで形成される。更に、ゲート電極２８に電気接続
して、ワード線２９が上記ビット線である拡散層と直交
するように配設される。ワード線２９は上記ＯＮＯ構造
の積層膜を被覆し、更に、この積層膜を挟んで上記拡散
層とオーバラップしている。
するようにゲート電極２８がＮ型不純物含有の多結晶シ
リコンで形成される。更に、ゲート電極２８に電気接続
して、ワード線２９が上記ビット線である拡散層と直交
するように配設される。ワード線２９は上記ＯＮＯ構造
の積層膜を被覆し、更に、この積層膜を挟んで上記拡散
層とオーバラップしている。
【０１１１】この実施の形態では、第１の実施の形態で
説明したのと全く同様の効果が生じる。更に、１７
（ｄ）で説明した、上記導電体膜３４および埋込み導電
膜３３をドライエッチングで加工し、ワード線２９を形
成すると同時にゲート電極２８を形成する工程におい
て、従来の技術のＦＧ型トランジスタを不揮発性記憶素
子とする場合に比べて、上記の加工が非常に容易にな
る。これは、従来の技術では、浮遊ゲート電極と制御ゲ
ート電極間にＯＮＯ構造の絶縁膜があるのに対して、本
発明では上記ＯＮＯ構造の絶縁膜が存在しないからであ
る。
説明したのと全く同様の効果が生じる。更に、１７
（ｄ）で説明した、上記導電体膜３４および埋込み導電
膜３３をドライエッチングで加工し、ワード線２９を形
成すると同時にゲート電極２８を形成する工程におい
て、従来の技術のＦＧ型トランジスタを不揮発性記憶素
子とする場合に比べて、上記の加工が非常に容易にな
る。これは、従来の技術では、浮遊ゲート電極と制御ゲ
ート電極間にＯＮＯ構造の絶縁膜があるのに対して、本
発明では上記ＯＮＯ構造の絶縁膜が存在しないからであ
る。
【０１１２】次に、本発明の第４の実施の形態について
図１９乃至図２１に基づいて説明する。図１９は、フラ
ッシュメモリセルに適用したところの不揮発性記憶素子
の断面図である。そして、図２０と図２１はその製造方
法を説明するための製造工程順の断面図と平面図であ
る。この場合の特徴は、上述したバンド間トンネルによ
る正孔の生成するところを別に設ける構造にする点にあ
る。
図１９乃至図２１に基づいて説明する。図１９は、フラ
ッシュメモリセルに適用したところの不揮発性記憶素子
の断面図である。そして、図２０と図２１はその製造方
法を説明するための製造工程順の断面図と平面図であ
る。この場合の特徴は、上述したバンド間トンネルによ
る正孔の生成するところを別に設ける構造にする点にあ
る。
【０１１３】図１９に示すように、図１４で説明したの
と同様に２個のメモリセルを形成するために、シリコン
基板４１の主面に第１拡散層４２，４２ａおよび第２拡
散層４３が形成されている。そして、第１拡散層４２，
４２ａあるいは第２拡散層４３の近傍のシリコン基板４
１主面に、第１絶縁膜４４、第２絶縁膜４５、第３絶縁
膜４６が、トランジスタのチャネル領域全体ではなく、
トランジスタのソース／ドレインに隣接する領域に形成
される。そして、チャネルの大部分の領域には上記ＯＮ
Ｏ構造の積層膜とは異なるゲート絶縁膜４７が形成され
る。
と同様に２個のメモリセルを形成するために、シリコン
基板４１の主面に第１拡散層４２，４２ａおよび第２拡
散層４３が形成されている。そして、第１拡散層４２，
４２ａあるいは第２拡散層４３の近傍のシリコン基板４
１主面に、第１絶縁膜４４、第２絶縁膜４５、第３絶縁
膜４６が、トランジスタのチャネル領域全体ではなく、
トランジスタのソース／ドレインに隣接する領域に形成
される。そして、チャネルの大部分の領域には上記ＯＮ
Ｏ構造の積層膜とは異なるゲート絶縁膜４７が形成され
る。
【０１１４】そして、上記ゲート絶縁膜４７のみを被覆
するようにゲート配線４８が形成される。ここで、ゲー
ト配線４８はポリサイド膜で構成される。そして、ゲー
ト配線４８上に同一パターンのキャップ絶縁膜４９が形
成されている。また、上記ゲート配線４８の側壁には電
気接続したゲート電極側部５０が形成される。上記不揮
発性記憶素子の構造において、ゲート電極４８と、シリ
コン窒化膜から成る第２絶縁膜４５との間にシリコン酸
化膜が形成されていてもよい。
するようにゲート配線４８が形成される。ここで、ゲー
ト配線４８はポリサイド膜で構成される。そして、ゲー
ト配線４８上に同一パターンのキャップ絶縁膜４９が形
成されている。また、上記ゲート配線４８の側壁には電
気接続したゲート電極側部５０が形成される。上記不揮
発性記憶素子の構造において、ゲート電極４８と、シリ
コン窒化膜から成る第２絶縁膜４５との間にシリコン酸
化膜が形成されていてもよい。
【０１１５】そして、全面に３ｎｍ程度と薄い膜厚のシ
リコン酸化膜でもって制御絶縁膜５１が形成され、制御
絶縁膜５１を被覆して制御配線５２が配設される。ここ
で、制御配線５２は、上記ビット線である拡散層と直交
するように配設される。
リコン酸化膜でもって制御絶縁膜５１が形成され、制御
絶縁膜５１を被覆して制御配線５２が配設される。ここ
で、制御配線５２は、上記ビット線である拡散層と直交
するように配設される。
【０１１６】このような構造であると、次の第５の実施
の形態で説明するように、バンド間トンネルによる正孔
の生成が容易になり、情報電荷の書き込み動作あるいは
消去動作が更に高速になる。
の形態で説明するように、バンド間トンネルによる正孔
の生成が容易になり、情報電荷の書き込み動作あるいは
消去動作が更に高速になる。
【０１１７】次に、上記不揮発性記憶素子の製造方法に
ついて説明する。この場合でも、第３の実施の形態で説
明した図１６（ｂ）の工程までは同じである。すなわ
ち、図２０（ａ）に示すように、第３絶縁膜４６上にゲ
ート配線４８が形成される。更には、上記ゲート配線４
８上にはシリコン酸化膜でキャップ絶縁膜４９が形成さ
れる。ここで、ゲート配線４８は高融点金属のポリサイ
ド膜で形成される。
ついて説明する。この場合でも、第３の実施の形態で説
明した図１６（ｂ）の工程までは同じである。すなわ
ち、図２０（ａ）に示すように、第３絶縁膜４６上にゲ
ート配線４８が形成される。更には、上記ゲート配線４
８上にはシリコン酸化膜でキャップ絶縁膜４９が形成さ
れる。ここで、ゲート配線４８は高融点金属のポリサイ
ド膜で形成される。
【０１１８】次に、第２の導電膜として、Ｎ型不純物含
有の多結晶シリコン膜を全面に堆積させた後、全面のエ
ッチバックを行う。図２０（ｂ）に示すように、このエ
ッチバックにより、短冊パターン形状に配設されたゲー
ト配線４８の側壁に沿いゲート電極側部５０を形成す
る。これがサイドウォール導電膜である。
有の多結晶シリコン膜を全面に堆積させた後、全面のエ
ッチバックを行う。図２０（ｂ）に示すように、このエ
ッチバックにより、短冊パターン形状に配設されたゲー
ト配線４８の側壁に沿いゲート電極側部５０を形成す
る。これがサイドウォール導電膜である。
【０１１９】次に、図２０（ｃ）に示すように、キャッ
プ絶縁膜、ゲート配線４８、ゲート電極側部５０をマス
クにしてヒ素のイオン５３注入を行う。ここで、イオン
注入のエネルギーを適当に選択して、シリコン基板４１
表面に第１拡散層４２，４２ａ、第２拡散層４３を形成
する。このイオン注入で、上述したゲート配線４８およ
びゲート電極側部５０下のシリコン基板４１表面にはヒ
素イオンは導入されない。
プ絶縁膜、ゲート配線４８、ゲート電極側部５０をマス
クにしてヒ素のイオン５３注入を行う。ここで、イオン
注入のエネルギーを適当に選択して、シリコン基板４１
表面に第１拡散層４２，４２ａ、第２拡散層４３を形成
する。このイオン注入で、上述したゲート配線４８およ
びゲート電極側部５０下のシリコン基板４１表面にはヒ
素イオンは導入されない。
【０１２０】次に、ＣＶＤ法でＨＴＯ（Ｈｉｇｈ Ｔｅ
ｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）膜を全面に
堆積させ、更に熱処理を施す。このようにして、図２０
（ｄ）に示すように、第１拡散層４２，４２ａ、第２拡
散層４３、キャップ絶縁膜、ゲート電極側部５０を被覆
するように、第３の絶縁層となる制御絶縁膜５１を形成
する。そして、第３の実施の形態と同様に、タングステ
ン膜等の導電体膜を成膜し、それをパターニング加工し
て図１９で説明した、導電層となる制御配線５２を配設
する。この加工では、ゲート配線４８はエッチングされ
ない。
ｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）膜を全面に
堆積させ、更に熱処理を施す。このようにして、図２０
（ｄ）に示すように、第１拡散層４２，４２ａ、第２拡
散層４３、キャップ絶縁膜、ゲート電極側部５０を被覆
するように、第３の絶縁層となる制御絶縁膜５１を形成
する。そして、第３の実施の形態と同様に、タングステ
ン膜等の導電体膜を成膜し、それをパターニング加工し
て図１９で説明した、導電層となる制御配線５２を配設
する。この加工では、ゲート配線４８はエッチングされ
ない。
【０１２１】次に、上記メモリセルに適用する不揮発性
記憶素子の製造方法をその平面図で概略説明する。
記憶素子の製造方法をその平面図で概略説明する。
【０１２２】図２１（ａ）に示すように、Ｐ導電型のウ
ェル層５４を形成した後、図２０（ａ）で説明した工程
で、第１絶縁膜４４、第２絶縁膜４５、第３絶縁膜４６
とゲート配線４８を形成する。
ェル層５４を形成した後、図２０（ａ）で説明した工程
で、第１絶縁膜４４、第２絶縁膜４５、第３絶縁膜４６
とゲート配線４８を形成する。
【０１２３】次に、図２１（ｂ）の工程で、ゲート配線
４８の側壁にゲート電極側部５０を形成する。この工程
が図２０（ｂ）の工程に対応する。
４８の側壁にゲート電極側部５０を形成する。この工程
が図２０（ｂ）の工程に対応する。
【０１２４】次に、図２１（ｃ）に示すように、全面に
ヒ素のイオン注入と熱処理を行い、埋込み導電膜３３に
並行するように第１拡散層４２，４２ａ、第２拡散層４
３，４３ａを形成する。更に、制御絶縁膜５１、導電体
膜５５を全面に積層して形成する。この工程が図２０
（ｃ）、（ｄ）の工程に対応する。
ヒ素のイオン注入と熱処理を行い、埋込み導電膜３３に
並行するように第１拡散層４２，４２ａ、第２拡散層４
３，４３ａを形成する。更に、制御絶縁膜５１、導電体
膜５５を全面に積層して形成する。この工程が図２０
（ｃ）、（ｄ）の工程に対応する。
【０１２５】次に、図２１（ｄ）に示すように、上記導
電体膜５５を加工し、制御配線５２を形成する。このよ
うにして、ゲート配線４８と制御配線５２は直交して配
設されることになる。
電体膜５５を加工し、制御配線５２を形成する。このよ
うにして、ゲート配線４８と制御配線５２は直交して配
設されることになる。
【０１２６】次に、本発明の第５の実施の形態について
図２２と図２３に基づいて説明する。図２２は、本発明
の不揮発性記憶素子の断面図である。そして、図２３は
その基本動作方法を説明するためのタイムチャートであ
る。この場合の主な特徴は、上述したバンド間トンネル
による正孔の生成するところを別に設ける構造にする点
にある。
図２２と図２３に基づいて説明する。図２２は、本発明
の不揮発性記憶素子の断面図である。そして、図２３は
その基本動作方法を説明するためのタイムチャートであ
る。この場合の主な特徴は、上述したバンド間トンネル
による正孔の生成するところを別に設ける構造にする点
にある。
【０１２７】図２２に示すように、図１９で説明したの
と同様に、シリコン基板６１の主面に第１拡散層６２お
よび第２拡散層６３が形成されている。そして、第１拡
散層６２あるいは第２拡散層６３の近傍のシリコン基板
６１主面に、第１絶縁膜６４、第２絶縁膜６５、第３絶
縁膜６６が、トランジスタのチャネル領域全体ではな
く、トランジスタのソース／ドレインに隣接する領域に
形成される。そして、チャネルの大部分の領域には上記
ＯＮＯ構造の積層膜とは異なるゲート絶縁膜６７が形成
される。
と同様に、シリコン基板６１の主面に第１拡散層６２お
よび第２拡散層６３が形成されている。そして、第１拡
散層６２あるいは第２拡散層６３の近傍のシリコン基板
６１主面に、第１絶縁膜６４、第２絶縁膜６５、第３絶
縁膜６６が、トランジスタのチャネル領域全体ではな
く、トランジスタのソース／ドレインに隣接する領域に
形成される。そして、チャネルの大部分の領域には上記
ＯＮＯ構造の積層膜とは異なるゲート絶縁膜６７が形成
される。
【０１２８】そして、上記ゲート絶縁膜６７と上記ＯＮ
Ｏ構造の積層膜を被覆するように断面形状がＴ字型のゲ
ート電極６８が形成される。ここで、ゲート電極６８は
ポリサイド膜等で構成される。そして、全面に３ｎｍ程
度と薄い膜厚のシリコン酸化膜でもって制御絶縁膜６９
が形成され、制御絶縁膜６９を被覆して制御電極７０が
設けられる。ここで、制御絶縁膜６９は第１拡散層６２
および第２拡散層６３を被覆するように形成される。な
お、上記ゲート電極６８がＯＮＯ構造の積層膜を挟んで
第１拡散層６２あるいは第２拡散層６３とオーバラップ
するように形成してもよい。
Ｏ構造の積層膜を被覆するように断面形状がＴ字型のゲ
ート電極６８が形成される。ここで、ゲート電極６８は
ポリサイド膜等で構成される。そして、全面に３ｎｍ程
度と薄い膜厚のシリコン酸化膜でもって制御絶縁膜６９
が形成され、制御絶縁膜６９を被覆して制御電極７０が
設けられる。ここで、制御絶縁膜６９は第１拡散層６２
および第２拡散層６３を被覆するように形成される。な
お、上記ゲート電極６８がＯＮＯ構造の積層膜を挟んで
第１拡散層６２あるいは第２拡散層６３とオーバラップ
するように形成してもよい。
【０１２９】次に、図２３あるいは図２２に基づいて、
上記の不揮発性記憶素子の特徴となる情報電荷の消去動
作あるいは書き込み動作を行うための、バンド間トンネ
ルによる正孔生成方法について説明する。
上記の不揮発性記憶素子の特徴となる情報電荷の消去動
作あるいは書き込み動作を行うための、バンド間トンネ
ルによる正孔生成方法について説明する。
【０１３０】図２２で示したシリコン基板６１は接地電
位にしておく。ここで、第１拡散層６２の電位も一定電
位にしておく。そして、図２３に示すように、制御電極
７０を０Ｖから負電位に変化させると同時に、第２拡散
層６３の電位を０Ｖから正の電位（５Ｖ程度）に変化さ
せる。この電位変化により制御絶縁膜６９と第２拡散層
６３との界面に非常に急峻なバンドベンディングを生じ
させる。このようにして、ヴァレンスバンドからコンダ
クションバンドへと電子がトンネリングし正孔が発生す
るようになる。
位にしておく。ここで、第１拡散層６２の電位も一定電
位にしておく。そして、図２３に示すように、制御電極
７０を０Ｖから負電位に変化させると同時に、第２拡散
層６３の電位を０Ｖから正の電位（５Ｖ程度）に変化さ
せる。この電位変化により制御絶縁膜６９と第２拡散層
６３との界面に非常に急峻なバンドベンディングを生じ
させる。このようにして、ヴァレンスバンドからコンダ
クションバンドへと電子がトンネリングし正孔が発生す
るようになる。
【０１３１】そこで、同時にゲート電極６８に負電位を
与えると、上記の正孔は第２絶縁膜の方に引き寄せられ
てその領域に捕獲させるようになる。ここで、上述した
実施の形態におけるように、電子の書き込みがなされて
いると、上記正孔はこの電子によりクーロン力で引きつ
けられ互いに結合し消滅するようになる。このような場
合には、ゲート電極６８を０Ｖのままに固定してもよ
い。
与えると、上記の正孔は第２絶縁膜の方に引き寄せられ
てその領域に捕獲させるようになる。ここで、上述した
実施の形態におけるように、電子の書き込みがなされて
いると、上記正孔はこの電子によりクーロン力で引きつ
けられ互いに結合し消滅するようになる。このような場
合には、ゲート電極６８を０Ｖのままに固定してもよ
い。
【０１３２】図２２あるいは図１９で説明したように、
薄い絶縁膜で形成した制御絶縁膜を介して上記バンドベ
ンディングを行うと、第１の従来例および第２の従来例
に比べてバンドベンディングの急峻さが増大し、正孔発
生効率が非常に高くなる。
薄い絶縁膜で形成した制御絶縁膜を介して上記バンドベ
ンディングを行うと、第１の従来例および第２の従来例
に比べてバンドベンディングの急峻さが増大し、正孔発
生効率が非常に高くなる。
【０１３３】このために、上述した実施の形態における
ように、ＯＮＯ構造の積層膜に電子が捕獲される状態を
情報電荷の書き込みとすると、図２２あるいは図１９で
説明したような不揮発性記憶素子の構造の場合、正孔の
発生効率が高くなるために、情報電荷の消去動作を従来
の場合より高速にできることになる。逆に、上記正孔の
捕獲を情報電荷の書き込みとすると、情報電荷の書き込
み動作を従来の場合より高速にできることになる。
ように、ＯＮＯ構造の積層膜に電子が捕獲される状態を
情報電荷の書き込みとすると、図２２あるいは図１９で
説明したような不揮発性記憶素子の構造の場合、正孔の
発生効率が高くなるために、情報電荷の消去動作を従来
の場合より高速にできることになる。逆に、上記正孔の
捕獲を情報電荷の書き込みとすると、情報電荷の書き込
み動作を従来の場合より高速にできることになる。
【０１３４】上述した実施の形態では、ＭＯＮＯＳ型ト
ランジスタを構成する第１絶縁膜、第３絶縁膜をシリコ
ン酸化膜で形成し、第２絶縁膜をシリコン窒化膜で形成
する場合について説明した。本発明は、このような構成
に限定されるものではなく、第２絶縁膜としてタンタル
酸化膜、ハフニウム酸化膜のような金属酸化膜を用いて
もよい。更には、第２絶縁膜としてシリコン酸化膜の表
面を熱窒化した改質層を用いてもよい。
ランジスタを構成する第１絶縁膜、第３絶縁膜をシリコ
ン酸化膜で形成し、第２絶縁膜をシリコン窒化膜で形成
する場合について説明した。本発明は、このような構成
に限定されるものではなく、第２絶縁膜としてタンタル
酸化膜、ハフニウム酸化膜のような金属酸化膜を用いて
もよい。更には、第２絶縁膜としてシリコン酸化膜の表
面を熱窒化した改質層を用いてもよい。
【０１３５】本発明は、上記の実施の形態に限定され
ず、本発明の技術思想の範囲内において、実施の形態が
適宜変更され得る。
ず、本発明の技術思想の範囲内において、実施の形態が
適宜変更され得る。
【０１３６】
【発明の効果】本発明の不揮発性記憶素子をフラッシュ
メモリに適用すると、その動作、特に蓄積情報の読み出
し動作の高速化が促進される。更には、本発明によりメ
モリセルを構成するワード線あるいはビット線の低抵抗
化が容易になり、メモリセルない伝送遅延が大幅に低減
する。
メモリに適用すると、その動作、特に蓄積情報の読み出
し動作の高速化が促進される。更には、本発明によりメ
モリセルを構成するワード線あるいはビット線の低抵抗
化が容易になり、メモリセルない伝送遅延が大幅に低減
する。
【０１３７】そして、本発明では、急峻なバンドベンデ
ィングが可能になりバンド間トンネルによる正孔発生の
効率が非常に高くなり、フラッシュメモリでの情報電荷
の書き込み動作／消去動作を更に高速にできるようにな
る。
ィングが可能になりバンド間トンネルによる正孔発生の
効率が非常に高くなり、フラッシュメモリでの情報電荷
の書き込み動作／消去動作を更に高速にできるようにな
る。
【０１３８】更には、本発明をフラッシュメモリに適用
すると、その製品の量産製造が非常に容易になりその製
造コストが大幅に低減する。
すると、その製品の量産製造が非常に容易になりその製
造コストが大幅に低減する。
【０１３９】そして、このフラッシュメモリの特性の大
幅な向上はこのデバイスの用途を拡大し、新たな用途領
域をも開拓する。
幅な向上はこのデバイスの用途を拡大し、新たな用途領
域をも開拓する。
【図１】本発明の第１の実施の形態を説明するための不
揮発性記憶素子の断面図である。
揮発性記憶素子の断面図である。
【図２】本発明の不揮発性記憶素子の動作を説明するた
めの断面図である。
めの断面図である。
【図３】本発明の第１の実施の形態を説明するための別
の不揮発性記憶素子の断面図である。
の不揮発性記憶素子の断面図である。
【図４】本発明の第１の実施の形態を説明するための不
揮発性記憶素子の製造工程順の断面図である。
揮発性記憶素子の製造工程順の断面図である。
【図５】上記の続きの製造工程順の断面図である。
【図６】上記の続きの製造工程順の断面図である。
【図７】本発明の第１の実施の形態を説明するための不
揮発性記憶素子の別の製造工程順の断面図である。
揮発性記憶素子の別の製造工程順の断面図である。
【図８】上記の続きの製造工程順の断面図である。
【図９】上記の続きの製造工程順の断面図である。
【図１０】本発明の第１の実施の形態を説明するための
別の不揮発性記憶素子の断面図である。
別の不揮発性記憶素子の断面図である。
【図１１】本発明の第２の実施の形態を説明するための
不揮発性記憶素子の断面図である。
不揮発性記憶素子の断面図である。
【図１２】本発明の第２の実施の形態を説明するための
不揮発性記憶素子の製造工程順の断面図である。
不揮発性記憶素子の製造工程順の断面図である。
【図１３】上記の続きの製造工程順の断面図である。
【図１４】本発明の第３の実施の形態を説明するための
不揮発性記憶素子の断面図である。
不揮発性記憶素子の断面図である。
【図１５】本発明の第３の実施の形態を説明するための
不揮発性記憶素子の製造工程順の断面図である。
不揮発性記憶素子の製造工程順の断面図である。
【図１６】上記の続きの製造工程順の断面図である。
【図１７】本発明の第３の実施の形態を説明するための
不揮発性記憶素子の製造工程順の平面図である。
不揮発性記憶素子の製造工程順の平面図である。
【図１８】本発明の第３の実施の形態を説明するための
別の不揮発性記憶素子の断面図である。
別の不揮発性記憶素子の断面図である。
【図１９】本発明の第４の実施の形態を説明するための
不揮発性記憶素子の断面図である。
不揮発性記憶素子の断面図である。
【図２０】本発明の第４の実施の形態を説明するための
不揮発性記憶素子の製造工程順の断面図である。
不揮発性記憶素子の製造工程順の断面図である。
【図２１】本発明の第４の実施の形態を説明するための
不揮発性記憶素子の製造工程順の平面図である。
不揮発性記憶素子の製造工程順の平面図である。
【図２２】本発明の第５の実施の形態を説明するための
不揮発性記憶素子の断面図である。
不揮発性記憶素子の断面図である。
【図２３】本発明の第５の実施の形態の不揮発性記憶素
子の動作方法を説明するためのタイムチャートである。
子の動作方法を説明するためのタイムチャートである。
【図２４】第１の従来例を説明するための不揮発性記憶
素子の断面図である。
素子の断面図である。
【図２５】第１の従来例の不揮発性記憶素子の動作を説
明するための断面図である。
明するための断面図である。
【図２６】第１の従来例の不揮発性記憶素子の動作を説
明するための断面図である。
明するための断面図である。
【図２７】第２の従来例を説明するための不揮発性記憶
素子の断面図である。
素子の断面図である。
１，２１，４１，６１ シリコン基板
２，２２，２２ａ，４２，４２ａ，６２ 第１拡散層
３，２３，２３ａ．４３，４３ａ，６３ 第２拡散層
４，４ａ，２４，４４，６４ 第１絶縁膜
５，５ａ，２５，４５，６５ 第２絶縁膜
６，６ａ，２６，４６，６６ 第３絶縁膜
７，２７，４７，６７ ゲート絶縁膜
８，２８，６８ ゲート電極
８ａ 第１ゲート電極端部
８ｂ 第２ゲート電極端部
８ｃ 第３ゲート電極端部
８ｄ 第４ゲート電極端部
９ 捕獲領域
１０，３０ 溝用絶縁膜
１１，３１ レジストマスク
１２，３２ 溝
１３，３３ 埋込み導電膜
１４，１４ａ，１４ｂ 多結晶シリコン層
１５ 第１エクステンション領域
１６ 第２エクステンション領域
２９ ワード線
３４，５５ 導電体膜
３５，５３ イオン
３６，５４ ウェル層
３７ チャネル溝
４８ ゲート配線
４９ キャップ絶縁膜
５０ ゲート電極側部
５１，６９ 制御絶縁膜
５２ 制御配線
７０ 制御電極
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 EP18 EP22 EP24 EP28 EP43
EP48 EP63 EP68 ER02 ER03
ER16 ER19 ER22 ER30 GA01
GA05 JA04 JA05 JA35 JA39
JA53 KA08 PR06 PR09 PR12
PR40 ZA21
5F101 BA45 BA47 BA53 BB02 BB03
BB04 BC01 BC11 BD07 BE02
BE05 BE07 BF05 BH03 BH05
Claims (17)
- 【請求項１】 半導体基板表面に第１の拡散層と第２の
拡散層とが対向して形成されその間がチャネル領域とさ
れ、前記チャネル領域であって前記第１の拡散層あるい
は第２の拡散層に隣接する領域に電子あるいは正孔を捕
獲する第１の絶縁層が形成され、前記チャネル領域であ
って前記第１の絶縁層の形成されていない領域に第２の
絶縁層が形成され、前記第１の絶縁層および第２の絶縁
層は一体のゲート電極で被覆されていることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項２】 前記第２の絶縁層の単位面積当たりの容
量値は前記第１の絶縁層の単位面積当たりの容量値より
大きいことを特徴とする請求項１記載の不揮発性半導体
記憶装置。 - 【請求項３】 前記第１の絶縁層は、シリコン酸化膜／
シリコン窒化膜／シリコン酸化膜の積層構造であること
を特徴とする請求項２記載の不揮発性半導体記憶装置。 - 【請求項４】 前記第１の絶縁層は、シリコン酸化膜／
金属酸化膜／シリコン酸化膜の積層構造であることを特
徴とする請求項２記載の不揮発性半導体記憶装置。 - 【請求項５】 前記一体のゲート電極の断面がＴ字形状
に形成されていることを特徴とする請求項１から請求項
４のうち１つの請求項に記載の不揮発性半導体記憶装
置。 - 【請求項６】 前記ゲート電極の端部は前記第１の絶縁
層を挟んで前記第１の拡散層あるいは第２の拡散層とオ
ーバラップしていることを特徴とする請求項１から請求
項５のうち１つの請求項に記載の不揮発性半導体記憶装
置。 - 【請求項７】 前記一体のゲート電極において、前記ゲ
ート電極の中心部と端部とでその材質が異なることを特
徴とする請求項１から請求項６のうち１つの請求項に記
載の不揮発性半導体記憶装置。 - 【請求項８】 請求項１から請求項７のいずれかに記載
の不揮発性半導体記憶装置でもってメモリセルが構成さ
れ、該メモリセルのワード線は前記ゲート電極に被着し
ており、前記第１の拡散層あるいは第２の拡散層で前記
メモリセルのビット線が形成されていることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項９】 前記第１の拡散層あるいは第２の拡散層
を被覆する第３の絶縁層が形成され、前記第３の絶縁層
上に導電層が形成され、前記第３の絶縁層の単位面積当
たりの容量値は前記第１の絶縁層の単位面積当たりの容
量値より大きいことを特徴とする請求項１から請求項８
のうち１つの請求項に記載の不揮発性半導体記憶装置。 - 【請求項１０】 請求項９に記載の不揮発性半導体記憶
装置における情報電荷の消去動作あるいは書き込み動作
において、前記導電層と前記第１の拡散層あるいは第２
の拡散層との間に電圧を印加して、前記第１の拡散層あ
るいは第２の拡散層表面にバンド間トンネルによる正孔
を発生させることを特徴とする不揮発性半導体記憶装置
の動作方法。 - 【請求項１１】 半導体基板表面に電子あるいは正孔を
捕獲することのできる第１の絶縁層を形成し該第１の絶
縁層上に溝用絶縁膜を形成する工程と、 前記溝用絶縁膜の所定の領域に溝を形成し該溝部に在る
前記第１の絶縁層を除去して半導体基板表面を露出させ
る工程と、 前記露出した半導体基板表面に第２の絶縁層を形成した
後、前記溝を充填する第１の導電膜を成膜する工程と、 前記第１の導電膜を化学機械研磨し不要部を除去して前
記溝部にゲート電極を形成する工程と、 前記溝用絶縁膜を除去した後、前記ゲート電極および前
記第１の絶縁層に被着する第２の導電膜を形成する工程
と、 前記第２の導電膜をエッチバックし前記ゲート電極の側
壁部に前記第２の導電膜から成るサイドウォール導電膜
を形成する工程と、 前記ゲート電極および前記サイドウォール導電膜をマス
クにしたイオン注入により前記半導体基板表面に不純物
を導入し第１の拡散層と第２の拡散層を形成する工程
と、を含むことを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項１２】 前記第１の導電膜は高融点金属のポリ
サイド膜であり、前記第２の導電膜は不純物含有の多結
晶シリコン膜であることを特徴とする請求項１１記載の
不揮発性半導体記憶装置の製造方法。 - 【請求項１３】 半導体基板表面に電子あるいは正孔を
捕獲することのできる第１の絶縁層を形成し該第１の絶
縁層上に溝用絶縁膜を形成する工程と、 前記溝用絶縁膜の所定の領域にスリット状の溝を形成し
該溝部に在る前記第１の絶縁層を除去して半導体基板表
面を露出させる工程と、 前記露出した半導体基板表面に第２の絶縁層を形成した
後、前記溝を充填する第１の導電膜を成膜する工程と、 前記第１の導電膜を化学機械研磨し不要部を除去して前
記溝部にスリット状のゲート電極を形成する工程と、 前記溝用絶縁膜を除去した後、前記スリット状のゲート
電極および前記第１の絶縁層に被着する第２の導電膜を
形成する工程と、 前記スリット状のゲート電極をマスクにしたイオン注入
により前記半導体基板表面に不純物を導入し第１の拡散
層と第２の拡散層を形成する工程と、 前記第２の導電膜を加工し配線層を形成すると同時に前
記スリット状のゲート電極を加工する工程と、を含むこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１４】 前記第１の導電膜は不純物含有の多結
晶シリコン膜であり前記第２の導電膜は高融点金属のポ
リサイド膜であることを特徴とする請求項１３記載の不
揮発性半導体記憶装置の製造方法。 - 【請求項１５】 前記第１の絶縁層と前記溝用絶縁膜と
の間に不純物含有の多結晶シリコン膜を形成することを
特徴とする請求項１１から請求項１４のうち１つの請求
項に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１６】 前記第１の絶縁層は、シリコン酸化膜
／シリコン窒化膜／シリコン酸化膜の積層構造であるこ
とを特徴とする請求項１１から請求項１５のうち１つの
請求項に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１７】 前記第１の絶縁層は、シリコン酸化膜
／金属酸化膜／シリコン酸化膜の積層構造であることを
特徴とする請求項１１から請求項１６のうち１つの請求
項に記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002051428A JP2003258128A (ja) | 2002-02-27 | 2002-02-27 | 不揮発性半導体記憶装置およびその製造方法ならびにその動作方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002051428A JP2003258128A (ja) | 2002-02-27 | 2002-02-27 | 不揮発性半導体記憶装置およびその製造方法ならびにその動作方法 |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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| JP (1) | JP2003258128A (ja) |
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