JP2003114515A - マスク及びその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 マスクパターンレイアウトに依存して回路パ
ターンに寸法ばらつきが生じることを防止する。 【解決手段】 回路パターンの寸法に影響を及ぼす複数
のパラメータに対して規格を設定すると共に、回路パタ
ーンと対応してマスクに設けられるマスクパターンのレ
イアウトを決定する。その後、マスクパターンレイアウ
トに基づき、マスクにおけるダミーパターン配置可能領
域を決定する。その後、ダミーパターン配置可能領域の
全体にダミーパターンが一様に配置されたとしたとき
に、ダミーパターンと対応して形成されるダミー回路パ
ターンと回路パターンとを考慮して算出された各パラメ
ータの値が規格を満たすようにダミーパターンのレイア
ウトを決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の回路パターンを形成するためのマスク及びその設計
方法に関する。

【０００２】

【従来の技術】従来より、マスクパターンを用いて被加
工膜に対してエッチングを行なうことにより得られるパ
ターン（以下、加工パターンと称する）の形状又は寸法
が、マスクパターンレイアウトに依存して変化する現象
が知られている。

【０００３】その一例としては、フォトリソグラフィ工
程におけるレジストパターン形成時に生じるパターン近
接効果がある。また、他の例としては、ドライエッチン
グ工程におけるローディング効果又はマイクロローディ
ング効果があげられる。

【０００４】これに対して、従来、パターン寸法がマス
クパターンレイアウトに依存して著しく変動すると考え
られるようなマスク箇所でのみ、パターン寸法の変動を
補正するような設計ルールが加えられていた。

【０００５】

【発明が解決しようとする課題】しかしながら、近年、
ＬＳＩの微細化の進展に伴って、より高精度な寸法制御
が求められるようになってきているため、従来のやり方
では、マスクパターンレイアウトに依存して回路パター
ンに寸法ばらつきが生じることを十分に抑制できなくな
りつつある。

【０００６】図６は、マスクパターンレイアウトの異な
る２種類のマスク（マスクＡ及びマスクＢ）のそれぞれ
を用いて異なる品種の半導体集積回路装置（半導体チッ
プ）を製造するときにゲート電極のドライエッチング加
工で生じたＣＤ（critical dimension）ロスの頻度分布
を示している。尚、図６に示す結果は、各品種の半導体
チップの製造において同一のゲート電極加工プロセスを
採用して得られたものである。また、ＣＤロスの計算方
法は、「エッチング前のレジストパターンの寸法」−
「エッチング後のゲート電極パターンの寸法」である。

【０００７】図６に示すように、各品種について同一の
ゲート電極加工プロセスを用いているにも関わらず、パ
ターン寸法にマスクパターンレイアウト依存性つまり品
種依存性が発生している。

【０００８】前記に鑑み、本発明は、マスクパターンレ
イアウトに依存して回路パターンに寸法ばらつきが生じ
ることを防止することを目的とする。

【０００９】

【課題を解決するための手段】前記の目的を達成するた
めに、本願発明者らは、マスクパターンレイアウトの違
いによって寸法ばらつきが生じる現象について検討し
た。その結果、この現象は、半導体チップに設けられる
回路パターンの寸法に影響を及ぼす特定のパラメータ
（以下、マスクパラメータと称する）の差異に起因して
生じていることが判明した。具体的には、１つのマスク
パラメータは「パターン占有面積率（半導体チップのあ
るレイヤーにおける、チップ面積に対して回路パターン
が占める面積の割合）」である。また、他のマスクパラ
メータは「単位面積当たりのパターン周縁長（半導体チ
ップのあるレイヤーにおける、回路パターンの単位面積
当たりの周縁長）」である。

【００１０】図７は、ゲート電極パターン占有面積率が
異なる様々な品種の半導体チップにおける、ゲート電極
パターン占有面積率とＣＤロスとの関係を示している。

【００１１】また、図８は、単位面積当たりのゲート電
極パターン周縁長が異なる様々な品種の半導体チップに
おける、単位面積当たりのゲート電極パターン周縁長と
ＣＤロスとの関係を示している。

【００１２】図７及び図８に示すように、ゲート電極パ
ターン占有面積率、又は単位面積当たりのゲート電極パ
ターン周縁長の違いに起因して、ＣＤロスの変化つまり
寸法ばらつきが生じている。

【００１３】すなわち、本願発明者らは、パターン寸法
の品種依存性を抑えるためには、マスクパラメータに対
して規格を設定する必要があることを見いだした。尚、
通常、マスクパラメータに対する規格は範囲（規格範
囲）を有する。

【００１４】そこで、本願発明者らは、回路パターンの
みを考慮して算出されたマスクパラメータの値が規格範
囲外であった場合、ダミーパターンをマスクに挿入する
と共に、ダミーパターンと対応して半導体チップに形成
されるダミー回路パターンと回路パターンとを考慮して
算出されたマスクパラメータの値が規格範囲内に収まる
ようにダミーパターンのレイアウト調整を行なう方法を
着想した。

【００１５】ところで、各マスクパラメータ同士は互い
に独立ではない。例えば、「パターン占有面積率」及び
「単位面積当たりのパターン周縁長」がパターン寸法の
品種依存性に影響を及ぼすマスクパラメータであった場
合、両方のマスクパラメータが同時に規格を満足するよ
うにダミーパターンの生成及び挿入を行なう必要があ
る。

【００１６】そこで、本願発明者らは、図９のフローチ
ャートに示すようなマスク設計のアルゴリズムを着想
し、それを検討してみた。

【００１７】すなわち、まず、ステップＳ１において、
形成対象となる半導体チップの回路パターンと対応する
マスクパターンのレイアウトを行なう。次に、ステップ
Ｓ２において、回路パターンのみを考慮して複数のマス
クパラメータ（例えば「パターン占有面積率」及び「単
位面積当たりのパターン周縁長」）の値を算出する。次
に、ステップＳ３において、ステップＳ２で算出された
各マスクパラメータの値が同時に規格を満足しているか
どうかを判断する。尚、各マスクパラメータに対しては
予め規格設定が行なわれているものとする。

【００１８】各マスクパラメータの値が全て規格を満足
している場合、ステップＳ４において、ステップＳ１で
レイアウトされたマスクパターンと対応するマスクデー
タを計算機処理によって作成して出力する（マスク出
図）。

【００１９】各マスクパラメータの値が１つでも規格を
満足していない場合、ステップＳ５において、マスクに
おけるダミーパターンの配置場所を選定した後、ステッ
プＳ６において、例えば予め用意されている様々な種類
のダミーパターンの中から１つのダミーパターンを選定
して、前述のダミーパターンの配置場所に追加挿入す
る。これにより、マスクパターンとダミーパターンとの
合成パターンのレイアウト（マスクレイアウト）が得ら
れる。その後、再び、ステップＳ２において、ダミーパ
ターンと対応して半導体チップに形成されるダミー回路
パターンと回路パターンとを考慮して各マスクパラメー
タの値を算出する。その後、ステップＳ３において、ス
テップＳ２で再度算出された各マスクパラメータの値が
同時に規格を満足していると判断されるまで、ステップ
Ｓ５、ステップＳ６及びステップＳ２を繰り返し行な
う。これにより、最終的なマスクレイアウトが決定され
る。尚、ダミーパターンの追加挿入によって、ステップ
Ｓ３で各マスクパラメータの値が規格を満足していると
判断された場合、ステップＳ４においては、マスクパタ
ーンとダミーパターンとの合成パターンと対応するマス
クデータを計算機処理によって作成して出力する（マス
ク出図）。

【００２０】ところが、図９のフローチャートに示すマ
スク設計のアルゴリズムによると、ダミーパターン配置
場所の選定及びダミーパターンの選定等のステップにお
いて人間が介在してカット・アンド・トライで行なう必
要があるため、マスク出図までの作業時間が長くなると
共にマスク設計に多大の労力が割かれてしまう。

【００２１】そこで、本願発明者らは、図１のフローチ
ャートに示すようなマスク設計のアルゴリズムを着想
し、それを検討してみた。

【００２２】すなわち、まず、ステップＳ１１におい
て、形成対象となる半導体チップの回路パターンと対応
するマスクパターンのレイアウトを行なう。次に、ステ
ップＳ１２において、回路パターンのみを考慮して複数
のマスクパラメータ（例えば「パターン占有面積率」及
び「単位面積当たりのパターン周縁長」）のを算出す
る。次に、ステップＳ１３において、ステップＳ１２で
算出された各マスクパラメータの値が同時に規格を満足
しているかどうかを判断する。尚、各マスクパラメータ
に対しては予め規格設定が行なわれているものとする。

【００２３】各マスクパラメータの値が全て規格を満足
している場合、ステップＳ１４において、ステップＳ１
１でレイアウトされたマスクパターンと対応するマスク
データを計算機処理によって作成して出力する（マスク
出図）。

【００２４】各マスクパラメータの値が１つでも規格を
満足していない場合、ステップＳ１５において、マスク
パターンレイアウトに基づき、マスクにおけるダミーパ
ターン配置可能領域を決定する。次に、ステップＳ１６
において、ダミーパターン配置可能領域の全体にダミー
パターンが一様に配置されたとしたときに、ダミーパタ
ーンと対応して半導体チップに形成されるダミー回路パ
ターンと回路パターンとを考慮して算出された各マスク
パラメータの値が規格を満たすように、例えば該各マス
クパラメータの値が規格センター値（規格範囲の中心
値）と等しくなるようにダミーパターンのレイアウトを
決定する。次に、ステップＳ１７において、ステップＳ
１６でレイアウトが決定されたダミーパターンをダミー
パターン配置可能領域に追加挿入する。これにより、マ
スクパターンとダミーパターンとの合成パターンのレイ
アウト（マスクレイアウト）が得られる。その後、ステ
ップＳ１８において、マスクパターンとダミーパターン
との合成パターンと対応するマスクデータを計算機処理
によって作成して出力する（マスク出図）。

【００２５】尚、ステップＳ１３及びステップＳ１４を
省略してもよい。また、ステップＳ１２とステップＳ１
５との順序を入れ替えてもよい。

【００２６】図１のフローチャートに示すマスク設計の
アルゴリズムによると、ダミーパターン配置可能領域を
予め決定しておき、該領域の全体にダミーパターンが一
様に配置されたとした場合における各マスクパラメータ
の値が規格を満たすようにダミーパターンを生成する。
このため、ダミーパターンのレイアウトを一義的に決定
でき、それによって人間の介在を最低限に抑制しながら
マスク設計を行なえるので、マスク出図までの作業時間
を短縮できると共にマスク設計に要する労力を低減でき
る。

【００２７】本発明は、以上の知見、特に図１のフロー
チャートに示すマスク設計のアルゴリズムに基づきなさ
れたものであって、具体的には、本発明に係るマスク設
計方法は、半導体集積回路装置の回路パターンを形成す
るためのマスクを設計するマスク設計方法を前提とし、
回路パターンの寸法に影響を及ぼす複数のパラメータに
対して規格を設定する工程と、回路パターンと対応して
マスクに設けられるマスクパターンのレイアウトを決定
する工程と、マスクパターンのレイアウトに基づき、マ
スクにおけるダミーパターン配置可能領域を決定する工
程と、ダミーパターン配置可能領域の全体にダミーパタ
ーンが一様に配置されたとしたときに、ダミーパターン
と対応して半導体集積回路装置に形成されるダミー回路
パターンと回路パターンとを考慮して算出された複数の
パラメータの値が規格を満たすようにダミーパターンの
レイアウトを決定する工程とを備えている。

【００２８】本発明のマスク設計方法によると、半導体
集積回路装置の回路パターンの寸法に影響を及ぼす複数
のパラメータの値が規格を満たすように生成されたダミ
ーパターンがマスク上に配置されるため、マスクパター
ンレイアウトに依存して回路パターンに寸法ばらつきが
生じることを防止できる。

【００２９】また、本発明のマスク設計方法によると、
ダミーパターン配置可能領域を予め決定しておき、該領
域の全体にダミーパターンが一様に配置されたとした場
合における各パラメータの値が規格を満たすようにダミ
ーパターンを生成する。このため、ダミーパターンのレ
イアウトを一義的に決定でき、それによりマスク設計に
おける人間の介在を最低限に抑制できるので、マスク設
計に要する時間及び労力を低減できる。

【００３０】本発明のマスク設計方法において、複数の
パラメータは、パターン占有面積率及び単位面積当たり
のパターン周縁長を含むことが好ましい。

【００３１】このようにすると、例えばゲート電極加工
においてゲート電極パターン寸法にマスクパターンレイ
アウト依存性が生じることを確実に防止できる。

【００３２】本発明のマスク設計方法において、ダミー
パターンは、ダミーパターン配置可能領域を格子状に区
画する複数の単位領域に配置された同一形状の複数の部
分パターンから構成されることが好ましい。

【００３３】このようにすると、ダミーパターン生成を
簡単に行なうことができる。

【００３４】本発明に係るマスクは、半導体集積回路装
置の回路パターンを形成するためのマスクを前提とし、
回路パターンと対応するマスクパターンと、マスクパタ
ーンのレイアウトに基づき設定されたダミーパターン配
置可能領域に一様に配置されたダミーパターンとを備
え、回路パターンの寸法に影響を及ぼす複数のパラメー
タに対して規格が設定されており、ダミーパターンのレ
イアウトは、ダミーパターンと対応して半導体集積回路
装置に形成されるダミー回路パターンと回路パターンと
を考慮して算出された複数のパラメータの値が規格を満
たすように決定されている。

【００３５】すなわち、本発明のマスクは、本発明のマ
スク設計方法により得られたマスクであるため、本発明
のマスク設計方法と同様の効果が得られる。ここで、複
数のパラメータは、パターン占有面積率及び単位面積当
たりのパターン周縁長を含んでいてもよい。また、ダミ
ーパターンは、ダミーパターン配置可能領域を格子状に
区画する複数の単位領域に配置された同一形状の複数の
部分パターンから構成されていてもよい。

【００３６】

【発明の実施の形態】以下、本発明の一実施形態に係る
マスク及びその設計方法について、半導体集積回路装置
のゲート電極パターンを形成するためのマスクを例とし
て図面を参照しながら説明する。

【００３７】尚、本実施形態において、形成対象のゲー
ト電極パターンの寸法に影響を及ぼすマスクパラメータ
は、「パターン占有面積率」及び「単位面積当たりのパ
ターン周縁長」の２つである。また、「パターン占有面
積率」については２０〜３０％（規格センター値：２５
％）、「単位面積当たりのパターン周縁長」については
１．４〜１．６ｍ／ｍｍ² （規格センター値：１．５ｍ
／ｍｍ² ）がそれぞれ予め規格として設定されているも
のとする。但し、ゲート電極パターンが設けられる半導
体集積回路装置（半導体チップ）の面積（チップ面積）
は１００ｍｍ²である。

【００３８】以下、図１のフローチャートを参照しなが
ら説明する。但し、本実施形態においては、図１のフロ
ーチャートのうち、ステップＳ１３及びステップＳ１４
を省略するものとする。

【００３９】まず、ステップＳ１１において、形成対象
のゲート電極パターンと対応するマスクパターンのレイ
アウトを行なう。図２は、形成対象のゲート電極パター
ンを含む回路パターンの一例を示している。図２に示す
ように、回路パターンは、ＭＯＳ型トランジスタの活性
領域パターン１及びゲート電極パターン２から構成され
ている。また、活性領域パターン１及びゲート電極パタ
ーン２が設けられていない空き領域３には、後のステッ
プでマスク上に挿入されるダミーパターンと対応するダ
ミー回路パターンが設けられる。

【００４０】次に、ステップＳ１２において、ゲート電
極パターン２のみを考慮して「パターン占有面積率」及
び「単位面積当たりのパターン周縁長」のそれぞれの値
を算出する。具体的には、まず、半導体チップ内におけ
るゲート電極パターン２の面積及び周縁長を計算機処理
によって求める。ここで、計算機処理結果として、例え
ばゲート電極パターン２の面積及び周縁長がそれぞれ１
８ｍｍ² 及び７０ｍであったとすると、チップ面積が１
００ｍｍ² であるから、「パターン占有面積率」及び
「単位面積当たりのパターン周縁長」の値はそれぞれ１
８％及び０．７ｍ／ｍｍ² であることが判明する。すな
わち、「パターン占有面積率」の値と規格センター値と
の差（不足分）は、２５−１８＝７％である。また、
「単位面積当たりのパターン周縁長」の値と規格センタ
ー値との差（不足分）は、１．５−０．７＝０．８ｍ／
ｍｍ² である。従って、マスクに挿入すべきダミーパタ
ーンの目標面積Ｓｔ及び目標周縁長ＬｔはそれぞれＳｔ
＝７ｍｍ² 及びＬｔ＝８０ｍということになる。

【００４１】尚、本明細書においては、マスク上におけ
る長さや面積等の数値は全て半導体チップ上での数値に
換算して表している。

【００４２】次に、ステップＳ１５において、マスクパ
ターンレイアウトに基づき、マスクにおけるダミーパタ
ーン配置可能領域を決定する。言い換えると、マスク上
にダミーパターンを配置できる空きスペースがどれだけ
あるかを見積もる。具体的には、マスク上における、図
２に示す半導体チップの空き領域３（活性領域パターン
１及びゲート電極パターン２を含むトランジスタが設け
られていない領域）と対応する領域全体をダミーパター
ン配置可能領域として設定する。ここで、マスクパター
ンレイアウトに基づく計算機処理結果から、ダミーパタ
ーン配置可能領域の面積Ａが例えばＡ＝１５ｍｍ² であ
ることが判明したものとする。

【００４３】次に、ステップＳ１６において、ダミーパ
ターン配置可能領域の全体にダミーパターンが一様に配
置されたとしたときに、ダミーパターンと対応して半導
体チップに形成されるダミー回路パターンとゲート電極
パターン２とを考慮して算出された各マスクパラメータ
の値が規格を満たすようにダミーパターンのレイアウト
を決定する。具体的には、例えば該各マスクパラメータ
の値が規格センター値と等しくなるように、つまり、ダ
ミーパターンの面積Ｓ及び周縁長Ｌが目標面積Ｓｔ（＝
７ｍｍ² ）及び目標周縁長Ｌｔ（＝８０ｍ）と等しくな
るように、ダミーパターンのレイアウトを決定する。

【００４４】ここで、本実施形態の特徴として、ダミー
パターン配置可能領域を格子状に区画することによって
複数の単位領域（以下、ユニットと称する）を設定する
と共に、各ユニットに同一形状の複数の部分パターンを
配置することによってダミーパターンを生成する。この
ようにすると、ダミーパターン生成が簡単になる。

【００４５】図３はユニット及びそこに配置された部分
パターンの一例を示している。

【００４６】図３に示すように、本実施形態において
は、ユニットの縦幅及び部分パターンの縦幅をそれぞれ
３．０μｍ及び２．７μｍに固定する。また、ユニット
の横幅（Ｗｄ（μｍ））及び部分パターンの横幅（Ｌｄ
（μｍ））をそれぞれ変数とする。

【００４７】このとき、半導体チップ全体におけるダミ
ーパターンの面積Ｓは、 Ｓ＝Ａ×（Ｌｄ／Ｗｄ）×（２．７／３．０） と表せる。

【００４８】また、半導体チップ全体におけるダミーパ
ターンの周縁長Ｌは、 Ｌ＝（Ａ／（Ｗｄ×３．０））×（Ｌｄ＋２．７）×２ と表せる。

【００４９】ここで、ダミーパターンの面積Ｓ及び周縁
長Ｌがそれぞれダミーパターンの目標面積Ｓｔ及び目標
周縁長Ｌｔに等しいとすると、 Ｓｔ＝Ａ×（Ｌｄ／Ｗｄ）×（２．７／３．０） Ｌｔ＝（Ａ／（Ｗｄ×３．０））×（Ｌｄ＋２．７）×
２ で表される連立方程式が成り立つので、この連立方程式
を満たすＬｄ及びＷｄを求めることによりユニット及び
部分パターンの形状、つまりダミーパターンのレイアウ
トを決定することができる。

【００５０】具体的には、この連立方程式を解くと、 Ｌｄ＝２．７×Ｓｔ／（０．１５×Ｌｔ−Ｓｔ） Ｗｄ＝２．４３×Ａ／（０．１５×Ｌｔ−Ｓｔ） となるのでので、Ｓｔ＝７ｍｍ² 、Ｌｔ＝８０ｍ、Ａ＝
１５ｍｍ² を代入して、Ｌｄ＝３．９８（μｍ）及びＷ
ｄ＝７．６８（μｍ）が得られる。

【００５１】尚、本実施形態において、各ユニット内に
おける部分パターンの配置位置は特に限定されるもので
はないが該配置位置は全てのユニットにおいて共通であ
る。

【００５２】また、本実施形態において、ユニット縦幅
を３．０μｍとするのは、ユニット縦幅が大きすぎると
ダミーパターン配置可能領域においてユニットの設定が
行なえない余白領域が増大する一方、ユニット縦幅が小
さすぎるとユニットに配置されるダミーパターンと対応
するダミー回路パターンの形成が困難になるからであ
る。また、ユニット縦幅及び部分パターン縦幅を固定す
るのは、前述のように、連立方程式を用いてユニット横
幅Ｗｄ及び部分パターン横幅Ｌｄを一義的に解き出すこ
とが可能となるからである。すなわち、これにより、ダ
ミーパターンのレイアウトが一義的に決定される。但
し、連立方程式の解として、部分パターン横幅Ｌｄが所
定の最小寸法よりも小さくなってしまう場合がある。こ
の場合、ダミーパターンと対応するレジストパターンが
剥離してしまう可能性があるため、部分パターン横幅Ｌ
ｄに対して下限（例えば０．４μｍ）を設けると共にダ
ミーパターン配置可能領域を狭く設定し直して連立方程
式を解くことが好ましい。

【００５３】また、本実施形態において、ユニット縦幅
（３．０μｍ）及び部分パターン縦幅（２．７μｍ）を
異なる値とするのは、これにより部分パターンの４辺の
長さでダミーパターンの周縁長を稼ぐことができるから
である。また、部分パターン縦幅をユニット縦幅の９０
％に設定しているのは、これにより「パターン占有面積
率」のみが不足している場合に部分パターン横幅を大き
くすることによって「単位面積当たりのパターン周縁
長」の増加を抑えながら「パターン占有面積率」を高く
することができるからである。

【００５４】また、本実施形態において、ステップＳ１
５で決定されたダミーパターン配置可能領域の形状に基
づいてユニット寸法における固定値（例えばユニット縦
幅）等の設定を行なってもよい。或いは、ステップＳ１
５でダミーパターン配置可能領域を決定する前にユニッ
ト及びダミーパターンの設定（例えば全ての寸法を変数
として）を行なっておいてもよい。

【００５５】次に、ステップＳ１７において、ステップ
Ｓ１６でレイアウトが決定されたダミーパターンをダミ
ーパターン配置可能領域に追加挿入する。これにより、
マスクパターンとダミーパターンとの合成パターンのレ
イアウト（マスクレイアウト）が得られる。図４は、ス
テップＳ１６で生成されたダミーパターンが、図２に示
す半導体チップの空き領域にダミー回路パターンとして
転写された様子を示している。図４に示すように、本実
施形態においては、空き領域３に転写されたダミー回路
パターン４は、複数の部分転写パターン４ａから構成さ
れている。ここで、各部分転写パターン４ａは、ダミー
パターン配置可能領域を格子状に区画する各ユニットに
配置された部分パターン（図３参照）が転写されたもの
である。また、図５は、図４に示すダミー回路パターン
の一部を拡大して示している。

【００５６】最後に、ステップＳ１８において、マスク
パターンとダミーパターンとの合成パターンと対応する
マスクデータを計算機処理によって作成して出力する
（マスク出図）。これにより、形成対象のゲート電極パ
ターンの寸法に影響を及ぼすマスクパラメータ、具体的
には「パターン占有面積率」及び「単位面積当たりのパ
ターン周縁長」のそれぞれが規格を満たすようにダミー
パターンがレイアウトされた半導体集積回路用のマスク
設計が完了する。

【００５７】以上に説明したように、本実施形態による
と、半導体チップのゲート電極パターンの寸法に影響を
及ぼす複数のマスクパラメータの値、具体的には「パタ
ーン占有面積率」及び「単位面積当たりのパターン周縁
長」のそれぞれの値が規格を満たすように生成されたダ
ミーパターンがマスク上に配置される。このため、マス
クパターンレイアウトに起因してゲート電極パターンに
寸法ばらつきが生じることを防止できる。

【００５８】また、本実施形態によると、ダミーパター
ン配置可能領域を予め決定しておき、該領域の全体にダ
ミーパターンが一様に配置されたとした場合における各
マスクパラメータの値が規格を満たすようにダミーパタ
ーンを生成する。このため、ダミーパターンのレイアウ
トを一義的に決定でき、それによりマスク設計における
人間の介在を最低限に抑制できるので、マスク設計に要
する時間及び労力を低減できる。

【００５９】また、本実施形態によると、ダミーパター
ン配置可能領域を格子状に区画する各ユニットに配置さ
れた同一形状の複数の部分パターンからダミーパターン
を構成するため、ダミーパターン生成を簡単に行なうこ
とができる。

【００６０】尚、本実施形態において、ゲート電極加工
に用いられるマスクを対象としたが、これに代えて、メ
タル配線等の主としてライン状パターンを有するレイヤ
ーの微細加工に用いられるマスクを対象としても同様の
効果が得られる。このとき、例えばメタル配線パターン
の寸法に影響を及ぼすマスクパラメータとして、本実施
形態と同様に、「パターン占有面積率」及び「単位面積
当たりのパターン周縁長」を用いることができる。

【００６１】また、本実施形態において、図１のフロー
チャートのうちステップＳ１３及びＳ１４を省略した
が、これに代えて、ステップＳ１３及びＳ１４を行なっ
てもよい（ステップＳ１３及びＳ１４の詳細については
「課題を解決するための手段」参照）。また、ステップ
Ｓ１２とステップＳ１５との順序を入れ替えてもよい。

【００６２】また、本実施形態において、ゲート電極パ
ターンの寸法ばらつきを抑制するためにマスクパラメー
タとしての「パターン占有面積率」及び「単位面積当た
りのパターン周縁長」のそれぞれに規格を設けたが、こ
れに代えて、他のパラメータの組み合わせに対して規格
を設けてもよい。例えば、現在広く使用されている、Ｃ
ＭＰ（chemical mechanical polishing ）技術を用いた
平坦化工程において、ＣＭＰによる研磨量は「面積率
（所定領域の面積に対して被加工膜が占める面積の割
合）」によって異なることが知られている。すなわち、
１つの半導体チップ内で研磨量が互いに異なる複数の部
分が存在すると平坦性が劣化してしまうので、半導体チ
ップを区画する複数の領域（以下、区画領域と称する）
のそれぞれにおいて「面積率」を所定の範囲内に収める
必要がある。一方、加工時の寸法ばらつきを抑制するた
めには、半導体チップ全体としての「面積率」に対して
規格設定を行なう必要がある。従って、この場合、「区
画領域毎の面積率」及び「チップ全体としての面積率」
の２つのパラメータに対して規格を設けると共に、各パ
ラメータが規格を満たすようにダミーパターン生成を行
なう。

【００６３】

【発明の効果】本発明によると、ダミーパターンの使用
により、マスクパターンレイアウトに依存して回路パタ
ーンに寸法ばらつきが生じることを防止できる。また、
ダミーパターンのレイアウトを一義的に決定できるた
め、人間の介在を最低限に抑制したマスク設計を行なえ
るので、マスク設計に要する時間及び労力を低減でき
る。

【図面の簡単な説明】

【図１】本発明に係るマスク設計方法のアルゴリズムの
一例を示すフローチャートである。

【図２】本発明の一実施形態に係るマスク設計方法にお
ける形成対象のゲート電極パターンを含む回路パターン
の一例を示す図である。

【図３】本発明の一実施形態に係るマスク設計方法にお
いて用いられるユニット及びそこに配置された部分パタ
ーンの一例を示す図である。

【図４】本発明の一実施形態に係るマスク設計方法のス
テップＳ１６で生成されたダミーパターンがダミー回路
パターンとして転写された様子を示す図である。

【図５】図４に示すダミー回路パターンの一部を拡大し
た図である。

【図６】マスクパターンレイアウトの異なる２種類のマ
スクのそれぞれを用いて異なる品種の半導体集積回路装
置を製造するときにゲート電極のドライエッチング加工
で生じたＣＤロスの頻度分布を示す図である。

【図７】ゲート電極パターン占有面積率が異なる様々な
品種の半導体集積回路装置における、ゲート電極パター
ン占有面積率とＣＤロスとの関係を示す図である。

【図８】単位面積当たりのゲート電極パターン周縁長が
異なる様々な品種の半導体集積回路装置における、単位
面積当たりのゲート電極パターン周縁長とＣＤロスとの
関係を示す図である。

【図９】本願発明者らが検討したマスク設計方法のアル
ゴリズムの一例を示すフローチャートである。

【符号の説明】

１ 活性領域パターン ２ ゲート電極パターン ３ 空き領域 ４ ダミー回路パターン ４ａ 部分転写パターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮島 明夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H095 BB01 BB02 5F064 CC09 EE15 EE51 GG03 HH06

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路装置の回路パターンを形
   成するためのマスクを設計するマスク設計方法であっ
   て、 前記回路パターンの寸法に影響を及ぼす複数のパラメー
   タに対して規格を設定する工程と、 前記回路パターンと対応して前記マスクに設けられるマ
   スクパターンのレイアウトを決定する工程と、 前記マスクパターンのレイアウトに基づき、前記マスク
   におけるダミーパターン配置可能領域を決定する工程
   と、 前記ダミーパターン配置可能領域の全体にダミーパター
   ンが一様に配置されたとしたときに、前記ダミーパター
   ンと対応して前記半導体集積回路装置に形成されるダミ
   ー回路パターンと前記回路パターンとを考慮して算出さ
   れた前記複数のパラメータの値が前記規格を満たすよう
   に前記ダミーパターンのレイアウトを決定する工程とを
   備えていることを特徴とするマスク設計方法。
2. 【請求項２】 前記複数のパラメータは、パターン占有
   面積率及び単位面積当たりのパターン周縁長を含むこと
   を特徴とする請求項１に記載のマスク設計方法。
3. 【請求項３】 前記ダミーパターンは、前記ダミーパタ
   ーン配置可能領域を格子状に区画する複数の単位領域に
   配置された同一形状の複数の部分パターンから構成され
   ることを特徴とする請求項１に記載のマスク設計方法。
4. 【請求項４】 半導体集積回路装置の回路パターンを形
   成するためのマスクであって、 前記回路パターンと対応するマスクパターンと、 前記マスクパターンのレイアウトに基づき設定されたダ
   ミーパターン配置可能領域に一様に配置されたダミーパ
   ターンとを備え、 前記回路パターンの寸法に影響を及ぼす複数のパラメー
   タに対して規格が設定されており、 前記ダミーパターンのレイアウトは、前記ダミーパター
   ンと対応して前記半導体集積回路装置に形成されるダミ
   ー回路パターンと前記回路パターンとを考慮して算出さ
   れた前記複数のパラメータの値が前記規格を満たすよう
   に決定されていることを特徴とするマスク。
5. 【請求項５】 前記複数のパラメータは、パターン占有
   面積率及び単位面積当たりのパターン周縁長を含むこと
   を特徴とする請求項４に記載のマスク。
6. 【請求項６】 前記ダミーパターンは、前記ダミーパタ
   ーン配置可能領域を格子状に区画する複数の単位領域に
   配置された同一形状の複数の部分パターンから構成され
   ることを特徴とする請求項４に記載のマスク。