JP2003174114A - 半導体回路基板および半導体装置 - Google Patents
半導体回路基板および半導体装置Info
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
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Abstract
(57)【要約】
【課題】薄い半導体チップに損傷を生じさせずに、半導
体チップを固着できる半導体回路基板を提供する。 【解決手段】表面が凸状に反った薄い半導体チップ４の
裏面形状と合致するように、半導体回路基板の銅電極２
の表面に凸状部６を形成し、この凸状部６にはんだ３を
介して半導体チップ４の裏面を固着することで、はんだ
に空隙ができることを防止し、ボンディング時の加圧力
で半導体チップ４が損傷を受けることを防止し、また、
空隙による熱抵抗の増大を防止し、半導体チップ４のパ
ワーサイクル耐量を向上させる。
体チップを固着できる半導体回路基板を提供する。 【解決手段】表面が凸状に反った薄い半導体チップ４の
裏面形状と合致するように、半導体回路基板の銅電極２
の表面に凸状部６を形成し、この凸状部６にはんだ３を
介して半導体チップ４の裏面を固着することで、はんだ
に空隙ができることを防止し、ボンディング時の加圧力
で半導体チップ４が損傷を受けることを防止し、また、
空隙による熱抵抗の増大を防止し、半導体チップ４のパ
ワーサイクル耐量を向上させる。
Description
【０００１】
【発明の属する技術分野】この発明は、反った状態の半
導体チップを、反った状態そのままで接合可能とした半
導体回路基板およびその半導体基板を用いた半導体装置
に関する。
導体チップを、反った状態そのままで接合可能とした半
導体回路基板およびその半導体基板を用いた半導体装置
に関する。
【０００２】
【従来の技術】図６は、半導体チップを固着した従来の
半導体回路基板の要部断面図である。絶縁基板１と導電
部である銅電極２からなる半導体回路基板に、はんだ３
を介して半導体チップ４を接合（固着）する。半導体チ
ップ４は、図８に示すように、半導体基板１００と、表
面に選択的に被覆するポリイミド膜などの絶縁膜１０１
と、裏面にはＡｌ／Ｎｉ／Ａｕの三層金属膜などの裏面
金属膜１０２が形成される。これらの絶縁膜１０１や裏
面金属膜１０２と、半導体基板１００との熱膨張係数の
差と、これらの膜の膜厚により、半導体チップ４が凸状
に反ったり、凹状に反ったりする。１０ｍｍ□程度で、
５０μｍから１００μｍ程度の厚みの半導体チップ４で
は、その反り量は、０．１ｍｍ前後から０．２ｍｍ前後
にもなる。通常、ポリイミド膜や三層金属膜は、半導体
基板１００より熱膨張係数が大きいために、表面にポリ
イミドなどの絶縁膜１０１を被覆すると、表面が凹状に
反り、裏面に三層金属膜などの金属膜１０２を被覆する
と、裏面が凹状に、つまり、表面が凸状に反る。ポリイ
ミドより三層金属膜の方が熱膨張係数が大きいために、
通常は表面が凸状になるように反る。
半導体回路基板の要部断面図である。絶縁基板１と導電
部である銅電極２からなる半導体回路基板に、はんだ３
を介して半導体チップ４を接合（固着）する。半導体チ
ップ４は、図８に示すように、半導体基板１００と、表
面に選択的に被覆するポリイミド膜などの絶縁膜１０１
と、裏面にはＡｌ／Ｎｉ／Ａｕの三層金属膜などの裏面
金属膜１０２が形成される。これらの絶縁膜１０１や裏
面金属膜１０２と、半導体基板１００との熱膨張係数の
差と、これらの膜の膜厚により、半導体チップ４が凸状
に反ったり、凹状に反ったりする。１０ｍｍ□程度で、
５０μｍから１００μｍ程度の厚みの半導体チップ４で
は、その反り量は、０．１ｍｍ前後から０．２ｍｍ前後
にもなる。通常、ポリイミド膜や三層金属膜は、半導体
基板１００より熱膨張係数が大きいために、表面にポリ
イミドなどの絶縁膜１０１を被覆すると、表面が凹状に
反り、裏面に三層金属膜などの金属膜１０２を被覆する
と、裏面が凹状に、つまり、表面が凸状に反る。ポリイ
ミドより三層金属膜の方が熱膨張係数が大きいために、
通常は表面が凸状になるように反る。
【０００３】図６に示すように凸状に反った場合には、
銅電極２と半導体チップ４の間のはんだ３の中央部に空
隙５ができる場合がある。これは、凸状に反った半導体
チップ４をそのままの状態で、固形やペースト状のはん
だ３上に乗せると、半導体チップ４とはんだ３とが接触
しない中央部に空気層が形成され、その状態で、真空引
きしながら、はんだを溶融し、半導体チップ４と銅電極
２を接合しても、この空気が抜けきれないために、中央
部に空隙５が形成される。
銅電極２と半導体チップ４の間のはんだ３の中央部に空
隙５ができる場合がある。これは、凸状に反った半導体
チップ４をそのままの状態で、固形やペースト状のはん
だ３上に乗せると、半導体チップ４とはんだ３とが接触
しない中央部に空気層が形成され、その状態で、真空引
きしながら、はんだを溶融し、半導体チップ４と銅電極
２を接合しても、この空気が抜けきれないために、中央
部に空隙５が形成される。
【０００４】また、図７に示すように、半導体チップ４
が凹状に反っている場合には、半導体チップ４の端部
に、はんだ３が付かない箇所である空隙５ａが生じ易す
い。
が凹状に反っている場合には、半導体チップ４の端部
に、はんだ３が付かない箇所である空隙５ａが生じ易す
い。
【０００５】
【発明が解決しようとする課題】いずれの場合でも、ワ
イヤボンディングなどの強制的な加圧力が、この空隙
５、５ａに加わると、半導体チップ４を平坦にしようと
する応力が加わり、半導体チップ４には、クラックや陥
没などの損傷２０が生じることがある。また、半導体チ
ップ４を損傷なしで組み立てた場合でも、空隙５、５ａ
があると、この箇所で熱抵抗が高くなり、半導体チップ
４の温度上昇が大きくなり、パワーサイクル耐量が低下
する。
イヤボンディングなどの強制的な加圧力が、この空隙
５、５ａに加わると、半導体チップ４を平坦にしようと
する応力が加わり、半導体チップ４には、クラックや陥
没などの損傷２０が生じることがある。また、半導体チ
ップ４を損傷なしで組み立てた場合でも、空隙５、５ａ
があると、この箇所で熱抵抗が高くなり、半導体チップ
４の温度上昇が大きくなり、パワーサイクル耐量が低下
する。
【０００６】この発明の目的は、前記の課題を解決し
て、薄い半導体チップに損傷を生じさせずに、半導体チ
ップを固着できる半導体回路基板および半導体装置を提
供することにある。
て、薄い半導体チップに損傷を生じさせずに、半導体チ
ップを固着できる半導体回路基板および半導体装置を提
供することにある。
【０００７】
【課題を解決するための手段】この発明の目的を達成す
るために、パターン形成された導電膜（銅電極）が、絶
縁基板に固着する半導体回路基板において、半導体チッ
プが固着する箇所の前記導電膜の表面形状を、前記半導
体チップの反りに合せた凸形もしくは凹形とする構成と
する。
るために、パターン形成された導電膜（銅電極）が、絶
縁基板に固着する半導体回路基板において、半導体チッ
プが固着する箇所の前記導電膜の表面形状を、前記半導
体チップの反りに合せた凸形もしくは凹形とする構成と
する。
【０００８】また、前記凸形もしくは凹形の形状を、前
記導電膜のみを凸形もしくは凹形とし、該導電膜と前記
絶縁基板との固着面を平坦とする。また、前記凸形もし
くは凹形の形状を、前記絶縁基板を凸形もしくは凹形と
し、該絶縁基板上に同一厚みの前記導電膜を固着すると
よい。また、前記半導体チップの周囲の導電膜に、はん
だ溜（ピット）を形成するとよい。
記導電膜のみを凸形もしくは凹形とし、該導電膜と前記
絶縁基板との固着面を平坦とする。また、前記凸形もし
くは凹形の形状を、前記絶縁基板を凸形もしくは凹形と
し、該絶縁基板上に同一厚みの前記導電膜を固着すると
よい。また、前記半導体チップの周囲の導電膜に、はん
だ溜（ピット）を形成するとよい。
【０００９】また、前記の半導体回路基板を用いて、前
記凸形もしくは凹形の半導体固着箇所にはんだを介して
半導体チップを固着して半導体装置とする。前記のよう
に、半導体チップを接合する銅電極の表面部分を凸状ま
たは凹状にすることにより、半導体チップが凸状または
凹状に反っていても、はんだ部の空隙を生じることな
く、半導体チップ全面で銅電極と接合が可能となり、薄
い半導体チップでも高い接合信頼性が実現できる。
記凸形もしくは凹形の半導体固着箇所にはんだを介して
半導体チップを固着して半導体装置とする。前記のよう
に、半導体チップを接合する銅電極の表面部分を凸状ま
たは凹状にすることにより、半導体チップが凸状または
凹状に反っていても、はんだ部の空隙を生じることな
く、半導体チップ全面で銅電極と接合が可能となり、薄
い半導体チップでも高い接合信頼性が実現できる。
【００１０】また、ピットを設けることで、余分なはん
だで半導体チップが端面で短絡することが防止できる。
だで半導体チップが端面で短絡することが防止できる。
【００１１】
【発明の実施の形態】以下の説明で、図６と同一箇所に
は同一の符号を記した。図１は、この発明の第１実施例
の半導体回路基板の要部断面図である。この図は、１０
０μｍ以下の厚みの半導体チップ４を固着した断面図
で、半導体チップ４の裏面とはんだ３を介して接する銅
電極２の表面が凸状となっている。前記の図８に示すよ
うに、半導体チップ４は、半導体基板１００の表面にポ
リイミドなどの絶縁膜１０１、裏面にＡｌ／Ｎｉ／Ａｕ
の三層蒸着膜などの裏面金属膜１０２が形成され、通常
は表面が凸状に反っている（湾曲している）。
は同一の符号を記した。図１は、この発明の第１実施例
の半導体回路基板の要部断面図である。この図は、１０
０μｍ以下の厚みの半導体チップ４を固着した断面図
で、半導体チップ４の裏面とはんだ３を介して接する銅
電極２の表面が凸状となっている。前記の図８に示すよ
うに、半導体チップ４は、半導体基板１００の表面にポ
リイミドなどの絶縁膜１０１、裏面にＡｌ／Ｎｉ／Ａｕ
の三層蒸着膜などの裏面金属膜１０２が形成され、通常
は表面が凸状に反っている（湾曲している）。
【００１２】この凸状に反った半導体チップ４を、はん
だ３で接合する銅電極２の表面は、凸状に湾曲させる。
この湾曲した面は、絶縁基板１の表面に凸状部６を形成
し、その上に均一な厚みの銅電極２を形成することで得
られる。また、この湾曲した面は、半導体チップ４の平
均的な反り状態に合わせて、丁度、半導体チップ４の裏
面の凹状に反った面と接触するように、銅電極２の表面
に凸状部を形成する。
だ３で接合する銅電極２の表面は、凸状に湾曲させる。
この湾曲した面は、絶縁基板１の表面に凸状部６を形成
し、その上に均一な厚みの銅電極２を形成することで得
られる。また、この湾曲した面は、半導体チップ４の平
均的な反り状態に合わせて、丁度、半導体チップ４の裏
面の凹状に反った面と接触するように、銅電極２の表面
に凸状部を形成する。
【００１３】反った半導体チップ４は、この湾曲面に沿
ってはんだ３を介して接合される。このとき、半導体チ
ップ４が接合される下面側にある銅電極２の表面の状態
が、半導体チップ４の反りの状態と同じように作ってあ
るため、はんだ接合時に、半導体チップ４と銅電極２を
接合しているはんだ３には空隙５が生ぜず、図示しない
ワイヤーボンディングを行っても半導体チップ４を損傷
することがない。
ってはんだ３を介して接合される。このとき、半導体チ
ップ４が接合される下面側にある銅電極２の表面の状態
が、半導体チップ４の反りの状態と同じように作ってあ
るため、はんだ接合時に、半導体チップ４と銅電極２を
接合しているはんだ３には空隙５が生ぜず、図示しない
ワイヤーボンディングを行っても半導体チップ４を損傷
することがない。
【００１４】さらに、半導体チップ４の全面積で接合し
ているのでパワーサイクル耐量も向上する。図１に示す
半導体基板は、絶縁基板１の表面の凸形状の対となる下
面が凹状の金型と表面が平らな金型の２つを用い、原料
であるセラミックス粉をこの２つの金型の間に所定の厚
さの回路基板となるよう分量を置いた後、所定圧力・所
定温度にて焼成し、形成する。その後、表面が凹状にな
ったセラミックス板の上に乗せ、所定圧力・所定温度に
て接合する。セラミックス板と銅箔の接合には、一般的
にアルミナや窒化アルミなどが接合材として用いられ
る。
ているのでパワーサイクル耐量も向上する。図１に示す
半導体基板は、絶縁基板１の表面の凸形状の対となる下
面が凹状の金型と表面が平らな金型の２つを用い、原料
であるセラミックス粉をこの２つの金型の間に所定の厚
さの回路基板となるよう分量を置いた後、所定圧力・所
定温度にて焼成し、形成する。その後、表面が凹状にな
ったセラミックス板の上に乗せ、所定圧力・所定温度に
て接合する。セラミックス板と銅箔の接合には、一般的
にアルミナや窒化アルミなどが接合材として用いられ
る。
【００１５】図２は、この発明の第２実施例の半導体回
路基板の要部断面図である。図１との違いは土台となる
絶縁基板１には凸状部６がなく、その上部に設置される
銅電極２の表面に凸状部７を設けている点である。この
場合も図１と同様の効果が得られる。図２に示す半導体
回路基板は、上面および下面ともに平らな金型でセラミ
ックス板を作成しておき、この表面が平らなセラミック
ス板上に銅箔を乗せ、銅箔と接する面に凹状のへこみが
形成された金型面から、銅箔を乗せないもう一方のセラ
ミックス板面には平らな金型を配置氏、所定圧力・所定
温度にて銅箔とセラミックス板を接合する。こうするこ
とで、上に凸形状を持った銅電極２が形成される。
路基板の要部断面図である。図１との違いは土台となる
絶縁基板１には凸状部６がなく、その上部に設置される
銅電極２の表面に凸状部７を設けている点である。この
場合も図１と同様の効果が得られる。図２に示す半導体
回路基板は、上面および下面ともに平らな金型でセラミ
ックス板を作成しておき、この表面が平らなセラミック
ス板上に銅箔を乗せ、銅箔と接する面に凹状のへこみが
形成された金型面から、銅箔を乗せないもう一方のセラ
ミックス板面には平らな金型を配置氏、所定圧力・所定
温度にて銅箔とセラミックス板を接合する。こうするこ
とで、上に凸形状を持った銅電極２が形成される。
【００１６】図３は、この発明の第３実施例の半導体回
路基板の要部断面図である。この半導体回路基板は、図
１で示した絶縁基板１および銅電極２の凸状部６を、凹
状にしたものである。これは、半導体チップ４が凹状に
反っている場合に適用する。この場合も図１と同様の効
果が得られる。図３に示す半導体回路基板は、図１で示
した半導体回路基板の製作方法と同様に、絶縁基板１の
表面の凹形状と対となる下面が凹状の金型を用いること
で製作される。
路基板の要部断面図である。この半導体回路基板は、図
１で示した絶縁基板１および銅電極２の凸状部６を、凹
状にしたものである。これは、半導体チップ４が凹状に
反っている場合に適用する。この場合も図１と同様の効
果が得られる。図３に示す半導体回路基板は、図１で示
した半導体回路基板の製作方法と同様に、絶縁基板１の
表面の凹形状と対となる下面が凹状の金型を用いること
で製作される。
【００１７】図４は、この発明の第４実施例の半導体回
路基板の要部断面図である。この半導体回路基板は、図
２で示した銅電極２の凸状部７を、凹状にしたものであ
る。この場合にも図２と同様の効果が得られる。図４に
示す半導体回路基板は、図２で示した半導体回路基板の
製作方法と同様に、絶縁基板１の表面の凸形状と対とな
る下面が凸状の金型を用いることで製作される。
路基板の要部断面図である。この半導体回路基板は、図
２で示した銅電極２の凸状部７を、凹状にしたものであ
る。この場合にも図２と同様の効果が得られる。図４に
示す半導体回路基板は、図２で示した半導体回路基板の
製作方法と同様に、絶縁基板１の表面の凸形状と対とな
る下面が凸状の金型を用いることで製作される。
【００１８】図５は、この発明の第５実施例の半導体回
路基板の要部断面図である。この半導体回路基板は、基
本的には図１の半導体回路基板と同じ構成であるが、半
導体チップ４を接合する部位の外周部に、余分なはんだ
３ａを流し込むピット１０（はんだ溜）を設置してあ
る。このピット１０は、余分なはんだ３ａが半導体チッ
プ４の外周部及びチップ表面まではみ出し、図に点線で
示すように、外周部で短絡するのを防止する働きがあ
り、信頼性を高めることができる。
路基板の要部断面図である。この半導体回路基板は、基
本的には図１の半導体回路基板と同じ構成であるが、半
導体チップ４を接合する部位の外周部に、余分なはんだ
３ａを流し込むピット１０（はんだ溜）を設置してあ
る。このピット１０は、余分なはんだ３ａが半導体チッ
プ４の外周部及びチップ表面まではみ出し、図に点線で
示すように、外周部で短絡するのを防止する働きがあ
り、信頼性を高めることができる。
【００１９】このピット１０は、半導体チップ４を接合
する部位の外周部に設置するが、その深さ・幅の寸法は
半導体チップ４の表面積・はんだの量により様々で、は
み出したはんだがピット１０から溢れ出ないように設計
する。また、このピット１０は、銅電極２の表面にのみ
設けても良いし、さらに深いピットが必要ならば、図示
したように、銅電極２の下部に位置する絶縁基板１まで
達しても構わない。
する部位の外周部に設置するが、その深さ・幅の寸法は
半導体チップ４の表面積・はんだの量により様々で、は
み出したはんだがピット１０から溢れ出ないように設計
する。また、このピット１０は、銅電極２の表面にのみ
設けても良いし、さらに深いピットが必要ならば、図示
したように、銅電極２の下部に位置する絶縁基板１まで
達しても構わない。
【００２０】また、このピットは、図２から図４にも設
けることで、同様の効果が得られる。
けることで、同様の効果が得られる。
【００２１】
【発明の効果】この発明によると、半導体チップの反り
に合わせて銅電極を湾曲させ、はんだ接合することで、
半導体チップとはんだの間に空隙ができなくなり、ワイ
ヤボンディング時の加圧力で、半導体チップの損傷を防
止できる。また、空隙がないために、熱抵抗が増大せ
ず、パワーサイクル耐量が向上する。
に合わせて銅電極を湾曲させ、はんだ接合することで、
半導体チップとはんだの間に空隙ができなくなり、ワイ
ヤボンディング時の加圧力で、半導体チップの損傷を防
止できる。また、空隙がないために、熱抵抗が増大せ
ず、パワーサイクル耐量が向上する。
【００２２】さらに、半導体チップを接合する銅電極又
は銅電極と絶縁基板に余剰はんだを流し込むピットを設
置することにより、チップ動作時の熱応力に対する耐量
が向上し、高い接合信頼性を得ることができる。
は銅電極と絶縁基板に余剰はんだを流し込むピットを設
置することにより、チップ動作時の熱応力に対する耐量
が向上し、高い接合信頼性を得ることができる。
【図１】この発明の第１実施例の半導体チップが固着し
た半導体回路基板の要部断面図
た半導体回路基板の要部断面図
【図２】この発明の第２実施例の半導体チップが固着し
た半導体回路基板の要部断面図
た半導体回路基板の要部断面図
【図３】この発明の第３実施例の半導体チップが固着し
た半導体回路基板の要部断面図
た半導体回路基板の要部断面図
【図４】この発明の第４実施例の半導体チップが固着し
た半導体回路基板の要部断面図
た半導体回路基板の要部断面図
【図５】この発明の第５実施例の半導体チップが固着し
た半導体回路基板の要部断面図
た半導体回路基板の要部断面図
【図６】従来の凸状に反った半導体チップが固着した半
導体回路基板の要部断面図
導体回路基板の要部断面図
【図７】従来の凹状に反った半導体チップが固着した半
導体回路基板の要部断面図
導体回路基板の要部断面図
【図８】反った半導体チップの要部断面図
【符号の説明】
１ 絶縁基板
２ 銅電極
３ はんだ
３ａ 余分なはんだ
４ 半導体チップ
５、５ａ 空隙
６ 絶縁基板１に付した凸状部
７ 銅電極２に付した凸状部
８ 絶縁基板に付した凹状部
９ 銅電極２に付した凹状部
１０ ピット
Claims (5)
- 【請求項１】パターン形成された導電膜が、絶縁基板に
固着する半導体回路基板において、半導体チップが固着
する箇所の前記導電膜の表面形状を、前記半導体チップ
の反りに合せた凸形もしくは凹形とすることを特徴とす
る半導体回路基板。 - 【請求項２】前記凸形もしくは凹形の形状を、前記絶縁
基板を凸形もしくは凹形とし、該絶縁基板上に同一厚み
の前記導電膜を固着することで形成することを特徴とす
る請求項１に記載の半導体回路基板。 - 【請求項３】前記凸形もしくは凹形の形状を、前記導電
膜のみを凸形もしくは凹形とし、該導電膜と前記絶縁基
板との固着面が平坦であることを特徴とする請求項１に
記載の半導体回路基板。 - 【請求項４】前記半導体チップが固着する箇所の周囲の
導電膜に、はんだ溜を形成することを特徴とする請求項
１ないし３のいずれかに記載の半導体回路基板。 - 【請求項５】前記請求項１ないし４のいずれかに記載の
半導体回路基板を用いて、前記凸形もしくは凹形の半導
体固着箇所にはんだを介して半導体チップを固着したこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001374496A JP2003174114A (ja) | 2001-12-07 | 2001-12-07 | 半導体回路基板および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001374496A JP2003174114A (ja) | 2001-12-07 | 2001-12-07 | 半導体回路基板および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003174114A true JP2003174114A (ja) | 2003-06-20 |
Family
ID=19183050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001374496A Pending JP2003174114A (ja) | 2001-12-07 | 2001-12-07 | 半導体回路基板および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003174114A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005078794A1 (de) * | 2004-02-16 | 2005-08-25 | Infineon Technologies Ag | Nicht planar ausgebildete integrierte schaltungsanordnung |
| DE102004021633A1 (de) * | 2004-05-03 | 2005-12-01 | Infineon Technologies Ag | Verfahren zum Verbinden eines Halbleiterchips mit einem Chipträger und Anordnung mit einem Halbleiterchip und einem Chipträger |
| JP2006173345A (ja) * | 2004-12-15 | 2006-06-29 | Fujikura Ltd | 半導体部品 |
| US7387945B2 (en) | 2004-05-11 | 2008-06-17 | Seiko Epson Corporation | Semiconductor chip, semiconductor device and electronic equipment including warpage control film, and manufacturing method of same |
| JP2008288415A (ja) * | 2007-05-18 | 2008-11-27 | Fuji Electric Device Technology Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2009004760A (ja) * | 2007-05-24 | 2009-01-08 | Sanyo Electric Co Ltd | 半導体レーザ装置 |
| US7869480B2 (en) | 2007-05-24 | 2011-01-11 | Sanyo Electric Co., Ltd. | Semiconductor laser device |
| US7907652B2 (en) | 2007-04-25 | 2011-03-15 | Sanyo Electric Co., Ltd. | Semiconductor laser device |
| US8121163B2 (en) | 2007-03-16 | 2012-02-21 | Sanyo Electric Co., Ltd. | Semiconductor laser diode apparatus and method of fabricating the same |
| DE102015219830B3 (de) * | 2015-10-13 | 2017-01-26 | Robert Bosch Gmbh | Verfahren zum Herstellen einer Kontaktanordnung und Kontaktanordnung |
| JP2020009902A (ja) * | 2018-07-09 | 2020-01-16 | 日本特殊陶業株式会社 | 保持装置 |
| CN114121685A (zh) * | 2020-08-28 | 2022-03-01 | 意法半导体股份有限公司 | 制造半导体器件的方法及相应的半导体器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164326A (ja) * | 1986-12-26 | 1988-07-07 | Nec Corp | 半導体装置容器 |
| JPS6433744U (ja) * | 1987-08-24 | 1989-03-02 | ||
| JPH01244625A (ja) * | 1988-03-26 | 1989-09-29 | Mitsubishi Electric Corp | 半導体装置 |
| JP2001298033A (ja) * | 2000-04-12 | 2001-10-26 | Hitachi Ltd | 半導体装置 |
-
2001
- 2001-12-07 JP JP2001374496A patent/JP2003174114A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164326A (ja) * | 1986-12-26 | 1988-07-07 | Nec Corp | 半導体装置容器 |
| JPS6433744U (ja) * | 1987-08-24 | 1989-03-02 | ||
| JPH01244625A (ja) * | 1988-03-26 | 1989-09-29 | Mitsubishi Electric Corp | 半導体装置 |
| JP2001298033A (ja) * | 2000-04-12 | 2001-10-26 | Hitachi Ltd | 半導体装置 |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7633149B2 (en) | 2004-02-16 | 2009-12-15 | Infineon Technologies Ag | Integrated circuit arrangement |
| WO2005078794A1 (de) * | 2004-02-16 | 2005-08-25 | Infineon Technologies Ag | Nicht planar ausgebildete integrierte schaltungsanordnung |
| US7511382B2 (en) | 2004-05-03 | 2009-03-31 | Infineon Technologies Ag | Semiconductor chip arrangement and method |
| DE102004021633A1 (de) * | 2004-05-03 | 2005-12-01 | Infineon Technologies Ag | Verfahren zum Verbinden eines Halbleiterchips mit einem Chipträger und Anordnung mit einem Halbleiterchip und einem Chipträger |
| DE102004021633B4 (de) * | 2004-05-03 | 2006-04-06 | Infineon Technologies Ag | Verfahren zum Verbinden eines Halbleiterchips mit einem Chipträger und Anordnung mit einem Halbleiterchip und einem Chipträger |
| US7387945B2 (en) | 2004-05-11 | 2008-06-17 | Seiko Epson Corporation | Semiconductor chip, semiconductor device and electronic equipment including warpage control film, and manufacturing method of same |
| JP2006173345A (ja) * | 2004-12-15 | 2006-06-29 | Fujikura Ltd | 半導体部品 |
| US8121163B2 (en) | 2007-03-16 | 2012-02-21 | Sanyo Electric Co., Ltd. | Semiconductor laser diode apparatus and method of fabricating the same |
| US7907652B2 (en) | 2007-04-25 | 2011-03-15 | Sanyo Electric Co., Ltd. | Semiconductor laser device |
| JP2008288415A (ja) * | 2007-05-18 | 2008-11-27 | Fuji Electric Device Technology Co Ltd | 半導体装置及び半導体装置の製造方法 |
| US8026566B2 (en) | 2007-05-18 | 2011-09-27 | Fuji Electric Systems Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| JP2009004760A (ja) * | 2007-05-24 | 2009-01-08 | Sanyo Electric Co Ltd | 半導体レーザ装置 |
| US7869480B2 (en) | 2007-05-24 | 2011-01-11 | Sanyo Electric Co., Ltd. | Semiconductor laser device |
| DE102015219830B3 (de) * | 2015-10-13 | 2017-01-26 | Robert Bosch Gmbh | Verfahren zum Herstellen einer Kontaktanordnung und Kontaktanordnung |
| JP2020009902A (ja) * | 2018-07-09 | 2020-01-16 | 日本特殊陶業株式会社 | 保持装置 |
| JP7169793B2 (ja) | 2018-07-09 | 2022-11-11 | 日本特殊陶業株式会社 | 保持装置 |
| CN114121685A (zh) * | 2020-08-28 | 2022-03-01 | 意法半导体股份有限公司 | 制造半导体器件的方法及相应的半导体器件 |
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