JP2003032113A - Ａ／ｄ変換方法及び装置 - Google Patents
Ａ／ｄ変換方法及び装置Info
- Publication number
- JP2003032113A JP2003032113A JP2001213966A JP2001213966A JP2003032113A JP 2003032113 A JP2003032113 A JP 2003032113A JP 2001213966 A JP2001213966 A JP 2001213966A JP 2001213966 A JP2001213966 A JP 2001213966A JP 2003032113 A JP2003032113 A JP 2003032113A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- delay
- circuit
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0619—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by dividing out the errors, i.e. using a ratiometric arrangement
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/005—Time-to-digital converters [TDC]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/502—Analogue/digital converters with intermediate conversion to time interval using tapped delay lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/60—Analogue/digital converters with intermediate conversion to frequency of pulses
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 パルス遅延回路を利用して入力電圧を数値デ
ータに変換するＡ／Ｄ変換装置において、Ａ／Ｄ変換の
高分解能化若しくは高速化を図る。 【解決手段】 パルス遅延回路１０を構成する複数の遅
延ユニットを、入力電圧Ｖｉｎを増幅・電圧シフトした
電圧信号Ｖｉｎ１で駆動し、所定のサンプリング周期Ｔ
Ｓ内にパルス信号が通過した遅延ユニット２の段数を入
力電圧ＶｉｎのＡ／Ｄ変換値とするＡ／Ｄ変換部２０を
備えた装置において、パルス遅延回路３０を別途設け
て、これを構成する遅延ユニットを、入力電圧Ｖｉｎを
反転増幅・電圧シフトした電圧信号Ｖｉｎ２で駆動し、
パルス遅延回路３０内でパルス信号が通過した遅延ユニ
ットの数が設定値ＮＢで決まる所定値に達する度に、Ａ
／Ｄ変換部２０にサンプリング信号ＣＫＳを出力する。
この結果、サンプリング周期ＴＳが入力電圧Ｖｉｎに応
じて変化し、Ａ／Ｄ変換の分解能を向上できる。
ータに変換するＡ／Ｄ変換装置において、Ａ／Ｄ変換の
高分解能化若しくは高速化を図る。 【解決手段】 パルス遅延回路１０を構成する複数の遅
延ユニットを、入力電圧Ｖｉｎを増幅・電圧シフトした
電圧信号Ｖｉｎ１で駆動し、所定のサンプリング周期Ｔ
Ｓ内にパルス信号が通過した遅延ユニット２の段数を入
力電圧ＶｉｎのＡ／Ｄ変換値とするＡ／Ｄ変換部２０を
備えた装置において、パルス遅延回路３０を別途設け
て、これを構成する遅延ユニットを、入力電圧Ｖｉｎを
反転増幅・電圧シフトした電圧信号Ｖｉｎ２で駆動し、
パルス遅延回路３０内でパルス信号が通過した遅延ユニ
ットの数が設定値ＮＢで決まる所定値に達する度に、Ａ
／Ｄ変換部２０にサンプリング信号ＣＫＳを出力する。
この結果、サンプリング周期ＴＳが入力電圧Ｖｉｎに応
じて変化し、Ａ／Ｄ変換の分解能を向上できる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力電圧を数値デ
ータに変換するＡ／Ｄ変換方法及び装置に関する。
ータに変換するＡ／Ｄ変換方法及び装置に関する。
【０００２】
【従来の技術】従来より、例えば、特開平５−２５９９
０７号公報に開示されているように、ゲート回路からな
る遅延ユニットを複数段縦続接続したパルス遅延回路を
利用して、入力電圧を数値データに変換するＡ／Ｄ変換
装置が知られている。
０７号公報に開示されているように、ゲート回路からな
る遅延ユニットを複数段縦続接続したパルス遅延回路を
利用して、入力電圧を数値データに変換するＡ／Ｄ変換
装置が知られている。
【０００３】この種のＡ／Ｄ変換装置は、例えば、図８
（ａ）又は図８（ｂ）に示す如く構成される。即ち、ま
ず、図８（ａ）に示すＡ／Ｄ変換装置は、入力パルスＰ
ｉｎを所定の遅延時間だけ遅延させて出力する遅延ユニ
ット２を複数段縦続接続することにより構成されたパル
ス遅延回路１０と、外部から入力されるサンプリング信
号ＣＫＳの立上がり（または立下がり）タイミングで、
パルス遅延回路１０内での入力パルスＰｉｎの到達位置
を検出（ラッチ）し、その検出結果を、入力パルスＰｉ
ｎが通過した遅延ユニット２が先頭から何段目にあるか
を表す所定ビットのデジタルデータＤＴに変換して出力
するラッチ＆エンコーダ１２と、を備える。
（ａ）又は図８（ｂ）に示す如く構成される。即ち、ま
ず、図８（ａ）に示すＡ／Ｄ変換装置は、入力パルスＰ
ｉｎを所定の遅延時間だけ遅延させて出力する遅延ユニ
ット２を複数段縦続接続することにより構成されたパル
ス遅延回路１０と、外部から入力されるサンプリング信
号ＣＫＳの立上がり（または立下がり）タイミングで、
パルス遅延回路１０内での入力パルスＰｉｎの到達位置
を検出（ラッチ）し、その検出結果を、入力パルスＰｉ
ｎが通過した遅延ユニット２が先頭から何段目にあるか
を表す所定ビットのデジタルデータＤＴに変換して出力
するラッチ＆エンコーダ１２と、を備える。
【０００４】また、パルス遅延回路１０を構成する各遅
延ユニット２は、インバータ等からなるゲート回路にて
構成されており、各遅延ユニット２には、バッファ１４
等を介して、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが駆
動電圧として印加されている。
延ユニット２は、インバータ等からなるゲート回路にて
構成されており、各遅延ユニット２には、バッファ１４
等を介して、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが駆
動電圧として印加されている。
【０００５】従って、各遅延ユニット２の遅延時間は、
入力電圧Ｖｉｎの電圧レベルに対応した時間となり、サ
ンプリング信号ＣＫＳの一周期（以下サンプリング周期
という）ＴＳ内にパルス遅延回路１０内で入力パルスＰ
ｉｎが通過する遅延ユニット２の個数は、入力電圧Ｖｉ
ｎの電圧レベルに比例することになる。
入力電圧Ｖｉｎの電圧レベルに対応した時間となり、サ
ンプリング信号ＣＫＳの一周期（以下サンプリング周期
という）ＴＳ内にパルス遅延回路１０内で入力パルスＰ
ｉｎが通過する遅延ユニット２の個数は、入力電圧Ｖｉ
ｎの電圧レベルに比例することになる。
【０００６】例えば、図９（ａ）は、パルス遅延回路１
０内で入力パルスＰｉｎが伝送されているときの各遅延
ユニット２(1) ，２(2) ,２(3) ，…の出力変化を表し
ているが、この図から明らかなように、入力電圧Ｖｉｎ
が高い場合には、各遅延ユニット２での入力パルスＰｉ
ｎの遅延時間が短くなることから、一サンプリング周期
ＴＳあたりにパルス遅延回路１０内で入力パルスＰｉｎ
が通過する遅延ユニット２の段数は多くなり（図では先
頭の遅延ユニット２(1) から１０段目の遅延ユニット２
(10)までの１０段）、入力電圧Ｖｉｎが低くなると、各
遅延ユニット２での入力パルスＰｉｎの遅延時間が長く
なることから、一サンプリング周期ＴＳ当たりにパルス
遅延回路１０内で入力パルスＰｉｎが通過する遅延ユニ
ット２の段数は少なくなる（図では先頭の遅延ユニット
２(1) から７段目の遅延ユニット２(7) までの７段）。
０内で入力パルスＰｉｎが伝送されているときの各遅延
ユニット２(1) ，２(2) ,２(3) ，…の出力変化を表し
ているが、この図から明らかなように、入力電圧Ｖｉｎ
が高い場合には、各遅延ユニット２での入力パルスＰｉ
ｎの遅延時間が短くなることから、一サンプリング周期
ＴＳあたりにパルス遅延回路１０内で入力パルスＰｉｎ
が通過する遅延ユニット２の段数は多くなり（図では先
頭の遅延ユニット２(1) から１０段目の遅延ユニット２
(10)までの１０段）、入力電圧Ｖｉｎが低くなると、各
遅延ユニット２での入力パルスＰｉｎの遅延時間が長く
なることから、一サンプリング周期ＴＳ当たりにパルス
遅延回路１０内で入力パルスＰｉｎが通過する遅延ユニ
ット２の段数は少なくなる（図では先頭の遅延ユニット
２(1) から７段目の遅延ユニット２(7) までの７段）。
【０００７】この結果、ラッチ＆エンコーダ１２からの
出力（デジタルデータＤＴ）は、入力電圧Ｖｉｎの電圧
レベルに応じて変化することになり、デジタルデータＤ
Ｔは入力電圧ＶｉｎをＡ／Ｄ変換した数値データとな
る。つまり、図８（ａ）に示したＡ／Ｄ変換装置では、
図９（ｂ）に示すように、パルス遅延回路１０内での入
力パルスＰｉｎの伝送速度ＳＰが、各遅延ユニット２に
駆動電圧として印加される入力電圧Ｖｉｎに比例して変
化することから、一定のサンプリング周期ＴＳ毎に、ラ
ッチ＆エンコーダ１２を用いて、入力パルスＰｉｎが通
過した遅延ユニット２の段数を計測することにより、入
力電圧Ｖｉｎを数値データ（デジタルデータＤＴ）に変
換するのである。
出力（デジタルデータＤＴ）は、入力電圧Ｖｉｎの電圧
レベルに応じて変化することになり、デジタルデータＤ
Ｔは入力電圧ＶｉｎをＡ／Ｄ変換した数値データとな
る。つまり、図８（ａ）に示したＡ／Ｄ変換装置では、
図９（ｂ）に示すように、パルス遅延回路１０内での入
力パルスＰｉｎの伝送速度ＳＰが、各遅延ユニット２に
駆動電圧として印加される入力電圧Ｖｉｎに比例して変
化することから、一定のサンプリング周期ＴＳ毎に、ラ
ッチ＆エンコーダ１２を用いて、入力パルスＰｉｎが通
過した遅延ユニット２の段数を計測することにより、入
力電圧Ｖｉｎを数値データ（デジタルデータＤＴ）に変
換するのである。
【０００８】一方、図８（ｂ）に示すＡ／Ｄ変換装置
は、図８（ａ）に示したＡ／Ｄ変換装置において、パル
ス遅延回路１０を構成する初段の遅延ユニット２を、一
方の入力端子を起動用端子とするアンドゲートにて構成
し、この初段の遅延ユニット２のもう一つの入力端子
と、最終段の遅延ユニット２の出力端子とを接続して、
全遅延ユニット２をリング状に連結することにより、パ
ルス遅延回路１０を、入力パルスＰｉｎを周回させるこ
とができるリングディレイライン（ＲＤＬ）として構成
すると共に、更に、このパルス遅延回路１０内での入力
パルスＰｉｎの周回回数をカウントするカウンタ１６
と、このカウンタ１６によるカウント値をサンプリング
信号ＣＫＳの立上がり（又は立下がり）タイミングでラ
ッチするラッチ回路１８とを設けたものである。
は、図８（ａ）に示したＡ／Ｄ変換装置において、パル
ス遅延回路１０を構成する初段の遅延ユニット２を、一
方の入力端子を起動用端子とするアンドゲートにて構成
し、この初段の遅延ユニット２のもう一つの入力端子
と、最終段の遅延ユニット２の出力端子とを接続して、
全遅延ユニット２をリング状に連結することにより、パ
ルス遅延回路１０を、入力パルスＰｉｎを周回させるこ
とができるリングディレイライン（ＲＤＬ）として構成
すると共に、更に、このパルス遅延回路１０内での入力
パルスＰｉｎの周回回数をカウントするカウンタ１６
と、このカウンタ１６によるカウント値をサンプリング
信号ＣＫＳの立上がり（又は立下がり）タイミングでラ
ッチするラッチ回路１８とを設けたものである。
【０００９】そして、このように構成されたＡ／Ｄ変換
装置では、ラッチ＆エンコーダ１２から出力されるデジ
タルデータを、入力電圧Ｖｉｎの電圧レベルを表す下位
ビットデータａ、ラッチ回路１８から出力されるカウン
ト値を、入力電圧Ｖｉｎの電圧レベルを表す上位ビット
データｂ、とするデジタルデータＤＴを得ることがで
き、図８（ａ）に示したＡ／Ｄ変換装置に比べて、パル
ス遅延回路１０を構成する遅延ユニット２の個数を少な
くできる。
装置では、ラッチ＆エンコーダ１２から出力されるデジ
タルデータを、入力電圧Ｖｉｎの電圧レベルを表す下位
ビットデータａ、ラッチ回路１８から出力されるカウン
ト値を、入力電圧Ｖｉｎの電圧レベルを表す上位ビット
データｂ、とするデジタルデータＤＴを得ることがで
き、図８（ａ）に示したＡ／Ｄ変換装置に比べて、パル
ス遅延回路１０を構成する遅延ユニット２の個数を少な
くできる。
【００１０】
【発明が解決しようとする課題】ところで、上記のよう
に構成された従来のＡ／Ｄ変換装置においては、図９
（ｃ）に示すように、一定のサンプリング周期ＴＳ毎
に、入力パルスＰｉｎが通過した遅延ユニットの段数を
数値化することにより、入力電圧Ｖｉｎを数値データ
（デジタルデータＤＴ）に変換することから、Ａ／Ｄ変
換の分解能は、遅延ユニット２を入力パルスＰｉｎが通
過する時間（遅延時間）で決定される。
に構成された従来のＡ／Ｄ変換装置においては、図９
（ｃ）に示すように、一定のサンプリング周期ＴＳ毎
に、入力パルスＰｉｎが通過した遅延ユニットの段数を
数値化することにより、入力電圧Ｖｉｎを数値データ
（デジタルデータＤＴ）に変換することから、Ａ／Ｄ変
換の分解能は、遅延ユニット２を入力パルスＰｉｎが通
過する時間（遅延時間）で決定される。
【００１１】そして、遅延ユニット２の遅延時間は、遅
延ユニットを構成するゲート回路の特性により決定され
ることから、従来のＡ／Ｄ変換装置において、Ａ／Ｄ変
換の分解能を高めるには、ゲート回路の製造技術の改良
により、ゲート回路の単位遅延時間を短くする必要があ
り、Ａ／Ｄ変換の高分解能化には、ゲート回路の製造技
術により制限を受けるという問題があった。
延ユニットを構成するゲート回路の特性により決定され
ることから、従来のＡ／Ｄ変換装置において、Ａ／Ｄ変
換の分解能を高めるには、ゲート回路の製造技術の改良
により、ゲート回路の単位遅延時間を短くする必要があ
り、Ａ／Ｄ変換の高分解能化には、ゲート回路の製造技
術により制限を受けるという問題があった。
【００１２】例えば、図１０は、図８（ａ）に示したＡ
／Ｄ変換装置において、遅延ユニット２をＣＭＯＳイン
バータ２段で構成し、サンプリング信号ＣＫＳの周波数
（サンプリング周波数）：１０ｋＨｚ、周囲温度：２５
°Ｃで動作させた場合のＡ／Ｄ変換値の電圧分解能と、
遅延ユニット２の１段あたりの遅延時間（単位遅延時間
Ｔｄ）と、ＣＭＯＳインバータ製造時のプロセス微細化
のルール（ＣＭＯＳデザインルール）との関係を表す説
明図であるが、図に実線で示すように、従来のＡ／Ｄ変
換装置において、Ａ／Ｄ変換値の電圧分解能を高めるに
は、ＣＭＯＳデザインルールをより微細化して、遅延ユ
ニット２の単位遅延時間Ｔｄをより小さくする必要があ
り、このためには、遅延ユニット２を構成するゲート回
路を製造する際のプロセス微細化技術がより改善される
のを待つしかないのである。
／Ｄ変換装置において、遅延ユニット２をＣＭＯＳイン
バータ２段で構成し、サンプリング信号ＣＫＳの周波数
（サンプリング周波数）：１０ｋＨｚ、周囲温度：２５
°Ｃで動作させた場合のＡ／Ｄ変換値の電圧分解能と、
遅延ユニット２の１段あたりの遅延時間（単位遅延時間
Ｔｄ）と、ＣＭＯＳインバータ製造時のプロセス微細化
のルール（ＣＭＯＳデザインルール）との関係を表す説
明図であるが、図に実線で示すように、従来のＡ／Ｄ変
換装置において、Ａ／Ｄ変換値の電圧分解能を高めるに
は、ＣＭＯＳデザインルールをより微細化して、遅延ユ
ニット２の単位遅延時間Ｔｄをより小さくする必要があ
り、このためには、遅延ユニット２を構成するゲート回
路を製造する際のプロセス微細化技術がより改善される
のを待つしかないのである。
【００１３】また、上記従来のＡ／Ｄ変換装置におい
て、Ａ／Ｄ変換の高速化を図るには、サンプリング周期
ＴＳを短くすればよいが、サンプリング周期ＴＳを短く
すると、同一の入力電圧Ｖｉｎに対して得られるデジタ
ルデータのビット数が少なくなり、得られる分解能が低
下することから、高速で所望分解能のＡ／Ｄ変換結果を
得る必要のあるアプリケーション（例えば１０ｂｉｔ，
１ＭＨｚ）ではスピード不足で対応できないという問題
もある。
て、Ａ／Ｄ変換の高速化を図るには、サンプリング周期
ＴＳを短くすればよいが、サンプリング周期ＴＳを短く
すると、同一の入力電圧Ｖｉｎに対して得られるデジタ
ルデータのビット数が少なくなり、得られる分解能が低
下することから、高速で所望分解能のＡ／Ｄ変換結果を
得る必要のあるアプリケーション（例えば１０ｂｉｔ，
１ＭＨｚ）ではスピード不足で対応できないという問題
もある。
【００１４】一方、上記従来のＡ／Ｄ変換装置におい
て、パルス遅延回路を構成する各遅延ユニット２は、入
力電圧Ｖｉｎに応じて遅延時間が変化するだけでなく、
周囲温度等の使用環境によっても遅延時間が変動する。
つまり、入力電圧Ｖｉｎが一定であっても、低温時に
は、遅延ユニット２の遅延時間が短くなって、パルス遅
延回路１０内での入力パルスＰｉｎの伝送速度ＳＰが、
図９（ｂ）における入力電圧Ｖｉｎの高電圧側に変化
し、逆に、高温時には、遅延ユニット２の遅延時間が長
くなって、パルス遅延回路１０内での入力パルスＰｉｎ
の伝送速度ＳＰが、図９（ｂ）における入力電圧Ｖｉｎ
の低電圧側に変化してしまうのである。
て、パルス遅延回路を構成する各遅延ユニット２は、入
力電圧Ｖｉｎに応じて遅延時間が変化するだけでなく、
周囲温度等の使用環境によっても遅延時間が変動する。
つまり、入力電圧Ｖｉｎが一定であっても、低温時に
は、遅延ユニット２の遅延時間が短くなって、パルス遅
延回路１０内での入力パルスＰｉｎの伝送速度ＳＰが、
図９（ｂ）における入力電圧Ｖｉｎの高電圧側に変化
し、逆に、高温時には、遅延ユニット２の遅延時間が長
くなって、パルス遅延回路１０内での入力パルスＰｉｎ
の伝送速度ＳＰが、図９（ｂ）における入力電圧Ｖｉｎ
の低電圧側に変化してしまうのである。
【００１５】そして、こうした問題を解決するために、
例えば、特開平７−１５４２５６号公報、特開平５−３
７３７８号公報、特開平１１−４４５８５号公報、特開
平１１−６４１３５号公報等に開示された技術を利用し
て、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎと電圧一定の
基準電圧とを夫々Ａ／Ｄ変換し、その両者の比を演算す
ることで、周囲環境変化に伴うＡ／Ｄ変換値の変動分を
キャンセルすることが考えられるが、このような対策で
は、入力電圧Ｖｉｎ及び基準電圧のＡ／Ｄ変換を、Ａ／
Ｄ変換装置への入力を切り換えることにより、順次行う
必要があるため、所望のＡ／Ｄ変換値を得るには時間が
かかるという問題がある。また、この場合、Ａ／Ｄ変換
装置への入力切り換えのための切換回路や、変動分キャ
ンセルのための処理回路を別途設ける必要があるため、
装置構成が複雑になり、Ａ／Ｄ変換装置のコストアップ
を招くという問題がある。
例えば、特開平７−１５４２５６号公報、特開平５−３
７３７８号公報、特開平１１−４４５８５号公報、特開
平１１−６４１３５号公報等に開示された技術を利用し
て、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎと電圧一定の
基準電圧とを夫々Ａ／Ｄ変換し、その両者の比を演算す
ることで、周囲環境変化に伴うＡ／Ｄ変換値の変動分を
キャンセルすることが考えられるが、このような対策で
は、入力電圧Ｖｉｎ及び基準電圧のＡ／Ｄ変換を、Ａ／
Ｄ変換装置への入力を切り換えることにより、順次行う
必要があるため、所望のＡ／Ｄ変換値を得るには時間が
かかるという問題がある。また、この場合、Ａ／Ｄ変換
装置への入力切り換えのための切換回路や、変動分キャ
ンセルのための処理回路を別途設ける必要があるため、
装置構成が複雑になり、Ａ／Ｄ変換装置のコストアップ
を招くという問題がある。
【００１６】本発明は、上記問題に鑑みなされたもので
あり、遅延ユニットを複数段縦続接続したパルス遅延回
路を利用して入力電圧を数値データに変換するＡ／Ｄ変
換装置において、遅延ユニットを構成するゲート回路の
製造技術により制限を受けることなく、Ａ／Ｄ変換の高
分解能化若しくは高速化を図ることを第１の目的とし、
温度変化等の環境変化に対して安定したＡ／Ｄ変換値が
得られるようにすることを第２の目的とする。
あり、遅延ユニットを複数段縦続接続したパルス遅延回
路を利用して入力電圧を数値データに変換するＡ／Ｄ変
換装置において、遅延ユニットを構成するゲート回路の
製造技術により制限を受けることなく、Ａ／Ｄ変換の高
分解能化若しくは高速化を図ることを第１の目的とし、
温度変化等の環境変化に対して安定したＡ／Ｄ変換値が
得られるようにすることを第２の目的とする。
【００１７】
【課題を解決するための手段及び発明の効果】請求項１
に記載のＡ／Ｄ変換方法は、上述した第１の目的を達成
するためになされたものであり、２つのパルス遅延回路
（第１パルス遅延回路及び第２パルス遅延回路）を利用
して、入力電圧Ｖｉｎを数値データ（デジタルデータ）
に変換する。
に記載のＡ／Ｄ変換方法は、上述した第１の目的を達成
するためになされたものであり、２つのパルス遅延回路
（第１パルス遅延回路及び第２パルス遅延回路）を利用
して、入力電圧Ｖｉｎを数値データ（デジタルデータ）
に変換する。
【００１８】即ち、本発明方法では、第１パルス遅延回
路には、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎを、第１
パルス遅延回路を構成する各第１遅延ユニットの遅延時
間を制御する信号として入力し、第２パルス遅延回路に
は、入力電圧Ｖｉｎを、第２パルス遅延回路を構成する
各第２遅延ユニットの遅延時間を第１パルス遅延回路と
は逆方向に（第１遅延ユニットの遅延時間が短くなる場
合には第２遅延ユニットの遅延時間が長くなり、第１遅
延ユニットの遅延時間が長くなる場合には第２遅延ユニ
ットの遅延時間が短くなるように）制御する信号として
入力する。
路には、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎを、第１
パルス遅延回路を構成する各第１遅延ユニットの遅延時
間を制御する信号として入力し、第２パルス遅延回路に
は、入力電圧Ｖｉｎを、第２パルス遅延回路を構成する
各第２遅延ユニットの遅延時間を第１パルス遅延回路と
は逆方向に（第１遅延ユニットの遅延時間が短くなる場
合には第２遅延ユニットの遅延時間が長くなり、第１遅
延ユニットの遅延時間が長くなる場合には第２遅延ユニ
ットの遅延時間が短くなるように）制御する信号として
入力する。
【００１９】この結果、例えば、入力電圧Ｖｉｎが高
く、第１パルス遅延回路内でのパルス信号の伝送速度が
早くなる場合には、第２パルス遅延回路内でのパルス信
号の伝送速度が遅くなり、逆に、入力電圧Ｖｉｎが低
く、第１パルス遅延回路内でのパルス信号の伝送速度が
遅くなる場合には、第２パルス遅延回路内でのパルス信
号の伝送速度が早くなる。
く、第１パルス遅延回路内でのパルス信号の伝送速度が
早くなる場合には、第２パルス遅延回路内でのパルス信
号の伝送速度が遅くなり、逆に、入力電圧Ｖｉｎが低
く、第１パルス遅延回路内でのパルス信号の伝送速度が
遅くなる場合には、第２パルス遅延回路内でのパルス信
号の伝送速度が早くなる。
【００２０】そして、本発明方法では、この状態で、各
パルス遅延回路を起動して、各パルス遅延回路内でパル
ス信号を伝送させ、そのとき各パルス遅延回路内で生じ
るパルス信号の伝送速度の比率を数値化することで、入
力電圧Ｖｉｎを数値データに変換する。
パルス遅延回路を起動して、各パルス遅延回路内でパル
ス信号を伝送させ、そのとき各パルス遅延回路内で生じ
るパルス信号の伝送速度の比率を数値化することで、入
力電圧Ｖｉｎを数値データに変換する。
【００２１】従って、本発明方法によれば、上記のよう
に、入力電圧Ｖｉｎが高く、第１パルス遅延回路内での
パルス信号の伝送速度が早くなる場合には、第２パルス
遅延回路内で生じる遅い伝送速度との比率を数値化する
ことにより、Ａ／Ｄ変換結果となる数値データ（デジタ
ルデータ）として、より大きな値を設定でき、逆に、入
力電圧Ｖｉｎが低く、第１パルス遅延回路内でのパルス
信号の伝送速度が低い場合には、第２パルス遅延回路内
で生じる早い伝送速度との比率を数値化することによ
り、Ａ／Ｄ変換結果となる数値データ（デジタルデー
タ）として、より小さな値を設定できることになる。
に、入力電圧Ｖｉｎが高く、第１パルス遅延回路内での
パルス信号の伝送速度が早くなる場合には、第２パルス
遅延回路内で生じる遅い伝送速度との比率を数値化する
ことにより、Ａ／Ｄ変換結果となる数値データ（デジタ
ルデータ）として、より大きな値を設定でき、逆に、入
力電圧Ｖｉｎが低く、第１パルス遅延回路内でのパルス
信号の伝送速度が低い場合には、第２パルス遅延回路内
で生じる早い伝送速度との比率を数値化することによ
り、Ａ／Ｄ変換結果となる数値データ（デジタルデー
タ）として、より小さな値を設定できることになる。
【００２２】よって、本発明方法によれば、一つのパル
ス遅延回路を用いて入力電圧Ｖｉｎを数値データに変換
する従来のＡ／Ｄ変換方法に比べて、得られる数値デー
タ（デジタルデータ）の電圧分解能を高めることができ
るようになる。つまり、本発明方法によれば、従来、遅
延ユニット１段当たりの単位遅延時間Ｔｄを決定する遅
延ユニットの製造技術（ＣＭＯＳデザインルール）によ
り制限されていたＡ／Ｄ変換の分解能を、図１０に点線
矢印で示すように、遅延ユニットの製造技術（ＣＭＯＳ
デザインルール）に制限されることなく、所望の分解能
まで高めることができるようになるのである。
ス遅延回路を用いて入力電圧Ｖｉｎを数値データに変換
する従来のＡ／Ｄ変換方法に比べて、得られる数値デー
タ（デジタルデータ）の電圧分解能を高めることができ
るようになる。つまり、本発明方法によれば、従来、遅
延ユニット１段当たりの単位遅延時間Ｔｄを決定する遅
延ユニットの製造技術（ＣＭＯＳデザインルール）によ
り制限されていたＡ／Ｄ変換の分解能を、図１０に点線
矢印で示すように、遅延ユニットの製造技術（ＣＭＯＳ
デザインルール）に制限されることなく、所望の分解能
まで高めることができるようになるのである。
【００２３】また、例えば、Ａ／Ｄ変換の分解能を、従
来と同程度に設定する場合には、その分解能を実現する
のに要する各パルス遅延回路での伝送速度の計測時間
（つまりサンプリング周期）を短くすることができる。
このため、本発明方法によれば、入力電圧Ｖｉｎを所望
の分解能でＡ／Ｄ変換するのに要する時間を、従来方法
に比べて短くし、Ａ／Ｄ変換の高速化を図ることもでき
る。
来と同程度に設定する場合には、その分解能を実現する
のに要する各パルス遅延回路での伝送速度の計測時間
（つまりサンプリング周期）を短くすることができる。
このため、本発明方法によれば、入力電圧Ｖｉｎを所望
の分解能でＡ／Ｄ変換するのに要する時間を、従来方法
に比べて短くし、Ａ／Ｄ変換の高速化を図ることもでき
る。
【００２４】ここで、請求項１に記載のＡ／Ｄ変換方法
では、第１パルス遅延回路には、Ａ／Ｄ変換対象となる
入力電圧Ｖｉｎを、第１パルス遅延回路を構成する各第
１遅延ユニットの遅延時間を制御する信号として入力
し、第２パルス遅延回路には、入力電圧Ｖｉｎを、第２
パルス遅延回路を構成する各第２遅延ユニットの遅延時
間を第１パルス遅延回路とは逆方向に制御する信号とし
て入力するが、こうした信号入力を容易に実現するに
は、請求項２に記載の方法を利用するとよい。
では、第１パルス遅延回路には、Ａ／Ｄ変換対象となる
入力電圧Ｖｉｎを、第１パルス遅延回路を構成する各第
１遅延ユニットの遅延時間を制御する信号として入力
し、第２パルス遅延回路には、入力電圧Ｖｉｎを、第２
パルス遅延回路を構成する各第２遅延ユニットの遅延時
間を第１パルス遅延回路とは逆方向に制御する信号とし
て入力するが、こうした信号入力を容易に実現するに
は、請求項２に記載の方法を利用するとよい。
【００２５】即ち、請求項２に記載のＡ／Ｄ変換方法に
おいては、第１パルス遅延回路には、各第１遅延ユニッ
トの遅延時間を制御する信号として、入力電圧Ｖｉｎを
ｎ倍増幅した信号、若しくは、その増幅後の信号に更に
所定の第１オフセット電圧を加えた信号を入力し、第２
パルス遅延回路には、各第２遅延ユニットの遅延時間を
制御する信号として、入力電圧Ｖｉｎをｍ倍増幅（但
し、ｍとｎとは正負の符号＋，−が異なる）した信号、
若しくは、その増幅後の電圧に更に所定の第２オフセッ
ト電圧を加えた信号を入力する。
おいては、第１パルス遅延回路には、各第１遅延ユニッ
トの遅延時間を制御する信号として、入力電圧Ｖｉｎを
ｎ倍増幅した信号、若しくは、その増幅後の信号に更に
所定の第１オフセット電圧を加えた信号を入力し、第２
パルス遅延回路には、各第２遅延ユニットの遅延時間を
制御する信号として、入力電圧Ｖｉｎをｍ倍増幅（但
し、ｍとｎとは正負の符号＋，−が異なる）した信号、
若しくは、その増幅後の電圧に更に所定の第２オフセッ
ト電圧を加えた信号を入力する。
【００２６】この結果、請求項２に記載のＡ／Ｄ変換方
法によれば、入力電圧Ｖｉｎの変化に対して、第１パル
ス遅延回路へ入力される電圧信号の変化方向と、第２パ
ルス遅延回路へ入力される電圧信号の変化方向とを、互
いに逆方向にすることができ、各パルス遅延回路を構成
する遅延ユニット（第１遅延ユニット及び第２遅延ユニ
ット）の遅延時間を、入力電圧Ｖｉｎに応じて、互いに
逆方向に変化させることができるようになる。
法によれば、入力電圧Ｖｉｎの変化に対して、第１パル
ス遅延回路へ入力される電圧信号の変化方向と、第２パ
ルス遅延回路へ入力される電圧信号の変化方向とを、互
いに逆方向にすることができ、各パルス遅延回路を構成
する遅延ユニット（第１遅延ユニット及び第２遅延ユニ
ット）の遅延時間を、入力電圧Ｖｉｎに応じて、互いに
逆方向に変化させることができるようになる。
【００２７】尚、各パルス遅延回路に入力する電圧信号
の入力電圧Ｖｉｎに対する倍率ｎ，ｍは、Ａ／Ｄ変換対
象となる入力電圧Ｖｉｎの変動幅に応じて適宜設定すれ
ばよく、例えば、入力電圧Ｖｉｎの変動幅が大き過ぎる
場合には、倍率ｎ，ｍに値１よりも小さい値を設定すれ
ばよく、入力電圧Ｖｉｎの変動幅が小さ過ぎる場合に
は、倍率ｎ，ｍに値１よりも大きい値を設定すればよ
く、入力電圧Ｖｉｎの変動幅がＡ／Ｄ変換するのに適し
ていれば、倍率ｎ，ｍに値１を設定すればよい。
の入力電圧Ｖｉｎに対する倍率ｎ，ｍは、Ａ／Ｄ変換対
象となる入力電圧Ｖｉｎの変動幅に応じて適宜設定すれ
ばよく、例えば、入力電圧Ｖｉｎの変動幅が大き過ぎる
場合には、倍率ｎ，ｍに値１よりも小さい値を設定すれ
ばよく、入力電圧Ｖｉｎの変動幅が小さ過ぎる場合に
は、倍率ｎ，ｍに値１よりも大きい値を設定すればよ
く、入力電圧Ｖｉｎの変動幅がＡ／Ｄ変換するのに適し
ていれば、倍率ｎ，ｍに値１を設定すればよい。
【００２８】また、第１オフセット電圧及び第２オフセ
ット電圧は、入力電圧Ｖｉｎが各パルス遅延回路のグラ
ンド電位を中心に正負に変化する際に、各パルス遅延回
路へ入力される電圧信号が常に正電圧となるようにする
ためのものであり、これら各オフセット電圧について
も、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎに応じて適
宜、設定すればよい。
ット電圧は、入力電圧Ｖｉｎが各パルス遅延回路のグラ
ンド電位を中心に正負に変化する際に、各パルス遅延回
路へ入力される電圧信号が常に正電圧となるようにする
ためのものであり、これら各オフセット電圧について
も、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎに応じて適
宜、設定すればよい。
【００２９】そして、例えば、各パルス遅延回路に入力
する信号の入力電圧Ｖｉｎに対する倍率ｎ，ｍや第１及
び第２オフセット電圧を同一にすれば、２つのパルス遅
延回路（第１パルス遅延回路及び第２パルス遅延回路）
でのパルス信号の伝送速度を互いに逆方向に同じ割合で
変化させることができることから、一つのパルス遅延回
路で入力電圧ＶｉｎをＡ／Ｄ変換した場合に比べて、Ａ
／Ｄ変換の分解能を２倍にすることができる。また、例
えば、各パルス遅延回路に入力する信号の入力電圧Ｖｉ
ｎに対する倍率ｎ，ｍや第１オフセットと第２オフセッ
ト電圧とを異なる値に設定すれば、それら各値の比率に
応じて、Ａ／Ｄ変換の分解能を任意に設定することがで
きる。
する信号の入力電圧Ｖｉｎに対する倍率ｎ，ｍや第１及
び第２オフセット電圧を同一にすれば、２つのパルス遅
延回路（第１パルス遅延回路及び第２パルス遅延回路）
でのパルス信号の伝送速度を互いに逆方向に同じ割合で
変化させることができることから、一つのパルス遅延回
路で入力電圧ＶｉｎをＡ／Ｄ変換した場合に比べて、Ａ
／Ｄ変換の分解能を２倍にすることができる。また、例
えば、各パルス遅延回路に入力する信号の入力電圧Ｖｉ
ｎに対する倍率ｎ，ｍや第１オフセットと第２オフセッ
ト電圧とを異なる値に設定すれば、それら各値の比率に
応じて、Ａ／Ｄ変換の分解能を任意に設定することがで
きる。
【００３０】一方、請求項３に記載のＡ／Ｄ変換方法
は、上述した第２の目的を達成するためになされたもの
であり、請求項１に記載のＡ／Ｄ変換方法と同様、２つ
のパルス遅延回路（第１パルス遅延回路及び第２パルス
遅延回路）を利用して、入力電圧Ｖｉｎを数値データ
（デジタルデータ）に変換する。そして、請求項１に記
載のＡ／Ｄ変換方法と異なる点は、第２パルス遅延回路
の利用方法にある。
は、上述した第２の目的を達成するためになされたもの
であり、請求項１に記載のＡ／Ｄ変換方法と同様、２つ
のパルス遅延回路（第１パルス遅延回路及び第２パルス
遅延回路）を利用して、入力電圧Ｖｉｎを数値データ
（デジタルデータ）に変換する。そして、請求項１に記
載のＡ／Ｄ変換方法と異なる点は、第２パルス遅延回路
の利用方法にある。
【００３１】即ち、本発明方法では、第１パルス遅延回
路には、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎを、第１
パルス遅延回路を構成する各第１遅延ユニットの遅延時
間を制御する信号として入力するが、第２パルス遅延回
路には、所定の基準電圧を、第２パルス遅延回路を構成
する各第２遅延ユニットの遅延時間を制御する信号とし
て入力する。そして、本発明方法では、この状態で、各
パルス遅延回路を起動して、各パルス遅延回路内でパル
ス信号を伝送させ、そのとき各パルス遅延回路内で生じ
るパルス信号の伝送速度の比率を数値化することで、入
力電圧Ｖｉｎを数値データに変換する。
路には、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎを、第１
パルス遅延回路を構成する各第１遅延ユニットの遅延時
間を制御する信号として入力するが、第２パルス遅延回
路には、所定の基準電圧を、第２パルス遅延回路を構成
する各第２遅延ユニットの遅延時間を制御する信号とし
て入力する。そして、本発明方法では、この状態で、各
パルス遅延回路を起動して、各パルス遅延回路内でパル
ス信号を伝送させ、そのとき各パルス遅延回路内で生じ
るパルス信号の伝送速度の比率を数値化することで、入
力電圧Ｖｉｎを数値データに変換する。
【００３２】従って、本発明方法によれば、温度変化等
の環境変化に伴うＡ／Ｄ変換誤差を、各パルス遅延回路
を構成する遅延ユニットの遅延時間の変動分にて相殺す
ることができ、Ａ／Ｄ変換誤差を低減できる。つまり、
本発明方法においては、第２遅延ユニットの遅延時間を
制御する信号として基準電圧を第２パルス遅延回路に入
力することから、第２パルス遅延回路における第２遅延
ユニットの遅延時間は、温度変化等の環境変化がなけれ
ば一定であるが、例えば、周囲温度が上昇すると長くな
り、逆に、周囲温度が低下すると短くなる。しかし、第
１パルス遅延回路を構成する第１遅延ユニットの遅延時
間も同様に変化する。そして、本発明方法では、各パル
ス遅延回路内でのパルス信号の伝送速度の比率を数値化
することにより、入力電圧ＶｉｎをＡ／Ｄ変換すること
から、この数値化の際に、各パルス遅延回路で生じた温
度変化等の環境変化に伴う各遅延ユニットの遅延時間の
変動分は相殺される。
の環境変化に伴うＡ／Ｄ変換誤差を、各パルス遅延回路
を構成する遅延ユニットの遅延時間の変動分にて相殺す
ることができ、Ａ／Ｄ変換誤差を低減できる。つまり、
本発明方法においては、第２遅延ユニットの遅延時間を
制御する信号として基準電圧を第２パルス遅延回路に入
力することから、第２パルス遅延回路における第２遅延
ユニットの遅延時間は、温度変化等の環境変化がなけれ
ば一定であるが、例えば、周囲温度が上昇すると長くな
り、逆に、周囲温度が低下すると短くなる。しかし、第
１パルス遅延回路を構成する第１遅延ユニットの遅延時
間も同様に変化する。そして、本発明方法では、各パル
ス遅延回路内でのパルス信号の伝送速度の比率を数値化
することにより、入力電圧ＶｉｎをＡ／Ｄ変換すること
から、この数値化の際に、各パルス遅延回路で生じた温
度変化等の環境変化に伴う各遅延ユニットの遅延時間の
変動分は相殺される。
【００３３】よって、本発明方法によれば、温度変化等
の環境変化の影響を受けることなく、常に安定したＡ／
Ｄ変換値（数値データ）が得られるようになり、Ａ／Ｄ
変換誤差を低減できることになる。また、本発明方法で
は、入力電圧ＶｉｎのＡ／Ｄ変換と基準電圧のＡ／Ｄ変
換とを同時に行うことになるので、入力電圧ＶｉｎのＡ
／Ｄ変換と基準電圧のＡ／Ｄ変換とを順に行い補正計算
を行う従来装置に比べて、入力電圧ＶｉｎのＡ／Ｄ変換
を高速に行うことができる。
の環境変化の影響を受けることなく、常に安定したＡ／
Ｄ変換値（数値データ）が得られるようになり、Ａ／Ｄ
変換誤差を低減できることになる。また、本発明方法で
は、入力電圧ＶｉｎのＡ／Ｄ変換と基準電圧のＡ／Ｄ変
換とを同時に行うことになるので、入力電圧ＶｉｎのＡ
／Ｄ変換と基準電圧のＡ／Ｄ変換とを順に行い補正計算
を行う従来装置に比べて、入力電圧ＶｉｎのＡ／Ｄ変換
を高速に行うことができる。
【００３４】尚、本発明方法を利用して、Ａ／Ｄ変換誤
差をより確実に抑制するには、Ａ／Ｄ変換に用いる２つ
のパルス遅延回路（第１パルス遅延回路及び第２パルス
遅延回路）を同一構成にすることが好ましい。次に、請
求項３に記載のＡ／Ｄ変換方法においても、請求項４に
記載のように、第１パルス遅延回路には、請求項２に記
載のＡ／Ｄ変換方法と同様、入力電圧Ｖｉｎ若しくは入
力電圧Ｖｉｎをｎ倍増幅した電圧に所定の第１オフセッ
ト電圧を加えた信号を入力するようにし、その倍率ｎや
第１オフセット電圧を、入力電圧Ｖｉｎの変動幅等に基
づき適宜設定するようにすればよい。
差をより確実に抑制するには、Ａ／Ｄ変換に用いる２つ
のパルス遅延回路（第１パルス遅延回路及び第２パルス
遅延回路）を同一構成にすることが好ましい。次に、請
求項３に記載のＡ／Ｄ変換方法においても、請求項４に
記載のように、第１パルス遅延回路には、請求項２に記
載のＡ／Ｄ変換方法と同様、入力電圧Ｖｉｎ若しくは入
力電圧Ｖｉｎをｎ倍増幅した電圧に所定の第１オフセッ
ト電圧を加えた信号を入力するようにし、その倍率ｎや
第１オフセット電圧を、入力電圧Ｖｉｎの変動幅等に基
づき適宜設定するようにすればよい。
【００３５】そして、この場合、第１オフセット電圧と
基準電圧とを同一電源を用いて生成するようにすれば、
その電源電圧の変動に伴う第１オフセット電圧の変動分
と基準電圧の変動分とを、各パルス遅延回路を構成する
遅延ユニットの遅延時間の変動分にて相殺することがで
きるようになる。
基準電圧とを同一電源を用いて生成するようにすれば、
その電源電圧の変動に伴う第１オフセット電圧の変動分
と基準電圧の変動分とを、各パルス遅延回路を構成する
遅延ユニットの遅延時間の変動分にて相殺することがで
きるようになる。
【００３６】一方、上述した請求項１〜請求項４に記載
のＡ／Ｄ変換方法においては、２つのパルス遅延回路
（第１パルス遅延回路及び第２パルス遅延回路）内で生
じるパルス信号の伝送速度の比率を数値化することで、
入力電圧Ｖｉｎを数値データに変換するが、伝送速度の
比率を数値化する際には、請求項５に記載のように、各
パルス遅延回路内でパルス信号を伝送させた際に生じる
伝送速度を表す情報として、各パルス遅延回路内でパル
ス信号が通過した遅延ユニットの段数を用いるようにす
るとよい。
のＡ／Ｄ変換方法においては、２つのパルス遅延回路
（第１パルス遅延回路及び第２パルス遅延回路）内で生
じるパルス信号の伝送速度の比率を数値化することで、
入力電圧Ｖｉｎを数値データに変換するが、伝送速度の
比率を数値化する際には、請求項５に記載のように、各
パルス遅延回路内でパルス信号を伝送させた際に生じる
伝送速度を表す情報として、各パルス遅延回路内でパル
ス信号が通過した遅延ユニットの段数を用いるようにす
るとよい。
【００３７】また、この場合、各パルス遅延回路内でパ
ルス信号が通過した遅延ユニットの段数は、各パルス遅
延回路毎に、所定時間内にパルス信号が通過した遅延ユ
ニットの段数をカウントすることにより夫々求め、これ
ら各段数の比率を計算するようにしてもよいが、請求項
６に記載のように、各パルス遅延回路内でパルス信号を
伝送させた際に生じる伝送速度の比率を表す情報とし
て、第２パルス遅延回路内でパルス信号が通過する第２
遅延ユニットの段数が予め設定された設定段数に達する
までの間に、第１パルス遅延回路内でパルス信号が通過
した第１遅延ユニットの段数を求めるようにすれば、比
率の計算を行うことなく、入力電圧ＶｉｎのＡ／Ｄ変換
値（数値データ）を極めて簡単に設定できることにな
る。
ルス信号が通過した遅延ユニットの段数は、各パルス遅
延回路毎に、所定時間内にパルス信号が通過した遅延ユ
ニットの段数をカウントすることにより夫々求め、これ
ら各段数の比率を計算するようにしてもよいが、請求項
６に記載のように、各パルス遅延回路内でパルス信号を
伝送させた際に生じる伝送速度の比率を表す情報とし
て、第２パルス遅延回路内でパルス信号が通過する第２
遅延ユニットの段数が予め設定された設定段数に達する
までの間に、第１パルス遅延回路内でパルス信号が通過
した第１遅延ユニットの段数を求めるようにすれば、比
率の計算を行うことなく、入力電圧ＶｉｎのＡ／Ｄ変換
値（数値データ）を極めて簡単に設定できることにな
る。
【００３８】また、請求項５若しくは請求項６に記載の
Ａ／Ｄ変換方法のように、各パルス遅延回路内でパルス
信号を伝送させた際に生じる伝送速度を表す情報とし
て、各パルス遅延回路内でパルス信号が通過した遅延ユ
ニットの段数を利用する際には、第１パルス遅延回路及
び第２パルス遅延回路を、図８（ａ）に示したパルス遅
延回路のように、単に遅延ユニットを縦続接続したもの
から構成するのではなく、請求項７に記載のように（換
言すれば図８（ｂ）に示したパルス遅延回路のよう
に）、第１遅延ユニット及び第２遅延ユニットが夫々リ
ング状に連結されてパルス信号を周回させるリングディ
レイラインにて構成し、各パルス遅延回路内でパルス信
号が通過した遅延ユニットの段数を、対応するリングデ
ィレイラインでのパルス信号の周回回数若しくはその周
回回数と周回位置とにより求めるようにするとよい。
Ａ／Ｄ変換方法のように、各パルス遅延回路内でパルス
信号を伝送させた際に生じる伝送速度を表す情報とし
て、各パルス遅延回路内でパルス信号が通過した遅延ユ
ニットの段数を利用する際には、第１パルス遅延回路及
び第２パルス遅延回路を、図８（ａ）に示したパルス遅
延回路のように、単に遅延ユニットを縦続接続したもの
から構成するのではなく、請求項７に記載のように（換
言すれば図８（ｂ）に示したパルス遅延回路のよう
に）、第１遅延ユニット及び第２遅延ユニットが夫々リ
ング状に連結されてパルス信号を周回させるリングディ
レイラインにて構成し、各パルス遅延回路内でパルス信
号が通過した遅延ユニットの段数を、対応するリングデ
ィレイラインでのパルス信号の周回回数若しくはその周
回回数と周回位置とにより求めるようにするとよい。
【００３９】つまり、このようにすれば、パルス信号が
通過した遅延ユニットの段数をカウントする際のサンプ
リング周期に対応して、各パルス遅延回路を構成する遅
延ユニットの数を設定する必要がなく、各パルス遅延回
路を構成する遅延ユニットの数を少なくして、各パルス
遅延回路（延いてはＡ／Ｄ変換装置）の小型化を図るこ
とができる。
通過した遅延ユニットの段数をカウントする際のサンプ
リング周期に対応して、各パルス遅延回路を構成する遅
延ユニットの数を設定する必要がなく、各パルス遅延回
路を構成する遅延ユニットの数を少なくして、各パルス
遅延回路（延いてはＡ／Ｄ変換装置）の小型化を図るこ
とができる。
【００４０】次に、請求項８に記載のＡ／Ｄ変換装置
は、請求項１に記載のＡ／Ｄ変換方法に従い入力電圧Ｖ
ｉｎをＡ／Ｄ変換する装置である。そして、このＡ／Ｄ
変換装置においては、第１入力回路が、第１パルス遅延
回路に対して、入力電圧Ｖｉｎを、各第１遅延ユニット
の遅延時間を制御する信号として入力し、第２入力回路
が、第２パルス遅延回路に対して、入力電圧Ｖｉｎを、
各第２遅延ユニットの遅延時間を制御する信号として入
力し、制御手段が、各パルス遅延回路を起動して、各パ
ルス遅延回路内でパルス信号を伝送させ、そのとき各パ
ルス遅延回路内で生じる伝送速度の比率を数値化するこ
とで、入力電圧Ｖｉｎの数値データを生成する。
は、請求項１に記載のＡ／Ｄ変換方法に従い入力電圧Ｖ
ｉｎをＡ／Ｄ変換する装置である。そして、このＡ／Ｄ
変換装置においては、第１入力回路が、第１パルス遅延
回路に対して、入力電圧Ｖｉｎを、各第１遅延ユニット
の遅延時間を制御する信号として入力し、第２入力回路
が、第２パルス遅延回路に対して、入力電圧Ｖｉｎを、
各第２遅延ユニットの遅延時間を制御する信号として入
力し、制御手段が、各パルス遅延回路を起動して、各パ
ルス遅延回路内でパルス信号を伝送させ、そのとき各パ
ルス遅延回路内で生じる伝送速度の比率を数値化するこ
とで、入力電圧Ｖｉｎの数値データを生成する。
【００４１】従って、このＡ／Ｄ変換装置によれば、請
求項１に記載のＡ／Ｄ変換方法に従い入力電圧Ｖｉｎを
Ａ／Ｄ変換することができ、請求項１に記載のＡ／Ｄ変
換方法と同様の効果を得ることができる。また次に、請
求項９及び請求項１０に記載のＡ／Ｄ変換装置は、請求
項２に記載のＡ／Ｄ変換方法を実現できるように、請求
項８に記載のＡ／Ｄ変換装置における第１入力回路及び
第２入力回路を構成したものである。
求項１に記載のＡ／Ｄ変換方法に従い入力電圧Ｖｉｎを
Ａ／Ｄ変換することができ、請求項１に記載のＡ／Ｄ変
換方法と同様の効果を得ることができる。また次に、請
求項９及び請求項１０に記載のＡ／Ｄ変換装置は、請求
項２に記載のＡ／Ｄ変換方法を実現できるように、請求
項８に記載のＡ／Ｄ変換装置における第１入力回路及び
第２入力回路を構成したものである。
【００４２】即ち、請求項９に記載のＡ／Ｄ変換装置に
おいては、第１入力回路が、入力電圧Ｖｉｎをｎ倍増幅
する第１増幅回路を備え、第１増幅回路により増幅され
た信号を、第１遅延ユニットの遅延時間を制御する信号
として第１パルス遅延回路に入力し、第２入力回路が、
入力電圧Ｖｉｎをｍ倍増幅（但し、ｍとｎとは正負の符
号＋，−が異なる）する第２増幅回路を備え、第２増幅
回路により増幅された信号を、第２遅延ユニットの遅延
時間を制御する信号として第２パルス遅延回路に入力す
る。
おいては、第１入力回路が、入力電圧Ｖｉｎをｎ倍増幅
する第１増幅回路を備え、第１増幅回路により増幅され
た信号を、第１遅延ユニットの遅延時間を制御する信号
として第１パルス遅延回路に入力し、第２入力回路が、
入力電圧Ｖｉｎをｍ倍増幅（但し、ｍとｎとは正負の符
号＋，−が異なる）する第２増幅回路を備え、第２増幅
回路により増幅された信号を、第２遅延ユニットの遅延
時間を制御する信号として第２パルス遅延回路に入力す
る。
【００４３】従って、請求項９に記載のＡ／Ｄ変換装置
によれば、入力電圧Ｖｉｎの変化に対して、第１パルス
遅延回路へ入力される電圧信号の変化方向と、第２パル
ス遅延回路へ入力される電圧信号の変化方向とを、２つ
の増幅回路を用いて、互いに逆方向にすることができ、
請求項２に記載のＡ／Ｄ変換方法と同様、各パルス遅延
回路を構成する遅延ユニット（第１遅延ユニット及び第
２遅延ユニット）の遅延時間を、入力電圧Ｖｉｎに応じ
て、互いに逆方向に変化させることが可能となる。
によれば、入力電圧Ｖｉｎの変化に対して、第１パルス
遅延回路へ入力される電圧信号の変化方向と、第２パル
ス遅延回路へ入力される電圧信号の変化方向とを、２つ
の増幅回路を用いて、互いに逆方向にすることができ、
請求項２に記載のＡ／Ｄ変換方法と同様、各パルス遅延
回路を構成する遅延ユニット（第１遅延ユニット及び第
２遅延ユニット）の遅延時間を、入力電圧Ｖｉｎに応じ
て、互いに逆方向に変化させることが可能となる。
【００４４】また、請求項１０に記載のＡ／Ｄ変換装置
においては、第１入力回路が、入力電圧Ｖｉｎ若しくは
第１増幅回路にて増幅した入力電圧Ｖｉｎに第１オフセ
ット電圧を加える第１電圧シフト回路を備え、第２入力
回路は、入力電圧Ｖｉｎ若しくは第２増幅回路にて増幅
した入力電圧Ｖｉｎに第２オフセット電圧を加える第２
電圧シフト回路を備える。
においては、第１入力回路が、入力電圧Ｖｉｎ若しくは
第１増幅回路にて増幅した入力電圧Ｖｉｎに第１オフセ
ット電圧を加える第１電圧シフト回路を備え、第２入力
回路は、入力電圧Ｖｉｎ若しくは第２増幅回路にて増幅
した入力電圧Ｖｉｎに第２オフセット電圧を加える第２
電圧シフト回路を備える。
【００４５】このため、請求項１０に記載のＡ／Ｄ変換
装置によれば、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが
各パルス遅延回路のグランド電位を中心に正負に変化す
る場合であっても、第１及び第２オフセット電圧を利用
して、各パルス遅延回路へ入力される電圧信号を正電圧
にすることができるようになり、各パルス遅延回路を構
成する遅延ユニット（第１遅延ユニット及び第２遅延ユ
ニット）の遅延時間を、入力電圧Ｖｉｎに応じて変化さ
せることができる。
装置によれば、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが
各パルス遅延回路のグランド電位を中心に正負に変化す
る場合であっても、第１及び第２オフセット電圧を利用
して、各パルス遅延回路へ入力される電圧信号を正電圧
にすることができるようになり、各パルス遅延回路を構
成する遅延ユニット（第１遅延ユニット及び第２遅延ユ
ニット）の遅延時間を、入力電圧Ｖｉｎに応じて変化さ
せることができる。
【００４６】一方、請求項１１に記載のＡ／Ｄ変換装置
は、請求項３に記載のＡ／Ｄ変換方法に従い入力電圧Ｖ
ｉｎをＡ／Ｄ変換する装置である。そして、このＡ／Ｄ
変換装置においては、第１入力回路が、第１パルス遅延
回路に対して、入力電圧Ｖｉｎを、各第１遅延ユニット
の遅延時間を制御する信号として入力し、第２入力回路
が、第２パルス遅延回路に対して、所定の基準電圧を、
各第２遅延ユニットの遅延時間を制御する信号として入
力し、制御手段が、各パルス遅延回路を起動して、各パ
ルス遅延回路内でパルス信号を伝送させ、そのとき各パ
ルス遅延回路内で生じる伝送速度の比率を数値化するこ
とで、入力電圧Ｖｉｎの数値データを生成する。
は、請求項３に記載のＡ／Ｄ変換方法に従い入力電圧Ｖ
ｉｎをＡ／Ｄ変換する装置である。そして、このＡ／Ｄ
変換装置においては、第１入力回路が、第１パルス遅延
回路に対して、入力電圧Ｖｉｎを、各第１遅延ユニット
の遅延時間を制御する信号として入力し、第２入力回路
が、第２パルス遅延回路に対して、所定の基準電圧を、
各第２遅延ユニットの遅延時間を制御する信号として入
力し、制御手段が、各パルス遅延回路を起動して、各パ
ルス遅延回路内でパルス信号を伝送させ、そのとき各パ
ルス遅延回路内で生じる伝送速度の比率を数値化するこ
とで、入力電圧Ｖｉｎの数値データを生成する。
【００４７】従って、このＡ／Ｄ変換装置によれば、請
求項３に記載のＡ／Ｄ変換方法に従い入力電圧Ｖｉｎを
Ａ／Ｄ変換することができ、請求項３に記載のＡ／Ｄ変
換方法と同様の効果を得ることができる。また、請求項
１２及び請求項１３に記載のＡ／Ｄ変換装置は、請求項
４に記載のＡ／Ｄ変換方法を実現できるように、請求項
１１に記載のＡ／Ｄ変換装置における第１入力回路を構
成したものであるそして、請求項１２に記載のＡ／Ｄ変
換装置において、第１入力回路は、入力電圧Ｖｉｎに所
定の第１オフセット電圧を加える第１電圧シフト回路を
備え、この第１電圧シフト回路にて入力電圧Ｖｉｎに第
１オフセット電圧を加えた信号を、各第１遅延ユニット
の遅延時間を制御する信号として第１パルス遅延回路に
入力し、請求項１３に記載のＡ／Ｄ変換装置において、
第１入力回路は、更に、入力電圧Ｖｉｎ、若しくは第１
電圧シフト回路にて入力電圧Ｖｉｎに第１オフセット電
圧を加えた電圧を、ｎ倍増幅する第１増幅回路を備え
る。
求項３に記載のＡ／Ｄ変換方法に従い入力電圧Ｖｉｎを
Ａ／Ｄ変換することができ、請求項３に記載のＡ／Ｄ変
換方法と同様の効果を得ることができる。また、請求項
１２及び請求項１３に記載のＡ／Ｄ変換装置は、請求項
４に記載のＡ／Ｄ変換方法を実現できるように、請求項
１１に記載のＡ／Ｄ変換装置における第１入力回路を構
成したものであるそして、請求項１２に記載のＡ／Ｄ変
換装置において、第１入力回路は、入力電圧Ｖｉｎに所
定の第１オフセット電圧を加える第１電圧シフト回路を
備え、この第１電圧シフト回路にて入力電圧Ｖｉｎに第
１オフセット電圧を加えた信号を、各第１遅延ユニット
の遅延時間を制御する信号として第１パルス遅延回路に
入力し、請求項１３に記載のＡ／Ｄ変換装置において、
第１入力回路は、更に、入力電圧Ｖｉｎ、若しくは第１
電圧シフト回路にて入力電圧Ｖｉｎに第１オフセット電
圧を加えた電圧を、ｎ倍増幅する第１増幅回路を備え
る。
【００４８】そして、この請求項１２又は請求項１３に
記載のＡ／Ｄ変換装置においては、上記のように第１オ
フセット電圧と基準電圧とを同一電源を用いて生成する
ようにすれば、その電源電圧の変動に伴う第１オフセッ
ト電圧の変動分と基準電圧の変動分とを、各パルス遅延
回路を構成する遅延ユニットの遅延時間の変動分にて相
殺して、第１オフセット電圧及び基準電圧の変動に伴い
生じるＡ／Ｄ変換誤差についても低減することができる
ようになる。
記載のＡ／Ｄ変換装置においては、上記のように第１オ
フセット電圧と基準電圧とを同一電源を用いて生成する
ようにすれば、その電源電圧の変動に伴う第１オフセッ
ト電圧の変動分と基準電圧の変動分とを、各パルス遅延
回路を構成する遅延ユニットの遅延時間の変動分にて相
殺して、第１オフセット電圧及び基準電圧の変動に伴い
生じるＡ／Ｄ変換誤差についても低減することができる
ようになる。
【００４９】尚、請求項１１〜請求項１３に記載のＡ／
Ｄ変換装置において、Ａ／Ｄ変換誤差をより確実に抑制
するには、請求項１４に記載のように、第１パルス遅延
回路及び第２パルス遅延回路を、互いに同一構成のパル
ス遅延回路にて構成するとよい。
Ｄ変換装置において、Ａ／Ｄ変換誤差をより確実に抑制
するには、請求項１４に記載のように、第１パルス遅延
回路及び第２パルス遅延回路を、互いに同一構成のパル
ス遅延回路にて構成するとよい。
【００５０】次に、請求項１５に記載のＡ／Ｄ変換装置
は、上述した請求項８〜請求項１４に記載のＡ／Ｄ変換
装置において、請求項５に記載のＡ／Ｄ変換方法を実現
できるように、制御手段を構成したものであり、請求項
１６に記載のＡ／Ｄ変換装置は、請求項１５に記載のＡ
／Ｄ変換装置において、請求項６に記載のＡ／Ｄ変換方
法を実現できるように、制御手段を構成したものであ
る。
は、上述した請求項８〜請求項１４に記載のＡ／Ｄ変換
装置において、請求項５に記載のＡ／Ｄ変換方法を実現
できるように、制御手段を構成したものであり、請求項
１６に記載のＡ／Ｄ変換装置は、請求項１５に記載のＡ
／Ｄ変換装置において、請求項６に記載のＡ／Ｄ変換方
法を実現できるように、制御手段を構成したものであ
る。
【００５１】即ち、請求項１５に記載のＡ／Ｄ変換装置
において、制御手段は、第１パルス遅延回路内でパルス
信号が通過した第１遅延ユニットの段数をカウントする
第１カウント手段と、第２パルス遅延回路内でパルス信
号が通過した第２遅延ユニットの段数をカウントする第
２カウント手段とを備え、これら各カウント手段により
カウントされた各遅延ユニットの段数の比率を数値化す
ることで、入力電圧Ｖｉｎの数値データを生成する。
において、制御手段は、第１パルス遅延回路内でパルス
信号が通過した第１遅延ユニットの段数をカウントする
第１カウント手段と、第２パルス遅延回路内でパルス信
号が通過した第２遅延ユニットの段数をカウントする第
２カウント手段とを備え、これら各カウント手段により
カウントされた各遅延ユニットの段数の比率を数値化す
ることで、入力電圧Ｖｉｎの数値データを生成する。
【００５２】また、請求項１６に記載のＡ／Ｄ変換装置
において、制御手段は、第２カウント手段にてカウント
される第２遅延ユニットの段数が予め設定された設定段
数に達するまでの間に、第１パルス遅延回路内でパルス
信号が通過した第１遅延ユニットの段数を前記を第１カ
ウント手段にカウントさせ、この第１カウント手段によ
るカウント結果を、入力電圧Ｖｉｎの数値データとして
出力する。
において、制御手段は、第２カウント手段にてカウント
される第２遅延ユニットの段数が予め設定された設定段
数に達するまでの間に、第１パルス遅延回路内でパルス
信号が通過した第１遅延ユニットの段数を前記を第１カ
ウント手段にカウントさせ、この第１カウント手段によ
るカウント結果を、入力電圧Ｖｉｎの数値データとして
出力する。
【００５３】従って、請求項１５及び請求項１６に記載
のＡ／Ｄ変換装置によれば、請求項５若しくは請求項６
に記載のＡ／Ｄ変換方法を実現でき、これら各Ａ／Ｄ変
換方法と同様の効果を得ることができる。次に、請求項
１７に記載のＡ／Ｄ変換装置は、請求項１６に記載のＡ
／Ｄ変換装置において、請求項７に記載のＡ／Ｄ変換方
法を実現できるようにしたものであり、第１パルス遅延
回路及び第２パルス遅延回路が、夫々、第１遅延ユニッ
ト及び第２遅延ユニットが夫々リング状に連結されてパ
ルス信号を周回させるリングディレイラインにより構成
される。
のＡ／Ｄ変換装置によれば、請求項５若しくは請求項６
に記載のＡ／Ｄ変換方法を実現でき、これら各Ａ／Ｄ変
換方法と同様の効果を得ることができる。次に、請求項
１７に記載のＡ／Ｄ変換装置は、請求項１６に記載のＡ
／Ｄ変換装置において、請求項７に記載のＡ／Ｄ変換方
法を実現できるようにしたものであり、第１パルス遅延
回路及び第２パルス遅延回路が、夫々、第１遅延ユニッ
ト及び第２遅延ユニットが夫々リング状に連結されてパ
ルス信号を周回させるリングディレイラインにより構成
される。
【００５４】また、請求項１７に記載のＡ／Ｄ変換装置
において、第１カウント手段は、第１パルス遅延回路を
構成するリングディレイラインでのパルス信号の周回回
数をカウントする第１カウンタと、第１パルス遅延回路
を構成するリングディレイラインでのパルス信号の周回
位置を所定ビットのデジタルデータに変換して出力する
エンコーダとを備え、外部から入力されるサンプリング
信号に従い、第１カウンタによるカウント結果及びエン
コーダにより得られたデジタルデータをラッチして出力
するよう構成され、第２カウント手段は、第２パルス遅
延回路を構成するリングディレイラインでのパルス信号
の周回回数をカウントする第２カウンタと、この第２カ
ウンタによるカウント値が上述した設定段数に対応する
設定値に達したか否かを判定し、設定値に達したとき
に、第１カウント手段にサンプリング信号を出力するコ
ンパレータとを備え、該コンパレータが出力するサンプ
リング信号にて第２カウンタをリセットするよう構成さ
れる。
において、第１カウント手段は、第１パルス遅延回路を
構成するリングディレイラインでのパルス信号の周回回
数をカウントする第１カウンタと、第１パルス遅延回路
を構成するリングディレイラインでのパルス信号の周回
位置を所定ビットのデジタルデータに変換して出力する
エンコーダとを備え、外部から入力されるサンプリング
信号に従い、第１カウンタによるカウント結果及びエン
コーダにより得られたデジタルデータをラッチして出力
するよう構成され、第２カウント手段は、第２パルス遅
延回路を構成するリングディレイラインでのパルス信号
の周回回数をカウントする第２カウンタと、この第２カ
ウンタによるカウント値が上述した設定段数に対応する
設定値に達したか否かを判定し、設定値に達したとき
に、第１カウント手段にサンプリング信号を出力するコ
ンパレータとを備え、該コンパレータが出力するサンプ
リング信号にて第２カウンタをリセットするよう構成さ
れる。
【００５５】従って、このＡ／Ｄ変換装置によれば、第
２パルス遅延回路内でパルス信号が第２遅延ユニットを
設定段数分通過して、第２カウンタにてカウントされる
第２パルス遅延回路内でのパルス信号の周回回数がその
設定段数に対応した設定値に達するまでの間、第１カウ
ンタにより、第１パルス遅延回路内でのパルス信号の周
回回数がカウントされ、その後、第２カウンタによるカ
ウント値が設定値に達して、コンパレータがサンプリン
グ信号を出力すると、第１カウント手段から、第１カウ
ンタによるカウント値及びエンコーダにより得られた第
１パルス遅延回路内でのパルス信号の周回位置を表すデ
ジタルデータが出力されることになる。
２パルス遅延回路内でパルス信号が第２遅延ユニットを
設定段数分通過して、第２カウンタにてカウントされる
第２パルス遅延回路内でのパルス信号の周回回数がその
設定段数に対応した設定値に達するまでの間、第１カウ
ンタにより、第１パルス遅延回路内でのパルス信号の周
回回数がカウントされ、その後、第２カウンタによるカ
ウント値が設定値に達して、コンパレータがサンプリン
グ信号を出力すると、第１カウント手段から、第１カウ
ンタによるカウント値及びエンコーダにより得られた第
１パルス遅延回路内でのパルス信号の周回位置を表すデ
ジタルデータが出力されることになる。
【００５６】よって、請求項１７に記載のＡ／Ｄ変換装
置によれば、第１カウント手段から出力されるカウント
値を上位ビットデータ、第１パルス遅延回路内でのパル
ス信号の周回位置を表すデジタルデータを下位ビットデ
ータとして取り込むことにより、入力電圧ＶｉｎのＡ／
Ｄ変換結果を表す数値データ（デジタルデータ）を得る
ことができる。
置によれば、第１カウント手段から出力されるカウント
値を上位ビットデータ、第１パルス遅延回路内でのパル
ス信号の周回位置を表すデジタルデータを下位ビットデ
ータとして取り込むことにより、入力電圧ＶｉｎのＡ／
Ｄ変換結果を表す数値データ（デジタルデータ）を得る
ことができる。
【００５７】そして、このＡ／Ｄ変換装置によれば、第
１パルス遅延回路及び第２パルス遅延回路がリングディ
レイラインにて構成されていることから、請求項７に記
載のＡ／Ｄ変換方法と同様、各パルス遅延回路の起動
後、コンパレータからサンプリング信号が出力されるま
での最大時間（換言すれば最大サンプリング周期）に対
応して、各パルス遅延回路を構成する遅延ユニットの数
を設定する必要がなく、各パルス遅延回路を構成する遅
延ユニットの数を少なくして、各パルス遅延回路（延い
てはＡ／Ｄ変換装置）の小型化を図ることができる。
１パルス遅延回路及び第２パルス遅延回路がリングディ
レイラインにて構成されていることから、請求項７に記
載のＡ／Ｄ変換方法と同様、各パルス遅延回路の起動
後、コンパレータからサンプリング信号が出力されるま
での最大時間（換言すれば最大サンプリング周期）に対
応して、各パルス遅延回路を構成する遅延ユニットの数
を設定する必要がなく、各パルス遅延回路を構成する遅
延ユニットの数を少なくして、各パルス遅延回路（延い
てはＡ／Ｄ変換装置）の小型化を図ることができる。
【００５８】ところで、請求項１７に記載のＡ／Ｄ変換
装置においては、第２カウンタによるカウント値が設定
値に達した時点でコンパレータからサンプリング信号が
出力されて、第１カウント手段から入力電圧ＶｉｎのＡ
／Ｄ変換値を表すカウント値とデジタルデータが夫々出
力されることから、請求項１８に記載のように、制御手
段に信号処理回路を設け、この信号処理回路の動作によ
り、第１パルス遅延回路及び第２パルス遅延回路の起動
後、第２カウント手段を構成するコンパレータが出力す
るサンプリング信号に同期して、第１カウント手段から
の出力をラッチし、第１カウンタによるカウント結果を
上位ビットデータ、エンコーダにより得られたデジタル
データを下位ビットデータとするデジタルデータを出力
するように構成すれば、コンパレータから出力されるサ
ンプリング信号の周期（サンプリング周期）に同期し
て、Ａ／Ｄ変換値である最新の数値データを繰り返し出
力することができるようになる。
装置においては、第２カウンタによるカウント値が設定
値に達した時点でコンパレータからサンプリング信号が
出力されて、第１カウント手段から入力電圧ＶｉｎのＡ
／Ｄ変換値を表すカウント値とデジタルデータが夫々出
力されることから、請求項１８に記載のように、制御手
段に信号処理回路を設け、この信号処理回路の動作によ
り、第１パルス遅延回路及び第２パルス遅延回路の起動
後、第２カウント手段を構成するコンパレータが出力す
るサンプリング信号に同期して、第１カウント手段から
の出力をラッチし、第１カウンタによるカウント結果を
上位ビットデータ、エンコーダにより得られたデジタル
データを下位ビットデータとするデジタルデータを出力
するように構成すれば、コンパレータから出力されるサ
ンプリング信号の周期（サンプリング周期）に同期し
て、Ａ／Ｄ変換値である最新の数値データを繰り返し出
力することができるようになる。
【００５９】一方、Ａ／Ｄ変換装置を請求項１８に記載
のように構成した場合、コンパレータから出力されるサ
ンプリング信号の周期（サンプリング周期）は、入力電
圧Ｖｉｎの電圧レベルに応じて変化するので、Ａ／Ｄ変
換装置からの数値データの出力周期を一定にすることが
できない。このため、Ａ／Ｄ変換装置からの数値データ
の出力周期を一定周期にする必要がある場合には、制御
手段に、請求項１９に記載の信号処理回路を設けること
が望ましい。
のように構成した場合、コンパレータから出力されるサ
ンプリング信号の周期（サンプリング周期）は、入力電
圧Ｖｉｎの電圧レベルに応じて変化するので、Ａ／Ｄ変
換装置からの数値データの出力周期を一定にすることが
できない。このため、Ａ／Ｄ変換装置からの数値データ
の出力周期を一定周期にする必要がある場合には、制御
手段に、請求項１９に記載の信号処理回路を設けること
が望ましい。
【００６０】つまり、請求項１９に記載のＡ／Ｄ変換装
置において、制御手段に設けられる信号処理回路は、外
部から入力される一定周期のマスタクロックに同期し
て、第１パルス遅延回路及び第２パルス遅延回路を起動
することにより、第１カウント手段及び第２カウント手
段をマスタクロックの一周期毎に動作させると共に、そ
の後第１カウント手段から出力される第１カウンタによ
るカウント結果及びエンコーダにより得られたデジタル
データを、夫々、マスタクロックに同期してラッチし、
第１カウンタによるカウント結果を上位ビットデータ、
エンコーダにより得られたデジタルデータを下位ビット
データとするデジタルデータを、入力電圧Ｖｉｎの数値
データとして出力する。
置において、制御手段に設けられる信号処理回路は、外
部から入力される一定周期のマスタクロックに同期し
て、第１パルス遅延回路及び第２パルス遅延回路を起動
することにより、第１カウント手段及び第２カウント手
段をマスタクロックの一周期毎に動作させると共に、そ
の後第１カウント手段から出力される第１カウンタによ
るカウント結果及びエンコーダにより得られたデジタル
データを、夫々、マスタクロックに同期してラッチし、
第１カウンタによるカウント結果を上位ビットデータ、
エンコーダにより得られたデジタルデータを下位ビット
データとするデジタルデータを、入力電圧Ｖｉｎの数値
データとして出力する。
【００６１】この結果、請求項１９に記載のＡ／Ｄ変換
装置によれば、外部から入力されるマスタクロックに同
期して当該装置のＡ／Ｄ変換動作を実行させると共に、
そのＡ／Ｄ変換動作によって得られた最新の数値データ
を、マスタクロックに同期して出力することができるよ
うになり、Ａ／Ｄ変換値をマスタクロックに同期して取
り込む必要のある装置に適したＡ／Ｄ変換装置を実現で
きることになる。
装置によれば、外部から入力されるマスタクロックに同
期して当該装置のＡ／Ｄ変換動作を実行させると共に、
そのＡ／Ｄ変換動作によって得られた最新の数値データ
を、マスタクロックに同期して出力することができるよ
うになり、Ａ／Ｄ変換値をマスタクロックに同期して取
り込む必要のある装置に適したＡ／Ｄ変換装置を実現で
きることになる。
【００６２】次に、請求項１７〜１８に記載のＡ／Ｄ変
換装置において、第２カウント手段を構成するコンパレ
ータは、第２パルス遅延回路内でパルス信号が第２遅延
ユニットを設定段数分通過するのを、第２カウンタのカ
ウント値（換言すれば第２パルス遅延回路内でのパルス
信号の周回回数）を用いて監視し、第２パルス遅延回路
内でパルス信号が第２遅延ユニットを設定段数分通過し
た時点（詳しくは第２カウンタのカウント値が設定値に
達した時点）で、サンプリング信号を出力するものであ
るが、Ａ／Ｄ変換装置の特性（Ａ／Ｄ変換の分解能やＡ
／Ｄ変換速度）は、このコンパレータからのサンプリン
グ信号の出力タイミング、詳しくは、コンパレータに予
め設定された設定値により決定されることから、このコ
ンパレータにおける設定値については、請求項２０に記
載のように、外部から任意に設定変更できるようにする
ことが望ましい。
換装置において、第２カウント手段を構成するコンパレ
ータは、第２パルス遅延回路内でパルス信号が第２遅延
ユニットを設定段数分通過するのを、第２カウンタのカ
ウント値（換言すれば第２パルス遅延回路内でのパルス
信号の周回回数）を用いて監視し、第２パルス遅延回路
内でパルス信号が第２遅延ユニットを設定段数分通過し
た時点（詳しくは第２カウンタのカウント値が設定値に
達した時点）で、サンプリング信号を出力するものであ
るが、Ａ／Ｄ変換装置の特性（Ａ／Ｄ変換の分解能やＡ
／Ｄ変換速度）は、このコンパレータからのサンプリン
グ信号の出力タイミング、詳しくは、コンパレータに予
め設定された設定値により決定されることから、このコ
ンパレータにおける設定値については、請求項２０に記
載のように、外部から任意に設定変更できるようにする
ことが望ましい。
【００６３】つまり、このようにすれば、使用者がコン
パレータの設定値を変更することにより、Ａ／Ｄ変換装
置の特性（Ａ／Ｄ変換の分解能やＡ／Ｄ変換速度）を、
所望の特性に任意に設定できることになり、Ａ／Ｄ変換
装置の使い勝手を向上できる。
パレータの設定値を変更することにより、Ａ／Ｄ変換装
置の特性（Ａ／Ｄ変換の分解能やＡ／Ｄ変換速度）を、
所望の特性に任意に設定できることになり、Ａ／Ｄ変換
装置の使い勝手を向上できる。
【００６４】ところで、Ａ／Ｄ変換装置の特性として
は、Ａ／Ｄ変換の分解能やＡ／Ｄ変換速度だけでなく、
Ａ／Ｄ変換可能な電圧範囲（ダイナミックレンジ）があ
り、一般に、Ａ／Ｄ変換装置では、このダイナミックレ
ンジを広げることが要求されている。
は、Ａ／Ｄ変換の分解能やＡ／Ｄ変換速度だけでなく、
Ａ／Ｄ変換可能な電圧範囲（ダイナミックレンジ）があ
り、一般に、Ａ／Ｄ変換装置では、このダイナミックレ
ンジを広げることが要求されている。
【００６５】一方、本発明のＡ／Ｄ変換装置のように、
パルス遅延回路を用いて入力電圧Ｖｉｎを数値データに
変換する装置では、パルス遅延回路を構成する遅延ユニ
ットが半導体素子（トランジスタ等）からなるゲート回
路にて構成されているため、遅延ユニットの遅延時間の
変化は、駆動電圧が低い程直線性が向上する。尚、これ
は、トランジスタのトライオード領域（３極管領域）が
支配的となるためである。
パルス遅延回路を用いて入力電圧Ｖｉｎを数値データに
変換する装置では、パルス遅延回路を構成する遅延ユニ
ットが半導体素子（トランジスタ等）からなるゲート回
路にて構成されているため、遅延ユニットの遅延時間の
変化は、駆動電圧が低い程直線性が向上する。尚、これ
は、トランジスタのトライオード領域（３極管領域）が
支配的となるためである。
【００６６】従って、本発明のＡ／Ｄ変換装置におい
て、ダイナミックレンジを広くする際には、第１パルス
遅延回路及び第２パルス遅延回路へ各遅延ユニットの遅
延時間を制御する信号として入力される信号（つまり入
力電圧Ｖｉｎに対応した信号）の最大電圧レベルを高く
するよりも、その信号の最低電圧レベルを低くすること
が望ましい。
て、ダイナミックレンジを広くする際には、第１パルス
遅延回路及び第２パルス遅延回路へ各遅延ユニットの遅
延時間を制御する信号として入力される信号（つまり入
力電圧Ｖｉｎに対応した信号）の最大電圧レベルを高く
するよりも、その信号の最低電圧レベルを低くすること
が望ましい。
【００６７】そして、特に、請求項１５〜請求項２０に
記載のＡ／Ｄ変換装置において、ダイナミックレンジを
広くするには、請求項２１に記載のように、第１カウン
ト手段の動作電源電圧及び第２カウント手段の動作電源
電圧を、第１パルス遅延回路及び第２パルス遅延回路へ
各遅延ユニットの遅延時間を制御する信号として入力さ
れる入力電圧に対応した信号とは異なる電圧にするとよ
い。
記載のＡ／Ｄ変換装置において、ダイナミックレンジを
広くするには、請求項２１に記載のように、第１カウン
ト手段の動作電源電圧及び第２カウント手段の動作電源
電圧を、第１パルス遅延回路及び第２パルス遅延回路へ
各遅延ユニットの遅延時間を制御する信号として入力さ
れる入力電圧に対応した信号とは異なる電圧にするとよ
い。
【００６８】つまり、第１カウント手段及び第２カウン
ト手段を構成するカウンタ等の回路素子を動作させるに
は、少なくとも１．５Ｖ若しくはそれ以上の電圧が必要
であることから、第１パルス遅延回路及び第２パルス遅
延回路へ入力される電圧信号を、第１カウント手段の動
作電源電圧及び第２カウント手段の動作電源電圧として
利用するようにした場合には、各パルス遅延回路へ入力
される電圧信号を、１．５Ｖ若しくはそれ以上にする必
要がある。
ト手段を構成するカウンタ等の回路素子を動作させるに
は、少なくとも１．５Ｖ若しくはそれ以上の電圧が必要
であることから、第１パルス遅延回路及び第２パルス遅
延回路へ入力される電圧信号を、第１カウント手段の動
作電源電圧及び第２カウント手段の動作電源電圧として
利用するようにした場合には、各パルス遅延回路へ入力
される電圧信号を、１．５Ｖ若しくはそれ以上にする必
要がある。
【００６９】これに対して、パルス遅延回路の遅延ユニ
ットを構成するゲート回路としては、現在、０．５Ｖ程
度の電圧で動作可能なものがあり、このゲート回路を利
用してパルス遅延回路を構成すれば、遅延ユニットの遅
延時間を入力電圧Ｖｉｎに対応した電圧信号で制御（変
調）するのに要する電圧信号の最低電圧は、０．５Ｖ程
度でよいことになる。
ットを構成するゲート回路としては、現在、０．５Ｖ程
度の電圧で動作可能なものがあり、このゲート回路を利
用してパルス遅延回路を構成すれば、遅延ユニットの遅
延時間を入力電圧Ｖｉｎに対応した電圧信号で制御（変
調）するのに要する電圧信号の最低電圧は、０．５Ｖ程
度でよいことになる。
【００７０】従って、請求項１５〜請求項２０に記載の
Ａ／Ｄ変換装置において、ダイナミックレンジを広くす
るには、第１パルス遅延回路及び第２パルス遅延回路へ
入力される電圧信号を、第１カウント手段や第２カウン
ト手段の動作電源電圧として利用せず、第１カウント手
段及び第２カウント手段には、他の電源から得られる電
源電圧を利用することが望ましいのである。
Ａ／Ｄ変換装置において、ダイナミックレンジを広くす
るには、第１パルス遅延回路及び第２パルス遅延回路へ
入力される電圧信号を、第１カウント手段や第２カウン
ト手段の動作電源電圧として利用せず、第１カウント手
段及び第２カウント手段には、他の電源から得られる電
源電圧を利用することが望ましいのである。
【００７１】つまり、このようにすれば、第１パルス遅
延回路及び第２パルス遅延回路へ入力される電圧信号の
最低電圧を、各パルス遅延回路の遅延ユニットを構成す
るゲート回路の最低動作電圧付近にまで下げることがで
きるようになり、これに伴い、Ａ／Ｄ変換装置のダイナ
ミックレンジを広くすることができる。
延回路及び第２パルス遅延回路へ入力される電圧信号の
最低電圧を、各パルス遅延回路の遅延ユニットを構成す
るゲート回路の最低動作電圧付近にまで下げることがで
きるようになり、これに伴い、Ａ／Ｄ変換装置のダイナ
ミックレンジを広くすることができる。
【００７２】次に、請求項２２及び請求項２３に記載の
発明は、第１入力回路及び第２入力回路に夫々第１増幅
回路及び第２増幅回路を設けた請求項９又は請求項１０
に記載のＡ／Ｄ変換装置に、請求項１７に記載の発明を
適用した装置に関する。そして、請求項２２に記載のＡ
／Ｄ変換装置においては、第１入力回路を構成する第１
増幅回路が入力電圧Ｖｉｎを増幅する倍率ｎ、及び、第
２入力回路を構成する第２増幅回路が入力電圧Ｖｉｎを
増幅する倍率ｍに、夫々、ｎ＝０．０１〜５００、ｍ＝
−０．０１〜−１０００の範囲内の任意の値が設定され
る。
発明は、第１入力回路及び第２入力回路に夫々第１増幅
回路及び第２増幅回路を設けた請求項９又は請求項１０
に記載のＡ／Ｄ変換装置に、請求項１７に記載の発明を
適用した装置に関する。そして、請求項２２に記載のＡ
／Ｄ変換装置においては、第１入力回路を構成する第１
増幅回路が入力電圧Ｖｉｎを増幅する倍率ｎ、及び、第
２入力回路を構成する第２増幅回路が入力電圧Ｖｉｎを
増幅する倍率ｍに、夫々、ｎ＝０．０１〜５００、ｍ＝
−０．０１〜−１０００の範囲内の任意の値が設定され
る。
【００７３】これは、第１及び第２増幅回路として、オ
ペアンプ等を用いて構成される一般的な増幅回路を用い
た場合に、現在の技術で、入力電圧Ｖｉｎを安定して増
幅可能な倍率の範囲が０．０１〜１０００程度であり、
また、第１入力回路から入力電圧Ｖｉｎを増幅した信号
を受けて動作する第１パルス遅延回路は、第１パルス遅
延回路を構成する各第１遅延ユニットからの出力をエン
コーダに出力する必要があるので、第１入力回路から第
１パルス遅延回路へ入力される電圧信号の許容変動幅
を、第２入力回路から第２パルス遅延回路へ入力される
電圧信号の許容変動幅と同等に大きくすることができな
いためである。
ペアンプ等を用いて構成される一般的な増幅回路を用い
た場合に、現在の技術で、入力電圧Ｖｉｎを安定して増
幅可能な倍率の範囲が０．０１〜１０００程度であり、
また、第１入力回路から入力電圧Ｖｉｎを増幅した信号
を受けて動作する第１パルス遅延回路は、第１パルス遅
延回路を構成する各第１遅延ユニットからの出力をエン
コーダに出力する必要があるので、第１入力回路から第
１パルス遅延回路へ入力される電圧信号の許容変動幅
を、第２入力回路から第２パルス遅延回路へ入力される
電圧信号の許容変動幅と同等に大きくすることができな
いためである。
【００７４】また次に、請求項２３に記載のＡ／Ｄ変換
装置においては、第１入力回路を構成する第１増幅回路
が入力電圧Ｖｉｎを増幅する倍率ｎ、及び、第２入力回
路を構成する第２増幅回路が入力電圧Ｖｉｎを増幅する
倍率ｍを、倍率ｎの絶対値が倍率ｍの絶対値よりも小さ
くなるよう設定するようにされている。
装置においては、第１入力回路を構成する第１増幅回路
が入力電圧Ｖｉｎを増幅する倍率ｎ、及び、第２入力回
路を構成する第２増幅回路が入力電圧Ｖｉｎを増幅する
倍率ｍを、倍率ｎの絶対値が倍率ｍの絶対値よりも小さ
くなるよう設定するようにされている。
【００７５】これは、上記のように第１パルス遅延回路
を構成する各遅延ユニットからの出力が、エンコーダの
動作電圧によって制限されるためである。つまり、請求
項２３に記載のＡ／Ｄ変換装置では、遅延ユニットから
の出力の変動幅が外部回路によって制限を受けることの
ない第２パルス遅延回路へ信号を入力する第２増幅回路
の倍率ｍの絶対値を、第１増幅回路の倍率ｎの絶対値よ
りも大きくすることで、第２パルス遅延回路へ入力され
る電圧信号の変動幅を大きくし、これによってＡ／Ｄ変
換装置全体でのＡ／Ｄ変換の分解能を向上するようにし
ているのである。
を構成する各遅延ユニットからの出力が、エンコーダの
動作電圧によって制限されるためである。つまり、請求
項２３に記載のＡ／Ｄ変換装置では、遅延ユニットから
の出力の変動幅が外部回路によって制限を受けることの
ない第２パルス遅延回路へ信号を入力する第２増幅回路
の倍率ｍの絶対値を、第１増幅回路の倍率ｎの絶対値よ
りも大きくすることで、第２パルス遅延回路へ入力され
る電圧信号の変動幅を大きくし、これによってＡ／Ｄ変
換装置全体でのＡ／Ｄ変換の分解能を向上するようにし
ているのである。
【００７６】次に、請求項２４に記載の発明は、第１入
力回路及び第２入力回路に、夫々、第１増幅回路及び第
２増幅回路と、第１電圧シフト回路及び第２電圧シフト
回路とを設けた請求項１０に記載のＡ／Ｄ変換装置に、
請求項１７に記載の発明を適用したＡ／Ｄ変換装置に関
するものである。
力回路及び第２入力回路に、夫々、第１増幅回路及び第
２増幅回路と、第１電圧シフト回路及び第２電圧シフト
回路とを設けた請求項１０に記載のＡ／Ｄ変換装置に、
請求項１７に記載の発明を適用したＡ／Ｄ変換装置に関
するものである。
【００７７】そして、この請求項２４に記載のＡ／Ｄ変
換装置においては、第１入力回路を構成する第１増幅回
路が入力電圧Ｖｉｎを増幅する倍率ｎ及び第１電圧シフ
ト回路が加える第１オフセット電圧と、第２入力回路を
構成する第２増幅回路が入力電圧Ｖｉｎを増幅する倍率
ｍ及び第２電圧シフト回路が加える第２オフセット電圧
とが、第２パルス遅延回路に第２遅延ユニットの遅延時
間を制御する信号として入力される信号の方が、第１パ
ルス遅延回路に第１遅延ユニットの遅延時間を制御する
信号として入力される信号に比べて、電圧範囲が広く、
且つ、より低い電圧まで変化するように設定される。
換装置においては、第１入力回路を構成する第１増幅回
路が入力電圧Ｖｉｎを増幅する倍率ｎ及び第１電圧シフ
ト回路が加える第１オフセット電圧と、第２入力回路を
構成する第２増幅回路が入力電圧Ｖｉｎを増幅する倍率
ｍ及び第２電圧シフト回路が加える第２オフセット電圧
とが、第２パルス遅延回路に第２遅延ユニットの遅延時
間を制御する信号として入力される信号の方が、第１パ
ルス遅延回路に第１遅延ユニットの遅延時間を制御する
信号として入力される信号に比べて、電圧範囲が広く、
且つ、より低い電圧まで変化するように設定される。
【００７８】つまり、本発明（請求項２４）のＡ／Ｄ変
換装置においては、上記のように、第２パルス遅延回路
を構成する各遅延ユニットの出力で外部回路を動作させ
る必要がないため、第１パルス遅延回路に比べて、第２
パルス遅延回路の方が、遅延ユニットの駆動電圧を低く
することができ、その電圧変動幅も大きくすることがで
きる。そこで、本発明では、この特性に合わせて、各増
幅回路の倍率ｎ，ｍ及び各電圧シフト回路によるオフセ
ット電圧を設定することにより、Ａ／Ｄ変換装置全体で
のＡ／Ｄ変換の分解能を向上するようにしているのであ
る。
換装置においては、上記のように、第２パルス遅延回路
を構成する各遅延ユニットの出力で外部回路を動作させ
る必要がないため、第１パルス遅延回路に比べて、第２
パルス遅延回路の方が、遅延ユニットの駆動電圧を低く
することができ、その電圧変動幅も大きくすることがで
きる。そこで、本発明では、この特性に合わせて、各増
幅回路の倍率ｎ，ｍ及び各電圧シフト回路によるオフセ
ット電圧を設定することにより、Ａ／Ｄ変換装置全体で
のＡ／Ｄ変換の分解能を向上するようにしているのであ
る。
【００７９】
【発明の実施の形態】以下に本発明の実施例について説
明する。図１は、本発明が適用された第１実施例のＡ／
Ｄ変換装置全体の構成を表す構成図である。
明する。図１は、本発明が適用された第１実施例のＡ／
Ｄ変換装置全体の構成を表す構成図である。
【００８０】本実施例のＡ／Ｄ変換装置は、本発明の第
１の目的（つまりＡ／Ｄ変換の高分解能化若しくは高速
化）を達成するために、請求項１に記載のＡ／Ｄ変換方
法に従い入力電圧Ｖｉｎを数値データに変換する装置で
あり、図８（ｂ）に示した従来のＡ／Ｄ変換装置と同様
に、リングディレイライン（ＲＤＬ）からなるパルス遅
延回路１０と、ラッチ＆エンコーダ１２と、カウンタ１
６と、ラッチ回路１８とにより構成されたＡ／Ｄ変換部
２０を備える。尚、パルス遅延回路１０は、本発明の第
１パルス遅延回路に相当し、ラッチ＆エンコーダ１２、
カウンタ１６、ラッチ回路１８は、本発明の第１カウン
ト手段に相当し、このうち、特に、ラッチ＆エンコーダ
１２は、本発明のエンコーダに相当し、カウンタ１６
は、本発明の第１カウンタに相当する。
１の目的（つまりＡ／Ｄ変換の高分解能化若しくは高速
化）を達成するために、請求項１に記載のＡ／Ｄ変換方
法に従い入力電圧Ｖｉｎを数値データに変換する装置で
あり、図８（ｂ）に示した従来のＡ／Ｄ変換装置と同様
に、リングディレイライン（ＲＤＬ）からなるパルス遅
延回路１０と、ラッチ＆エンコーダ１２と、カウンタ１
６と、ラッチ回路１８とにより構成されたＡ／Ｄ変換部
２０を備える。尚、パルス遅延回路１０は、本発明の第
１パルス遅延回路に相当し、ラッチ＆エンコーダ１２、
カウンタ１６、ラッチ回路１８は、本発明の第１カウン
ト手段に相当し、このうち、特に、ラッチ＆エンコーダ
１２は、本発明のエンコーダに相当し、カウンタ１６
は、本発明の第１カウンタに相当する。
【００８１】また、本実施例のＡ／Ｄ変換装置は、本発
明の第２パルス遅延回路として、Ａ／Ｄ変換部２０を構
成するパルス遅延回路１０と全く同様に構成されたパル
ス遅延回路３０を備えると共に、本発明の第２カウント
手段として、パルス遅延回路３０内でのパルス信号Ｐ２
のパルス周回回数をカウントするカウンタ４２と、この
カウンタ４２のカウント値が予め設定された設定値ＮＢ
に達したか否かを判定し、設定値ＮＢに達したときにサ
ンプリング信号ＣＫＳを発生するコンパレータ４４と、
コンパレータ４４が発生したサンプリング信号を外部に
出力するバッファ４６とからなるロジック部４０を備え
る。尚、カウンタ４２は、本発明の第２カウンタに相当
し、コンパレータ４４は、本発明のコンパレータに相当
する。また、コンパレータ４４は、設定値ＮＢを外部か
ら任意に変更可能に構成されている。
明の第２パルス遅延回路として、Ａ／Ｄ変換部２０を構
成するパルス遅延回路１０と全く同様に構成されたパル
ス遅延回路３０を備えると共に、本発明の第２カウント
手段として、パルス遅延回路３０内でのパルス信号Ｐ２
のパルス周回回数をカウントするカウンタ４２と、この
カウンタ４２のカウント値が予め設定された設定値ＮＢ
に達したか否かを判定し、設定値ＮＢに達したときにサ
ンプリング信号ＣＫＳを発生するコンパレータ４４と、
コンパレータ４４が発生したサンプリング信号を外部に
出力するバッファ４６とからなるロジック部４０を備え
る。尚、カウンタ４２は、本発明の第２カウンタに相当
し、コンパレータ４４は、本発明のコンパレータに相当
する。また、コンパレータ４４は、設定値ＮＢを外部か
ら任意に変更可能に構成されている。
【００８２】そして、Ａ／Ｄ変換対象となる入力電圧Ｖ
ｉｎは、従来のＡ／Ｄ変換装置と同様、Ａ／Ｄ変換部２
０を構成するパルス遅延回路１０内の遅延ユニット（第
１遅延ユニットに相当）２の駆動電圧として、パルス遅
延回路１０に入力されるが、本実施例では、バッファ等
を介して入力電圧Ｖｉｎをそのままパルス遅延回路１０
に入力するのではなく、第１増幅回路としての非反転増
幅回路２２により入力電圧Ｖｉｎをｎ倍に増幅し、更
に、第１電圧シフト回路としての加算回路２４を用い
て、増幅後の入力電圧ｎ×Ｖｉｎに予め設定されたオフ
セット電圧Ｖｂ１を加算した電圧信号Ｖｉｎ１を、パル
ス遅延回路１０に入力するようにされている。
ｉｎは、従来のＡ／Ｄ変換装置と同様、Ａ／Ｄ変換部２
０を構成するパルス遅延回路１０内の遅延ユニット（第
１遅延ユニットに相当）２の駆動電圧として、パルス遅
延回路１０に入力されるが、本実施例では、バッファ等
を介して入力電圧Ｖｉｎをそのままパルス遅延回路１０
に入力するのではなく、第１増幅回路としての非反転増
幅回路２２により入力電圧Ｖｉｎをｎ倍に増幅し、更
に、第１電圧シフト回路としての加算回路２４を用い
て、増幅後の入力電圧ｎ×Ｖｉｎに予め設定されたオフ
セット電圧Ｖｂ１を加算した電圧信号Ｖｉｎ１を、パル
ス遅延回路１０に入力するようにされている。
【００８３】また、入力電圧Ｖｉｎは、パルス遅延回路
３０にも、これを構成する遅延ユニット（第２遅延ユニ
ットに相当）２の駆動電圧として入力されるが、本実施
例では、パルス遅延回路３０には、第２増幅回路として
の反転増幅回路３２により入力電圧Ｖｉｎをｍ倍に反転
増幅し（ｍは負の値であることから、以下の説明では−
ｍ倍と記載する）、更に、第２電圧シフト回路としての
加算回路３４を用いて、増幅後の入力電圧−ｍ×Ｖｉｎ
に予め設定されたオフセット電圧Ｖｂ２を加算した電圧
信号Ｖｉｎ２を入力するようにされている。
３０にも、これを構成する遅延ユニット（第２遅延ユニ
ットに相当）２の駆動電圧として入力されるが、本実施
例では、パルス遅延回路３０には、第２増幅回路として
の反転増幅回路３２により入力電圧Ｖｉｎをｍ倍に反転
増幅し（ｍは負の値であることから、以下の説明では−
ｍ倍と記載する）、更に、第２電圧シフト回路としての
加算回路３４を用いて、増幅後の入力電圧−ｍ×Ｖｉｎ
に予め設定されたオフセット電圧Ｖｂ２を加算した電圧
信号Ｖｉｎ２を入力するようにされている。
【００８４】ここで、Ａ／Ｄ変換部２０において、非反
転増幅回路２２及び加算回路２４を介してパルス遅延回
路１０に入力される電圧信号Ｖｉｎ１と、ラッチ＆エン
コーダ１２、カウンタ１６、及びラッチ回路１８の電源
電圧Ｖｄｄ１とは、別系統であり、また、反転増幅回路
３２及び加算回路３４を介してパルス遅延回路３０に入
力される電圧信号Ｖｉｎ２と、ロジック部４０の電源電
圧Ｖｄｄ２とは、別系統である。これは、電圧信号Ｖｉ
ｎ１、Ｖｉｎ２を電源電圧Ｖｄｄ１、Ｖｄｄ２と別系統
とすることにより、電圧信号Ｖｉｎ１、Ｖｉｎ２の最低
電圧をできるだけ低くし、ダイナミックレンジを広げる
ためである。
転増幅回路２２及び加算回路２４を介してパルス遅延回
路１０に入力される電圧信号Ｖｉｎ１と、ラッチ＆エン
コーダ１２、カウンタ１６、及びラッチ回路１８の電源
電圧Ｖｄｄ１とは、別系統であり、また、反転増幅回路
３２及び加算回路３４を介してパルス遅延回路３０に入
力される電圧信号Ｖｉｎ２と、ロジック部４０の電源電
圧Ｖｄｄ２とは、別系統である。これは、電圧信号Ｖｉ
ｎ１、Ｖｉｎ２を電源電圧Ｖｄｄ１、Ｖｄｄ２と別系統
とすることにより、電圧信号Ｖｉｎ１、Ｖｉｎ２の最低
電圧をできるだけ低くし、ダイナミックレンジを広げる
ためである。
【００８５】次に、非反転増幅回路２２及び加算回路２
４、反転増幅回路３２及び加算回路３４は、夫々、入力
電圧Ｖｉｎに応じて変化する電圧信号Ｖｉｎ１、Ｖｉｎ
２の変動幅（上下限レベル）を、各パルス遅延回路１０
及び３０内の遅延ユニット２の遅延時間を変調するのに
適した電圧レベルに設定するためのものである。
４、反転増幅回路３２及び加算回路３４は、夫々、入力
電圧Ｖｉｎに応じて変化する電圧信号Ｖｉｎ１、Ｖｉｎ
２の変動幅（上下限レベル）を、各パルス遅延回路１０
及び３０内の遅延ユニット２の遅延時間を変調するのに
適した電圧レベルに設定するためのものである。
【００８６】そして、本実施例では、パルス遅延回路１
０を構成する各遅延ユニット２の出力でラッチ＆エンコ
ーダ１２を動作させる必要があるため、パルス遅延回路
１０へ入力する電圧信号Ｖｉｎ１は、入力電圧Ｖｉｎの
変化に対する変動幅が、ラッチ＆エンコーダ１２が動作
可能な電圧範囲内になるように設定される。
０を構成する各遅延ユニット２の出力でラッチ＆エンコ
ーダ１２を動作させる必要があるため、パルス遅延回路
１０へ入力する電圧信号Ｖｉｎ１は、入力電圧Ｖｉｎの
変化に対する変動幅が、ラッチ＆エンコーダ１２が動作
可能な電圧範囲内になるように設定される。
【００８７】また逆に、パルス遅延回路３０は、最終段
の遅延ユニット２からの出力をカウント用のタイミング
信号若しくは動作クロックとしてカウンタ４２やコンパ
レータ４４に出力すればよく、パルス遅延回路１０のよ
うに各遅延ユニット２からの出力で他の回路を動作させ
る必要がないので、パルス遅延回路３０へ入力する電圧
信号Ｖｉｎ２は、入力電圧Ｖｉｎの変化に対する変動幅
が、パルス遅延回路３０が動作できる範囲内でできるだ
け大きくなるように設定される。
の遅延ユニット２からの出力をカウント用のタイミング
信号若しくは動作クロックとしてカウンタ４２やコンパ
レータ４４に出力すればよく、パルス遅延回路１０のよ
うに各遅延ユニット２からの出力で他の回路を動作させ
る必要がないので、パルス遅延回路３０へ入力する電圧
信号Ｖｉｎ２は、入力電圧Ｖｉｎの変化に対する変動幅
が、パルス遅延回路３０が動作できる範囲内でできるだ
け大きくなるように設定される。
【００８８】つまり、本実施例では、反転増幅回路３２
が入力電圧Ｖｉｎを増幅する際の倍率の絶対値ｍが、非
反転増幅回路２２が入力電圧Ｖｉｎを増幅する際の倍率
の絶対値ｎに比べて大きくなり、オフセット電圧Ｖｂ
１、Ｖｂ２も、この倍率に合わせて、オフセット電圧Ｖ
ｂ２の方がオフセット電圧Ｖｂ１よりも大きくなるよう
に設定される。
が入力電圧Ｖｉｎを増幅する際の倍率の絶対値ｍが、非
反転増幅回路２２が入力電圧Ｖｉｎを増幅する際の倍率
の絶対値ｎに比べて大きくなり、オフセット電圧Ｖｂ
１、Ｖｂ２も、この倍率に合わせて、オフセット電圧Ｖ
ｂ２の方がオフセット電圧Ｖｂ１よりも大きくなるよう
に設定される。
【００８９】また、電圧信号Ｖｉｎ１、Ｖｉｎ２の最低
電圧は、オフセット電圧Ｖｂ１、Ｖｂ２によって決まる
が、本実施例では、電圧信号Ｖｉｎ１の最低電圧がラッ
チ＆エンコーダ１２を動作させることのできる最低電圧
レベル（１Ｖ程度）となり、電圧信号Ｖｉｎ２の最低電
圧がパルス遅延回路１０内で各遅延ユニット２が動作可
能な最低電圧レベル（０．５Ｖ程度）となるように、オ
フセット電圧Ｖｂ１、Ｖｂ２が設定される。尚、電圧信
号Ｖｉｎ１、Ｖｉｎ２の最大電圧は、夫々、電源電圧Ｖ
ｄｄ１、Ｖｄｄ２、若しくはこれよりも低い電圧に設定
される。
電圧は、オフセット電圧Ｖｂ１、Ｖｂ２によって決まる
が、本実施例では、電圧信号Ｖｉｎ１の最低電圧がラッ
チ＆エンコーダ１２を動作させることのできる最低電圧
レベル（１Ｖ程度）となり、電圧信号Ｖｉｎ２の最低電
圧がパルス遅延回路１０内で各遅延ユニット２が動作可
能な最低電圧レベル（０．５Ｖ程度）となるように、オ
フセット電圧Ｖｂ１、Ｖｂ２が設定される。尚、電圧信
号Ｖｉｎ１、Ｖｉｎ２の最大電圧は、夫々、電源電圧Ｖ
ｄｄ１、Ｖｄｄ２、若しくはこれよりも低い電圧に設定
される。
【００９０】次に、パルス遅延回路１０、３０は、夫
々、初段の遅延ユニット２に外部から起動パルスＳＲＰ
１、ＳＲＰ２が入力されることにより起動され、起動後
は、パルス信号Ｐ１、Ｐ２を、各遅延ユニット２の遅延
時間で順次遅延させながら、リング内を周回させる。
々、初段の遅延ユニット２に外部から起動パルスＳＲＰ
１、ＳＲＰ２が入力されることにより起動され、起動後
は、パルス信号Ｐ１、Ｐ２を、各遅延ユニット２の遅延
時間で順次遅延させながら、リング内を周回させる。
【００９１】そして、Ａ／Ｄ変換部２０では、カウンタ
１６がパルス遅延回路１０内でのパルス信号Ｐ１の周回
回数をカウントし、その後、ロジック部４０からサンプ
リング信号ＣＫＳが出力されると、ラッチ＆エンコーダ
１２が、パルス遅延回路１０内でのパルス信号Ｐ１の周
回位置を検出（ラッチ）して、その周回位置を表すデジ
タルデータを出力すると共に、ラッチ回路１８が、カウ
ンタ１６によるカウント値（デジタルデータ）をラッチ
して出力する。
１６がパルス遅延回路１０内でのパルス信号Ｐ１の周回
回数をカウントし、その後、ロジック部４０からサンプ
リング信号ＣＫＳが出力されると、ラッチ＆エンコーダ
１２が、パルス遅延回路１０内でのパルス信号Ｐ１の周
回位置を検出（ラッチ）して、その周回位置を表すデジ
タルデータを出力すると共に、ラッチ回路１８が、カウ
ンタ１６によるカウント値（デジタルデータ）をラッチ
して出力する。
【００９２】尚、ラッチ＆エンコーダ１２及びラッチ回
路１８からの出力ＤＴは、サンプリング信号に同期し
て、信号処理回路５０にラッチされ、信号処理回路５０
は、ラッチ＆エンコーダ１２からの出力を下位ビットデ
ータ、ラッチ回路１８からの出力を上位ビットデータと
するデジタルデータＤＴ２を出力する。
路１８からの出力ＤＴは、サンプリング信号に同期し
て、信号処理回路５０にラッチされ、信号処理回路５０
は、ラッチ＆エンコーダ１２からの出力を下位ビットデ
ータ、ラッチ回路１８からの出力を上位ビットデータと
するデジタルデータＤＴ２を出力する。
【００９３】一方、ロジック部４０では、カウンタ４２
がパルス遅延回路３０内でのパルス信号Ｐ２の周回回数
をカウントし、コンパレータ４４が、そのカウント値と
予め設定された設定値ＮＢと比較することにより、カウ
ンタ４２のカウント値が設定値ＮＢに達するのを待ち、
カウンタ４２のカウント値が設定値ＮＢに達すると、上
記サンプリング信号ＣＫＳを発生する。
がパルス遅延回路３０内でのパルス信号Ｐ２の周回回数
をカウントし、コンパレータ４４が、そのカウント値と
予め設定された設定値ＮＢと比較することにより、カウ
ンタ４２のカウント値が設定値ＮＢに達するのを待ち、
カウンタ４２のカウント値が設定値ＮＢに達すると、上
記サンプリング信号ＣＫＳを発生する。
【００９４】そして、このサンプリング信号ＣＫＳは、
バッファ４６を介して、上述したラッチ＆エンコーダ１
２、ラッチ回路１８、及び信号処理回路５０に、ラッチ
タイミングを表すタイミング信号として出力されると共
に、カウンタ４２にリセット信号として出力される。
バッファ４６を介して、上述したラッチ＆エンコーダ１
２、ラッチ回路１８、及び信号処理回路５０に、ラッチ
タイミングを表すタイミング信号として出力されると共
に、カウンタ４２にリセット信号として出力される。
【００９５】ここで、コンパレータ４４に予め設定され
た設定値ＮＢは、パルス遅延回路３０内でパルス信号Ｐ
１が通過した遅延ユニット２の段数を規定するものであ
り、コンパレータ４４からは、パルス遅延回路３０の起
動後、設定値ＮＢとパルス遅延回路３０を構成する遅延
ユニットの個数とで決定される所定段数分だけパルス信
号Ｐ２が遅延ユニット２を通過するのに要した時間が経
過した時点で、サンプリング信号ＣＫＳが出力されるこ
とになる。
た設定値ＮＢは、パルス遅延回路３０内でパルス信号Ｐ
１が通過した遅延ユニット２の段数を規定するものであ
り、コンパレータ４４からは、パルス遅延回路３０の起
動後、設定値ＮＢとパルス遅延回路３０を構成する遅延
ユニットの個数とで決定される所定段数分だけパルス信
号Ｐ２が遅延ユニット２を通過するのに要した時間が経
過した時点で、サンプリング信号ＣＫＳが出力されるこ
とになる。
【００９６】上記のように構成された本実施例のＡ／Ｄ
変換装置においては、入力電圧Ｖｉｎが高く、パルス遅
延回路１０内でのパルス信号Ｐ１の伝送速度が早くなる
場合には、パルス遅延回路３０内でのパルス信号Ｐ２の
伝送速度が遅くなり、逆に、入力電圧Ｖｉｎが低く、パ
ルス遅延回路１０内でのパルス信号Ｐ１の遅延速度が遅
くなる場合には、パルス遅延回路３０内でのパルス信号
Ｐ２の遅延速度が早くなる。
変換装置においては、入力電圧Ｖｉｎが高く、パルス遅
延回路１０内でのパルス信号Ｐ１の伝送速度が早くなる
場合には、パルス遅延回路３０内でのパルス信号Ｐ２の
伝送速度が遅くなり、逆に、入力電圧Ｖｉｎが低く、パ
ルス遅延回路１０内でのパルス信号Ｐ１の遅延速度が遅
くなる場合には、パルス遅延回路３０内でのパルス信号
Ｐ２の遅延速度が早くなる。
【００９７】このため、本実施例のＡ／Ｄ変換装置にお
いては、図２（ａ）に示すように、パルス遅延回路３０
の起動後、ロジック部４０からサンプリング信号ＣＫＳ
が出力されるまでの時間（換言すればサンプリング周期
ＴＳ）が、入力電圧Ｖｉｎが高い程長く、入力電圧Ｖｉ
ｎが低い程短くなる。つまり、本実施例のＡ／Ｄ変換装
置においては、サンプリング周期ＴＳが入力電圧Ｖｉｎ
で変調される。
いては、図２（ａ）に示すように、パルス遅延回路３０
の起動後、ロジック部４０からサンプリング信号ＣＫＳ
が出力されるまでの時間（換言すればサンプリング周期
ＴＳ）が、入力電圧Ｖｉｎが高い程長く、入力電圧Ｖｉ
ｎが低い程短くなる。つまり、本実施例のＡ／Ｄ変換装
置においては、サンプリング周期ＴＳが入力電圧Ｖｉｎ
で変調される。
【００９８】これに対して、Ａ／Ｄ変換部２０は、従来
装置と同様に動作し、パルス遅延回路１０の起動後、ロ
ジック部４０からサンプリング信号ＣＫＳが入力される
までの間、パルス遅延回路１０内でパルス信号Ｐ１が通
過した遅延ユニット２の段数を計測し、サンプリング信
号ＣＫＳが入力されたタイミングで、その計測結果を入
力電圧ＶｉｎのＡ／Ｄ変換結果を表すデジタルデータＤ
Ｔとして出力することから、サンプリング周期ＴＳが一
定の従来装置に比べて、入力電圧Ｖｉｎが高い程、デジ
タルデータＤＴが大きな値となり、入力電圧Ｖｉｎが低
い程、デジタルデータＤＴが小さな値となる。
装置と同様に動作し、パルス遅延回路１０の起動後、ロ
ジック部４０からサンプリング信号ＣＫＳが入力される
までの間、パルス遅延回路１０内でパルス信号Ｐ１が通
過した遅延ユニット２の段数を計測し、サンプリング信
号ＣＫＳが入力されたタイミングで、その計測結果を入
力電圧ＶｉｎのＡ／Ｄ変換結果を表すデジタルデータＤ
Ｔとして出力することから、サンプリング周期ＴＳが一
定の従来装置に比べて、入力電圧Ｖｉｎが高い程、デジ
タルデータＤＴが大きな値となり、入力電圧Ｖｉｎが低
い程、デジタルデータＤＴが小さな値となる。
【００９９】従って、本実施例のＡ／Ｄ変換装置によれ
ば、従来装置に比べて、Ａ／Ｄ変換の分解能を高めるこ
とができる。つまり、本実施例のＡ／Ｄ変換装置によれ
ば、図２（ｂ）に示すように、入力電圧Ｖｉｎに比例し
て、パルス遅延回路１０内でのパルス信号Ｐ１の伝送速
度ＳＰが変化（増加）するだけでなく、サンプリング周
期ＴＳも、入力電圧Ｖｉｎに比例して変化（増加）する
ことから、この伝送速度ＳＰの変化とサンプリング周期
ＴＳの変化との相乗作用によって、入力電圧Ｖｉｎを高
分解能でＡ／Ｄ変換することができるようになるのであ
る。
ば、従来装置に比べて、Ａ／Ｄ変換の分解能を高めるこ
とができる。つまり、本実施例のＡ／Ｄ変換装置によれ
ば、図２（ｂ）に示すように、入力電圧Ｖｉｎに比例し
て、パルス遅延回路１０内でのパルス信号Ｐ１の伝送速
度ＳＰが変化（増加）するだけでなく、サンプリング周
期ＴＳも、入力電圧Ｖｉｎに比例して変化（増加）する
ことから、この伝送速度ＳＰの変化とサンプリング周期
ＴＳの変化との相乗作用によって、入力電圧Ｖｉｎを高
分解能でＡ／Ｄ変換することができるようになるのであ
る。
【０１００】そして、この分解能は、パルス遅延回路１
０の遅延ユニット２の遅延時間で制限されるものではな
く、２つのパルス遅延回路１０及び３０の遅延ユニット
２の遅延時間とその遅延時間の比率によって決まること
から、本実施例によれば、従来、遅延ユニットの製造技
術（ＣＭＯＳデザインルール）により制限されていたＡ
／Ｄ変換の分解能を、所望の分解能まで高めることが可
能となる。
０の遅延ユニット２の遅延時間で制限されるものではな
く、２つのパルス遅延回路１０及び３０の遅延ユニット
２の遅延時間とその遅延時間の比率によって決まること
から、本実施例によれば、従来、遅延ユニットの製造技
術（ＣＭＯＳデザインルール）により制限されていたＡ
／Ｄ変換の分解能を、所望の分解能まで高めることが可
能となる。
【０１０１】具体的には、例えば、パルス遅延回路１
０、３０を同一構成とし、非反転増幅回路２２及び反転
増幅回路３２の増幅率（倍率ｎ、ｍ）を同一にした場合
には、従来装置と同様のＡ／Ｄ変換部２０を単独で使用
した場合に比べて、分解能を２倍にすることができる。
また、パルス遅延回路３０は、パルス遅延回路１０のよ
うにラッチ＆エンコーダ１２を動作させる必要がなく、
パルス遅延回路３０に入力する電圧信号Ｖｉｎ２の電圧
範囲（換言すればダイナミックレンジ）を電圧信号Ｖｉ
ｎ１よりも広くすることができる。このため、上述した
ように、各増幅回路２２、３２の増幅率（倍率ｎ、ｍ）
やオフセット電圧Ｖｂ１、Ｖｂ２を適宜設定して、電圧
信号Ｖｉｎ２の電圧範囲を電圧信号Ｖｉｎ１よりも広く
することにより、分解能を従来の２倍〜１０倍程度まで
高めることができる。
０、３０を同一構成とし、非反転増幅回路２２及び反転
増幅回路３２の増幅率（倍率ｎ、ｍ）を同一にした場合
には、従来装置と同様のＡ／Ｄ変換部２０を単独で使用
した場合に比べて、分解能を２倍にすることができる。
また、パルス遅延回路３０は、パルス遅延回路１０のよ
うにラッチ＆エンコーダ１２を動作させる必要がなく、
パルス遅延回路３０に入力する電圧信号Ｖｉｎ２の電圧
範囲（換言すればダイナミックレンジ）を電圧信号Ｖｉ
ｎ１よりも広くすることができる。このため、上述した
ように、各増幅回路２２、３２の増幅率（倍率ｎ、ｍ）
やオフセット電圧Ｖｂ１、Ｖｂ２を適宜設定して、電圧
信号Ｖｉｎ２の電圧範囲を電圧信号Ｖｉｎ１よりも広く
することにより、分解能を従来の２倍〜１０倍程度まで
高めることができる。
【０１０２】また、このように電圧信号Ｖｉｎ２の電圧
範囲を広げるには、電圧信号Ｖｉｎ２の最大電圧を高く
することも考えられるが、このようにすると、パルス遅
延回路３０を構成する遅延ユニット２の遅延時間が電圧
信号Ｖｉｎ２に比例して変化しなくなる虞がある（リニ
アリティの低下）。しかし、上記のようにパルス遅延回
路３０は、パルス遅延回路１０のようにラッチ＆エンコ
ーダ１２を動作させる必要がなく、電圧信号Ｖｉｎ２を
より低くすることができることから、電圧信号Ｖｉｎ２
の電圧範囲を広げることによって生じるリニアリティの
問題も解決できる。
範囲を広げるには、電圧信号Ｖｉｎ２の最大電圧を高く
することも考えられるが、このようにすると、パルス遅
延回路３０を構成する遅延ユニット２の遅延時間が電圧
信号Ｖｉｎ２に比例して変化しなくなる虞がある（リニ
アリティの低下）。しかし、上記のようにパルス遅延回
路３０は、パルス遅延回路１０のようにラッチ＆エンコ
ーダ１２を動作させる必要がなく、電圧信号Ｖｉｎ２を
より低くすることができることから、電圧信号Ｖｉｎ２
の電圧範囲を広げることによって生じるリニアリティの
問題も解決できる。
【０１０３】一方、本実施例のＡ／Ｄ変換装置では、パ
ルス遅延回路３０の起動後、ロジック部４０から出力さ
れるサンプリング信号ＣＫＳによって、カウンタ４２を
リセットすることから、パルス遅延回路３０の初段の遅
延ユニット（アンドゲート）２に入力した起動パルスＳ
ＲＰ２をHighレベルに保持していれば、パルス遅延回路
３０内でパルス信号Ｐ２が周回し続け、カウンタ４２
は、その周回回数を再度カウントし、コンパレータ４４
は、設定値ＮＢとそのときのパルス遅延回路３０内での
パルス信号の伝送速度ＳＰとにより決まるサンプリング
周期ＴＳが経過した時点で、再度、サンプリング信号Ｃ
ＫＳを発生し、その後も、この動作を繰り返し実行する
ことになる。
ルス遅延回路３０の起動後、ロジック部４０から出力さ
れるサンプリング信号ＣＫＳによって、カウンタ４２を
リセットすることから、パルス遅延回路３０の初段の遅
延ユニット（アンドゲート）２に入力した起動パルスＳ
ＲＰ２をHighレベルに保持していれば、パルス遅延回路
３０内でパルス信号Ｐ２が周回し続け、カウンタ４２
は、その周回回数を再度カウントし、コンパレータ４４
は、設定値ＮＢとそのときのパルス遅延回路３０内での
パルス信号の伝送速度ＳＰとにより決まるサンプリング
周期ＴＳが経過した時点で、再度、サンプリング信号Ｃ
ＫＳを発生し、その後も、この動作を繰り返し実行する
ことになる。
【０１０４】同様に、Ａ／Ｄ変換部２０においても、パ
ルス遅延回路１０の初段の遅延ユニット（アンドゲー
ト）２に入力した起動パルスＳＲＰ１をHighレベルに保
持していれば、パルス遅延回路１０内でパルス信号Ｐ１
が周回し続ける。また、ラッチ＆エンコーダ１２、ラッ
チ回路１８、及び、信号処理回路５０は、ロジック部４
０から出力されるサンプリング信号ＣＫＳによって繰り
返し動作可能である。
ルス遅延回路１０の初段の遅延ユニット（アンドゲー
ト）２に入力した起動パルスＳＲＰ１をHighレベルに保
持していれば、パルス遅延回路１０内でパルス信号Ｐ１
が周回し続ける。また、ラッチ＆エンコーダ１２、ラッ
チ回路１８、及び、信号処理回路５０は、ロジック部４
０から出力されるサンプリング信号ＣＫＳによって繰り
返し動作可能である。
【０１０５】このため、本実施例のＡ／Ｄ変換装置にお
いては、図２（ｃ）に示すように、信号処理回路５０若
しくは外部装置から、パルス遅延回路１０及び３０に対
して、起動パルスＳＲＰ１、ＳＲＰ２を同時に入力して
（時点ｔ０）、起動パルスＳＲＰ１、ＳＲＰ２をHighレ
ベルに保持し続ければ、ロジック部４０から、入力電圧
Ｖｉｎの電圧レベルに応じて変化する所定のサンプリン
グ周期ＴＳ(0) 、ＴＳ(1) 、ＴＳ(2) …毎に、サンプリ
ング信号ＣＫＳが繰り返し出力され（時点ｔ１、ｔ２、
ｔ３…）、Ａ／Ｄ変換部２０及び信号処理回路５０から
は、このサンプリング信号ＣＫＳに同期して、そのとき
の入力電圧Ｖｉｎを表すデジタルデータＤＴ、ＤＴ２が
出力されることになる。つまり、本実施例のＡ／Ｄ変換
装置においては、このように動作させることにより、最
新のＡ／Ｄ変換結果を繰り返し連続して出力することが
できる。
いては、図２（ｃ）に示すように、信号処理回路５０若
しくは外部装置から、パルス遅延回路１０及び３０に対
して、起動パルスＳＲＰ１、ＳＲＰ２を同時に入力して
（時点ｔ０）、起動パルスＳＲＰ１、ＳＲＰ２をHighレ
ベルに保持し続ければ、ロジック部４０から、入力電圧
Ｖｉｎの電圧レベルに応じて変化する所定のサンプリン
グ周期ＴＳ(0) 、ＴＳ(1) 、ＴＳ(2) …毎に、サンプリ
ング信号ＣＫＳが繰り返し出力され（時点ｔ１、ｔ２、
ｔ３…）、Ａ／Ｄ変換部２０及び信号処理回路５０から
は、このサンプリング信号ＣＫＳに同期して、そのとき
の入力電圧Ｖｉｎを表すデジタルデータＤＴ、ＤＴ２が
出力されることになる。つまり、本実施例のＡ／Ｄ変換
装置においては、このように動作させることにより、最
新のＡ／Ｄ変換結果を繰り返し連続して出力することが
できる。
【０１０６】また、本実施例のＡ／Ｄ変換装置におい
て、Ａ／Ｄ変換の分解能を従来と同程度にするには、サ
ンプリング周期ＴＳを短くすればよく、そのためには、
コンパレータ４４の設定値ＮＢを小さい値に変更すれば
よい。そして、本実施例では、コンパレータ４４が、設
定値ＮＢを外部から変更できるように構成されているた
め、Ａ／Ｄ変換の分解能（換言すればＡ／Ｄ変換速度）
を極めて簡単に変更できることになり、Ａ／Ｄ変換装置
の使い勝手を向上できる。
て、Ａ／Ｄ変換の分解能を従来と同程度にするには、サ
ンプリング周期ＴＳを短くすればよく、そのためには、
コンパレータ４４の設定値ＮＢを小さい値に変更すれば
よい。そして、本実施例では、コンパレータ４４が、設
定値ＮＢを外部から変更できるように構成されているた
め、Ａ／Ｄ変換の分解能（換言すればＡ／Ｄ変換速度）
を極めて簡単に変更できることになり、Ａ／Ｄ変換装置
の使い勝手を向上できる。
【０１０７】ところで、パルス遅延回路１０、３０を構
成する遅延ユニット２としては、パルス信号Ｐ１、Ｐ２
を、所定の遅延時間だけ遅延させて出力することがで
き、電圧信号Ｖｉｎ１、Ｖｉｎ２によって遅延時間が変
化する一般的なゲート回路であれば、どのようなもので
も使用することができるが、その回路構成をより簡単に
するには、２段目以降の各遅延ユニット２を、例えば、
図３（ａ）若しくは図３（ｂ）に示すように構成すると
よい。
成する遅延ユニット２としては、パルス信号Ｐ１、Ｐ２
を、所定の遅延時間だけ遅延させて出力することがで
き、電圧信号Ｖｉｎ１、Ｖｉｎ２によって遅延時間が変
化する一般的なゲート回路であれば、どのようなもので
も使用することができるが、その回路構成をより簡単に
するには、２段目以降の各遅延ユニット２を、例えば、
図３（ａ）若しくは図３（ｂ）に示すように構成すると
よい。
【０１０８】即ち、図３（ａ）は、パルス遅延回路１
０、３０を構成する２段目以降の遅延ユニット２を、Ｐ
チャネルトランジスタ（ＦＥＴ）とｎチャネルトランジ
スタ（ＦＥＴ）とからなるＣＭＯＳインバータ（否定回
路）ＩＮＶ２段で構成し、パルス信号を、前後のＣＭＯ
ＳインバータＩＮＶを構成するＰチャネルトランジスタ
とｎチャネルトランジスタとの動作時間で決まる所定時
間だけ遅延させるようにしたものであり、図３（ｂ）
は、パルス遅延回路１０、３０を構成する２段目以降の
遅延ユニット２を、Ｐチャネルトランジスタ（ＦＥＴ）
とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯ
Ｓインバータ（否定回路）ＩＮＶ１段で構成し、パルス
信号を、ＣＭＯＳインバータＩＮＶの動作時間で決まる
所定時間だけ遅延させるようにしたものであるが、遅延
ユニット２をこのように構成すれば、遅延ユニット２を
４個若しくは２個のトランジスタにて構成でき、しか
も、これら各トランジスタは、ＣＭＯＳ集積回路を製造
する際に極めて簡単に作製できることから、パルス遅延
回路１０、３０を安価に実現できることになる。
０、３０を構成する２段目以降の遅延ユニット２を、Ｐ
チャネルトランジスタ（ＦＥＴ）とｎチャネルトランジ
スタ（ＦＥＴ）とからなるＣＭＯＳインバータ（否定回
路）ＩＮＶ２段で構成し、パルス信号を、前後のＣＭＯ
ＳインバータＩＮＶを構成するＰチャネルトランジスタ
とｎチャネルトランジスタとの動作時間で決まる所定時
間だけ遅延させるようにしたものであり、図３（ｂ）
は、パルス遅延回路１０、３０を構成する２段目以降の
遅延ユニット２を、Ｐチャネルトランジスタ（ＦＥＴ）
とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯ
Ｓインバータ（否定回路）ＩＮＶ１段で構成し、パルス
信号を、ＣＭＯＳインバータＩＮＶの動作時間で決まる
所定時間だけ遅延させるようにしたものであるが、遅延
ユニット２をこのように構成すれば、遅延ユニット２を
４個若しくは２個のトランジスタにて構成でき、しか
も、これら各トランジスタは、ＣＭＯＳ集積回路を製造
する際に極めて簡単に作製できることから、パルス遅延
回路１０、３０を安価に実現できることになる。
【０１０９】また、上記実施例では、パルス遅延回路１
０、３０を構成する遅延ユニット２の遅延時間を電圧信
号Ｖｉｎ１、Ｖｉｎ２の電圧レベルに応じて制御するた
めに、電圧信号Ｖｉｎ１、Ｖｉｎ２を駆動電圧として各
遅延ユニット２に直接印加するものとして説明したが、
例えば、図３（ｃ）に示すように、遅延ユニット２を構
成するＣＭＯＳインバータＩＮＶに、駆動電流を外部か
ら制御するための制御トランジスタ（ＦＥＴ）Ｔｒｃが
設けられている場合には、この制御トランジスタＴｒｃ
の制御端子（ゲート）に、電圧信号Ｖｉｎ１、Ｖｉｎ２
を印加するようにしてもよい。
０、３０を構成する遅延ユニット２の遅延時間を電圧信
号Ｖｉｎ１、Ｖｉｎ２の電圧レベルに応じて制御するた
めに、電圧信号Ｖｉｎ１、Ｖｉｎ２を駆動電圧として各
遅延ユニット２に直接印加するものとして説明したが、
例えば、図３（ｃ）に示すように、遅延ユニット２を構
成するＣＭＯＳインバータＩＮＶに、駆動電流を外部か
ら制御するための制御トランジスタ（ＦＥＴ）Ｔｒｃが
設けられている場合には、この制御トランジスタＴｒｃ
の制御端子（ゲート）に、電圧信号Ｖｉｎ１、Ｖｉｎ２
を印加するようにしてもよい。
【０１１０】また次に、上記実施例では、Ａ／Ｄ変換装
置のＡ／Ｄ変換動作は、ロジック部４０（詳しくはコン
パレータ４４）から出力されるサンプリング信号ＣＫＳ
に同期して繰り返し実行するものとして説明したが、Ａ
／Ｄ変換装置を使用する装置によっては、その装置の動
作クロック（マスタクロック）に同期してＡ／Ｄ変換を
行う方がよいことがある。
置のＡ／Ｄ変換動作は、ロジック部４０（詳しくはコン
パレータ４４）から出力されるサンプリング信号ＣＫＳ
に同期して繰り返し実行するものとして説明したが、Ａ
／Ｄ変換装置を使用する装置によっては、その装置の動
作クロック（マスタクロック）に同期してＡ／Ｄ変換を
行う方がよいことがある。
【０１１１】そして、このためには、図４（ａ）に示す
ように、信号処理回路５０にマスタクロックＣＫＭを入
力して、信号処理回路５０がこのマスタクロックＣＫＭ
に同期して、Ａ／Ｄ変換装置（詳しくはＡ／Ｄ変換部２
０）からの出力（デジタルデータＤＴ）をラッチするよ
うにすればよい。
ように、信号処理回路５０にマスタクロックＣＫＭを入
力して、信号処理回路５０がこのマスタクロックＣＫＭ
に同期して、Ａ／Ｄ変換装置（詳しくはＡ／Ｄ変換部２
０）からの出力（デジタルデータＤＴ）をラッチするよ
うにすればよい。
【０１１２】またこの場合、Ａ／Ｄ変換動作は、サンプ
リング信号ＣＫＳに同期して実行する必要がないため、
図４（ｂ）に示すように、信号処理回路５０から各パル
ス遅延回路１０、３０に対して、マスタクロックＣＫＭ
に同期した起動パルスＳＲＰ１、ＳＲＰ２を出力するよ
うにすればよい。
リング信号ＣＫＳに同期して実行する必要がないため、
図４（ｂ）に示すように、信号処理回路５０から各パル
ス遅延回路１０、３０に対して、マスタクロックＣＫＭ
に同期した起動パルスＳＲＰ１、ＳＲＰ２を出力するよ
うにすればよい。
【０１１３】つまり、このようにすれば、図３（ｂ）に
示すように、マスタクロックＣＫＭに同期した時点ｔ0
1、ｔ02、ｔ03…で、各パルス遅延回路１０、３０が繰
り返し起動され、各パルス遅延回路１０、３０の起動
後、入力電圧Ｖｉｎに対応したサンプリング周期ＴＳが
経過した時点ｔ11、ｔ12、ｔ13…で、Ａ／Ｄ変換部２０
からの出力が、最新のＡ／Ｄ変換値であるデジタルデー
タＤＴに変化し、このデジタルデータＤＴが、マスタク
ロックＣＫＭに同期した次の時点ｔ02、ｔ03、…で、信
号処理回路５０にラッチされて、Ａ／Ｄ変換結果を表す
デジタルデータＤＴ２として外部に出力されることにな
る。
示すように、マスタクロックＣＫＭに同期した時点ｔ0
1、ｔ02、ｔ03…で、各パルス遅延回路１０、３０が繰
り返し起動され、各パルス遅延回路１０、３０の起動
後、入力電圧Ｖｉｎに対応したサンプリング周期ＴＳが
経過した時点ｔ11、ｔ12、ｔ13…で、Ａ／Ｄ変換部２０
からの出力が、最新のＡ／Ｄ変換値であるデジタルデー
タＤＴに変化し、このデジタルデータＤＴが、マスタク
ロックＣＫＭに同期した次の時点ｔ02、ｔ03、…で、信
号処理回路５０にラッチされて、Ａ／Ｄ変換結果を表す
デジタルデータＤＴ２として外部に出力されることにな
る。
【０１１４】また上記実施例では、パルス遅延回路１
０、３０へ入力する電圧信号Ｖｉｎ１、Ｖｉｎ２の電圧
レベルやその変動幅を最適に設定するために、非反転増
幅回路２２、反転増幅回路３２、加算回路２４及び３４
を用いるものとして説明したが、例えば、図４（ｃ）に
示すように、入力電圧Ｖｉｎが正電圧で、その電圧レベ
ルや変動幅も適正である場合には、入力電圧Ｖｉｎを遅
延時間制御用の電圧信号Ｖｉｎ１として直接パルス遅延
回路１０に入力し、パルス遅延回路３０には、入力電圧
Ｖｉｎの変化特性を反転させる回路（上記実施例と同じ
反転増幅回路や電圧シフト用の加算回路等）を介して、
入力電圧Ｖｉｎを入力するようにしてもよい。
０、３０へ入力する電圧信号Ｖｉｎ１、Ｖｉｎ２の電圧
レベルやその変動幅を最適に設定するために、非反転増
幅回路２２、反転増幅回路３２、加算回路２４及び３４
を用いるものとして説明したが、例えば、図４（ｃ）に
示すように、入力電圧Ｖｉｎが正電圧で、その電圧レベ
ルや変動幅も適正である場合には、入力電圧Ｖｉｎを遅
延時間制御用の電圧信号Ｖｉｎ１として直接パルス遅延
回路１０に入力し、パルス遅延回路３０には、入力電圧
Ｖｉｎの変化特性を反転させる回路（上記実施例と同じ
反転増幅回路や電圧シフト用の加算回路等）を介して、
入力電圧Ｖｉｎを入力するようにしてもよい。
【０１１５】次に、図５は、本発明の第１の目的（Ａ／
Ｄ変換の高分解能化若しくは高速化）だけでなく、本発
明の第２の目的（温度変化等の環境変化に伴うＡ／Ｄ変
換誤差の低減）をも達成できるようにするために、請求
項３に記載のＡ／Ｄ変換方法に従い入力電圧Ｖｉｎを数
値データに変換できるようにした第２実施例のＡ／Ｄ変
換装置を表す。
Ｄ変換の高分解能化若しくは高速化）だけでなく、本発
明の第２の目的（温度変化等の環境変化に伴うＡ／Ｄ変
換誤差の低減）をも達成できるようにするために、請求
項３に記載のＡ／Ｄ変換方法に従い入力電圧Ｖｉｎを数
値データに変換できるようにした第２実施例のＡ／Ｄ変
換装置を表す。
【０１１６】このＡ／Ｄ変換装置は、基本的には、第１
実施例のＡ／Ｄ変換装置と同じ構成になっており、第１
実施例と異なる点は、パルス遅延回路３０に入力する電
圧信号Ｖｉｎ２を、入力電圧Ｖｉｎから生成（増幅・電
圧シフト）した電圧信号にするか、基準電圧となるオフ
セット電圧Ｖｂ２にするかを切り替えるためのスイッチ
３６を設けた点である。
実施例のＡ／Ｄ変換装置と同じ構成になっており、第１
実施例と異なる点は、パルス遅延回路３０に入力する電
圧信号Ｖｉｎ２を、入力電圧Ｖｉｎから生成（増幅・電
圧シフト）した電圧信号にするか、基準電圧となるオフ
セット電圧Ｖｂ２にするかを切り替えるためのスイッチ
３６を設けた点である。
【０１１７】従って、このＡ／Ｄ変換装置においては、
スイッチ３６を加算回路３４側に切り換えれば、入力電
圧Ｖｉｎに応じて変化する電圧信号Ｖｉｎ２がパルス遅
延回路３０に入力されることから、その動作モードが、
分解能アップモードとなって、第１実施例のＡ／Ｄ変換
装置と同様に、入力電圧Ｖｉｎを高分解能（若しくは高
速）でＡ／Ｄ変換することができる。
スイッチ３６を加算回路３４側に切り換えれば、入力電
圧Ｖｉｎに応じて変化する電圧信号Ｖｉｎ２がパルス遅
延回路３０に入力されることから、その動作モードが、
分解能アップモードとなって、第１実施例のＡ／Ｄ変換
装置と同様に、入力電圧Ｖｉｎを高分解能（若しくは高
速）でＡ／Ｄ変換することができる。
【０１１８】一方、スイッチ３６をオフセット電圧Ｖｂ
２入力側に切り換えれば、オフセット電圧Ｖｂ２が電圧
信号Ｖｉｎ２としてパルス遅延回路３０に入力され、Ａ
／Ｄ変換装置の動作モードが、Ａ／Ｄ変換誤差低減モー
ドとなって、従来装置と同じＡ／Ｄ変換部２０で得られ
た入力電圧ＶｉｎのＡ／Ｄ変換値（デジタルデータＤ
Ｔ）から、温度変化等の環境変化によって生じる誤差成
分が自動的に除去される。
２入力側に切り換えれば、オフセット電圧Ｖｂ２が電圧
信号Ｖｉｎ２としてパルス遅延回路３０に入力され、Ａ
／Ｄ変換装置の動作モードが、Ａ／Ｄ変換誤差低減モー
ドとなって、従来装置と同じＡ／Ｄ変換部２０で得られ
た入力電圧ＶｉｎのＡ／Ｄ変換値（デジタルデータＤ
Ｔ）から、温度変化等の環境変化によって生じる誤差成
分が自動的に除去される。
【０１１９】つまり、Ａ／Ｄ変換部２０のパルス遅延回
路１０を構成している遅延ユニット２の遅延時間は、遅
延ユニット２の駆動電圧として供給される電圧信号Ｖｉ
ｎ１の変化だけでなく、温度変化等の環境変化によって
も変動する。具体的には、図６に示すように、周囲温度
が低いと、遅延ユニット１段当たりの遅延時間は短くな
り、逆に、周囲温度が高いと、遅延ユニットの遅延時間
は長くなる。
路１０を構成している遅延ユニット２の遅延時間は、遅
延ユニット２の駆動電圧として供給される電圧信号Ｖｉ
ｎ１の変化だけでなく、温度変化等の環境変化によって
も変動する。具体的には、図６に示すように、周囲温度
が低いと、遅延ユニット１段当たりの遅延時間は短くな
り、逆に、周囲温度が高いと、遅延ユニットの遅延時間
は長くなる。
【０１２０】そして、このように遅延時間が変化した
際、従来装置のようにサンプリング周期ＴＳが固定され
ていると、Ａ／Ｄ変換部２０で得られるデジタルデータ
ＤＴも変動し、そのＡ／Ｄ変換結果に誤差が生じること
になる。しかし、こうした環境変化が生じた場合、パル
ス遅延回路３０でも、各遅延ユニット２の遅延時間が、
パルス遅延回路１０と同様に変化することから、ロジッ
ク部４０から出力されるサンプリング信号ＣＫＳの周期
（サンプリング周期ＴＳ）は、図６に示すように、周囲
温度が低いと短くなり、周囲温度が高いと長くなる。つ
まり、オフセット電圧Ｖｂ２で決定されるサンプリング
周期ＴＳも、温度変化等の環境変化によって、パルス遅
延回路１０側での遅延時間の変動方向と同方向に変動す
る。
際、従来装置のようにサンプリング周期ＴＳが固定され
ていると、Ａ／Ｄ変換部２０で得られるデジタルデータ
ＤＴも変動し、そのＡ／Ｄ変換結果に誤差が生じること
になる。しかし、こうした環境変化が生じた場合、パル
ス遅延回路３０でも、各遅延ユニット２の遅延時間が、
パルス遅延回路１０と同様に変化することから、ロジッ
ク部４０から出力されるサンプリング信号ＣＫＳの周期
（サンプリング周期ＴＳ）は、図６に示すように、周囲
温度が低いと短くなり、周囲温度が高いと長くなる。つ
まり、オフセット電圧Ｖｂ２で決定されるサンプリング
周期ＴＳも、温度変化等の環境変化によって、パルス遅
延回路１０側での遅延時間の変動方向と同方向に変動す
る。
【０１２１】従って、スイッチ３６がオフセット電圧Ｖ
ｂ２入力側に切り換えられているときには、温度変化等
の環境変化によってパルス遅延回路１０側で生じた遅延
時間の変動分が、ロジック部４０から出力されるサンプ
リング信号ＣＫＳの周期（サンプリング周期ＴＳ）の変
動分によって相殺され、Ａ／Ｄ変換部２０から出力され
るデジタルデータＤＴは、温度変化等の影響を受けるこ
となく、常に入力電圧Ｖｉｎに対応した値となる。
ｂ２入力側に切り換えられているときには、温度変化等
の環境変化によってパルス遅延回路１０側で生じた遅延
時間の変動分が、ロジック部４０から出力されるサンプ
リング信号ＣＫＳの周期（サンプリング周期ＴＳ）の変
動分によって相殺され、Ａ／Ｄ変換部２０から出力され
るデジタルデータＤＴは、温度変化等の影響を受けるこ
となく、常に入力電圧Ｖｉｎに対応した値となる。
【０１２２】よって、本実施例のＡ／Ｄ変換装置によれ
ば、Ａ／Ｄ変換誤差低減モードで動作させることによ
り、温度変化等の環境変化に伴い生じるＡ／Ｄ変換誤差
を低減できることになる。尚、この効果は、オフセット
電圧Ｖｂ１、Ｖｂ２が変動した場合にも同様に得られ
る。
ば、Ａ／Ｄ変換誤差低減モードで動作させることによ
り、温度変化等の環境変化に伴い生じるＡ／Ｄ変換誤差
を低減できることになる。尚、この効果は、オフセット
電圧Ｖｂ１、Ｖｂ２が変動した場合にも同様に得られ
る。
【０１２３】但し、Ａ／Ｄ変換誤差の低減効果をより確
実に発揮できるようにするためには、パルス遅延回路１
０、３０を全く同じレイアウトの回路構成とし、オフセ
ット電圧Ｖｂ１、Ｖｂ２についても、同一電源から得ら
れる同一電圧（Ｖｂ１＝Ｖｂ２）とすることが望まし
い。
実に発揮できるようにするためには、パルス遅延回路１
０、３０を全く同じレイアウトの回路構成とし、オフセ
ット電圧Ｖｂ１、Ｖｂ２についても、同一電源から得ら
れる同一電圧（Ｖｂ１＝Ｖｂ２）とすることが望まし
い。
【０１２４】次に、図７は、上記第２実施例のＡ／Ｄ変
換装置をセンサからの検出信号をデジタル処理してマイ
クロコンピュータ（以下、マイコンという）５１等に入
力するセンサ信号処理装置に適用した場合の応用例を表
す。このセンサ信号処理装置は、例えば２種類のセンサ
エレメントＡ、Ｂ（例えば加速度センサ（Ａ）と圧力セ
ンサ（Ｂ））からの検出信号を一つの装置で処理するも
のであり、マイコン５１からの指示（若しくは時分割）
により、それぞれの信号処理を行う。
換装置をセンサからの検出信号をデジタル処理してマイ
クロコンピュータ（以下、マイコンという）５１等に入
力するセンサ信号処理装置に適用した場合の応用例を表
す。このセンサ信号処理装置は、例えば２種類のセンサ
エレメントＡ、Ｂ（例えば加速度センサ（Ａ）と圧力セ
ンサ（Ｂ））からの検出信号を一つの装置で処理するも
のであり、マイコン５１からの指示（若しくは時分割）
により、それぞれの信号処理を行う。
【０１２５】センサエレメントＡは、センシング対象と
なる物理量（例えば加速度）を電気信号に変換する検出
用エレメントＡ１と、センシング対象となる物理量を感
知しない基準用エレメントＡ２とを備える。そして、こ
のセンサエレメントＡからの検出信号を処理する際に
は、まず、マイコン５１から出力される選択信号ＳＥＬ
２により、検出信号選択用の選択スイッチ５２が、検出
用エレメントＡ１側、基準用エレメントＡ２側へと順に
切り換えられて、各エレメントＡ１、Ａ２からの検出信
号が順に装置内に取り込まれる。そして、この検出信号
は、バッファ５４を介して、上記第２実施例のＡ／Ｄ変
換装置１００に入力される。
なる物理量（例えば加速度）を電気信号に変換する検出
用エレメントＡ１と、センシング対象となる物理量を感
知しない基準用エレメントＡ２とを備える。そして、こ
のセンサエレメントＡからの検出信号を処理する際に
は、まず、マイコン５１から出力される選択信号ＳＥＬ
２により、検出信号選択用の選択スイッチ５２が、検出
用エレメントＡ１側、基準用エレメントＡ２側へと順に
切り換えられて、各エレメントＡ１、Ａ２からの検出信
号が順に装置内に取り込まれる。そして、この検出信号
は、バッファ５４を介して、上記第２実施例のＡ／Ｄ変
換装置１００に入力される。
【０１２６】尚、センサエレメントＡからの検出信号を
処理する際には、マイコン５１から出力される選択信号
ＳＥＬ１により、Ａ／Ｄ変換装置１００内のスイッチ３
６が加算回路３４側に切り換えられ、Ａ／Ｄ変換装置１
００の動作モードは、分解能アップモードに設定され
る。
処理する際には、マイコン５１から出力される選択信号
ＳＥＬ１により、Ａ／Ｄ変換装置１００内のスイッチ３
６が加算回路３４側に切り換えられ、Ａ／Ｄ変換装置１
００の動作モードは、分解能アップモードに設定され
る。
【０１２７】この結果、Ａ／Ｄ変換装置１００では、各
エレメントＡ１、Ａ２からの検出信号が順にデジタルデ
ータＤＴ２に変換され、これがサンプリング信号ＣＫＳ
に同期して順に出力される。尚、Ａ／Ｄ変換装置１００
で生成されるサンプリング信号ＣＫＳは、後段のデータ
処理部６０を構成する各回路に入力される。
エレメントＡ１、Ａ２からの検出信号が順にデジタルデ
ータＤＴ２に変換され、これがサンプリング信号ＣＫＳ
に同期して順に出力される。尚、Ａ／Ｄ変換装置１００
で生成されるサンプリング信号ＣＫＳは、後段のデータ
処理部６０を構成する各回路に入力される。
【０１２８】次に、データ処理部６０には、検出用エレ
メントＡ１からの検出信号に対応したデジタルデータ
（検出値）をラッチするラッチ回路６２と、基準用エレ
メントＡ２からの検出信号に対応したデジタルデータ
（基準値）をラッチするラッチ回路６４とが設けられて
おり、これら各ラッチ回路６２、６４は、マイコン５１
から出力されるコントロール信号ＣＯとサンプリング信
号ＣＫＳとに基づき、対応するデジタルデータを選択的
にラッチする。
メントＡ１からの検出信号に対応したデジタルデータ
（検出値）をラッチするラッチ回路６２と、基準用エレ
メントＡ２からの検出信号に対応したデジタルデータ
（基準値）をラッチするラッチ回路６４とが設けられて
おり、これら各ラッチ回路６２、６４は、マイコン５１
から出力されるコントロール信号ＣＯとサンプリング信
号ＣＫＳとに基づき、対応するデジタルデータを選択的
にラッチする。
【０１２９】そして、これら各ラッチ回路６２、６４で
ラッチされたデジタルデータ（検出値Ｄ１及び基準値Ｄ
２）は、演算部６６に入力され、演算部６６において、
これら各値Ｄ１、Ｄ２の比計算（除算：Ｄ１／Ｄ２）が
実行される。そして、その計算結果Ｄは、補正処理部７
０にて、予め調整・補正メモり６８に格納された補正デ
ータに基づき補正され、センサエレメントＡが検出した
物理量（例えば加速度）を表すデジタルデータＤ０とし
てマイコン５１等に出力される。
ラッチされたデジタルデータ（検出値Ｄ１及び基準値Ｄ
２）は、演算部６６に入力され、演算部６６において、
これら各値Ｄ１、Ｄ２の比計算（除算：Ｄ１／Ｄ２）が
実行される。そして、その計算結果Ｄは、補正処理部７
０にて、予め調整・補正メモり６８に格納された補正デ
ータに基づき補正され、センサエレメントＡが検出した
物理量（例えば加速度）を表すデジタルデータＤ０とし
てマイコン５１等に出力される。
【０１３０】つまり、センサ信号処理装置では、検出用
エレメントＡ１から得られた検出値Ｄ１と、基準用エレ
メントＡ２から得られた基準値Ｄ２との比をとること
で、回路の変動要因をキャンセルするのである。一方、
センサエレメントＢからの検出信号を処理する際には、
選択信号ＳＥＬ１により、Ａ／Ｄ変換装置１００内のス
イッチ３６がオフセット電圧Ｖｂ２入力側に切り換えら
れて、Ａ／Ｄ変換装置１００の動作モードがＡ／Ｄ変換
誤差低減モードに設定される。また、検出信号選択用の
選択スイッチ５２は、選択信号ＳＥＬ２により、センサ
エレメントＢ側に切り換えられる。
エレメントＡ１から得られた検出値Ｄ１と、基準用エレ
メントＡ２から得られた基準値Ｄ２との比をとること
で、回路の変動要因をキャンセルするのである。一方、
センサエレメントＢからの検出信号を処理する際には、
選択信号ＳＥＬ１により、Ａ／Ｄ変換装置１００内のス
イッチ３６がオフセット電圧Ｖｂ２入力側に切り換えら
れて、Ａ／Ｄ変換装置１００の動作モードがＡ／Ｄ変換
誤差低減モードに設定される。また、検出信号選択用の
選択スイッチ５２は、選択信号ＳＥＬ２により、センサ
エレメントＢ側に切り換えられる。
【０１３１】この結果、Ａ／Ｄ変換装置１００には、バ
ッファ５４を介して、センサエレメントＢからの検出信
号が入力される。そして、この検出信号は、Ａ／Ｄ変換
装置１００において、極めて高精度にデジタルデータＤ
Ｔ２に変換され、データ処理部６０に入力される。
ッファ５４を介して、センサエレメントＢからの検出信
号が入力される。そして、この検出信号は、Ａ／Ｄ変換
装置１００において、極めて高精度にデジタルデータＤ
Ｔ２に変換され、データ処理部６０に入力される。
【０１３２】データ処理部６０では、その入力されたデ
ジタルデータＤＴが、そのまま補正処理部７０に伝送さ
れ（図７に示す点線矢印参照）、補正処理部７０で、予
め調整・補正メモり６８に格納された補正データに基づ
き補正された後、センサエレメントＢが検出した物理量
（例えば圧力）を表すデジタルデータＤ０としてマイコ
ン５１等に出力される。
ジタルデータＤＴが、そのまま補正処理部７０に伝送さ
れ（図７に示す点線矢印参照）、補正処理部７０で、予
め調整・補正メモり６８に格納された補正データに基づ
き補正された後、センサエレメントＢが検出した物理量
（例えば圧力）を表すデジタルデータＤ０としてマイコ
ン５１等に出力される。
【０１３３】以上のように、第２実施例のＡ／Ｄ変換装
置を用いれば、例えば、検出信号の信号レベルが比較的
大きく、高分解能でＡ／Ｄ変換する必要のない検出信号
（センサエレメントＢからの検出信号）については、Ａ
／Ｄ変換誤差低減モードで動作させ、高分解能でＡ／Ｄ
変換すべき検出信号（センサエレメントＡからの検出信
号）については、分解能アップモードで動作させる、と
いうように使い分けができる。
置を用いれば、例えば、検出信号の信号レベルが比較的
大きく、高分解能でＡ／Ｄ変換する必要のない検出信号
（センサエレメントＢからの検出信号）については、Ａ
／Ｄ変換誤差低減モードで動作させ、高分解能でＡ／Ｄ
変換すべき検出信号（センサエレメントＡからの検出信
号）については、分解能アップモードで動作させる、と
いうように使い分けができる。
【０１３４】そして、Ａ／Ｄ変換誤差低減モードでＡ／
Ｄ変換したセンサエレメントＢからの検出信号（デジタ
ルデータＤＴ）については、Ａ／Ｄ変換装置の機能によ
って自動的に誤差が補正されるので、データ処理部６０
側でＡ／Ｄ変換後のデータを基準値を用いて補正する必
要がなく、センサ信号処理装置での処理時間を短縮でき
る。また、このようにセンサ信号処理装置での処理時間
が短縮されると、センサ信号処理装置での処理時間に余
裕ができるので、センサ信号処理装置が検出信号を処理
するセンサエレメントの数を増やすことができる。この
ため、上記のように、第２実施例のＡ／Ｄ変換装置を用
いてセンサ信号処理装置を構成すれば、センサ及びセン
サ信号処理装置を含む制御装置全体の小型化・低コスト
化を図ることができる。
Ｄ変換したセンサエレメントＢからの検出信号（デジタ
ルデータＤＴ）については、Ａ／Ｄ変換装置の機能によ
って自動的に誤差が補正されるので、データ処理部６０
側でＡ／Ｄ変換後のデータを基準値を用いて補正する必
要がなく、センサ信号処理装置での処理時間を短縮でき
る。また、このようにセンサ信号処理装置での処理時間
が短縮されると、センサ信号処理装置での処理時間に余
裕ができるので、センサ信号処理装置が検出信号を処理
するセンサエレメントの数を増やすことができる。この
ため、上記のように、第２実施例のＡ／Ｄ変換装置を用
いてセンサ信号処理装置を構成すれば、センサ及びセン
サ信号処理装置を含む制御装置全体の小型化・低コスト
化を図ることができる。
【０１３５】尚、上記応用例では、加速度センサ及び圧
力センサを例にとってセンサ信号処理装置を説明した
が、本発明のＡ／Ｄ変換装置は、温度センサ、トルクセ
ンサ、角速度センサ、位置センサ等、多種多様なセンサ
からの検出信号をＡ／Ｄ変換するのに利用できる。
力センサを例にとってセンサ信号処理装置を説明した
が、本発明のＡ／Ｄ変換装置は、温度センサ、トルクセ
ンサ、角速度センサ、位置センサ等、多種多様なセンサ
からの検出信号をＡ／Ｄ変換するのに利用できる。
【図１】 第１実施例のＡ／Ｄ変換装置全体の構成を表
す構成図である。
す構成図である。
【図２】 第１実施例のＡ／Ｄ変換装置の動作を説明す
る説明図である。
る説明図である。
【図３】 パルス遅延回路を構成する遅延ユニットの構
成例を説明する説明図である。
成例を説明する説明図である。
【図４】 第１実施例のＡ／Ｄ変換装置の変形例を説明
する説明図である。
する説明図である。
【図５】 第２実施例のＡ／Ｄ変換装置全体の構成を表
す構成図である。
す構成図である。
【図６】 第２実施例のＡ／Ｄ変換装置によるＡ／Ｄ変
換誤差低減効果を説明する説明図である。
換誤差低減効果を説明する説明図である。
【図７】 Ａ／Ｄ変換装置のセンサ信号処理装置への応
用例を説明する説明図である。
用例を説明する説明図である。
【図８】 従来のＡ／Ｄ変換装置の構成を表す構成図で
ある。
ある。
【図９】 従来のＡ／Ｄ変換装置の動作を説明する説明
図である。
図である。
【図１０】 Ａ／Ｄ変換装置で実現し得る電圧分解能と
ＣＭＯＳデザインルールとの関係を表す説明図である。
ＣＭＯＳデザインルールとの関係を表す説明図である。
【符号の説明】
２…遅延ユニット、１０，３０…パルス遅延回路、１２
…ラッチ＆エンコーダ、１６，４２…カウンタ、１８，
６２，６４…ラッチ回路、２０…Ａ／Ｄ変換部、２２…
非反転増幅回路、２４，３４…加算回路、３２…反転増
幅回路、３６…スイッチ、４０…ロジック部、４４…コ
ンパレータ、４６，５４…バッファ、５１…マイコン、
５２…選択スイッチ、６０…データ処理部、６６…演算
部、６８…調整・補正メモり、７０…補正処理部、１０
０…Ａ／Ｄ変換装置。
…ラッチ＆エンコーダ、１６，４２…カウンタ、１８，
６２，６４…ラッチ回路、２０…Ａ／Ｄ変換部、２２…
非反転増幅回路、２４，３４…加算回路、３２…反転増
幅回路、３６…スイッチ、４０…ロジック部、４４…コ
ンパレータ、４６，５４…バッファ、５１…マイコン、
５２…選択スイッチ、６０…データ処理部、６６…演算
部、６８…調整・補正メモり、７０…補正処理部、１０
０…Ａ／Ｄ変換装置。
Claims (24)
- 【請求項１】 入力電圧を数値データに変換するＡ／Ｄ
変換方法であって、 ゲート回路からなる第１遅延ユニットを複数段縦続接続
してなる第１パルス遅延回路に対して、前記入力電圧
を、前記各第１遅延ユニットの遅延時間を制御する信号
として入力すると共に、 ゲート回路からなる第２遅延ユニットを複数段縦続接続
してなる第２パルス遅延回路に対して、前記入力電圧
を、前記各第２遅延ユニットの遅延時間を前記第１パル
ス遅延回路とは逆方向に制御する信号として入力し、 更に、前記各パルス遅延回路を起動して各パルス遅延回
路内でパルス信号を伝送させた際に生じる伝送速度の比
率を数値化することで、前記入力電圧を数値データに変
換することを特徴とするＡ／Ｄ変換方法。 - 【請求項２】 前記第１パルス遅延回路には、前記各第
１遅延ユニットの遅延時間を制御する信号として、前記
入力電圧をｎ倍増幅した信号、若しくは、該増幅後の信
号に更に所定の第１オフセット電圧を加えた信号を入力
し、 前記第２パルス遅延回路には、前記各第２遅延ユニット
の遅延時間を制御する信号として、前記入力電圧をｍ倍
増幅（但し、ｍとｎとは正負の符号＋，−が異なる）し
た信号、若しくは、該増幅後の電圧に更に所定の第２オ
フセット電圧を加えた信号を入力することを特徴とする
請求項１に記載のＡ／Ｄ変換方法。 - 【請求項３】 入力電圧を数値データに変換するＡ／Ｄ
変換方法であって、 ゲート回路からなる第１遅延ユニットを複数段縦続接続
してなる第１パルス遅延回路に対して、前記入力電圧
を、前記各第１遅延ユニットの遅延時間を制御する信号
として入力すると共に、 ゲート回路からなる第２遅延ユニットを複数段縦続接続
してなる第２パルス遅延回路に対して、所定の基準電圧
を、前記各第２遅延ユニットの遅延時間を制御する信号
として入力し、 更に、前記各パルス遅延回路を起動して各パルス遅延回
路内でパルス信号を伝送させた際に生じる伝送速度の比
率を数値化することで、前記入力電圧を数値データに変
換することを特徴とするＡ／Ｄ変換方法。 - 【請求項４】 前記第１パルス遅延回路には、前記各第
１遅延ユニットの遅延時間を制御する信号として、前記
入力電圧若しくは該入力電圧をｎ倍増幅した電圧に所定
の第１オフセット電圧を加えた信号を入力することを特
徴とする請求項３に記載のＡ／Ｄ変換方法。 - 【請求項５】 前記各パルス遅延回路内でパルス信号を
伝送させた際に生じる伝送速度を表す情報として、前記
各パルス遅延回路内でパルス信号が通過した遅延ユニッ
トの段数を用いることを特徴とする請求項１〜請求項４
何れかに記載のＡ／Ｄ変換方法。 - 【請求項６】 前記各パルス遅延回路内でパルス信号を
伝送させた際に生じる伝送速度の比率を表す情報とし
て、前記第２パルス遅延回路内で前記パルス信号が通過
する第２遅延ユニットの段数が予め設定された設定段数
に達するまでの間に、前記第１パルス遅延回路内で前記
パルス信号が通過した第１遅延ユニットの段数を求める
ことを特徴とする請求項１〜請求項５何れかに記載のＡ
／Ｄ変換方法。 - 【請求項７】 前記第１パルス遅延回路及び第２パルス
遅延回路として、前記第１遅延ユニット及び第２遅延ユ
ニットが夫々リング状に連結されて前記パルス信号を周
回させるリングディレイラインを使用し、 前記各パルス遅延回路内で前記パルス信号が通過した遅
延ユニットの段数を、前記各リングディレイラインでの
パルス信号の周回回数若しくは該周回回数と周回位置と
により求めることを特徴とする請求項５又は請求項６に
記載のＡ／Ｄ変換方法。 - 【請求項８】 入力電圧を数値データに変換するＡ／Ｄ
変換装置であって、 ゲート回路からなる第１遅延ユニットを複数段縦続接続
することにより構成され、パルス信号を第１遅延ユニッ
トの遅延時間にて順次遅延しながら伝送させる第１パル
ス遅延回路と、 該第１パルス遅延回路に対して、前記入力電圧を、前記
各第１遅延ユニットの遅延時間を制御する信号として入
力する第１入力回路と、 ゲート回路からなる第２遅延ユニットを複数段縦続接続
することにより構成され、パルス信号を第２遅延ユニッ
トの遅延時間にて順次遅延しながら伝送させる第２パル
ス遅延回路と、 該第２パルス遅延回路に対して、前記入力電圧を、前記
各第２遅延ユニットの遅延時間を制御する信号として入
力する第２入力回路と、 前記各パルス遅延回路を起動して、前記各パルス遅延回
路内でパルス信号を伝送させ、そのとき前記各パルス遅
延回路内で生じる伝送速度の比率を数値化することで、
前記入力電圧の数値データを生成する制御手段と、 を備えたことを特徴とするＡ／Ｄ変換装置。 - 【請求項９】 前記第１入力回路は、前記入力電圧をｎ
倍増幅する第１増幅回路を備え、該増幅後の信号を、前
記各第１遅延ユニットの遅延時間を制御する信号として
前記第１パルス遅延回路に入力し、 前記第２入力回路は、前記入力電圧をｍ倍増幅（但し、
ｍとｎとは正負の符号＋，−が異なる）する第２増幅回
路を備え、該増幅後の信号を、前記各第２遅延ユニット
の遅延時間を制御する信号として前記第２パルス遅延回
路に入力することを特徴とする請求項８に記載のＡ／Ｄ
変換装置。 - 【請求項１０】 前記第１入力回路は、前記入力電圧若
しくは前記第１増幅回路にて増幅した入力電圧に第１オ
フセット電圧を加える第１電圧シフト回路を備え、前記
第２入力回路は、前記入力電圧若しくは前記第２増幅回
路にて増幅した入力電圧に第２オフセット電圧を加える
第２電圧シフト回路を備えることを特徴とする請求項９
に記載のＡ／Ｄ変換装置。 - 【請求項１１】 入力電圧を数値データに変換するＡ／
Ｄ変換装置であって、 ゲート回路からなる第１遅延ユニットを複数段縦続接続
することにより構成され、パルス信号を第１遅延ユニッ
トの遅延時間にて順次遅延しながら伝送させる第１パル
ス遅延回路と、 該第１パルス遅延回路に対して、前記入力電圧を、前記
各第１遅延ユニットの遅延時間を制御する信号として入
力する第１入力回路と、 ゲート回路からなる第２遅延ユニットを複数段縦続接続
することにより構成され、パルス信号を第２遅延ユニッ
トの遅延時間にて順次遅延しながら伝送させる第２パル
ス遅延回路と、 該第２パルス遅延回路に対して、所定の基準電圧を、前
記各第２遅延ユニットの遅延時間を制御する信号として
入力する第２入力回路と、 前記各パルス遅延回路を起動して、前記各パルス遅延回
路内でパルス信号を伝送させ、そのとき前記各パルス遅
延回路内で生じる伝送速度の比率を数値化することで、
前記入力電圧の数値データを生成する制御手段と、 を備えたことを特徴とするＡ／Ｄ変換装置。 - 【請求項１２】 前記第１入力回路は、前記入力電圧に
所定の第１オフセット電圧を加える第１電圧シフト回路
を備え、該第１電圧シフト回路にて前記入力電圧に前記
第１オフセット電圧を加えた信号を、前記各第１遅延ユ
ニットの遅延時間を制御する信号として前記第１パルス
遅延回路に入力することを特徴とする請求項１１に記載
のＡ／Ｄ変換装置。 - 【請求項１３】 前記第１入力回路は、前記入力電圧、
若しくは前記第１電圧シフト回路にて前記入力電圧に前
記第１オフセット電圧を加えた電圧を、ｎ倍増幅する第
１増幅回路を備えたことを特徴とする請求項１２に記載
のＡ／Ｄ変換装置。 - 【請求項１４】 前記第１パルス遅延回路及び第２パル
ス遅延回路は、互いに同一構成のパルス遅延回路からな
ることを特徴とする請求項１１〜請求項１３何れかに記
載のＡ／Ｄ変換装置。 - 【請求項１５】 前記制御手段は、 前記第１パルス遅延回路内でパルス信号が通過した第１
遅延ユニットの段数をカウントする第１カウント手段
と、 前記第２パルス遅延回路内でパルス信号が通過した第２
遅延ユニットの段数をカウントする第２カウント手段
と、 を備え、前記各カウント手段によりカウントされた前記
各遅延ユニットの段数の比率を数値化することで、前記
入力電圧の数値データを生成することを特徴とする請求
項８〜請求項１４何れかに記載のＡ／Ｄ変換装置。 - 【請求項１６】 前記制御手段は、前記第２カウント手
段にてカウントされる前記第２遅延ユニットの段数が予
め設定された設定段数に達するまでの間に、前記第１パ
ルス遅延回路内で前記パルス信号が通過した第１遅延ユ
ニットの段数を前記第１カウント手段にカウントさせ、
該第１カウント手段によるカウント結果を、前記入力電
圧の数値データとして出力することを特徴とする請求項
１５に記載のＡ／Ｄ変換装置。 - 【請求項１７】 前記第１パルス遅延回路及び第２パル
ス遅延回路は、夫々、前記第１遅延ユニット及び第２遅
延ユニットが夫々リング状に連結され、前記パルス信号
を周回させるリングディレイラインからなり、 前記第１カウント手段は、前記第１パルス遅延回路を構
成するリングディレイラインでのパルス信号の周回回数
をカウントする第１カウンタと、前記第１パルス遅延回
路を構成するリングディレイラインでのパルス信号の周
回位置を所定ビットのデジタルデータに変換して出力す
るエンコーダとを備え、外部から入力されるサンプリン
グ信号に従い、前記第１カウンタによるカウント結果及
び前記エンコーダにより得られたデジタルデータをラッ
チして出力するよう構成され、 前記第２カウント手段は、前記第２パルス遅延回路を構
成するリングディレイラインでのパルス信号の周回回数
をカウントする第２カウンタと、該第２カウンタによる
カウント値が前記設定段数に対応する設定値に達したか
否かを判定し、設定値に達したときに、第１カウント手
段に前記サンプリング信号を出力するコンパレータとを
備え、該コンパレータが出力するサンプリング信号にて
前記第２カウンタをリセットするよう構成されたことを
特徴とする請求項１６に記載のＡ／Ｄ変換装置。 - 【請求項１８】 前記制御手段は、 前記第１パルス遅延回路及び第２パルス遅延回路の起動
後、前記第２カウント手段を構成するコンパレータが出
力するサンプリング信号に同期して、前記第１カウント
手段からの出力をラッチし、前記第１カウンタによるカ
ウント結果を上位ビットデータ、前記エンコーダにより
得られたデジタルデータを下位ビットデータとするデジ
タルデータを、前記入力電圧の数値データとして出力す
る信号処理回路を備えることを特徴とする請求項１７に
記載のＡ／Ｄ変換装置。 - 【請求項１９】 前記制御手段は、 外部から入力される一定周期のマスタクロックに同期し
て、前記第１パルス遅延回路及び第２パルス遅延回路を
起動することにより、前記第１カウント手段及び第２カ
ウント手段を前記マスタクロックの一周期毎に動作させ
ると共に、その後前記第１カウント手段から出力される
前記第１カウンタによるカウント結果及び前記エンコー
ダにより得られたデジタルデータを、夫々、前記マスタ
クロックに同期してラッチし、前記第１カウンタによる
カウント結果を上位ビットデータ、前記エンコーダによ
り得られたデジタルデータを下位ビットデータとするデ
ジタルデータを、前記入力電圧の数値データとして出力
する信号処理回路を備えることを特徴とする請求項１７
に記載のＡ／Ｄ変換装置。 - 【請求項２０】 前記第２カウント手段を構成する前記
コンパレータは、前記設定段数に対応する設定値を外部
から設定変更可能に構成されていることを特徴とする請
求項１７〜請求項１９何れかに記載のＡ／Ｄ変換装置。 - 【請求項２１】 前記第１カウント手段の動作電源電圧
及び第２カウント手段の動作電源電圧は、前記第１パル
ス遅延回路及び第２パルス遅延回路へ前記各遅延ユニッ
トの遅延時間を制御する信号として入力される前記入力
電圧に対応した信号とは異なることを特徴とする請求項
１５〜請求項２０何れかに記載のＡ／Ｄ変換装置。 - 【請求項２２】 請求項９又は請求項１０に記載のＡ／
Ｄ変換装置において、 前記第１パルス遅延回路及び第２パルス遅延回路は、夫
々、前記第１遅延ユニット及び第２遅延ユニットが夫々
リング状に連結され、前記パルス信号を周回させるリン
グディレイラインからなり、 前記制御手段は、 前記第１パルス遅延回路を構成するリングディレイライ
ンでのパルス信号の周回回数をカウントする第１カウン
タと、前記第１パルス遅延回路を構成するリングディレ
イラインでのパルス信号の周回位置を所定ビットのデジ
タルデータに変換して出力するエンコーダとを備え、外
部から入力されるサンプリング信号に従い、前記第１カ
ウンタによるカウント結果及び前記エンコーダにより得
られたデジタルデータをラッチして出力するよう構成さ
れた第１カウント手段と、 前記第２パルス遅延回路を構成するリングディレイライ
ンでのパルス信号の周回回数をカウントする第２カウン
タと、該第２カウンタによるカウント値が前記設定段数
に対応する設定値に達したか否かを判定し、設定値に達
したときに、第１カウント手段に前記サンプリング信号
を出力するコンパレータとを備え、該コンパレータが出
力するサンプリング信号にて前記第２カウンタをリセッ
トするよう構成された第２カウント手段と、 を備え、更に、前記第１入力回路を構成する第１増幅回
路が入力電圧を増幅する倍率ｎ、及び、前記第２入力回
路を構成する第２増幅回路が入力電圧を増幅する倍率ｍ
には、夫々、ｎ＝０．０１〜５００、ｍ＝−０．０１〜
−１０００の範囲内の任意の値が設定されることを特徴
とするＡ／Ｄ変換装置。 - 【請求項２３】 請求項９又は請求項１０に記載のＡ／
Ｄ変換装置において、前記第１パルス遅延回路及び第２
パルス遅延回路は、夫々、前記第１遅延ユニット及び第
２遅延ユニットが夫々リング状に連結され、前記パルス
信号を周回させるリングディレイラインからなり、 前記制御手段は、 前記第１パルス遅延回路を構成するリングディレイライ
ンでのパルス信号の周回回数をカウントする第１カウン
タと、前記第１パルス遅延回路を構成するリングディレ
イラインでのパルス信号の周回位置を所定ビットのデジ
タルデータに変換して出力するエンコーダとを備え、外
部から入力されるサンプリング信号に従い、前記第１カ
ウンタによるカウント結果及び前記エンコーダにより得
られたデジタルデータをラッチして出力するよう構成さ
れた第１カウント手段と、 前記第２パルス遅延回路を構成するリングディレイライ
ンでのパルス信号の周回回数をカウントする第２カウン
タと、該第２カウンタによるカウント値が前記設定段数
に対応する設定値に達したか否かを判定し、設定値に達
したときに、第１カウント手段に前記サンプリング信号
を出力するコンパレータとを備え、該コンパレータが出
力するサンプリング信号にて前記第２カウンタをリセッ
トするよう構成された第２カウント手段と、 を備え、更に、前記第１入力回路を構成する第１増幅回
路が入力電圧を増幅する倍率ｎ、及び、前記第２入力回
路を構成する第２増幅回路が入力電圧を増幅する倍率ｍ
は、倍率ｎの絶対値が倍率ｍの絶対値よりも小さくなる
よう設定されることを特徴とするＡ／Ｄ変換装置。 - 【請求項２４】 請求項１０に記載のＡ／Ｄ変換装置に
おいて、 前記第１パルス遅延回路及び第２パルス遅延回路は、夫
々、前記第１遅延ユニット及び第２遅延ユニットが夫々
リング状に連結され、前記パルス信号を周回させるリン
グディレイラインからなり、 前記制御手段は、 前記第１パルス遅延回路を構成するリングディレイライ
ンでのパルス信号の周回回数をカウントする第１カウン
タと、前記第１パルス遅延回路を構成するリングディレ
イラインでのパルス信号の周回位置を所定ビットのデジ
タルデータに変換して出力するエンコーダとを備え、外
部から入力されるサンプリング信号に従い、前記第１カ
ウンタによるカウント結果及び前記エンコーダにより得
られたデジタルデータをラッチして出力するよう構成さ
れた第１カウント手段と、 前記第２パルス遅延回路を構成するリングディレイライ
ンでのパルス信号の周回回数をカウントする第２カウン
タと、該第２カウンタによるカウント値が前記設定段数
に対応する設定値に達したか否かを判定し、設定値に達
したときに、第１カウント手段に前記サンプリング信号
を出力するコンパレータとを備え、該コンパレータが出
力するサンプリング信号にて前記第２カウンタをリセッ
トするよう構成された第２カウント手段と、 を備え、 更に、前記第１入力回路を構成する第１増幅回路が入力
電圧を増幅する倍率ｎ及び第１電圧シフト回路が加える
第１オフセット電圧と、前記第２入力回路を構成する第
２増幅回路が入力電圧を増幅する倍率ｍ及び第２電圧シ
フト回路が加える第２オフセット電圧とは、 前記第２パルス遅延回路に前記第２遅延ユニットの遅延
時間を制御する信号として入力される信号の方が、第１
パルス遅延回路に前記第１遅延ユニットの遅延時間を制
御する信号として入力される信号に比べて、電圧範囲が
広く、且つ、より低い電圧まで変化するように設定され
ることを特徴とするＡ／Ｄ変換装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001213966A JP4396063B2 (ja) | 2001-07-13 | 2001-07-13 | Ａ／ｄ変換方法及び装置 |
| US10/192,605 US6850178B2 (en) | 2001-07-13 | 2002-07-10 | Analog-to-digital conversion method and device |
| DE10231999.5A DE10231999B4 (de) | 2001-07-13 | 2002-07-15 | Analog/Digital-Umwandlungsverfahren und dazugehörige Vorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001213966A JP4396063B2 (ja) | 2001-07-13 | 2001-07-13 | Ａ／ｄ変換方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003032113A true JP2003032113A (ja) | 2003-01-31 |
| JP4396063B2 JP4396063B2 (ja) | 2010-01-13 |
Family
ID=19048862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001213966A Expired - Fee Related JP4396063B2 (ja) | 2001-07-13 | 2001-07-13 | Ａ／ｄ変換方法及び装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6850178B2 (ja) |
| JP (1) | JP4396063B2 (ja) |
| DE (1) | DE10231999B4 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006126338A1 (ja) * | 2005-05-27 | 2006-11-30 | Fuetrek Co., Ltd | アナログデジタルコンバータ |
| JP2007158400A (ja) * | 2005-11-30 | 2007-06-21 | Denso Corp | Ａ／ｄ変換回路 |
| JP2010050529A (ja) * | 2008-08-19 | 2010-03-04 | Nec Electronics Corp | パルス位相差検出回路及びこれを用いたａ／ｄ変換回路 |
| JP2010520669A (ja) * | 2007-02-28 | 2010-06-10 | イグザー コーポレイション | 高周波デジタル制御ｓｍｐｓ向けの広域入力ウィンドウ非線形アナログ−デジタルコンバータ |
| JP2010141685A (ja) * | 2008-12-12 | 2010-06-24 | Denso Corp | パルス遅延回路およびａ／ｄ変換回路 |
| JP2011071784A (ja) * | 2009-09-28 | 2011-04-07 | Olympus Corp | アナログデジタル変換回路 |
| JP2012124833A (ja) * | 2010-12-10 | 2012-06-28 | Denso Corp | Ａ／ｄ変換回路 |
| US8520796B2 (en) | 2010-07-02 | 2013-08-27 | Olympus Corporation | Signal transfer circuit and image pickup device |
| JP2021520756A (ja) * | 2019-03-18 | 2021-08-19 | シェンチェン グーディックス テクノロジー カンパニー リミテッド | 時間−デジタル変換回路および関連する方法 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6958721B2 (en) * | 2003-09-18 | 2005-10-25 | The Regents Of The University Of Colorado | Matched delay line voltage converter |
| US7315270B2 (en) * | 2005-03-04 | 2008-01-01 | The Regents Of The University Of Colorado | Differential delay-line analog-to-digital converter |
| JP4232755B2 (ja) * | 2005-04-05 | 2009-03-04 | 株式会社デンソー | イメージセンサ及びイメージセンサの制御方法 |
| JP3992049B2 (ja) * | 2005-04-21 | 2007-10-17 | 株式会社デンソー | Ａ／ｄ変換回路の試験方法、及びａ／ｄ変換回路 |
| US7106239B1 (en) * | 2005-08-03 | 2006-09-12 | Qualcomm Incorporated | Rail-to-rail delay line for time analog-to-digital converters |
| JP2007104475A (ja) * | 2005-10-06 | 2007-04-19 | Denso Corp | Ａ／ｄ変換方法及び装置 |
| JP4626581B2 (ja) * | 2006-05-15 | 2011-02-09 | 株式会社デンソー | 数値化装置 |
| JP4702179B2 (ja) * | 2006-05-22 | 2011-06-15 | 株式会社デンソー | Ａ／ｄ変換回路 |
| EP1995874B1 (en) * | 2007-05-17 | 2010-02-03 | Denso Corporation | A/D converter circuit and A/D conversion method |
| EP1995875B1 (en) * | 2007-05-17 | 2010-07-28 | Denso Corporation | A/D converter circuit and A/D conversion method |
| WO2009146242A1 (en) * | 2008-05-29 | 2009-12-03 | Board Of Regents, The University Of Texas System | Performing analog-to-digital conversion by computing delay time between traveling waves in transmission lines |
| JP2009302640A (ja) * | 2008-06-10 | 2009-12-24 | Olympus Corp | 固体撮像装置 |
| WO2010116737A1 (ja) * | 2009-04-09 | 2010-10-14 | オリンパス株式会社 | Ａ／ｄ変換装置 |
| JP5536584B2 (ja) * | 2010-08-06 | 2014-07-02 | オリンパス株式会社 | 時間検出回路、ａｄ変換器、および固体撮像装置 |
| JP5206833B2 (ja) | 2010-09-28 | 2013-06-12 | 株式会社デンソー | Ａ／ｄ変換回路 |
| JP5749579B2 (ja) * | 2011-06-14 | 2015-07-15 | オリンパス株式会社 | Ａｄ変換回路および固体撮像装置 |
| JP5738739B2 (ja) * | 2011-10-27 | 2015-06-24 | オリンパス株式会社 | 固体撮像装置 |
| JP6244714B2 (ja) * | 2013-07-25 | 2017-12-13 | 富士通株式会社 | 電子回路 |
| JP6819114B2 (ja) * | 2016-07-25 | 2021-01-27 | セイコーエプソン株式会社 | コンパレーター、回路装置、物理量センサー、電子機器及び移動体 |
| JP7151260B2 (ja) * | 2018-08-08 | 2022-10-12 | 株式会社デンソー | Ａ／ｄ変換回路 |
| WO2020124469A1 (zh) * | 2018-12-20 | 2020-06-25 | 深圳市汇顶科技股份有限公司 | 模数转换电路、图像传感器和模数转换方法 |
| WO2020124470A1 (zh) * | 2018-12-20 | 2020-06-25 | 深圳市汇顶科技股份有限公司 | 模数转换电路、图像传感器和模数转换方法 |
| JP7806447B2 (ja) * | 2021-11-09 | 2026-01-27 | 富士電機株式会社 | 集積回路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2868266B2 (ja) * | 1990-01-25 | 1999-03-10 | 株式会社日本自動車部品総合研究所 | 信号位相差検出回路及び信号位相差検出方法 |
| JP2757600B2 (ja) | 1991-07-30 | 1998-05-25 | 株式会社デンソー | 時間ａ／ｄ変換回路 |
| JP3064644B2 (ja) | 1992-03-16 | 2000-07-12 | 株式会社デンソー | Ａ／ｄ変換回路 |
| JP3203909B2 (ja) * | 1993-11-26 | 2001-09-04 | 株式会社デンソー | Ａ／ｄ変換装置 |
| JPH1144585A (ja) | 1997-05-28 | 1999-02-16 | Denso Corp | センサ装置 |
| JP3915238B2 (ja) | 1997-06-10 | 2007-05-16 | 株式会社デンソー | センサ装置 |
| EP1024348B1 (en) | 1999-01-28 | 2011-07-27 | Denso Corporation | Low-frequency noise removing method and a related CMOS sensing circuit |
| JP3292182B2 (ja) | 1999-01-28 | 2002-06-17 | 株式会社デンソー | 低周波ノイズ除去方法及びｃｍｏｓセンサ回路 |
| JP2001084505A (ja) * | 1999-09-17 | 2001-03-30 | Fujitsu Ltd | 電流ドライバ回路 |
| US6307496B1 (en) | 1999-10-04 | 2001-10-23 | Denso Corporation | Sensing apparatus including an A/D conversion circuit for detecting a physical quantity |
| DE10003701C1 (de) * | 2000-01-28 | 2001-09-06 | Infineon Technologies Ag | Analog-Digital-Wandler |
| JP2002118467A (ja) * | 2000-10-11 | 2002-04-19 | Denso Corp | Ａ／ｄ変換回路 |
-
2001
- 2001-07-13 JP JP2001213966A patent/JP4396063B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-10 US US10/192,605 patent/US6850178B2/en not_active Expired - Lifetime
- 2002-07-15 DE DE10231999.5A patent/DE10231999B4/de not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101237728B1 (ko) * | 2005-05-27 | 2013-02-26 | 가부시키가이샤 퓨트렉 | 아날로그 디지털 컨버터 |
| US7391353B2 (en) | 2005-05-27 | 2008-06-24 | Fuetrek Co., Ltd. | Analog/digital converter |
| WO2006126338A1 (ja) * | 2005-05-27 | 2006-11-30 | Fuetrek Co., Ltd | アナログデジタルコンバータ |
| JP2007158400A (ja) * | 2005-11-30 | 2007-06-21 | Denso Corp | Ａ／ｄ変換回路 |
| JP2010520669A (ja) * | 2007-02-28 | 2010-06-10 | イグザー コーポレイション | 高周波デジタル制御ｓｍｐｓ向けの広域入力ウィンドウ非線形アナログ−デジタルコンバータ |
| JP2010050529A (ja) * | 2008-08-19 | 2010-03-04 | Nec Electronics Corp | パルス位相差検出回路及びこれを用いたａ／ｄ変換回路 |
| JP2010141685A (ja) * | 2008-12-12 | 2010-06-24 | Denso Corp | パルス遅延回路およびａ／ｄ変換回路 |
| JP2011071784A (ja) * | 2009-09-28 | 2011-04-07 | Olympus Corp | アナログデジタル変換回路 |
| US8284092B2 (en) | 2009-09-28 | 2012-10-09 | Olympus Corporation | Analog/digital conversion circuit |
| US8520796B2 (en) | 2010-07-02 | 2013-08-27 | Olympus Corporation | Signal transfer circuit and image pickup device |
| JP2012124833A (ja) * | 2010-12-10 | 2012-06-28 | Denso Corp | Ａ／ｄ変換回路 |
| JP2021520756A (ja) * | 2019-03-18 | 2021-08-19 | シェンチェン グーディックス テクノロジー カンパニー リミテッド | 時間−デジタル変換回路および関連する方法 |
| JP7137636B2 (ja) | 2019-03-18 | 2022-09-14 | シェンチェン グディックス テクノロジー カンパニー，リミテッド | 時間－デジタル変換回路および関連する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030011502A1 (en) | 2003-01-16 |
| DE10231999A1 (de) | 2003-01-23 |
| US6850178B2 (en) | 2005-02-01 |
| DE10231999B4 (de) | 2015-06-11 |
| JP4396063B2 (ja) | 2010-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003032113A (ja) | Ａ／ｄ変換方法及び装置 | |
| JP6488650B2 (ja) | クロック生成回路、逐次比較型ａｄ変換器および集積回路 | |
| JP2002118467A (ja) | Ａ／ｄ変換回路 | |
| US7450049B2 (en) | Digitization apparatus | |
| US10827144B2 (en) | Image sensor chip that feeds back voltage and temperature information, and an image processing system having the same | |
| US20190013820A1 (en) | Analog-digital converter | |
| US9515671B1 (en) | Apparatus for gain selection with compensation for parasitic elements and associated methods | |
| JP2007104475A (ja) | Ａ／ｄ変換方法及び装置 | |
| US20080012604A1 (en) | Low-voltage detection circuit | |
| JP4725418B2 (ja) | 時間計測回路 | |
| US20130044017A1 (en) | Pipeline a/d converter and a/d converting method | |
| US20080001668A1 (en) | Impedance control device and impedance control method | |
| JP5891811B2 (ja) | 全差動増幅回路、コンパレーター回路、ａ／ｄ変換回路、及び電子機器 | |
| JP2002217758A (ja) | フィルタ機能を有する信号レベル検出方法及び装置 | |
| JP4921329B2 (ja) | Ａ／ｄ変換回路 | |
| US7248197B2 (en) | A/D converter that is implemented using only digital circuit components and digital signal processing | |
| JP4702179B2 (ja) | Ａ／ｄ変換回路 | |
| JP4645734B2 (ja) | パルス遅延回路およびａ／ｄ変換回路 | |
| JP2005217870A (ja) | Ａ／ｄ変換装置 | |
| JP2003218698A (ja) | 並列型ａｄ変換器 | |
| US7026972B2 (en) | A/D converter | |
| JP5340838B2 (ja) | 時間ａｄ変換器及び固体撮像装置 | |
| JP2006351021A (ja) | レギュレータ | |
| US20060049855A1 (en) | Integrated circuit | |
| JP2003060504A (ja) | Ａ／ｄ変換装置およびａ／ｄコンバータ用誤差補正装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070905 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090929 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091012 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131030 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |