JP2003031687A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ウェル分離を要せず、各素子領域に別々の基
板電位を設定可能とする半導体集積回路装置を提供す
る。 【解決手段】 第１のシリコン基板１にトレンチキャパ
シタＣが配列形成される。シリコン基板１の表面は絶縁
膜１４，１５で覆って、この上に第２のシリコン基板２
が接着される。第２のシリコン基板２には、トレンチキ
ャパシタＣと共にＤＲＡＭセルを構成するＭＩＳＦＥＴ
−ＱＭと、ロジック回路を構成するＭＩＳＦＥＴ−ＱＳ
が形成される。トレンチキャパシタＣは、ＤＲＡＭセル
アレイの領域を越えて配列形成されている。ＭＩＳＦＥ
Ｔ−ＱＭのソース拡散層２４は、これを貫通し更に絶縁
膜１４を貫通して埋め込まれた蓄積電極プラグ２６によ
り、キャパシタＣの蓄積電極１３に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に係り、特にＤＲＡＭとロジック回路を混載するに
適した集積回路装置とその製造方法に関する。

【０００２】

【従来の技術】近年、ＭＰＵ等のロジックＬＳＩチップ
にＤＲＡＭを混載するシステムＬＳＩが製造されるよう
になっている。この様な混載により、ＤＲＡＭチップと
ロジックＬＳＩチップを別々に製造してシステムを構成
する場合に比べて、チップ数の削減により省スペースが
図られる他、ＤＲＡＭとロジック回路との間のデータ転
送を高速に且つ少ない消費電力で行うことができるとい
った効果が得られる。

【０００３】しかし、ＤＲＡＭ混載ＬＳＩでは、ロジッ
ク回路の製造プロセスにＤＲＡＭの製造プロセスが加わ
るため、製造プロセス増大によるコストアップや製造期
間の長期化といった問題がある。また要求されるＤＲＡ
Ｍの規模等、品種毎に仕様が多様化するため、多種のマ
スクが必要になり、更にマスク毎に製造プロセスの調整
が必要になる。これも、コストアップや製造期間の長期
化につながる。

【０００４】これに対して、ＤＲＡＭ混載に好ましい集
積回路構造として、半導体基板にトレンチキャパシタを
配列形成し、この上に半導体層を成長させ、この半導体
層にトレンチキャパシタと共にＤＲＡＭセルを構成する
ＭＯＳトランジスタと、周辺回路を構成するＭＯＳトラ
ンジスタを形成するようにしたものが先に提案されてい
る（特開平１１−３５４７３９号公報）。ここでは例え
ば、ＬＳＩチップの中でトレンチキャパシタの配列領域
を一定規模とし、そのトレンチキャパシタ領域の適当な
範囲を用いてＤＲＡＭを構成することを可能とすること
で、多品種のＤＲＡＭ混載ＬＳＩの製造を可能としてい
る。

【０００５】

【発明が解決しようとする課題】しかし、トレンチキャ
パシタが配列形成された半導体基板とこの上に成長させ
た半導体層との間が電気的に絶縁分離されないと、ＤＲ
ＡＭセルアレイの基板電位とロジック回路の基板電位を
別の電位に設定することができない。即ちロジック領域
の基板領域直下にトレンチキャパシタが存在すると、ロ
ジック回路領域に、ＤＲＡＭセルアレイと異なる基板電
位を与えるためのウェルを形成することも容易ではな
い。また、素子が形成された領域上に成長させた半導体
層は結晶欠陥が多いため、歩留まりよくＬＳＩを製造す
ることが困難になる。

【０００６】この発明は、ウェル分離を要せず、各素子
領域に別々の基板電位を設定可能とする半導体集積回路
装置を提供することを目的としている。この発明はま
た、ＤＲＡＭ混載として、ロジック回路領域とＤＲＡＭ
セルアレイ領域に対して別の基板電位を容易に設定でき
るようにした半導体集積回路装置とその製造方法を提供
することを目的としている。

【０００７】

【課題を解決するための手段】この発明に係る半導体集
積回路装置は、第１の半導体基板と、この第１の半導体
基板に形成された複数の第１の半導体素子と、前記第１
の半導体基板上に前記第１の半導体素子を覆う絶縁層を
介して接着された第２の半導体基板と、この第２の半導
体基板に複数個形成され、それぞれ前記絶縁層を貫通し
て前記第１の半導体基板内の対応する第１の半導体素子
と接続された第２の半導体素子と、を有することを特徴
とする。

【０００８】この発明によると、二つの半導体基板は、
絶縁層を介して接着され、それぞれの基板に形成された
半導体素子の幾つかは、絶縁層を貫通して相互に接続さ
れる。この場合、二つの半導体基板の間は基本的に絶縁
層により分離されているから、上部の半導体素子と下部
の半導体素子の基板領域には、ウェル分離を行うことな
く、それぞれ別の基板電位を与えることができる。ま
た、第１の半導体基板に基板電位を与えるためには例え
ば、第２の半導体素子を覆う層間絶縁膜上に配線を形成
し、これを第２の半導体基板の素子分離領域を貫通して
第１の半導体基板に接続させるようにすればよい。

【０００９】特にこの発明は、好ましくはＤＲＡＭ混載
ＬＳＩに適用される。この場合、第１の半導体基板に形
成される第１の半導体素子は、トレンチキャパシタであ
り、第２の半導体基板に形成される第２の半導体素子
は、対応するトレンチキャパシタの端子電極に接続され
てトレンチキャパシタと共にＤＲＡＭセルを構成するＭ
ＩＳＦＥＴである。そして、ＤＲＡＭセルが配列された
セルアレイの周辺の第２の半導体基板には、ロジック回
路が形成される。

【００１０】この様なＤＲＡＭ混載ＬＳＩ構造とすれ
ば、ＤＲＡＭセルアレイの基板電位と、ロジック回路の
基板電位を、それぞれ別電位に設定することが容易にで
きる。即ち、第１の半導体素子が形成された第１の半導
体基板と、第２の半導体素子が形成された第２の半導体
基板とは絶縁膜により分離されているから、これらに異
なる基板電位を与えることが、複雑なウェル形成を要せ
ず可能になる。また、セルアレイのＭＩＳＦＥＴとロジ
ック回路のＭＩＳＦＥＴを主要なプロセスを共有して製
造することができ、ＤＲＡＭ混載ＬＳＩのコスト低下と
製造期間の短縮が可能である。

【００１１】またＤＲＡＭ混載の場合好ましくは、第１
の半導体基板には、ＤＲＡＭセルが形成されるアレイ領
域の全周の外側にＤＲＡＭセルに使用されないトレンチ
キャパシタが配置されるようにする。これにより、トレ
ンチキャパシタ形成時のパターン規則性がＤＲＡＭセル
アレイ領域を越えて確保され、高い歩留まりを得ること
ができる。また第１の半導体基板のロジック回路の領域
の下にセルアレイに使用されないトレンチキャパシタが
埋設されてもよく、キャパシタ形成時にパターンに規則
性を保つために余分なスペースをとる必要がなくなり、
高集積化が可能になる。更にまた、トレンチキャパシタ
が配列形成された同じ半導体基板を用いて、混載するＤ
ＲＡＭの規模の異なる多品種製品を作ることができる。

【００１２】具体的にＤＲＡＭセルアレイを構成する場
合、トレンチキャパシタは第１の半導体基板にマトリク
ス配列される。そして、第２の半導体基板は、素子分離
絶縁膜によって二つのトレンチキャパシタの領域にまた
がるように素子形成領域が区画され、各素子形成領域
に、ワード線に接続されるゲート電極と、ビット線に接
続される共通ドレインと、絶縁層を貫通して対応するト
レンチキャパシタの端子電極に接続されたソースとを有
する二つのＭＩＳＦＥＴが形成される。

【００１３】ＤＲＡＭセルアレイのＭＩＳＦＥＴは、第
２の半導体基板の上面をチャネル領域とする平面型ＭＩ
ＳＦＥＴとしてもよいし、或いは、第２の半導体基板に
形成されたトレンチの側壁をチャネル領域とし、トレン
チに埋め込まれたゲート電極を有する縦型ＭＩＳＦＥＴ
としてもよい。平面型ＭＩＳＦＥＴの場合、第２の半導
体基板の上面からの不純物拡散により形成されたソース
及びドレインを有する。そして、ソース及びその下の絶
縁層を貫通して埋め込まれた蓄積電極プラグによりソー
スと対応するトレンチキャパシタの端子電極が接続され
る。縦型ＭＩＳＦＥＴは、第２の半導体基板の接着前に
絶縁層に埋め込まれてトレンチキャパシタの端子電極に
接続された蓄積電極プラグからの第２の半導体基板の底
部への不純物拡散により形成されたソースと、第２の半
導体基板の上面からの不純物拡散により形成されたドレ
インとを備えて構成される。

【００１４】この発明に係る半導体集積回路装置の製造
方法は、第１の半導体基板に複数のトレンチキャパシタ
を形成する工程と、トレンチキャパシタが形成された前
記第１の半導体基板に絶縁層を介して第２の半導体基板
を接着する工程と、前記第２の半導体基板にＤＲＡＭセ
ルアレイを構成するＭＩＳＦＥＴとＤＲＡＭセルアレイ
領域の周辺に配置されたロジック回路用のＭＩＳＦＥＴ
を形成する工程と、前記ＤＲＡＭセルアレイ領域の各Ｍ
ＩＳＦＥＴの拡散層を対応するトレンチキャパシタの端
子電極に接続するために前記拡散層及びその直下の前記
絶縁層を貫通して蓄積電極プラグを埋め込み形成する工
程と、を有することを特徴とする。

【００１５】この様な製造方法により、ＤＲＡＭセルア
レイとロジック回路のＭＩＳＦＥＴを平面型ＭＩＳＦＥ
Ｔとして、その製造プロセスを共有して、ＤＲＡＭマク
ロ規模の異なる混載ＬＳＩを得ることができる。

【００１６】この発明に係る半導体集積回路装置の製造
方法は、第１の半導体基板に複数のトレンチキャパシタ
を形成する工程と、トレンチキャパシタが形成された前
記第１の半導体基板に絶縁層を形成する工程と、前記絶
縁層に前記各トレンチキャパシタの端子電極に接続され
る蓄積電極プラグを埋め込む工程と、前記蓄積電極プラ
グが埋め込まれた絶縁層上に第２の半導体基板を接着す
る工程と、前記第２の半導体基板のＤＲＡＭセルアレイ
領域に、前記蓄積電極プラグからの不純物拡散により前
記第２の半導体基板の底部に形成されたソース、前記第
２の半導体基板に形成されたトレンチに埋め込まれた埋
め込みゲート電極、及び前記第２の半導体基板の上面に
形成されたドレインを有する複数の縦型ＭＩＳＦＥＴを
形成する工程と、を有することを特徴とする。

【００１７】この様な製造方法により、第１の半導体基
板に形成されたトレンチキャパシタと第２の半導体基板
に形成された縦型ＭＩＳＦＥＴとから構成されるＤＲＡ
Ｍセルアレイを得ることができる。この場合、ＤＲＡＭ
セルアレイの周辺のロジック回路のＭＩＳＦＥＴは、縦
型ＭＩＳＦＥＴの埋め込みゲート電極に接続されてワー
ド線となる平面型ゲート電極とドレイン拡散層の形成工
程とを共有して、平面型ＭＩＳＦＥＴとして形成するこ
とができる。

【００１８】またこの発明の方法において、好ましく
は、複数のトレンチキャパシタの形成工程は、第１の半
導体基板に複数のトレンチを形成する工程と、前記各ト
レンチの内壁にキャパシタ絶縁膜を形成した後、前記第
１の半導体基板に端子電極層を堆積する工程と、前記端
子電極層と前記第１の半導体基板の裏面との間に電圧を
印加して前記キャパシタ絶縁膜の良否判定テストを行う
工程と、前記端子電極層をエッチバックして各トレンチ
毎に分離された端子電極を埋め込む工程とを有するもの
とする。この様な工程により、ＤＲＡＭ混載ＬＳＩの製
造プロセス途中で、トレンチキャパシタの良否を判定す
れば、歩留まり向上を図ることができる。

【００１９】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１Ａは、この発明の実施の形態によ
るＤＲＡＭ混載ＬＳＩチップのＤＲＡＭセルアレイの領
域からロジック回路領域にまたがる範囲のレイアウトで
あり、図１Ｂは図１ＡのＩ−Ｉ’断面図である。この実
施の形態においては、素子基板として、二つのシリコン
基板１，２を接着してなる貼り合わせ基板を用いてい
る。第１のシリコン基板１には、第１の半導体素子とし
て、ＤＲＡＭセルに用いられる複数のトレンチキャパシ
タＣが、ＤＲＡＭセルアレイ領域を越えてロジック回路
領域にまで、マトリクス状に配列形成されている。

【００２０】なお、実際にトレンチキャパシタＣが形成
される範囲とＤＲＡＭセルアレイの範囲の関係について
は、好ましくは、ＤＲＡＭセルアレイ領域の全周につい
て、ＤＲＡＭセルアレイ領域の外側に使用されないトレ
ンチキャパシタが配置されるようにする。このようにす
ると、トレンチキャパシタ加工時に、ＤＲＡＭセルアレ
イの範囲を超えてパターンの規則性を確保することにな
り、歩留まり向上のために好ましい。

【００２１】第１のシリコン基板１のトレンチキャパシ
タＣが形成される領域はｎ型であって、このｎ型領域が
複数のトレンチキャパシタＣの共通プレート電極とな
る。トレンチ１１の底面及び側面にキャパシタ絶縁膜１
２が形成され、各トレンチ１１に、多結晶シリコンから
なる端子電極（蓄積電極）１３が埋め込まれている。こ
の構造は、キャパシタが形成される第１のシリコン基板
１にｐｎ接合が形成されないため、寄生トランジスタの
心配がない。従って、通常寄生トランジスタリークを防
ぐために必要となるキャパシタ上部側壁部の厚い絶縁膜
埋め込みが不要となる。これにより、キャパシタ上部の
蓄積電極１３のプラグ抵抗を低減できるため、従来より
もアクセス速度の向上が可能になる。また、トレンチ上
部までキャパシタとして用いることができるため、従来
とトレンチ深さが同じでもキャパシタ容量を大きくする
ことができる。

【００２２】この様に形成されたトレンチキャパシタＣ
の蓄積電極１３の表面は、シリコン酸化膜等の絶縁膜１
４で覆われ、トレンチキャパシタＣの間も絶縁膜１５で
覆われる。そして第２のシリコン基板２は、これらの絶
縁膜１４，１５により第１のシリコン基板１と絶縁分離
された状態で接着されている。第２のシリコン基板２は
接着時は厚いが、接着後、適当な厚みに調整されたシリ
コン層を持つＳＯＩ基板となっている。

【００２３】第２のシリコン基板２には、ｐ型素子形成
領域２１が区画されるように、素子分離絶縁膜２２がＳ
ＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉ
ｏｎ）等により埋め込まれている。そして各素子形成領
域２１に、第２の半導体素子として、ＭＩＳＦＥＴ−Ｑ
Ｍ，ＱＳが形成されている。即ち、ＤＲＡＭセルアレイ
領域には、シリコン基板１側のトレンチキャパシタＣと
共にＤＲＡＭセルを構成するメモリトランジスタである
ＭＩＳＦＥＴ−ＱＭが形成され、ロジック回路領域に
は、ロジック回路用ＭＩＳＦＥＴ−ＱＳが形成されてい
る。

【００２４】ＭＩＳＦＥＴ−ＱＭは、素子形成領域２１
上にゲート絶縁膜２８を介して形成されたゲート電極２
３と、ソース、ドレインとなるｎ型拡散層２４，２５と
を有する平面型ＭＩＳＦＥＴである。ゲート電極２３
は、図１Ａに示すように、ＤＲＡＭセルアレイ内で一方
向に連続的にパターン形成されて、ワード線ＷＬとな
る。ＤＲＡＭセルアレイ領域では、一つの素子形成領域
２１に、ドレインとなるｎ型拡散層２５を共有して二つ
のＭＩＳＦＥＴ−ＱＭが形成される。ロジック回路領域
のＭＩＳＦＥＴ−ＱＳは、例えばＤＲＡＭセルアレイの
ＭＩＳＦＥＴ−ＱＭと同時に形成された、ゲート電極２
３及びｎ型拡散層２４，２５を有する平面型ＭＩＳＦＥ
Ｔである。或いはこれらのＭＩＳＦＥＴ−ＱＳ，ＱＭは
別々の工程で形成することもあり得る。

【００２５】ＭＩＳＦＥＴが形成された面は層間絶縁膜
３０で平坦に覆われる。ＤＲＡＭセルアレイ領域では、
ＭＩＳＦＥＴのソース領域に、層間絶縁膜３０を貫通し
て多結晶シリコンによる蓄積電極プラグ２６が埋め込ま
れる。このとき貫通孔は、第２のシリコン基板２のソー
ス拡散層２４を貫通し、更にトレンチキャパシタＣを覆
う絶縁膜１４を貫通するように設けられる。これによ
り、ＤＲＡＭセルアレイ領域では、ＭＩＳＦＥＴ−ＱＭ
のソースとなるｎ型拡散層２４が、蓄積電極プラグ２６
を介して、対応するトレンチキャパシタＣの蓄積電極１
３に接続される。

【００２６】この構造では、ｎ型拡散層２４は、予め形
成せず、蓄積電極プラグ２６のｎ型不純物を拡散させる
ことによって、ＭＩＳＦＥＴ−ＱＭのチャネル側への伸
びが小さい拡散層を得ることが可能になる。これによ
り、ＭＩＳＦＥＴ−ＱＭのゲート長（チャネル長）を微
細にすることができる。ロジック回路領域にあるトレン
チキャパシタＣは、この実施の形態の場合使用されず、
埋め込まれたままである。

【００２７】層間絶縁膜３０上は更に層間絶縁膜３１で
覆われる。この層間絶縁膜３１に、配線のコンタクトプ
ラグ２７が埋め込まれ、ＤＲＡＭセルアレイではビット
線３２が、ロジック回路領域にはソース、ドレイン、ゲ
ート等の配線３３がそれぞれ形成される。

【００２８】以下にこの実施の形態の製造工程を具体的
に説明する。以下の製造工程図には、必要に応じて図１
Ａに対応する平面図と、図１Ｂに対応する断面図を用い
る。図２Ａ及び図２Ｂは、第１のシリコン基板１にトレ
ンチ１１を形成した状態についての平面図と断面図であ
る。ｎ型のシリコン基板１に、リソグラフィとＲＩＥに
より絶縁膜１５からなるマスクパターンを形成し、この
マスクパターンを用いてシリコン基板１を異方性ドライ
エッチングによりエッチングして、基板全体に実質的に
同じ寸法と規則で並んだトレンチ１１を形成する。ここ
では、トレンチ１１は、図２Ａに示すように、細長い矩
形の開口を持つ場合を示しているが、セル設計により任
意に変更することができる。

【００２９】次に、図３に示すように、トレンチ１１の
内壁にキャパシタ絶縁膜１２を形成した後、多結晶シリ
コン膜等の堆積とエッチバックにより、トレンチ１１内
に蓄積電極１３を埋め込む。これにより、トレンチキャ
パシタＣが得られる。キャパシタ絶縁膜１２としては、
シリコン窒化膜、シリコン酸化膜、タンタル酸化膜その
他の絶縁膜或いはこれらの複合膜が用いられるが、特に
後の高温工程に耐性を有するものとして、シリコン窒化
膜、シリコン酸化膜或いはこれらの複合膜が好ましい。
蓄積電極１３は、熱に強い多結晶シリコンや非晶質シリ
コン、或いはシリコン・ゲルマニウムが好ましく、また
端子電極として用いるためにリン，砒素或いはボロンを
ドープした低抵抗膜が適している。

【００３０】なおシリコン基板１は、複数のキャパシタ
に共通のプレート電極となることから、少なくともトレ
ンチ１１に沿った領域に低抵抗ｎ型層又はｐ型層が形成
されることが好ましい。従って、キャパシタ絶縁膜１２
の形成前に、リンや砒素，ボロンのイオン注入、又は固
相拡散やエピタキシャル成長を利用して低抵抗層を形成
するようにする。或いはもともと低抵抗の基板１を用い
てもよい。

【００３１】この実施の形態の場合、蓄積電極１３は、
その表面位置が絶縁膜１５の表面位置より低くなるよう
に埋め込み形成している。この後、図４に示すように、
蓄積電極１３を覆う絶縁膜１４を堆積して、ＣＭＰ処理
により全体を平坦化する。絶縁膜１４としては、シリコ
ン酸化膜やシリコン窒化膜等が用いられるが、絶縁膜１
５と同じ材料を用いると平坦性を向上することができ、
接着時のボイド発生による接着不良を防ぐのに有効であ
る。

【００３２】なお、ここではトレンチ形成に用いたマス
クパターンとしての絶縁膜１５をそのまま残す場合を説
明しているが、図３の工程の後、一旦絶縁膜１５を除去
してもよい。その場合には、蓄積電極１３を覆う絶縁膜
１４が、トレンチ周辺のシリコン基板１の表面をも覆う
ように、単一絶縁膜として平坦に形成されることにな
る。

【００３３】この後、図５に示すように、絶縁膜１４，
１５で平坦化された面にｐ型の第２のシリコン基板２を
接着する。シリコン基板２として素子形成に必要な厚み
が例えば数１０ｎｍ〜数μｍである場合、数１００μｍ
厚のものを接着した後にこれを薄膜化することになる。
この場合、貼り合わせ後の薄膜化を容易にするために
は、必要とする厚み位置近傍に予め水素イオン注入を行
い、貼り合わせ後に水素イオン注入位置で剥離する技術
が有効である。或いは、第２のシリコン基板としてＳＯ
Ｉ基板を用いて、これを貼り合わせた後、ＳＯＩ基板の
埋め込み絶縁層をストッパとして支持基板をエッチング
し、更に埋め込み絶縁層をエッチングしてシリコン層を
残すようにしてもよい。

【００３４】この様にして貼り合わせられ、厚み調整さ
れた第２のシリコン基板２１に、次に、図６Ａ及び図６
Ｂに示すように、ＳＴＩ技術により素子分離絶縁膜２２
を埋め込み形成し、素子形成領域２１を区画する。図６
Ａは、図１Ａに対応する平面図、図６ＢはそのＩ−Ｉ’
断面図であり、図６Ａの斜線部が素子分離絶縁膜２２を
示している。素子分離絶縁膜２２は、下地の絶縁膜１
４，１５に達する深さに形成される。ＤＲＡＭセルアレ
イ領域では、ほぼ二つのトレンチキャパシタＣにまたが
るように、素子形成領域２１が形成される。ロジック回
路領域では、埋め込まれているトレンチキャパシタＣと
は無関係に、適当な素子形成領域２１が形成される。

【００３５】この後、図７Ａ及び図７Ｂに示すように、
ＤＲＡＭセルアレイ領域にセルトランジスタであるｎチ
ャネルＭＩＳＦＥＴ−ＱＭを、ロジック回路領域にはロ
ジック回路を構成するｎチャネルＭＩＳＦＥＴ−ＱＳ
を、例えば同時に形成する。ロジック回路がＣＭＯＳ回
路である場合には、第１のシリコン基板２に、ｐチャネ
ルＭＩＳＦＥＴを形成する工程が入る。

【００３６】具体的にＭＩＳＦＥＴ形成工程は、ゲート
絶縁膜２８を形成した後、多結晶シリコン膜によるゲー
ト電極２３を形成し、その後不純物をイオン注入して、
ソース及びドレインとなるｎ型拡散層２４，２５を形成
する。これにより、ＤＲＡＭセルアレイ領域では、ｎ型
拡散層２５を共通ドレインとする二つのＭＩＳＦＥＴ−
ＱＭが一つの素子形成領域２１に形成される。なお図で
は示さないが、ゲート電極、ソース及びドレイン拡散層
をサリサイド技術により低抵抗化するといったプロセス
を適宜導入することができる。

【００３７】ＤＲＡＭセルアレイ領域では、ゲート電極
２３は、一方向に連続するワード線ＷＬとしてパターン
形成される。またここでは、ゲート電極２３は、多結晶
シリコン膜にシリコン窒化膜４１が積層された状態でパ
ターン形成するものとし、その後ゲート電極２３の側壁
にもシリコン窒化膜４２を形成して、ゲート電極２３を
シリコン窒化膜で保護した状態とする例を示している。

【００３８】この後、図８に示すように、層間絶縁膜３
０を堆積し、平坦化する。そして、ＤＲＡＭセルアレイ
領域では、図９に示すように、ソースとなるｎ型拡散層
２４の領域に、層間絶縁膜３０からｎ型拡散層２４を貫
通し、更にその下地の絶縁膜１４を貫通するようにコン
タクト孔を形成し、ここにｎ型不純物がドープされた多
結晶シリコン膜による蓄積電極プラグ２６を埋め込む。
これにより、ＭＩＳＦＥＴ−ＱＭのソースが対応するト
レンチキャパシタＣの蓄積電極１３に接続される。

【００３９】その後、図１Ａ及び図１Ｂに示すように、
層間絶縁膜３１を堆積し、ｎ型不純物がドープされたコ
ンタクトプラグ２７を埋め込み、ＤＲＡＭセルアレイ領
域にはビット線３２を、ロジック回路領域には回路配線
３３を同時にパターン形成する。

【００４０】この実施の形態によると、二つのシリコン
基板１，２は、絶縁膜１４，１５により分離されてお
り、ロジック回路領域のＭＩＳＦＥＴの基板領域は、ト
レンチキャパシタＣが埋め込まれている下地シリコン基
板１とは独立になる。セルアレイのキャパシタＣのプレ
ート電位は、例えばシリコン基板１の底面から基板バイ
アスを与えることより、ロジック回路領域とは独立に設
定することができる。特にロジック回路をＣＭＯＳ回路
構成とする場合、通常は複雑なウェル分離構造が必要に
なる。従ってもし、ロジック回路の基板領域が、絶縁分
離されずにトレンチキャパシタが埋め込まれた基板領域
と連続しているとすると、ウェル分離自体が難しくなる
が、この実施の形態の場合、ロジック回路領域はＳＯＩ
構造となっており、複雑なウェル分離を必要とせず、Ｄ
ＲＡＭセルアレイ領域とロジック回路領域各部の基板電
位を異ならせることができる。

【００４１】また、貼り合わせ基板を用いることによ
り、ＤＲＡＭセルアレイのＭＩＳＦＥＴ−ＱＭは、結晶
性の良好なシリコン層に形成することができ、優れた特
性を得ることができる。更に、ＤＲＡＭセルアレイのＭ
ＩＳＦＥＴ−ＱＭとロジック回路のＭＩＳＦＥＴ−ＱＳ
を主要なプロセスを共有して製造することができ、ＤＲ
ＡＭ混載ＬＳＩのコスト低下と製造期間の短縮が可能で
ある。或いはまた、二枚のシリコン基板１，２は絶縁膜
を挟んで貼り合わせるものであるから、同質である必要
はなく、例えば第１のシリコン基板１又は第２のシリコ
ン基板２側をシリコン・ゲルマニウム基板にすることも
できる。

【００４２】また、ＤＲＡＭセルアレイ領域より広いチ
ップ領域にわたってトレンチキャパシタＣを形成した第
１のシリコン基板１に第２のシリコン基板２を貼り合わ
せて、実際にＤＲＡＭセルアレイに必要とされるトレン
チキャパシタＣのみを活用することにより、ＤＲＡＭマ
クロ規模の異なる複数の品種に対して、共通のキャパシ
タ形成ウェハを使用することが可能になる。これによ
り、キャパシタ形成用マスク数の削減や量産効果による
歩留まり向上による製造コストの削減、更に、キャパシ
タ形成ウェハのプロセスのチューニング期間削減による
製造期間の短縮を図ることが可能になる。更に上述のよ
うに、トレンチキャパシタ部とトランジスタ部が絶縁膜
で分離されるため、従来のトレンチキャパシタのよう
に、寄生トランジスタ防止のためのカラー絶縁膜が不要
であり、工程の簡略化が図られる。

【００４３】更にこの実施の形態の場合、ＤＲＡＭセル
アレイの領域を越えて、実際にはＤＲＡＭセルには使用
されないトレンチキャパシタが形成されており、これは
歩留まり向上に寄与する。即ち、ＤＲＡＭセルアレイの
ような規則的なパターンの繰り返しの場合、通常のその
規則性が崩れる端部では、中央部とは加工条件がずれる
ということが生じる。これに対してＤＲＡＭセルアレイ
の外側にダミーとなるトレンチキャパシタを形成する
と、ＤＲＡＭセルアレイ領域内のトレンチキャパシタの
加工条件が一定になるから、歩留まりが向上する。特
に、ＤＲＡＭセルアレイ領域の全周にわたって、ＤＲＡ
Ｍセルアレイの外側にトレンチキャパシタが形成される
ようにすれば、歩留まり向上に大きな意味を持つ。

【００４４】更にまた、ロジック回路部に例えばインダ
クタンス素子を含むアナログ回路を混在させるような場
合も有効である。インダクタンス素子の直下にトレンチ
キャパシタが密に埋め込まれていると、これにより渦電
流が抑制され、無用な損失を抑えて、優れた高周波特性
を得ることが可能になる。或いは回路素子としてのキャ
パシタとして用いることも可能である。このとき蓄積電
極プラグを並列に接続して、キャパシタ容量を適宜調整
することができる。

【００４５】［実施の形態２］図１０は、別の実施の形
態によるＤＲＡＭ混載ＬＳＩについて、先の実施の形態
の図１Ｂに対応する断面図を示している。先の実施の形
態と対応する部分には同一符号を付して詳細な説明は省
く。この実施の形態の場合、ロジック回路領域における
トレンチキャパシタＣの蓄積電極１３の上部に空隙４５
があることが特徴である。それ以外は、先の実施の形態
と変わらない。

【００４６】この様な構造は、先の実施の形態の図４の
工程で、蓄積電極１３を覆う絶縁膜１４を形成すること
なく、第２のシリコン基板２を接着することにより得ら
れる。但し、第２のシリコン基板２の接着面側に絶縁膜
を形成しておくことで、蓄積電極プラグ２６と第２のシ
リコン基板２の裏面が短絡しないようにしている。ＤＲ
ＡＭセルアレイ領域では、蓄積電極１３上に、蓄積電極
プラグ２６の埋め込みを行うため、この蓄積電極プラグ
２６により空隙が埋められる。図１０では、蓄積電極プ
ラグ２６により完全に空隙が埋められた状態を示してい
るが、一部に空隙が残っても差し支えない。

【００４７】この様な構造とすれば、先の実施の形態に
比べてロジック回路領域の寄生容量が低減される。即
ち、蓄積電極プラグ２６の埋め込みマージンや低抵抗化
を考えると、絶縁膜１４は薄い方が好ましいが、絶縁膜
１４を薄くすると、ロジック回路の基板領域下の寄生容
量が大きいものとなる。この部分を空隙４５とすること
により、寄生容量が低減され、回路性能の向上が図られ
る。また、絶縁膜１４を堆積して平坦化する工程がなく
なるので、それだけ工程数が削減される。

【００４８】［実施の形態３］ここまでの実施の形態で
は、平面型ＭＩＳＦＥＴを用いたが、次に縦型ＭＩＳＦ
ＥＴを用いた実施の形態のＤＲＡＭ混載ＬＳＩの実施の
形態を説明する。図１１Ａは、この実施の形態によるＤ
ＲＡＭ混載ＬＳＩチップのＤＲＡＭセルアレイの領域か
らロジック回路領域にまたがる範囲のレイアウトであ
り、図１１ＢはそのＩ−Ｉ’断面図である。素子基板と
して、二つのシリコン基板１，２を接着してなる貼り合
わせ基板を用いていること、第１のシリコン基板１に
は、第１の半導体素子として、ＤＲＡＭセルに用いられ
る複数のトレンチキャパシタＣが、ＤＲＡＭセルアレイ
領域を越えてロジック回路領域にまで、マトリクス状に
配列形成されていること、は先の実施の形態と同様であ
る。

【００４９】トレンチキャパシタＣが形成された第１の
シリコン基板１が絶縁膜１４，１５で覆われ、これに第
２のシリコン基板２が接着されるが、先の実施の形態に
比べて第２のシリコン基板２は厚く残している。そし
て、ＤＲＡＭセルアレイ領域では、素子分離絶縁膜２２
により区画された素子形成領域２１の側面を利用して縦
型ＭＩＳＦＥＴ−ＱＭが構成されている。即ち、素子形
成領域２１の両端側面部にゲート絶縁膜２８が形成され
且つ、ゲート電極２３ａが埋め込まれている。

【００５０】第１のシリコン基板１側の絶縁膜１４，１
５には、予めＤＲＡＭセルアレイで利用されるトレンチ
キャパシタＣについて、ｎ型不純物がドープされた蓄積
電極プラグ２６が埋め込まれている。そして基板貼り合
わせ後、この蓄積電極プラグ２６から第２のシリコン基
板２側への不純物拡散によって、素子形成領域２１の底
部にソースとなるｎ型拡散層２４が形成される。ドレイ
ンとなるｎ型拡散層２５は、素子形成領域２１の上面に
形成される。

【００５１】各セル領域に個々に埋め込まれた第１層の
ゲート電極２３ａは、一方向に連続してワード線ＷＬと
なる第２層のゲート電極２３ｂに接続される。また、二
つのＭＩＳＦＥＴ−ＱＭが形成された素子形成領域２１
の中央部には、ビット線コンタクトプラグ２７とは別
に、基板電位を与える埋め込み配線２９がワード線ＷＬ
の方向に連続的に形成される。

【００５２】この実施の形態の製造工程を次に説明す
る。以下の製造工程図には、必要に応じて図１１Ａに対
応する平面図と、図１１Ｂに対応する断面図を用いる。
図１２は、先の実施の形態と同様にして第１のシリコン
基板１にトレンチキャパシタＣを配列形成した状態を示
している。キャパシタＣが形成された基板は、絶縁膜１
４，１５により平坦に覆われる。先の実施の形態と異な
る点は、この段階でトレンチキャパシタＣのうち、実際
にＤＲＡＭセルアレイとして利用される部分について、
絶縁膜１４，１５にコンタクト孔を形成し、蓄積電極１
３に接続される蓄積電極プラグ２６を埋め込むことであ
る。蓄積電極プラグ２６は、ｎ型不純物がドープされた
多結晶シリコン膜として、表面が平坦になるように埋め
込む。

【００５３】この後、図１３に示すように、ｐ型の第２
のシリコン基板２を接着する。第２のシリコン基板２
は、先の実施の形態と同様に接着後に厚み調整を行う
が、先の実施の形態に比べて厚く残す。

【００５４】その後、図１４Ａ及び図１４Ｂに示すよう
に、シリコン基板２の表面に絶縁膜５０によるマスクを
パターン形成し、エッチングを行って、蓄積電極プラグ
２６の位置にゲート電極埋め込み用トレンチ５１を形成
する。このトレンチ５１の底面に露出した蓄積電極プラ
グ２６の表面には、蓄積電極プラグ２６と後に形成され
るゲート電極との分離を確実にすべく、キャップ絶縁膜
５２を形成する。そして、シリコン基板２には、その底
面に接する蓄積電極プラグ２６からの固相拡散により、
ソースとなるｎ型拡散層２４を形成する。但し、蓄積電
極プラグ２６は、基板接着前の埋め込みではなく、接着
後の埋め込みを行うこともできる。即ち、基板接着後、
ゲート電極埋め込み用トレンチ５１を蓄積電極１３に達
する深さに形成し、この後蓄積電極プラグ２６を埋め込
むようにしてもよい。

【００５５】次いで絶縁膜５０を除去して、図１５に示
すように、シリコン基板２の表面からゲート電極埋め込
み孔５１の内壁にかけてゲート絶縁膜２８を形成した
後、ゲート電極２３ａとなる多結晶シリコン膜を、トレ
ンチ５１を埋めて平坦になるように堆積する。

【００５６】次に、図１６Ａ及び図１６Ｂに示すよう
に、第２のシリコン基板２に素子形成領域２１を区画す
るように、ＳＴＩにより素子分離絶縁膜２２を埋め込
む。この素子分離工程により、ゲート電極２３ａは、Ｄ
ＲＡＭセルアレイの領域では二つのＭＩＳＦＥＴ領域に
連続する状態にパターン形成され、ロジック回路領域で
は素子領域全体を覆う状態にパターン形成される。

【００５７】この後、図１７に示すように、ＤＲＡＭセ
ルアレイの領域の各素子形成領域２１の両端部の二つの
ＭＩＳＦＥＴの間でゲート電極２３ａを分離するよう
に、絶縁膜２２ｂを埋め込み形成する。これにより、Ｄ
ＲＡＭセルアレイ領域では、ゲート電極２３ａが各ＭＩ
ＳＦＥＴ毎に分離されて埋め込まれた状態になる。

【００５８】次に、図１８Ａ及び図１８Ｂに示すよう
に、第１層ゲート電極２３ａに重なる多結晶シリコン膜
による第２層ゲート電極２３ｂを形成する。ＤＲＡＭセ
ルアレイの領域では、ゲート電極２３ｂは、ワード線Ｗ
Ｌとして連続するようにゲート電極２３ａと同時にパタ
ーン形成する。ロジック回路領域では、ゲート電極２３
ａとこれに重なるゲート電極２３ｂを同時にパターン形
成する。具体的には、ゲート電極２３ｂとなる多結晶シ
リコン膜はシリコン窒化膜４１が積層された状態でパタ
ーン形成され、その側壁にもシリコン窒化膜４２が形成
される。

【００５９】このゲート電極パターニング工程で、ＤＲ
ＡＭセルアレイの領域の各素子形成領域２１の両端部で
は、ゲート電極２３ａもエッチングされて、素子形成領
域２１のシリコン表面が露出する。素子形成領域２１を
横切る二本の通過ワード線となるゲート電極２３ｂの間
は、絶縁膜２２ｂによりエッチングが停止し、素子形成
領域２１の表面は露出しない。ロジック回路領域では、
ゲート電極２３ａ，２３ｂのエッチングにより、素子形
成領域２１の表面が露出する。

【００６０】そしてこの状態でｎ型不純物のイオン注入
を行うことにより、ＤＲＡＭセルアレイ領域ではドレイ
ンとなるｎ型拡散層２５が形成され、ロジック回路領域
ではソース及びドレインとなるｎ型拡散層２４，２５が
同時に形成される。これにより、ＤＲＡＭセルアレイの
領域では、素子形成領域２１の両側端面を利用した縦型
ＭＩＳＦＥＴ−ＱＭが完成し、ロジック回路領域では通
常の平面型ＭＩＳＦＥＴ−ＱＳが完成する。

【００６１】この後、図１９に示すように、層間絶縁膜
３０を堆積し、シリコン窒化膜４１をストッパとしてエ
ッチバックして、平坦化する。次に、図２０に示すよう
に、ＤＲＡＭセルアレイ領域ではドレイン領域に、ロジ
ック回路領域ではソース及びドレイン領域に、ｎ型不純
物がドープされた多結晶シリコン膜によるビット線コン
タクト用プラグ２７を埋め込み形成する。ロジック回路
については、プラグを形成しない構成としてもよい。こ
の工程とは別に、ＤＲＡＭセルアレイの素子形成領域２
１を横切る二本の通過ワード線の間には、ｐ型不純物が
ドープされた基板バイアス用の埋め込み配線２９を形成
する。プラグ２７と埋め込み配線２９は、同時に形成
し、ドーピングを別々のイオン注入工程で行うようにし
てもよい。

【００６２】コンタクトプラグ２７は、各電極領域に局
所的に埋め込まれるが、基板バイアス用の埋め込み配線
２９は、図１１Ａに示すように、ワード線ＷＬに挟まれ
た状態でワード線ＷＬと同方向に連続する配線として埋
め込まれる。この後、図１１Ｂに示すように、層間絶縁
膜３１を堆積し、ＤＲＡＭセルアレイ領域のビット線３
２及びロジック回路領域の端子配線３３を同時にパター
ン形成する。

【００６３】この実施の形態によっても、先の実施の形
態１と同様の効果が得られる。またこの実施の形態の場
合、ＤＲＡＭセルアレイのＭＩＳＦＥＴ−ＱＭとして縦
型ＭＩＳＦＥＴを利用しており、そのチャネル長は第２
のシリコン基板２の厚みで調整できる。このため、ＤＲ
ＡＭセルアレイの微細化によりチャネル長が制限される
ことなく、ＭＩＳＦＥＴ−ＱＭのチャネル長を最適設定
することができ、短チャネル効果等のない優れた動作特
性が得られる。同様の縦型ＭＩＳＦＥＴは、ロジック回
路に用いてもよい。更に、一つの素子形成領域の両端部
に縦型ＭＩＳＦＥＴ−ＱＭを形成して、中央部には基板
バイアス配線を埋め込み形成することにより、ＭＩＳＦ
ＥＴ−ＱＭのチャネルボディをフローティング状態でな
く最適電位に設定することができ、動作の安定性が確保
できる。更にまた、キャパシタＣのトレンチとＭＩＳＦ
ＥＴ−ＱＭのトレンチとは別々に形成され、前者を後者
より十分大きく設定することで、大きなキャパシタ容量
を確保することが可能である。

【００６４】［実施の形態４］図２１Ａ及び図２１Ｂ
は、実施の形態１を変形したＤＲＡＭ混載ＬＳＩの平面
図と断面図を、図１Ａ及び図１Ｂに対応させて示してい
る。この実施の形態では、キャパシタＣ側の基板電位
（プレート電位）を第２のシリコン基板２側から与える
ように、層間絶縁膜３１，３０，素子分離絶縁膜２２及
び基板分離絶縁膜１５を貫通するコンタクトプラグ２７
ｂを埋め込んで、基板バイアス配線３３ｂを他の配線３
３と同時に形成している。コンタクトプラグ２７ｂは例
えば、ＤＲＡＭセルアレイ側のビット線コンタクトプラ
グ２７と同時に、或いは蓄積電極プラグ２６を介して形
成することができる。

【００６５】またこの実施の形態では、ロジック回路の
ＭＩＳＦＥＴ−ＱＳの一端であるソースを、第１のシリ
コン基板１に形成されているキャパシタＣに接続する例
を示している。この場合、ｎ型拡散層２４を貫通してキ
ャパシタＣの蓄積電極１３に接続される蓄積電極プラグ
２６は、例えばＤＲＡＭセルアレイの領域での蓄積電極
プラグ２６と同時に層間絶縁膜３０に埋め込まれるプラ
グ２６ａと、更にこの上に埋め込まれるプラグ２６ｂの
２段埋め込みにより形成すればよい。勿論、他のコンタ
クトプラグ埋め込み法を利用することも可能である。

【００６６】この実施の形態によると、ＤＲＡＭセルア
レイのプレート電位を、第２のシリコン基板側から適当
な箇所で与えることが可能である。また、ロジック回路
領域でキャパシタが必要である場合に、第１のシリコン
基板１に余分に配列されたトレンチキャパシタを有効利
用することができる。

【００６７】［実施の形態５］次に、上記各実施の形態
において、トレンチキャパシタのウェハテストを行う好
ましい方法を説明する。図２２は、例えば実施の形態１
の図３に示すように、第１のシリコン基板１の各トレン
チ１１に端子電極（蓄積電極）１３を埋め込む直前の、
蓄積電極層１３が連続して堆積された状態を示してい
る。この状態で、蓄積電極層１３とシリコン基板１の裏
面との間に電圧を印加することにより、キャパシタのリ
ーク特性をチェックすることができる。これにより、基
板貼り合わせ前に各ウェハの適用可能な品種を限定する
といったことが可能になり、歩留まり向上が図られる。

【００６８】或いは、蓄積電極１３を一旦キャパシタ群
毎に分割パターニングして、それらのキャパシタ群毎に
チェックを行うこともできる。これにより、例えばリー
クが大きいキャパシタがあったとしても、それが実際に
はＤＲＡＭセルアレイに利用されないようにすること
で、高い歩留まりを得ることができる。

【００６９】［実施の形態６］ここまでの実施の形態で
は、ＤＲＡＭ混載ＬＳＩのチップレベルの構造を説明し
たが、ウェハレベルで見たときにトレンチキャパシタを
どの様に配置するかは幾つかの態様が考えられる。その
二つの態様を、図２３及び図２４に示す。

【００７０】図２３は、チップサイズが同じである多品
種用に好ましい態様である。この場合、ウェハの各チッ
プ領域内に限定して斜線で示すようにキャパシタ領域を
設定する。先の実施の形態で説明したように、トレンチ
キャパシタが配列されるキャパシタ領域の面積は、実際
に搭載されるＤＲＡＭセルアレイの範囲をカバーする大
きさとする。このウェハに貼り合わされる基板にトラン
ジスタを形成する際に位置合わせが必要となるため、合
わせマークを例えば各チップ領域内のキャパシタ領域を
取り囲むように形成する。

【００７１】図２４は、別の態様である。この場合、チ
ップサイズとは無関係に、全チップ領域をカバーするよ
うな斜線で示す範囲をキャパシタ領域として、トレンチ
キャパシタを形成する。望ましくは、位置合わせマーク
は特に形成せず、キャパシタ領域の規則的なトレンチパ
ターンをそのまま合わせマークとして利用する。これに
より、チップサイズに依らず、切り出されるチップに
は、その全面にわたってトレンチキャパシタが形成され
ることになる。即ち、あらゆる品種に対して共通のトレ
ンチキャパシタ埋め込みウェハとすることができる。こ
の態様は特に、トレンチキャパシタの規則性がチップサ
イズを超えて広い範囲で規則性を保つため、チップレベ
ルで見ると、ＤＲＡＭセルアレイ領域の大きさに拘わら
ずキャパシタの加工条件が一定になり、従って高い歩留
まりを得ることができる。

【００７２】

【発明の効果】以上述べたようにこの発明によれば、ト
レンチキャパシタを埋め込み形成した第１の半導体基板
に絶縁膜を介して第２の半導体基板を貼り合わせ、第２
の半導体基板に、トレンチキャパシタと共にＤＲＡＭセ
ルを構成するＭＩＳＦＥＴと、ロジック回路を構成する
ＭＩＳＦＥＴを形成することにより、ＤＲＡＭマクロ規
模の異なる品種を、共通のキャパシタ形成ウェハを用い
て構成することができる。

【図面の簡単な説明】

【図１Ａ】この発明の実施の形態１によるＬＳＩの要部
平面図である。

【図１Ｂ】図１ＡのＩ−Ｉ’断面図である。

【図２Ａ】同実施の形態１の第１のシリコン基板のトレ
ンチ形成工程を示す平面図である。

【図２Ｂ】図２ＡのＩ−Ｉ’断面図である。

【図３】同実施の形態１の蓄積電極埋め込み工程を示す
断面図である。

【図４】同実施の形態１の蓄積電極を絶縁膜で覆う工程
を示す断面図である。

【図５】同実施の形態１の第２のシリコン基板の接着工
程を示す断面図である。

【図６Ａ】同実施の形態１の第２のシリコン基板の素子
分離工程を示す平面図である。

【図６Ｂ】図６ＡのＩ−Ｉ’断面図である。

【図７Ａ】同実施の形態１のトランジスタ形成工程を示
す平面図である。

【図７Ｂ】図７ＡのＩ−Ｉ’断面図である。

【図８】同実施の形態１の層間絶縁膜形成工程を示す断
面図である。

【図９】同実施の形態１の蓄積電極プラグ埋め込み工程
を示す断面図である。

【図１０】この発明の実施の形態２によるＬＳＩの要部
断面図である。

【図１１Ａ】この発明の実施の形態３によるＬＳＩの要
部平面図である。

【図１１Ｂ】図１１ＡのＩ−Ｉ’断面図である。

【図１２】同実施の形態３の第１のシリコン基板のトレ
ンチキャパシタ形成工程を示す断面図である。

【図１３】同実施の形態３の第２のシリコン基板の接着
工程を示す断面図である。

【図１４Ａ】同実施の形態３の第２のシリコン基板のゲ
ート電極埋め込み用トレンチの形成工程を示す平面図で
ある。

【図１４Ｂ】図１４ＡのＩ−Ｉ’断面図である。

【図１５】同実施の形態３の第１層ゲート電極形成工程
を示す断面図である。

【図１６Ａ】同実施の形態３の素子分離工程を示す平面
図である。

【図１６Ｂ】図１６ＡのＩ−Ｉ’断面図である。

【図１７】同実施の形態３のゲート電極分離の工程を示
す断面図である。

【図１８Ａ】同実施の形態３の第２層ゲート電極の形成
工程を示す平面図である。

【図１８Ｂ】図１８ＡのＩ−Ｉ’断面図である。

【図１９】同実施の形態３の層間絶縁膜形成工程を示す
断面図である。

【図２０】同実施の形態３のコンタクトプラグ埋め込み
工程を示す断面図である。

【図２１Ａ】この発明の実施の形態４によるＬＳＩの要
部平面図である。

【図２１Ｂ】図２１ＡのＩ−Ｉ’断面図である。

【図２２】トレンチキャパシタが形成されたウェハのテ
スト法を説明するため図である。

【図２３】この発明によるウェハ上のチップサイズとキ
ャパシタ領域の関係の一態様を示す図である。

【図２４】この発明によるウェハ上のチップサイズとキ
ャパシタ領域の関係の別の態様を示す図である。

【符号の説明】

１…第１のシリコン基板、２…第２のシリコン基板、１
１…トレンチ、１２…キャパシタ絶縁膜、１３…端子電
極（蓄積電極）、１４，１５…絶縁膜、２１…素子形成
領域、２２…素子分離絶縁膜、２３…ゲート電極、２
４，２５…ｎ型拡散層、２６…蓄積電極プラグ、２７…
コンタクトプラグ、２８…ゲート絶縁膜、２９…基板バ
イアス用埋め込み配線、３０，３１…層間絶縁膜、３２
…ビット線、３３…配線、Ｃ…トレンチキャパシタ、Ｑ
Ｍ，ＱＳ…ＭＩＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石内 秀美 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 水島 一郎 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 綱島 祥隆 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F083 AD02 AD03 AD17 GA03 JA04 JA06 JA19 JA53 MA03 MA06 MA17 MA20 NA01 PR36 PR39 PR40 PR43 PR44 PR45 PR53 PR54 PR55 ZA12 ZA28

Claims (15)

【特許請求の範囲】
1. 【請求項１】 第１の半導体基板と、 この第１の半導体基板に形成された複数の第１の半導体
   素子と、 前記第１の半導体基板上に前記第１の半導体素子を覆う
   絶縁層を介して接着された第２の半導体基板と、 この第２の半導体基板に複数個形成され、それぞれ前記
   絶縁層を貫通して前記第１の半導体基板内の対応する第
   １の半導体素子と接続された第２の半導体素子と、を有
   することを特徴とする半導体集積回路装置。
2. 【請求項２】 前記第１の半導体素子はトレンチキャパ
   シタであり、前記第２の半導体素子は、対応するトレン
   チキャパシタの端子電極に接続されてトレンチキャパシ
   タと共にＤＲＡＭセルを構成するＭＩＳＦＥＴであるこ
   とを特徴とする請求項１記載の半導体集積回路装置。
3. 【請求項３】 前記ＤＲＡＭセルが配列されたセルアレ
   イの周辺の前記第２の半導体基板にロジック回路が形成
   されていることを特徴とする請求項２記載の半導体集積
   回路装置。
4. 【請求項４】 前記第１の半導体基板には、前記セルア
   レイの全周の外側にＤＲＡＭセルに使用されないトレン
   チキャパシタが配置されていることを特徴とする請求項
   ３記載の半導体集積回路装置。
5. 【請求項５】 前記第１の半導体基板内の前記セルアレ
   イに使用されないトレンチキャパシタと前記第２の半導
   体基板との間に空隙が設けられていることを特徴とする
   請求項３記載の半導体集積回路装置。
6. 【請求項６】 前記トレンチキャパシタは前記第１の半
   導体基板にマトリクス配列され、 前記第２の半導体基板は、素子分離絶縁膜によって二つ
   のトレンチキャパシタの領域にまたがるように素子形成
   領域が区画され、各素子形成領域に、ワード線に接続さ
   れるゲート電極と、ビット線に接続される共通ドレイン
   と、前記絶縁層を貫通して対応するトレンチキャパシタ
   の端子電極に接続されたソースとを有する二つのＭＩＳ
   ＦＥＴが形成されていることを特徴とする請求項２記載
   の半導体集積回路装置。
7. 【請求項７】 前記ＭＩＳＦＥＴは、前記第２の半導体
   基板の上面をチャネル領域とする平面型ＭＩＳＦＥＴで
   あることを特徴とする請求項２記載の半導体集積回路装
   置。
8. 【請求項８】 前記平面型ＭＩＳＦＥＴは、ソース及び
   その下の前記絶縁層を貫通して埋め込まれた蓄積電極プ
   ラグにより前記ソースと対応するトレンチキャパシタの
   端子電極が接続されていることを特徴とする請求項７記
   載の半導体集積回装置。
9. 【請求項９】 前記ＭＩＳＦＥＴは、前記第２の半導体
   基板に形成されたトレンチの側壁をチャネル領域とし、
   前記トレンチに埋め込まれたゲート電極を有する縦型Ｍ
   ＩＳＦＥＴであることを特徴とする請求項２記載の半導
   体集積回路装置。
10. 【請求項１０】 前記縦型ＭＩＳＦＥＴは、前記第２の
    半導体基板の接着前に前記絶縁層に埋め込まれて前記ト
    レンチキャパシタの端子電極に接続された蓄積電極プラ
    グからの前記第２の半導体基板の底部への不純物拡散に
    より形成されたソースと、前記第２の半導体基板の上面
    からの不純物拡散により形成されたドレインとを有する
    ことを特徴とする請求項９記載の半導体集積回路装置。
11. 【請求項１１】 前記第２の半導体基板の前記第２の半
    導体素子を覆う層間絶縁膜上に、前記第２の半導体基板
    の素子分離領域を貫通して前記第１の半導体基板に接続
    される基板バイアス配線が形成されていることを特徴と
    する請求項１記載の半導体集積回路装置。
12. 【請求項１２】 第１の半導体基板に複数のトレンチキ
    ャパシタを形成する工程と、 トレンチキャパシタが形成された前記第１の半導体基板
    に絶縁層を介して第２の半導体基板を接着する工程と、 前記第２の半導体基板にＤＲＡＭセルアレイを構成する
    ＭＩＳＦＥＴとＤＲＡＭセルアレイ領域の周辺に配置さ
    れたロジック回路用のＭＩＳＦＥＴを形成する工程と、 前記ＤＲＡＭセルアレイ領域の各ＭＩＳＦＥＴの拡散層
    を対応するトレンチキャパシタの端子電極に接続するた
    めに前記拡散層及びその直下の前記絶縁層を貫通して蓄
    積電極プラグを埋め込み形成する工程と、を有すること
    を特徴とする半導体集積回路装置の製造方法。
13. 【請求項１３】 第１の半導体基板に複数のトレンチキ
    ャパシタを形成する工程と、 トレンチキャパシタが形成された前記第１の半導体基板
    に絶縁層を形成する工程と、 前記絶縁層に前記各トレンチキャパシタの端子電極に接
    続される蓄積電極プラグを埋め込む工程と、 前記蓄積電極プラグが埋め込まれた絶縁層上に第２の半
    導体基板を接着する工程と、 前記第２の半導体基板のＤＲＡＭセルアレイ領域に、前
    記蓄積電極プラグからの不純物拡散により前記第２の半
    導体基板の底部に形成されたソース、前記第２の半導体
    基板に形成されたトレンチに埋め込まれた埋め込みゲー
    ト電極、及び前記第２の半導体基板の上面に形成された
    ドレインを有する複数の縦型ＭＩＳＦＥＴを形成する工
    程と、を有することを特徴とする半導体集積回路装置の
    製造方法。
14. 【請求項１４】 ＤＲＡＭセルアレイの周辺のロジック
    回路のＭＩＳＦＥＴは、縦型ＭＩＳＦＥＴの埋め込みゲ
    ート電極に接続されてワード線となる平面型ゲート電極
    とドレインの拡散工程とを共有して、平面型ＭＩＳＦＥ
    Ｔとして形成することを特徴とする請求項１３記載の半
    導体集積回路装置の製造方法。
15. 【請求項１５】 前記複数のトレンチキャパシタの形成
    工程は、 前記第１の半導体基板に複数のトレンチを形成する工程
    と、 前記各トレンチの内壁にキャパシタ絶縁膜を形成した
    後、前記第１の半導体基板に端子電極層を堆積する工程
    と、 前記端子電極層と前記第１の半導体基板の裏面との間に
    電圧を印加して前記キャパシタ絶縁膜の良否判定テスト
    を行う工程と、 前記端子電極層をエッチバックして各トレンチ毎に分離
    された端子電極を埋め込む工程とを有することを特徴と
    する請求項１２又は１３記載の半導体集積回路装置の製
    造方法。