JP2003031665A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
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- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer
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Abstract
(57)【要約】
【課題】 半導体装置の容量素子の形成時に上部電極と
下部電極間との短絡を防止する。 【解決手段】 半導体基板１上に絶縁体膜２、下部電極
膜３、誘電体膜４、上部電極膜５を順に積層させた積層
構造の形成後に、フォトリソグラフィ技術を用いて積層
構造上にフォトレジストを塗布し、上部電極加工用のフ
ォトレジストパターン６を形成させる。次に上部電極加
工用のフォトレジストパターン６をマスクとして、上部
電極膜５を選択的にエッチング除去し上部電極パターン
５ａを形成する。次に誘電体膜加工用のフォトレジスト
パターン７を上部電極パターン５ａを覆うように形成す
る。次に誘電体加工用のフォトレジストパターン７をマ
スクとして、誘電体膜４を選択的にエッチング除去し誘
電体パターン４ａを形成する。
下部電極間との短絡を防止する。 【解決手段】 半導体基板１上に絶縁体膜２、下部電極
膜３、誘電体膜４、上部電極膜５を順に積層させた積層
構造の形成後に、フォトリソグラフィ技術を用いて積層
構造上にフォトレジストを塗布し、上部電極加工用のフ
ォトレジストパターン６を形成させる。次に上部電極加
工用のフォトレジストパターン６をマスクとして、上部
電極膜５を選択的にエッチング除去し上部電極パターン
５ａを形成する。次に誘電体膜加工用のフォトレジスト
パターン７を上部電極パターン５ａを覆うように形成す
る。次に誘電体加工用のフォトレジストパターン７をマ
スクとして、誘電体膜４を選択的にエッチング除去し誘
電体パターン４ａを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、容量素子を形成する半導体装置の製造方法に
関する。
法に関し、容量素子を形成する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】近年、電子機器の小型化、軽量化が進め
られている。このため電子機器に使用される半導体装置
は、１つで多くの機能を実現することが要求され、その
内部には様々な電子素子が形成されている。これらの電
子素子の中に容量素子としてＭＩＭ（Metal Insulator
Metal）構造を有するコンデンサがある。
られている。このため電子機器に使用される半導体装置
は、１つで多くの機能を実現することが要求され、その
内部には様々な電子素子が形成されている。これらの電
子素子の中に容量素子としてＭＩＭ（Metal Insulator
Metal）構造を有するコンデンサがある。
【０００３】従来、半導体装置のＭＩＭ構造のコンデン
サを形成するには、半導体基板上に下部電極膜、誘電体
膜、上部電極膜を順に成膜し、所望の形状のコンデンサ
となるようにレジストパターンを形成し、エッチングし
ていた。
サを形成するには、半導体基板上に下部電極膜、誘電体
膜、上部電極膜を順に成膜し、所望の形状のコンデンサ
となるようにレジストパターンを形成し、エッチングし
ていた。
【０００４】図１３は従来の容量素子を有する半導体装
置の製造方法における、各工程での半導体装置の断面図
であり、（ａ）は、半導体基板上に順に絶縁体膜、下部
電極膜、誘電体膜、上部電極膜を形成する工程を示し、
（ｂ）は、（ａ）の次の工程であって、上部電極膜上に
上部電極加工用のフォトレジストパターンを形成する工
程を示し、（ｃ）は、（ｂ）の次の工程であって、エッ
チングにより、上部電極パターン、誘電体パターンを形
成する工程を示す断面図である。
置の製造方法における、各工程での半導体装置の断面図
であり、（ａ）は、半導体基板上に順に絶縁体膜、下部
電極膜、誘電体膜、上部電極膜を形成する工程を示し、
（ｂ）は、（ａ）の次の工程であって、上部電極膜上に
上部電極加工用のフォトレジストパターンを形成する工
程を示し、（ｃ）は、（ｂ）の次の工程であって、エッ
チングにより、上部電極パターン、誘電体パターンを形
成する工程を示す断面図である。
【０００５】図１３（ａ）に示すように、半導体基板２
０上に順に、例えばＳｉＯ2（酸化シリコン）からなる
絶縁体膜２１、下部電極膜２２、誘電体膜２３、上部電
極膜２４を形成する。
０上に順に、例えばＳｉＯ2（酸化シリコン）からなる
絶縁体膜２１、下部電極膜２２、誘電体膜２３、上部電
極膜２４を形成する。
【０００６】次に図１３（ｂ）に示すように、上部電極
膜２４上にフォトレジストを塗布し、フォトレジストパ
ターン２５を形成する。そして図１３（ｃ）に示すよう
にフォトレジストパターン２５をマスクとして、上部電
極膜２４および誘電体膜２３を同時にＲＩＥ（Reactive
Ion Etching）法などでエッチングし、上部電極パター
ン２４ａ、誘電体パターン２３ａを形成する。
膜２４上にフォトレジストを塗布し、フォトレジストパ
ターン２５を形成する。そして図１３（ｃ）に示すよう
にフォトレジストパターン２５をマスクとして、上部電
極膜２４および誘電体膜２３を同時にＲＩＥ（Reactive
Ion Etching）法などでエッチングし、上部電極パター
ン２４ａ、誘電体パターン２３ａを形成する。
【０００７】
【発明が解決しようとする課題】しかし、上記の製造方
法では、上部電極膜２４と誘電体膜２３を同時に加工す
る際、下部電極膜２２までエッチングしてしまい（オー
バーエッチング）、下部電極膜２２の材料が叩きだされ
（エッチングによるスパッタ作用）て、図１３（ｃ）の
矢印Ａで示すように飛散し、上部電極パターン２４ａの
側壁、誘電体パターン２３ａの側壁、下部電極膜２２の
上面に連続して、導電性堆積物２６が付着することがあ
る。このため、上部電極パターン２４ａと下部電極膜２
２との短絡を引き起こすという問題があった。
法では、上部電極膜２４と誘電体膜２３を同時に加工す
る際、下部電極膜２２までエッチングしてしまい（オー
バーエッチング）、下部電極膜２２の材料が叩きだされ
（エッチングによるスパッタ作用）て、図１３（ｃ）の
矢印Ａで示すように飛散し、上部電極パターン２４ａの
側壁、誘電体パターン２３ａの側壁、下部電極膜２２の
上面に連続して、導電性堆積物２６が付着することがあ
る。このため、上部電極パターン２４ａと下部電極膜２
２との短絡を引き起こすという問題があった。
【０００８】本発明はこのような点に鑑みてなされたも
のであり、容量素子形成時に上部電極と下部電極間との
短絡を防止する半導体装置の製造方法を提供することを
目的とする。
のであり、容量素子形成時に上部電極と下部電極間との
短絡を防止する半導体装置の製造方法を提供することを
目的とする。
【０００９】
【課題を解決するための手段】本発明によれば、容量素
子を有する半導体装置の製造方法において、基板上に形
成した絶縁体膜上に下部電極膜を形成し、前記下部電極
膜上の全面に誘電体膜を形成し、前記誘電体膜上の全面
に上部電極膜を形成し、前記上部電極膜上に前記容量素
子の上部電極パターンを形成するためのレジストパター
ンを形成し、前記上部電極パターンを形成するためのレ
ジストパターンをマスクとして前記上部電極膜をエッチ
ングし、前記容量素子の誘電体パターンを形成するため
のレジストパターンを、前記上部電極パターンを覆って
形成し、前記誘電体パターンを形成するためのレジスト
パターンをマスクとして前記誘電体膜をエッチングする
手順を有することを特徴とする半導体装置の製造方法が
提供される。
子を有する半導体装置の製造方法において、基板上に形
成した絶縁体膜上に下部電極膜を形成し、前記下部電極
膜上の全面に誘電体膜を形成し、前記誘電体膜上の全面
に上部電極膜を形成し、前記上部電極膜上に前記容量素
子の上部電極パターンを形成するためのレジストパター
ンを形成し、前記上部電極パターンを形成するためのレ
ジストパターンをマスクとして前記上部電極膜をエッチ
ングし、前記容量素子の誘電体パターンを形成するため
のレジストパターンを、前記上部電極パターンを覆って
形成し、前記誘電体パターンを形成するためのレジスト
パターンをマスクとして前記誘電体膜をエッチングする
手順を有することを特徴とする半導体装置の製造方法が
提供される。
【００１０】上記製造方法によれば、誘電体パターンを
形成するためのレジストパターンが、上部電極パターン
を覆って形成されているので、誘電体膜をエッチングす
る際の、スパッタ作用よって飛散する下部電極膜の材料
は上部電極に付着しない。
形成するためのレジストパターンが、上部電極パターン
を覆って形成されているので、誘電体膜をエッチングす
る際の、スパッタ作用よって飛散する下部電極膜の材料
は上部電極に付着しない。
【００１１】
【発明の実施の形態】以下、本発明の一実施例を図面を
参照して説明する。図１〜１２は本発明の実施の形態に
かかわる半導体装置の製造方法を示した、各工程におけ
る半導体装置の断面図である。
参照して説明する。図１〜１２は本発明の実施の形態に
かかわる半導体装置の製造方法を示した、各工程におけ
る半導体装置の断面図である。
【００１２】図１は、半導体装置の製造方法において、
容量素子形成工程の際の半導体装置の断面図であり、
（ａ）は、上部電極加工用のフォトレジストパターンを
形成する工程を示し、（ｂ）は（ａ）の次の工程であっ
て、エッチングして上部電極パターンを形成する工程を
しめし、（ｃ）は（ｂ）の次の工程であって、誘電体加
工用のフォトレジストパターンを形成する工程を示し、
（ｄ）は（ｃ）の次の工程であって、誘電体膜をエッチ
ングして誘電体パターンを形成する工程を示す。
容量素子形成工程の際の半導体装置の断面図であり、
（ａ）は、上部電極加工用のフォトレジストパターンを
形成する工程を示し、（ｂ）は（ａ）の次の工程であっ
て、エッチングして上部電極パターンを形成する工程を
しめし、（ｃ）は（ｂ）の次の工程であって、誘電体加
工用のフォトレジストパターンを形成する工程を示し、
（ｄ）は（ｃ）の次の工程であって、誘電体膜をエッチ
ングして誘電体パターンを形成する工程を示す。
【００１３】図１（ａ）に示すように、半導体基板１上
に順に、絶縁体膜２、下部電極膜３、誘電体膜４、上部
電極膜５を形成し、フォトレジストを塗布した後、上部
電極加工用のフォトレジストパターン６を形成する。
に順に、絶縁体膜２、下部電極膜３、誘電体膜４、上部
電極膜５を形成し、フォトレジストを塗布した後、上部
電極加工用のフォトレジストパターン６を形成する。
【００１４】ここでは、半導体基板１上にＳｉＯ2から
なる絶縁体膜２を成膜する。次に、絶縁体膜２の上に下
部電極膜３を成膜する。この下部電極膜３は、バリアメ
タルとなるための下層３ａと、金属層３ｂと、反射防止
膜となる上層３ｃとからなる。下層３ａはＴｉ（チタ
ン）またはＴｉとＴｉＮ（窒化チタン）の混合物または
ＴｉＯＮ（酸化窒化チタン）で成膜し、金属層３ｂはＡ
ｌ（アルミニウム）合金を主成分とし、好ましくは３０
０から１０００ｎｍの膜厚で成膜し、上層３ｃはＴｉＮ
からなり、好ましくは１０〜８０ｎｍの膜厚で成膜す
る。
なる絶縁体膜２を成膜する。次に、絶縁体膜２の上に下
部電極膜３を成膜する。この下部電極膜３は、バリアメ
タルとなるための下層３ａと、金属層３ｂと、反射防止
膜となる上層３ｃとからなる。下層３ａはＴｉ（チタ
ン）またはＴｉとＴｉＮ（窒化チタン）の混合物または
ＴｉＯＮ（酸化窒化チタン）で成膜し、金属層３ｂはＡ
ｌ（アルミニウム）合金を主成分とし、好ましくは３０
０から１０００ｎｍの膜厚で成膜し、上層３ｃはＴｉＮ
からなり、好ましくは１０〜８０ｎｍの膜厚で成膜す
る。
【００１５】次に、誘電体膜４を下部電極膜３の上に成
膜する。誘電体膜４は、Ｔａ2Ｏ5（酸化タンタル）から
なり好ましくは１０〜８０ｎｍの膜厚で、ＣＶＤ（Chem
icalVapor Deposition）法、ＰＥ−ＣＶＤ（Plasma enh
anced CVD）法、あるいはスパッタリング法などで成膜
する。また、誘電体膜４の成膜に先立ち、必要によりプ
ラズマ照射、ウエット処理など下部電極膜３の表面処理
を行ってもよい。
膜する。誘電体膜４は、Ｔａ2Ｏ5（酸化タンタル）から
なり好ましくは１０〜８０ｎｍの膜厚で、ＣＶＤ（Chem
icalVapor Deposition）法、ＰＥ−ＣＶＤ（Plasma enh
anced CVD）法、あるいはスパッタリング法などで成膜
する。また、誘電体膜４の成膜に先立ち、必要によりプ
ラズマ照射、ウエット処理など下部電極膜３の表面処理
を行ってもよい。
【００１６】次に、上部電極膜５を誘電体膜４の上に成
膜する。上部電極膜５はＴｉＮなど、Ｔａ2Ｏ5によって
酸化しない金属や化合物、あるいは酸化しても導電性を
失わないＲｕ（ルテニウム）などを用いることができ
る。
膜する。上部電極膜５はＴｉＮなど、Ｔａ2Ｏ5によって
酸化しない金属や化合物、あるいは酸化しても導電性を
失わないＲｕ（ルテニウム）などを用いることができ
る。
【００１７】次に、上部電極膜５の上にフォトレジスト
を塗布し、エッチングして上部電極加工用のフォトレジ
ストパターン６を形成する。図１（ｂ）は図１（ａ）の
次の工程における半導体装置の断面図である。図１
（ｂ）では、上部電極膜５をエッチングして上部電極パ
ターン５ａを形成する。
を塗布し、エッチングして上部電極加工用のフォトレジ
ストパターン６を形成する。図１（ｂ）は図１（ａ）の
次の工程における半導体装置の断面図である。図１
（ｂ）では、上部電極膜５をエッチングして上部電極パ
ターン５ａを形成する。
【００１８】ここでは、フォトレジストパターン６をマ
スクとして、マスクで覆われた部分以外の上部電極膜５
をエッチングし、上部電極パターン５ａを形成する。図
１（ｃ）は、図１（ｂ）の次の工程における半導体装置
の断面図である。図１（ｃ）では、上部電極パターン５
ａを覆うように、フォトレジストパターン７を形成す
る。
スクとして、マスクで覆われた部分以外の上部電極膜５
をエッチングし、上部電極パターン５ａを形成する。図
１（ｃ）は、図１（ｂ）の次の工程における半導体装置
の断面図である。図１（ｃ）では、上部電極パターン５
ａを覆うように、フォトレジストパターン７を形成す
る。
【００１９】ここでは、図１（ｂ）のエッチングで用い
たフォトレジストパターン６を除去した後、上部電極パ
ターン５ａと誘電体膜４の上にフォトレジストを塗布す
る。その後エッチングし、フォトレジストパターン７
を、上部電極パターン５ａを覆うように形成する。
たフォトレジストパターン６を除去した後、上部電極パ
ターン５ａと誘電体膜４の上にフォトレジストを塗布す
る。その後エッチングし、フォトレジストパターン７
を、上部電極パターン５ａを覆うように形成する。
【００２０】図１（ｄ）は、図１（ｃ）の次の工程にお
ける半導体装置の断面図である。図１（ｄ）では誘電体
パターン４ａを形成する。ここではフォトレジストパタ
ーン７をマスクとしてＲＩＥ法などを用いて誘電体膜４
をエッチングして、誘電体パターン４ａを形成する。
ける半導体装置の断面図である。図１（ｄ）では誘電体
パターン４ａを形成する。ここではフォトレジストパタ
ーン７をマスクとしてＲＩＥ法などを用いて誘電体膜４
をエッチングして、誘電体パターン４ａを形成する。
【００２１】このように、誘電体膜４をエッチングして
誘電体パターン４ａを形成する際に、上部電極パターン
５ａはフォトレジストパターン７に覆われているため、
エッチング時のオーバーエッチングによるＴｉ（チタ
ン）等、下部電極膜３の導電性物質がスパッタ作用によ
って飛散しても、上部電極パターン５ａに付着すること
がない。よって容量素子の上部電極パターン５ａと下部
電極膜３の短絡を防ぐことができる。
誘電体パターン４ａを形成する際に、上部電極パターン
５ａはフォトレジストパターン７に覆われているため、
エッチング時のオーバーエッチングによるＴｉ（チタ
ン）等、下部電極膜３の導電性物質がスパッタ作用によ
って飛散しても、上部電極パターン５ａに付着すること
がない。よって容量素子の上部電極パターン５ａと下部
電極膜３の短絡を防ぐことができる。
【００２２】次に、容量素子パターン、配線パターンお
よび、第２の配線層形成工程について説明する。図２
は、図１（ｄ）の次の工程における半導体装置の断面図
である。図２では、容量素子パターン、配線パターン、
を形成するためのフォトレジストパターン８を形成す
る。
よび、第２の配線層形成工程について説明する。図２
は、図１（ｄ）の次の工程における半導体装置の断面図
である。図２では、容量素子パターン、配線パターン、
を形成するためのフォトレジストパターン８を形成す
る。
【００２３】ここでは、図１（ｄ）で誘電体膜４をエッ
チングする際に、マスクとして用いたフォトレジストパ
ターン７を除去して、下部電極膜３、誘電体パターン４
ａ、上部電極パターン５ａの上にフォトレジストを塗布
して、このフォトレジストを誘電体パターン４ａおよび
上部電極パターン５ａを覆うように、また下部電極膜３
の一部上面に残すようにエッチングしてフォトレジスト
パターン８を形成する。
チングする際に、マスクとして用いたフォトレジストパ
ターン７を除去して、下部電極膜３、誘電体パターン４
ａ、上部電極パターン５ａの上にフォトレジストを塗布
して、このフォトレジストを誘電体パターン４ａおよび
上部電極パターン５ａを覆うように、また下部電極膜３
の一部上面に残すようにエッチングしてフォトレジスト
パターン８を形成する。
【００２４】図３は、図２の次の工程における半導体装
置の断面図である。図３では容量素子パターン９、配線
パターン３ｅ、３ｆを形成する。ここでは、フォトレジ
ストパターン８をマスクとして、下部電極膜３をＲＩＥ
法などでエッチングして、下部電極パターン３ｄ、誘電
体パターン４ａ、上部電極パターン５ａからなる容量素
子パターン９、および配線パターン３ｅ、３ｆを形成す
る。
置の断面図である。図３では容量素子パターン９、配線
パターン３ｅ、３ｆを形成する。ここでは、フォトレジ
ストパターン８をマスクとして、下部電極膜３をＲＩＥ
法などでエッチングして、下部電極パターン３ｄ、誘電
体パターン４ａ、上部電極パターン５ａからなる容量素
子パターン９、および配線パターン３ｅ、３ｆを形成す
る。
【００２５】図４は、図３の次の工程における半導体装
置の断面図である。図４では配線間の絶縁性を得るため
に、層間絶縁膜１０を形成する。ここでは、下部電極膜
３をエッチングする際に用いたフォトレジストパターン
８を除去し、例えばＳｉＯ2からなる層間絶縁膜１０を
絶縁体膜２、容量素子パターン９および配線パターン３
ｅ、３ｆの上に形成する。さらに、後の工程で層間絶縁
膜１０上に第２の配線層を形成するため、層間絶縁膜１
０の表面に段差があると配線が薄くなり、断線のおそれ
があるので、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いて層間絶縁
膜１０の表面を平坦化する。
置の断面図である。図４では配線間の絶縁性を得るため
に、層間絶縁膜１０を形成する。ここでは、下部電極膜
３をエッチングする際に用いたフォトレジストパターン
８を除去し、例えばＳｉＯ2からなる層間絶縁膜１０を
絶縁体膜２、容量素子パターン９および配線パターン３
ｅ、３ｆの上に形成する。さらに、後の工程で層間絶縁
膜１０上に第２の配線層を形成するため、層間絶縁膜１
０の表面に段差があると配線が薄くなり、断線のおそれ
があるので、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いて層間絶縁
膜１０の表面を平坦化する。
【００２６】図５は、図４の次の工程における半導体装
置の断面図である。図４では、ビアホール形成用のフォ
トレジストパターン１１を形成する。ここでは層間絶縁
膜１０の上にフォトレジストを塗布し、エッチングし
て、第１の配線層である配線パターン３ｆ、容量素子パ
ターン９の下部電極パターン３ｄとコンタクトを図るた
めのビアホール形成用の、フォトレジストパターン１１
を形成する。
置の断面図である。図４では、ビアホール形成用のフォ
トレジストパターン１１を形成する。ここでは層間絶縁
膜１０の上にフォトレジストを塗布し、エッチングし
て、第１の配線層である配線パターン３ｆ、容量素子パ
ターン９の下部電極パターン３ｄとコンタクトを図るた
めのビアホール形成用の、フォトレジストパターン１１
を形成する。
【００２７】図６は、図５の次の工程における半導体装
置の断面図である。配線のためのビアホール１２を形成
する。ここでは、フォトレジストパターン１１をマスク
として層間絶縁膜１０をエッチングし、容量素子パター
ン９の下部電極パターン３ｄ上、および、配線パターン
３ｆ上に、ビアホール１２を形成する。その後フォトレ
ジストパターン１１を除去する。
置の断面図である。配線のためのビアホール１２を形成
する。ここでは、フォトレジストパターン１１をマスク
として層間絶縁膜１０をエッチングし、容量素子パター
ン９の下部電極パターン３ｄ上、および、配線パターン
３ｆ上に、ビアホール１２を形成する。その後フォトレ
ジストパターン１１を除去する。
【００２８】図７は、図６の次の工程における半導体装
置の断面図である。図７では容量素子パターン９の上部
電極パターン５ａ上に開口を行なうためのフォトレジス
トパターン１３を形成する。
置の断面図である。図７では容量素子パターン９の上部
電極パターン５ａ上に開口を行なうためのフォトレジス
トパターン１３を形成する。
【００２９】ここでは容量素子パターン９の上部電極パ
ターン５ａ上を開口するため、フォトレジストを層間絶
縁膜１０、ビアホール１２の上に塗布し、エッチングし
て、フォトレジストパターン１３を形成する。
ターン５ａ上を開口するため、フォトレジストを層間絶
縁膜１０、ビアホール１２の上に塗布し、エッチングし
て、フォトレジストパターン１３を形成する。
【００３０】図８は、図７の次の工程における半導体装
置の断面図である。図８では容量素子パターン９の上部
電極パターン５ａ上に開口部１４を形成する。ここでは
フォトレジストパターン１３をマスクとして層間絶縁膜
１０をＲＩＥ法などでエッチングし、開口部１４を形成
する。その後フォトレジストパターン１３を除去する。
置の断面図である。図８では容量素子パターン９の上部
電極パターン５ａ上に開口部１４を形成する。ここでは
フォトレジストパターン１３をマスクとして層間絶縁膜
１０をＲＩＥ法などでエッチングし、開口部１４を形成
する。その後フォトレジストパターン１３を除去する。
【００３１】図９は、図８の次の工程における半導体装
置の断面図である。図９では第２の配線層として、金属
層１５を形成する。ここでは、絶縁体膜２、配線パター
ン３ｆ、容量素子パターン９、層間絶縁膜１０の上面に
配線層を形成するための金属層１５を好ましくは３００
〜１０００ｎｍ程度形成する。
置の断面図である。図９では第２の配線層として、金属
層１５を形成する。ここでは、絶縁体膜２、配線パター
ン３ｆ、容量素子パターン９、層間絶縁膜１０の上面に
配線層を形成するための金属層１５を好ましくは３００
〜１０００ｎｍ程度形成する。
【００３２】図１０は、図９の次の工程における半導体
装置の断面図である。図１０では第２の配線層を形成す
るためのフォトレジストパターン１６を形成する。ここ
では、金属層１５の上にフォトレジストを塗布しエッチ
ングして、フォトレジストパターン１６を形成する。
装置の断面図である。図１０では第２の配線層を形成す
るためのフォトレジストパターン１６を形成する。ここ
では、金属層１５の上にフォトレジストを塗布しエッチ
ングして、フォトレジストパターン１６を形成する。
【００３３】図１１は、図１０の次の工程における半導
体装置の断面図である。図１１では第２の配線層である
配線パターン１５ａ、１５ｂ、１５ｃを形成する。ここ
では、フォトレジストパターン１６をマスクとして金属
層１５をエッチングして、上部電極パターン５ａと電気
的導通を図るための配線パターン１５ａ、下部電極パタ
ーン３ｄと電気的に導通を図るための配線パターン１５
ｂ、配線パターン３ｆと電気的導通を図るための配線パ
ターン１５ｃを形成する。
体装置の断面図である。図１１では第２の配線層である
配線パターン１５ａ、１５ｂ、１５ｃを形成する。ここ
では、フォトレジストパターン１６をマスクとして金属
層１５をエッチングして、上部電極パターン５ａと電気
的導通を図るための配線パターン１５ａ、下部電極パタ
ーン３ｄと電気的に導通を図るための配線パターン１５
ｂ、配線パターン３ｆと電気的導通を図るための配線パ
ターン１５ｃを形成する。
【００３４】ところで、図１２に示すように容量素子パ
ターン９の上部電極パターン５ａ上の層間絶縁膜１０を
エッチングして複数のビアホール１７を形成して、この
ビアホール１７とビアホール１２にタングステンを埋め
込み、上部電極パターン５ａ、下部電極パターン３ｄ、
配線パターン３ｆと、第２の配線層である、配線パター
ン１５ａ、１５ｂ、１５ｃとの電気的導通を図ってもよ
い。
ターン９の上部電極パターン５ａ上の層間絶縁膜１０を
エッチングして複数のビアホール１７を形成して、この
ビアホール１７とビアホール１２にタングステンを埋め
込み、上部電極パターン５ａ、下部電極パターン３ｄ、
配線パターン３ｆと、第２の配線層である、配線パター
ン１５ａ、１５ｂ、１５ｃとの電気的導通を図ってもよ
い。
【００３５】
【発明の効果】以上説明したように本発明では、誘電体
パターンを形成するためのレジストパターンが、上部電
極パターンを覆って形成するので、誘電体膜をエッチン
グする際の、スパッタ作用によって飛散する下部電極膜
の材料は上部電極パターンに付着しないので、上部電極
パターンと下部電極膜の短絡を防ぐことができる。
パターンを形成するためのレジストパターンが、上部電
極パターンを覆って形成するので、誘電体膜をエッチン
グする際の、スパッタ作用によって飛散する下部電極膜
の材料は上部電極パターンに付着しないので、上部電極
パターンと下部電極膜の短絡を防ぐことができる。
【図１】本発明の実施の形態に係る半導体装置の製造方
法における、各工程での半導体装置の断面図である。
法における、各工程での半導体装置の断面図である。
【図２】本発明の半導体装置の製造方法を示し、図１の
次の工程での半導体装置の断面図である。
次の工程での半導体装置の断面図である。
【図３】本発明の半導体装置の製造方法を示し、図２の
次の工程での半導体装置の断面図である。
次の工程での半導体装置の断面図である。
【図４】本発明の半導体装置の製造方法を示し、図３の
次の工程での半導体装置の断面図である。
次の工程での半導体装置の断面図である。
【図５】本発明の半導体装置の製造方法を示し、図４の
次の工程での半導体装置の断面図である。
次の工程での半導体装置の断面図である。
【図６】本発明の半導体装置の製造方法を示し、図５の
次の工程での半導体装置の断面図である。
次の工程での半導体装置の断面図である。
【図７】本発明の半導体装置の製造方法を示し、図６の
次の工程での半導体装置の断面図である。
次の工程での半導体装置の断面図である。
【図８】本発明の半導体装置の製造方法を示し、図７の
次の工程での半導体装置の断面図である。
次の工程での半導体装置の断面図である。
【図９】本発明の半導体装置の製造方法を示し、図８の
次の工程での半導体装置の断面図である。
次の工程での半導体装置の断面図である。
【図１０】本発明の半導体装置の製造方法を示し、図９
の次の工程での半導体装置の断面図である。
の次の工程での半導体装置の断面図である。
【図１１】本発明の半導体装置の製造方法を示し、図１
０の次の工程での半導体装置の断面図である。
０の次の工程での半導体装置の断面図である。
【図１２】本発明の半導体装置の製造方法を示し、ビア
ホールにタングステンを埋め込んだときの半導体装置の
断面図である。
ホールにタングステンを埋め込んだときの半導体装置の
断面図である。
【図１３】従来の半導体装置の製造方法の各工程におけ
る半導体装置の断面図である。
る半導体装置の断面図である。
１、２０……半導体基板、２、２１……絶縁体膜、３、
２２……下部電極膜、３ａ……下層、３ｂ……金属層、
３ｃ……上層、３ｄ……下部電極パターン、３ｅ、３
ｆ、１５ａ、１５ｂ、１５ｃ……配線パターン、４、２
３……誘電体膜、４ａ、２３ａ……誘電体パターン、
５、２４……上部電極膜、５ａ、２４ａ……上部電極パ
ターン、６、７、８、１１、１３、１６、２５……フォ
トレジストパターン、９……容量素子パターン、１０…
…層間絶縁膜、１２、１７……ビアホール、１４……開
口部、１５……金属層、２６……導電性堆積物
２２……下部電極膜、３ａ……下層、３ｂ……金属層、
３ｃ……上層、３ｄ……下部電極パターン、３ｅ、３
ｆ、１５ａ、１５ｂ、１５ｃ……配線パターン、４、２
３……誘電体膜、４ａ、２３ａ……誘電体パターン、
５、２４……上部電極膜、５ａ、２４ａ……上部電極パ
ターン、６、７、８、１１、１３、１６、２５……フォ
トレジストパターン、９……容量素子パターン、１０…
…層間絶縁膜、１２、１７……ビアホール、１４……開
口部、１５……金属層、２６……導電性堆積物
Claims (4)
- 【請求項１】 容量素子を有する半導体装置の製造方法
において、 基板上に形成した絶縁体膜上に下部電極膜を形成し、 前記下部電極膜上に誘電体膜を形成し、 前記誘電体膜上に上部電極膜を形成し、 前記上部電極膜上に前記容量素子の上部電極パターンを
形成するためのレジストパターンを形成し、 前記上部電極パターンを形成するためのレジストパター
ンをマスクとして前記上部電極膜をエッチングし、 前記容量素子の誘電体パターンを形成するためのレジス
トパターンを、前記上部電極パターンを覆って形成し、 前記誘電体パターンを形成するためのレジストパターン
をマスクとして前記誘電体膜をエッチングする、 手順を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記下部電極膜は金属の積層膜からな
り、前記積層膜の前記誘電体膜に接する膜は窒化チタン
からなることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 前記誘電体膜は、酸化タンタルからなる
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】 前記上部電極膜は、窒化チタンよりなる
ことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001210403A JP2003031665A (ja) | 2001-07-11 | 2001-07-11 | 半導体装置の製造方法 |
| US10/192,365 US6815222B2 (en) | 2001-07-11 | 2002-07-10 | Method for protecting capacitive elements during production of a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001210403A JP2003031665A (ja) | 2001-07-11 | 2001-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003031665A true JP2003031665A (ja) | 2003-01-31 |
Family
ID=19045878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001210403A Pending JP2003031665A (ja) | 2001-07-11 | 2001-07-11 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6815222B2 (ja) |
| JP (1) | JP2003031665A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175262A (ja) * | 2003-12-12 | 2005-06-30 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7432170B2 (en) | 2003-12-25 | 2008-10-07 | Nec Electronics Corporation | Semiconductor device and fabrication method thereof |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677216B2 (en) * | 2001-10-04 | 2004-01-13 | Mosel Vitelic, Inc. | Method of making IC capacitor |
| JP2006190889A (ja) * | 2005-01-07 | 2006-07-20 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US9966427B2 (en) * | 2016-05-13 | 2018-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal-insulator-metal (MIM) capacitor with an electrode scheme for improved manufacturability and reliability |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6075691A (en) * | 1997-03-06 | 2000-06-13 | Lucent Technologies Inc. | Thin film capacitors and process for making them |
| JP3951540B2 (ja) * | 2000-02-25 | 2007-08-01 | 富士通株式会社 | 強誘電体膜を有する半導体装置の製造方法 |
| KR100604662B1 (ko) * | 2000-06-30 | 2006-07-25 | 주식회사 하이닉스반도체 | 상부전극과 층간절연막 사이의 접착력을 향상시킬 수 있는반도체 메모리 소자 및 그 제조 방법 |
| US6483142B1 (en) * | 2001-05-14 | 2002-11-19 | Silicon Integrated Systems Corp. | Dual damascene structure having capacitors |
| US6576526B2 (en) * | 2001-07-09 | 2003-06-10 | Chartered Semiconductor Manufacturing Ltd. | Darc layer for MIM process integration |
-
2001
- 2001-07-11 JP JP2001210403A patent/JP2003031665A/ja active Pending
-
2002
- 2002-07-10 US US10/192,365 patent/US6815222B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175262A (ja) * | 2003-12-12 | 2005-06-30 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7432170B2 (en) | 2003-12-25 | 2008-10-07 | Nec Electronics Corporation | Semiconductor device and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US6815222B2 (en) | 2004-11-09 |
| US20030022433A1 (en) | 2003-01-30 |
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