JP2001203329A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2001203329A JP2001203329A JP2000013880A JP2000013880A JP2001203329A JP 2001203329 A JP2001203329 A JP 2001203329A JP 2000013880 A JP2000013880 A JP 2000013880A JP 2000013880 A JP2000013880 A JP 2000013880A JP 2001203329 A JP2001203329 A JP 2001203329A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 微細配線加工に適した、寄生抵抗、寄生容量
の少ない、高容量値を有するＭＩＭ型コンデンサの構造
を提供する。 【解決手段】 本発明の半導体装置は、半導体基板上に
形成され、その全体が一平面形状を有する第１の電極１
と、前記第１の電極の上面に形成され、その全体が一平
面形状を有する誘電体層２と、前記誘電体層の上面に形
成され、その全体が一平面形状を有する第２の電極３
と、前記第１、第２の電極、および前記誘電体層全体を
被覆し、前記第２の電極表面を底面とする複数のヴィア
ホール４，７を内部に具有する層間絶縁層６と、前記ヴ
ィアホールを充填する導電層とを具備する。
の少ない、高容量値を有するＭＩＭ型コンデンサの構造
を提供する。 【解決手段】 本発明の半導体装置は、半導体基板上に
形成され、その全体が一平面形状を有する第１の電極１
と、前記第１の電極の上面に形成され、その全体が一平
面形状を有する誘電体層２と、前記誘電体層の上面に形
成され、その全体が一平面形状を有する第２の電極３
と、前記第１、第２の電極、および前記誘電体層全体を
被覆し、前記第２の電極表面を底面とする複数のヴィア
ホール４，７を内部に具有する層間絶縁層６と、前記ヴ
ィアホールを充填する導電層とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に高周波アナログ集積回路に用いられるコンデン
サ素子の構造に関する。
し、特に高周波アナログ集積回路に用いられるコンデン
サ素子の構造に関する。
【０００２】
【従来の技術】近年、半導体集積回路の多層配線化技術
は、配線のデザインルールの縮小のみならず、ヴィアホ
ールへの金属埋め込みや層間膜の完全平坦化技術の導入
により微細化の一途を辿っている。
は、配線のデザインルールの縮小のみならず、ヴィアホ
ールへの金属埋め込みや層間膜の完全平坦化技術の導入
により微細化の一途を辿っている。
【０００３】一般に移動体通信分野等に用いられる高周
波アナログ集積回路では、高い周波数の小信号を扱うた
めに高速動作する能動素子は勿論のこと、抵抗、コンデ
ンサ等の受動素子が必要とされる。このような集積回路
では動作スピードの向上や低消費電力化などを達成する
ため、寄生抵抗、寄生容量の削減が必須である。なかで
もコンデンサ素子においては、従来のＭＯＳ型コンデン
サに対し、寄生抵抗、寄生容量の著しく小さいＭＩＭ
（Metal-Insulator-Metal）型コンデンサが一般的に用
いられるようになりつつある。
波アナログ集積回路では、高い周波数の小信号を扱うた
めに高速動作する能動素子は勿論のこと、抵抗、コンデ
ンサ等の受動素子が必要とされる。このような集積回路
では動作スピードの向上や低消費電力化などを達成する
ため、寄生抵抗、寄生容量の削減が必須である。なかで
もコンデンサ素子においては、従来のＭＯＳ型コンデン
サに対し、寄生抵抗、寄生容量の著しく小さいＭＩＭ
（Metal-Insulator-Metal）型コンデンサが一般的に用
いられるようになりつつある。
【０００４】従来のＭＩＭ型コンデンサの断面構造図を
図５に示す。従来のＭＩＭ型コンデンサは次のような工
程で製造される。下部電極（第１の電極）となるメタル
シリサイド層１１上の層間絶縁膜１６をフォトリソグラ
フィでパターニングし、反応性イオンエッチングでコン
デンサが形成される第１の開口部１４、およびメタルシ
リサイド層１１の引き出し電極が形成される第２の開口
部１７を形成する。形成後、誘電体膜１２を第１、第２
の開口部を含む層間絶縁膜１６の表面上に堆積させる。
そして前記開口部底面に堆積された誘電体膜１２を残す
ように誘電体膜１２をパターニングする。その後、パタ
ーニングされた誘電体膜１２上、および第２の開口部１
７内部にアルミニウムを堆積し、パターニングすること
により引き出し電極層１８、上部電極（第２の電極）と
なるアルミニウム１３を形成する。
図５に示す。従来のＭＩＭ型コンデンサは次のような工
程で製造される。下部電極（第１の電極）となるメタル
シリサイド層１１上の層間絶縁膜１６をフォトリソグラ
フィでパターニングし、反応性イオンエッチングでコン
デンサが形成される第１の開口部１４、およびメタルシ
リサイド層１１の引き出し電極が形成される第２の開口
部１７を形成する。形成後、誘電体膜１２を第１、第２
の開口部を含む層間絶縁膜１６の表面上に堆積させる。
そして前記開口部底面に堆積された誘電体膜１２を残す
ように誘電体膜１２をパターニングする。その後、パタ
ーニングされた誘電体膜１２上、および第２の開口部１
７内部にアルミニウムを堆積し、パターニングすること
により引き出し電極層１８、上部電極（第２の電極）と
なるアルミニウム１３を形成する。
【０００５】
【発明が解決しようとする課題】ところで、半導体集積
回路の多層配線技術は、上記したような配線のデザイン
ルールの縮小のみではなく、コンタクトホールやヴィア
ホールへの金属埋め込みや層間絶縁膜の化学的機械法に
よる完全平坦化技術の導入により、微細化の一途を辿っ
ている。
回路の多層配線技術は、上記したような配線のデザイン
ルールの縮小のみではなく、コンタクトホールやヴィア
ホールへの金属埋め込みや層間絶縁膜の化学的機械法に
よる完全平坦化技術の導入により、微細化の一途を辿っ
ている。
【０００６】しかしながら、従来のＭＩＭ型コンデンサ
構造では、容量値を確保するためコンデンサの電極面積
を大きくする必要がある。かつ電極配線と基板との間の
寄生容量を低減させるために第１の開口部１４の深さを
大きくする必要がある。そのため、層間絶縁膜２に深い
段差を設ける必要がある。微細配線技術である金属埋め
込みコンタクト形成法は、気相化学成長法により開口内
部に金属膜を堆積し、反応性イオンエッチング（ＲＩ
Ｅ）や、化学的機械研磨法（ＣＭＰ）により０．８μｍ
角程度の微小なコンタクトホールやヴィアホールに金属
を埋め込む技術であるが、前述した第１の開口部１４は
その段差が深いため、金属膜を開口部全体に均等に形成
することは非常に難しく、段差部分での膜減りや、膜は
がれを起こしてしまう危険性がある。
構造では、容量値を確保するためコンデンサの電極面積
を大きくする必要がある。かつ電極配線と基板との間の
寄生容量を低減させるために第１の開口部１４の深さを
大きくする必要がある。そのため、層間絶縁膜２に深い
段差を設ける必要がある。微細配線技術である金属埋め
込みコンタクト形成法は、気相化学成長法により開口内
部に金属膜を堆積し、反応性イオンエッチング（ＲＩ
Ｅ）や、化学的機械研磨法（ＣＭＰ）により０．８μｍ
角程度の微小なコンタクトホールやヴィアホールに金属
を埋め込む技術であるが、前述した第１の開口部１４は
その段差が深いため、金属膜を開口部全体に均等に形成
することは非常に難しく、段差部分での膜減りや、膜は
がれを起こしてしまう危険性がある。
【０００７】さらに図５に示すように、層間絶縁膜１６
の表面は、コンデンサの容量値確保、コンデンサの電極
の引き出しの簡便性を考慮すると平坦化させることは望
ましくない。しかしながら微細配線加工の見地から考慮
すると層間絶縁膜１６表面の完全平坦化は必須である。
以上により、上述した、平面型ＭＩＭコンデンサの構造
は微細配線技術と照らし合わせると、不適切なものと言
える。
の表面は、コンデンサの容量値確保、コンデンサの電極
の引き出しの簡便性を考慮すると平坦化させることは望
ましくない。しかしながら微細配線加工の見地から考慮
すると層間絶縁膜１６表面の完全平坦化は必須である。
以上により、上述した、平面型ＭＩＭコンデンサの構造
は微細配線技術と照らし合わせると、不適切なものと言
える。
【０００８】本発明は以上のような問題点に鑑み、微細
配線加工に適した、寄生抵抗、寄生容量の少ない、高容
量値を有するＭＩＭ型コンデンサの構造を提供すること
を目的とする。
配線加工に適した、寄生抵抗、寄生容量の少ない、高容
量値を有するＭＩＭ型コンデンサの構造を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に、本発明の半導体装置は、半導体基板上に形成され、
その全体が一平面形状を有する第１の電極と、前記第１
の電極の上面に形成され、その全体が一平面形状を有す
る誘電体層と、前記誘電体層の上面に形成され、その全
体が一平面形状を有する第２の電極と、前記第１、第２
の電極、および前記誘電体層全体を被覆し、前記第２の
電極表面を底面とする複数のヴィアホールを内部に具有
する層間絶縁層と、前記ヴィアホールを充填する導電層
とを具備することを第１の特徴とする。
に、本発明の半導体装置は、半導体基板上に形成され、
その全体が一平面形状を有する第１の電極と、前記第１
の電極の上面に形成され、その全体が一平面形状を有す
る誘電体層と、前記誘電体層の上面に形成され、その全
体が一平面形状を有する第２の電極と、前記第１、第２
の電極、および前記誘電体層全体を被覆し、前記第２の
電極表面を底面とする複数のヴィアホールを内部に具有
する層間絶縁層と、前記ヴィアホールを充填する導電層
とを具備することを第１の特徴とする。
【００１０】また、本発明の半導体装置は、半導体基板
上に形成され、その電極が平板形状であるコンデンサ
と、前記コンデンサ全体を被覆し、前記コンデンサの上
部電極表面を底面とする複数のヴィアホールを内部に具
有する層間絶縁層と、前記ヴィアホールを充填する導電
層とを具備することを第２の特徴とする。
上に形成され、その電極が平板形状であるコンデンサ
と、前記コンデンサ全体を被覆し、前記コンデンサの上
部電極表面を底面とする複数のヴィアホールを内部に具
有する層間絶縁層と、前記ヴィアホールを充填する導電
層とを具備することを第２の特徴とする。
【００１１】さらに本発明の半導体装置の製造方法で
は、半導体基板上に第１の電極層、誘電体層、第２の電
極層をこの順に堆積する工程と、前記第１、第２の電極
層、及び誘電体層を層間絶縁層で被覆する工程と、前記
第１の電極層、及び第２の電極層表面を露出するヴィア
ホールを形成する工程と、前記ヴィアホール内部を導電
層で充填する工程と、前記層間絶縁層表面を平坦化する
工程とを具備することを特徴とする。
は、半導体基板上に第１の電極層、誘電体層、第２の電
極層をこの順に堆積する工程と、前記第１、第２の電極
層、及び誘電体層を層間絶縁層で被覆する工程と、前記
第１の電極層、及び第２の電極層表面を露出するヴィア
ホールを形成する工程と、前記ヴィアホール内部を導電
層で充填する工程と、前記層間絶縁層表面を平坦化する
工程とを具備することを特徴とする。
【００１２】これらの特徴によれば、平面型コンデンサ
は層間絶縁膜の最下部に位置しているため、半導体基板
上で大面積を占めても差し支えない。従ってコンデンサ
の電極面積を確保するために、半導体基板上に深い段差
を設け、段差側面、底面に電極層を堆積する必要がな
い。
は層間絶縁膜の最下部に位置しているため、半導体基板
上で大面積を占めても差し支えない。従ってコンデンサ
の電極面積を確保するために、半導体基板上に深い段差
を設け、段差側面、底面に電極層を堆積する必要がな
い。
【００１３】また、層間絶縁膜の最下部に位置する平面
型コンデンサの電極を引き出すために、ヴィアホールを
用いているため、層間絶縁膜の表面は平坦化することが
できる。
型コンデンサの電極を引き出すために、ヴィアホールを
用いているため、層間絶縁膜の表面は平坦化することが
できる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【００１５】図１は本発明のＭＩＭ型コンデンサの平面
図である。また図２は図1のＡ−Ａ´における断面図で
ある。半導体基板上に形成された層間絶縁層上には、そ
の全体が一平面形状を有する第１の電極層１が形成さ
れ、この第１の電極層１の上面には、第１の電極層１同
様、その全体が一平面形状を有する誘電体層２が形成さ
れる。この誘電体層２は第１引き出し電極８が形成され
る領域の分、第１の電極層１よりも小さく形成されてい
ることが必要であり、本実施の形態の場合、１００μｍ
２程度である。
図である。また図２は図1のＡ−Ａ´における断面図で
ある。半導体基板上に形成された層間絶縁層上には、そ
の全体が一平面形状を有する第１の電極層１が形成さ
れ、この第１の電極層１の上面には、第１の電極層１同
様、その全体が一平面形状を有する誘電体層２が形成さ
れる。この誘電体層２は第１引き出し電極８が形成され
る領域の分、第１の電極層１よりも小さく形成されてい
ることが必要であり、本実施の形態の場合、１００μｍ
２程度である。
【００１６】この誘電体層２の上面にはその全体が一平
面形状を有する第２の電極層３が形成される。この第２
の電極層３の面積は誘電体層２とほぼ同等である。これ
ら第１の電極層１、第２の電極層３、および誘電体層２
は厚さが１．５〜２．０μｍ程度の層間絶縁層６に被覆
される。この層間絶縁層６には、前記第1の電極１表
面、及び前記第２の電極３表面をそれぞれ底面とする複
数のヴィアホール４、７がある。これらヴィアホール
４、７は導電層で充填され、それぞれ第1引き出し電極
５、第2引き出し電極８を構成している。層間絶縁層６
表面には上層電極配線９が形成され、第1引き出し電極
５、第2引き出し電極８と接続される。
面形状を有する第２の電極層３が形成される。この第２
の電極層３の面積は誘電体層２とほぼ同等である。これ
ら第１の電極層１、第２の電極層３、および誘電体層２
は厚さが１．５〜２．０μｍ程度の層間絶縁層６に被覆
される。この層間絶縁層６には、前記第1の電極１表
面、及び前記第２の電極３表面をそれぞれ底面とする複
数のヴィアホール４、７がある。これらヴィアホール
４、７は導電層で充填され、それぞれ第1引き出し電極
５、第2引き出し電極８を構成している。層間絶縁層６
表面には上層電極配線９が形成され、第1引き出し電極
５、第2引き出し電極８と接続される。
【００１７】次に、本発明の実施の形態である半導体装
置の製造方法について、以下説明する。図３、４は本発
明のＭＩＭ型コンデンサの製造工程を示す図である。図
３において、半導体基板上に第１層目のＡｌ層を形成す
る。このＡｌ層をパターニングすることにより、ＭＩＭ
型コンデンサの下部電極となる第１の電極層１を形成す
る。
置の製造方法について、以下説明する。図３、４は本発
明のＭＩＭ型コンデンサの製造工程を示す図である。図
３において、半導体基板上に第１層目のＡｌ層を形成す
る。このＡｌ層をパターニングすることにより、ＭＩＭ
型コンデンサの下部電極となる第１の電極層１を形成す
る。
【００１８】第１の電極層１を形成した後、第１の電極
層１の上面に、後に誘電体層２となる窒化シリコン膜を
堆積し、連続してＭＩＭ型コンデンサの上部電極となる
第２の電極層３をＴｉＮ膜またはＷＳｉ膜によって形成
する。この後、後に形成する第１の電極層の引き出し電
極層（第２引き出し電極８）と第１の電極層１との接続
領域を確保するために、フォトリゾグラフィ工程、及び
反応性イオンエッチング（ＲＩＥ：Reactive Ion Etchi
ng）により、上記窒化シリコン膜、ＴｉＮ膜またはＷＳ
ｉ膜を同時にパターニングし、上記接続領域にあたる窒
化シリコン膜、ＴｉＮ膜またはＷＳｉ膜を除去し、その
部分の第１の電極層１表面を露出させる。この時点で上
記窒化シリコン膜は誘電体層２に、ＴｉＮ膜またはＷＳ
ｉ膜は第２の電極層３にそれぞれ加工されたことにな
る。
層１の上面に、後に誘電体層２となる窒化シリコン膜を
堆積し、連続してＭＩＭ型コンデンサの上部電極となる
第２の電極層３をＴｉＮ膜またはＷＳｉ膜によって形成
する。この後、後に形成する第１の電極層の引き出し電
極層（第２引き出し電極８）と第１の電極層１との接続
領域を確保するために、フォトリゾグラフィ工程、及び
反応性イオンエッチング（ＲＩＥ：Reactive Ion Etchi
ng）により、上記窒化シリコン膜、ＴｉＮ膜またはＷＳ
ｉ膜を同時にパターニングし、上記接続領域にあたる窒
化シリコン膜、ＴｉＮ膜またはＷＳｉ膜を除去し、その
部分の第１の電極層１表面を露出させる。この時点で上
記窒化シリコン膜は誘電体層２に、ＴｉＮ膜またはＷＳ
ｉ膜は第２の電極層３にそれぞれ加工されたことにな
る。
【００１９】次に図４に示すように、第１の電極層１、
誘電体層２、第２の電極層３を被覆するようにＢＰＳＧ
(Boron-Phospho Silicate Glass)などからなる層間絶縁
層６をＣＶＤ(Chemical Vapor Deposition)法などによ
って半導体基板上に形成する。そして第１の電極層１、
及び第２の電極層３表面が露出されるようなヴィアホー
ル４、７を、ＲＩＥなどの方法により層間絶縁層６中に
形成する。
誘電体層２、第２の電極層３を被覆するようにＢＰＳＧ
(Boron-Phospho Silicate Glass)などからなる層間絶縁
層６をＣＶＤ(Chemical Vapor Deposition)法などによ
って半導体基板上に形成する。そして第１の電極層１、
及び第２の電極層３表面が露出されるようなヴィアホー
ル４、７を、ＲＩＥなどの方法により層間絶縁層６中に
形成する。
【００２０】このヴィアホール４、７中にタングステン
などの金属を選択成長させることによって第１の電極層
１、第２の電極層３の引き出し電極層である、第1引き
出し電極５、第2引き出し電極８を形成する。第1引き出
し電極５、第2引き出し電極８を形成した後、層間絶縁
層６表面をＣＭＰ（Chemical Mechanical Polishing）
などの方法により平坦化し、平坦化された層間絶縁層６
表面に上層電極配線９をＡｌなどで形成し、第1引き出
し電極５、第2引き出し電極８と接続させる。
などの金属を選択成長させることによって第１の電極層
１、第２の電極層３の引き出し電極層である、第1引き
出し電極５、第2引き出し電極８を形成する。第1引き出
し電極５、第2引き出し電極８を形成した後、層間絶縁
層６表面をＣＭＰ（Chemical Mechanical Polishing）
などの方法により平坦化し、平坦化された層間絶縁層６
表面に上層電極配線９をＡｌなどで形成し、第1引き出
し電極５、第2引き出し電極８と接続させる。
【００２１】以上説明したように、本発明の半導体装
置、およびその製造方法を用いることにより、ＭＩＭ型
コンデンサを形成する領域に大面積の層間膜段差を形成
することなく、平面性を保ったまま、低寄生容量、およ
び低寄生抵抗であり、かつ高い信頼性を有したＭＩＭ型
コンデンサ素子を形成することが可能となる。
置、およびその製造方法を用いることにより、ＭＩＭ型
コンデンサを形成する領域に大面積の層間膜段差を形成
することなく、平面性を保ったまま、低寄生容量、およ
び低寄生抵抗であり、かつ高い信頼性を有したＭＩＭ型
コンデンサ素子を形成することが可能となる。
【００２２】以上、本発明の実施の形態では前述したも
のに限定されず、他にも発明の要旨を逸脱しない範囲で
の種々の変形が可能であることはいうまでもない。
のに限定されず、他にも発明の要旨を逸脱しない範囲で
の種々の変形が可能であることはいうまでもない。
【００２３】
【発明の効果】本発明によれば、微細配線加工に適し
た、寄生抵抗、寄生容量の少ない、高容量値を有するＭ
ＩＭ型コンデンサの構造を提供することが可能となる。
た、寄生抵抗、寄生容量の少ない、高容量値を有するＭ
ＩＭ型コンデンサの構造を提供することが可能となる。
【図１】本発明の実施の形態である半導体装置の平面図
である。
である。
【図２】図１のＡ−Ａ´における断面図である。
【図３】本発明の実施の形態である半導体装置の製造方
法を示す工程図である。
法を示す工程図である。
【図４】本発明の実施の形態である半導体装置の製造方
法を示す工程図である。
法を示す工程図である。
【図５】従来のＭＩＭ型コンデンサの構造を示す図であ
る。
る。
１ 第１の電極層 ２ 誘電体層 ３ 第２の電極層 ６ 層間絶縁層 ４、７ ヴィアホール ５ 第1引き出し電極 ８ 第２引き出し電極 ９ 上層電極配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 JJ19 KK08 KK28 KK33 NN34 PP07 QQ08 QQ09 QQ10 QQ13 QQ37 QQ39 QQ48 RR06 RR15 VV10 XX03 5F038 AC04 AC05 AC15 CA07 CA10 EZ15 EZ20
Claims (11)
- 【請求項１】 半導体基板上に形成され、その全体が一
平面形状を有する第１の電極と、 前記第１の電極の上面に形成され、その全体が一平面形
状を有する誘電体層と、 前記誘電体層の上面に形成され、その全体が一平面形状
を有する第２の電極と、 前記第１、第２の電極、および前記誘電体層全体を被覆
し、前記第２の電極表面を底面とする複数のヴィアホー
ルを内部に具有する層間絶縁層と、 前記ヴィアホールを充填する導電層とを具備することを
特徴とする半導体装置。 - 【請求項２】 前記第１、第２の電極はアルミニウムよ
り形成されていることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 前記第１、第２の電極はメタルシリサイ
ドより形成されていることを特徴とする請求項１記載の
半導体装置。 - 【請求項４】 半導体基板上に形成され、その電極が平
板形状であるコンデンサと、 前記コンデンサ全体を被覆し、前記コンデンサの上部電
極表面を底面とする複数のヴィアホールを内部に具有す
る層間絶縁層と、 前記ヴィアホールを充填する導電層とを具備することを
特徴とする半導体装置。 - 【請求項５】 前記上部電極はアルミニウムより形成さ
れていることを特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記上部電極はメタルシリサイドより形
成されていることを特徴とする請求項４記載の半導体装
置。 - 【請求項７】 前記導電層はタングステンより形成され
ていることを特徴とする請求項１乃至６記載の半導体装
置。 - 【請求項８】 前記層間絶縁層の上面は平面形状である
ことを特徴とする請求項１乃至６記載の半導体装置。 - 【請求項９】 前記層間絶縁層の上面に形成された上層
配線をさらに具備することを特徴とする請求項８記載の
半導体装置。 - 【請求項１０】 半導体基板上に第１の電極層、誘電体
層、第２の電極層をこの順に堆積する工程と、 前記第１、第２の電極層、及び誘電体層を層間絶縁層で
被覆する工程と、 前記第１の電極層、及び第２の電極層表面を露出するヴ
ィアホールを形成する工程と、 前記ヴィアホール内部を導電層で充填する工程と、 前記層間絶縁層表面を平坦化する工程とを具備すること
を特徴とする半導体装置の製造方法。 - 【請求項１１】 前記平坦化工程は、化学的機械研磨法
(Chemical Mechanical Polishing)によって行われるこ
とを特徴とする請求項１０記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000013880A JP2001203329A (ja) | 2000-01-18 | 2000-01-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000013880A JP2001203329A (ja) | 2000-01-18 | 2000-01-18 | 半導体装置およびその製造方法 |
Publications (1)
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