JP2003018190A - Ａｔｍ通信制御装置 - Google Patents
Ａｔｍ通信制御装置Info
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- 230000006854 communication Effects 0.000 title claims description 38
- 238000004891 communication Methods 0.000 title claims description 38
- 238000012545 processing Methods 0.000 claims abstract description 75
- 230000005540 biological transmission Effects 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims description 71
- 238000012546 transfer Methods 0.000 claims description 61
- 230000000630 rising effect Effects 0.000 abstract 1
- 230000002457 bidirectional effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 2
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 230000007175 bidirectional communication Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000013073 enabling process Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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Abstract
(57)【要約】
【課題】 ＡＴＭレイヤデバイスとＰＨＹレイヤデバイ
スを接続するためのＵＴＯＰＩＡバスの接続本数を削減
する。 【解決手段】 ＡＴＭレイヤデバイス１とＰＨＹレイヤ
デバイス３との間を接続するＵＴＯＰＩＡバス２の各制
御信号を受信側処理と送信側処理とで共用し、送信側処
理と受信側処理とを時分割で交互に切り替える。切り替
えの際の出力信号どうしの衝突を回避するために、ＰＨ
Ｙ出力イネーブルからディセーブルへの切り替え、ＡＴ
Ｍ出力ディセーブルからイネーブルへの切り替えするタ
イミングをそれぞれクロックの立ち上がり、立ち下がり
で行うことにより一定時間の間隔を設ける。
スを接続するためのＵＴＯＰＩＡバスの接続本数を削減
する。 【解決手段】 ＡＴＭレイヤデバイス１とＰＨＹレイヤ
デバイス３との間を接続するＵＴＯＰＩＡバス２の各制
御信号を受信側処理と送信側処理とで共用し、送信側処
理と受信側処理とを時分割で交互に切り替える。切り替
えの際の出力信号どうしの衝突を回避するために、ＰＨ
Ｙ出力イネーブルからディセーブルへの切り替え、ＡＴ
Ｍ出力ディセーブルからイネーブルへの切り替えするタ
イミングをそれぞれクロックの立ち上がり、立ち下がり
で行うことにより一定時間の間隔を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ（Asynchro
nous Transfer Mode：非同期転送モード）レイヤ機能と
複数の物理（ＰＨＹ）レイヤ機能を接続する方法とし
て、ＡＴＭフォーラムで規定されているＵＴＯＰＩＡ
（Universal Test & Operations Physical Interface f
or ATM）レベル２インタフェース（以下ＵＴＯＰＩＡバ
ス）を用いたＡＴＭ通信制御装置に関する。
nous Transfer Mode：非同期転送モード）レイヤ機能と
複数の物理（ＰＨＹ）レイヤ機能を接続する方法とし
て、ＡＴＭフォーラムで規定されているＵＴＯＰＩＡ
（Universal Test & Operations Physical Interface f
or ATM）レベル２インタフェース（以下ＵＴＯＰＩＡバ
ス）を用いたＡＴＭ通信制御装置に関する。
【０００２】
【従来の技術】ＵＴＯＰＩＡインタフェースとは、ＡＴ
Ｍフォーラムにおいて提案されているＡＴＭ通信制御装
置内部のインタフェースであり、ＡＴＭレイヤデバイス
とＰＨＹレイヤデバイスとの間を接続している。
Ｍフォーラムにおいて提案されているＡＴＭ通信制御装
置内部のインタフェースであり、ＡＴＭレイヤデバイス
とＰＨＹレイヤデバイスとの間を接続している。
【０００３】ＡＴＭフォーラムの規定では、ＰＨＹレイ
ヤのポート（伝送路）毎にアドレスを定義し、ＡＴＭレ
イヤから複数ＰＨＹレイヤに対して、そのアドレスを使
用したセルの転送可否のハンドシェークを行い、ハンド
シェーク結果を基にセル転送処理を行う。
ヤのポート（伝送路）毎にアドレスを定義し、ＡＴＭレ
イヤから複数ＰＨＹレイヤに対して、そのアドレスを使
用したセルの転送可否のハンドシェークを行い、ハンド
シェーク結果を基にセル転送処理を行う。
【０００４】このようなＵＴＯＰＩＡバスを用いてＡＴ
ＭレイヤデバイスとＰＨＹレイヤデバイスとの間の接続
を行っている従来のＡＴＭ通信制御装置の一例を図４に
示す。
ＭレイヤデバイスとＰＨＹレイヤデバイスとの間の接続
を行っている従来のＡＴＭ通信制御装置の一例を図４に
示す。
【０００５】図４に示された従来のＡＴＭ通信制御装置
では、内部にＰＨＹレイヤデバイス４３と、ＡＴＭレイ
ヤデバイス４１がＵＴＯＰＩＡバス４２により接続され
ている。
では、内部にＰＨＹレイヤデバイス４３と、ＡＴＭレイ
ヤデバイス４１がＵＴＯＰＩＡバス４２により接続され
ている。
【０００６】ＵＴＯＰＩＡバス４２用の信号としては、
基準クロック信号（Ｃｌｋ）が１ビット、ハンドシェー
ク用の信号として、ＰＨＹレイヤデバイス４３のポート
を示すＡｄｄｒ信号が５ビット、そのＡｄｄｒ信号で指
定されたポートのセル転送可否状態を応答するＣｌａｖ
信号が１ビット、ＡＴＭレイヤデバイス４１からのセル
転送指示を行うＥｎｂ信号が１ビットとなっている。ま
た、実際に主信号を転送する信号として、主信号を転送
するＤａｔａ信号が８ビット、主信号のパリティを示す
Ｐｔｙ信号が１ビット、主信号の先頭バイトを示すＳＯ
Ｃ信号が１ビットとなっていて、合計１８ビットにより
１組のＵＴＯＰＩＡバスが構成されている。そして、送
信側処理（以下、Ｔｘ処理）、受信側処理（以下、Ｒｘ
処理）においてそれぞれ１組みのバスが必要となるた
め、ＵＴＯＰＩＡバス４２として３６ビット必要とな
る。
基準クロック信号（Ｃｌｋ）が１ビット、ハンドシェー
ク用の信号として、ＰＨＹレイヤデバイス４３のポート
を示すＡｄｄｒ信号が５ビット、そのＡｄｄｒ信号で指
定されたポートのセル転送可否状態を応答するＣｌａｖ
信号が１ビット、ＡＴＭレイヤデバイス４１からのセル
転送指示を行うＥｎｂ信号が１ビットとなっている。ま
た、実際に主信号を転送する信号として、主信号を転送
するＤａｔａ信号が８ビット、主信号のパリティを示す
Ｐｔｙ信号が１ビット、主信号の先頭バイトを示すＳＯ
Ｃ信号が１ビットとなっていて、合計１８ビットにより
１組のＵＴＯＰＩＡバスが構成されている。そして、送
信側処理（以下、Ｔｘ処理）、受信側処理（以下、Ｒｘ
処理）においてそれぞれ１組みのバスが必要となるた
め、ＵＴＯＰＩＡバス４２として３６ビット必要とな
る。
【０００７】ここでＴｘ処理とは、装置内インタフェー
スから伝送路への送信処理を意味し、Ｒｘ処理とは、伝
送路から装置内インタフェースへの受信処理を意味す
る。
スから伝送路への送信処理を意味し、Ｒｘ処理とは、伝
送路から装置内インタフェースへの受信処理を意味す
る。
【０００８】このＵＴＯＰＩＡバス４２を介して行われ
る処理は、大きく分けて、ポーリング処理と、セル転送
処理の２つの処理に分類される。ポーリング処理とは、
ＡＴＭレイヤデバイス４１がＰＨＹレイヤデバイス４３
に対して、セル転送可否の問い合わせを行う処理であ
る。また、セル転送処理とは、ＰＨＹレイヤデバイス４
３が伝送路から受信したデータをＡＴＭレイヤデバイス
４１に転送する処理、およびＡＴＭレイヤデバイス４１
が装置内インタフェースから受信したデータをＰＨＹレ
イヤデバイス４３に転送する処理をいう。
る処理は、大きく分けて、ポーリング処理と、セル転送
処理の２つの処理に分類される。ポーリング処理とは、
ＡＴＭレイヤデバイス４１がＰＨＹレイヤデバイス４３
に対して、セル転送可否の問い合わせを行う処理であ
る。また、セル転送処理とは、ＰＨＹレイヤデバイス４
３が伝送路から受信したデータをＡＴＭレイヤデバイス
４１に転送する処理、およびＡＴＭレイヤデバイス４１
が装置内インタフェースから受信したデータをＰＨＹレ
イヤデバイス４３に転送する処理をいう。
【０００９】次に、この従来のＡＴＭ通信制御装置にお
けるポーリング処理と、セル転送処理を図５に示すシー
ケンスチャートを用いて説明する。
けるポーリング処理と、セル転送処理を図５に示すシー
ケンスチャートを用いて説明する。
【００１０】先ず、ＡＴＭレイヤデバイス４１からＰＨ
Ｙレイヤデバイス４３に対して、Ａｄｄｒ信号によりセ
ル転送可否の問い合わせを行う（ステップ１０１）。こ
のセル転送可否の問い合わせを受けたＰＨＹレイヤデバ
イスは、ｃｌａｖ信号によりセル転送可否の問い合わせ
に対する応答を行う（ステップ１０２）。このステップ
１０１、１０２の処理により上述のポーリング処理が構
成される。
Ｙレイヤデバイス４３に対して、Ａｄｄｒ信号によりセ
ル転送可否の問い合わせを行う（ステップ１０１）。こ
のセル転送可否の問い合わせを受けたＰＨＹレイヤデバ
イスは、ｃｌａｖ信号によりセル転送可否の問い合わせ
に対する応答を行う（ステップ１０２）。このステップ
１０１、１０２の処理により上述のポーリング処理が構
成される。
【００１１】次に、ＡＴＭレイヤデバイス４１は、Ｅｎ
ｂ信号を用いてセル転送指示をＰＨＹレイヤデバイス４
３に行う（ステップ１０３）。そして、このセル転送指
示が行われた後に、Ｄａｔａ／Ｐｔｙ信号、ＳＯＣ信号
によりセル転送が実行される（ステップ１０４）。ここ
で、Ｔｘ処理の場合には、ＡＴＭレイヤデバイス４１か
らＰＨＹレイヤデバイス４３に対してセル転送が行わ
れ、Ｒｘ処理の場合には、ＰＨＹレイヤデバイス４３か
らＡＴＭレイヤデバイス４１へセル転送が行われる。こ
のステップ１０３、１０４の処理により上述のセル転送
処理が構成される。
ｂ信号を用いてセル転送指示をＰＨＹレイヤデバイス４
３に行う（ステップ１０３）。そして、このセル転送指
示が行われた後に、Ｄａｔａ／Ｐｔｙ信号、ＳＯＣ信号
によりセル転送が実行される（ステップ１０４）。ここ
で、Ｔｘ処理の場合には、ＡＴＭレイヤデバイス４１か
らＰＨＹレイヤデバイス４３に対してセル転送が行わ
れ、Ｒｘ処理の場合には、ＰＨＹレイヤデバイス４３か
らＡＴＭレイヤデバイス４１へセル転送が行われる。こ
のステップ１０３、１０４の処理により上述のセル転送
処理が構成される。
【００１２】このように従来のＡＴＭ通信制御装置で
は、Ｔｘ処理、Ｒｘ処理のそれぞれの処理において、ポ
ーリング処理、セル転送処理が順番に行われる。つま
り、Ｔｘ処理では、Ｔｘポーリング処理→Ｔｘセル転送
処理→Ｔｘポーリング処理→Ｔｘセル転送処理→、…が
順番に行われ、Ｒｘ処理では、Ｒｘポーリング処理→Ｒ
ｘセル転送処理→Ｒｘポーリング処理→Ｒｘセル転送処
理→、…が順番に行われる。
は、Ｔｘ処理、Ｒｘ処理のそれぞれの処理において、ポ
ーリング処理、セル転送処理が順番に行われる。つま
り、Ｔｘ処理では、Ｔｘポーリング処理→Ｔｘセル転送
処理→Ｔｘポーリング処理→Ｔｘセル転送処理→、…が
順番に行われ、Ｒｘ処理では、Ｒｘポーリング処理→Ｒ
ｘセル転送処理→Ｒｘポーリング処理→Ｒｘセル転送処
理→、…が順番に行われる。
【００１３】しかし、このようなＵＴＯＰＩＡレベル２
を用いるインタフェースを有する従来のＡＴＭ通信制御
装置では、ＰＨＹレイヤデバイス４３とＡＴＭレイヤデ
バイス４１を接続するためのＵＴＯＰＩＡバス４２とし
て最低限２組みのバスつまり３６ビットが必要となり、
このようなＡＴＭ通信制御装置では、ＰＨＹレイヤデバ
イス４３や、ＡＴＭレイヤデバイス４１をそれぞれを集
積回路として構成した場合に端子数が多くなり外形が小
さくならないという問題点があった。また、この集積回
路を搭載するプリント配線基板の配線数も多くなりＡＴ
Ｍ通信制御装置の小型化を阻害する要因ともなってい
た。
を用いるインタフェースを有する従来のＡＴＭ通信制御
装置では、ＰＨＹレイヤデバイス４３とＡＴＭレイヤデ
バイス４１を接続するためのＵＴＯＰＩＡバス４２とし
て最低限２組みのバスつまり３６ビットが必要となり、
このようなＡＴＭ通信制御装置では、ＰＨＹレイヤデバ
イス４３や、ＡＴＭレイヤデバイス４１をそれぞれを集
積回路として構成した場合に端子数が多くなり外形が小
さくならないという問題点があった。また、この集積回
路を搭載するプリント配線基板の配線数も多くなりＡＴ
Ｍ通信制御装置の小型化を阻害する要因ともなってい
た。
【００１４】特に、ＡＴＭレイヤ機能と複数のＰＨＹレ
イヤ機能を接続する場合には、ＵＴＯＰＩＡバスの接続
本数が膨大となり、装置の小型化を阻む大きな要因とな
っていた。
イヤ機能を接続する場合には、ＵＴＯＰＩＡバスの接続
本数が膨大となり、装置の小型化を阻む大きな要因とな
っていた。
【００１５】
【発明が解決しようとする課題】上述した従来のＡＴＭ
通信制御装置では、ＡＴＭレイヤデバイスとＰＨＹレイ
ヤデバイスを接続するためのＵＴＯＰＩＡバスの接続本
数が多いため装置の小型化を阻害しているという問題点
があった。
通信制御装置では、ＡＴＭレイヤデバイスとＰＨＹレイ
ヤデバイスを接続するためのＵＴＯＰＩＡバスの接続本
数が多いため装置の小型化を阻害しているという問題点
があった。
【００１６】本発明の目的は、ＡＴＭレイヤデバイスと
ＰＨＹレイヤデバイスを接続するためのＵＴＯＰＩＡバ
スの接続本数を削減することができるＡＴＭ通信制御装
置を提供することである。
ＰＨＹレイヤデバイスを接続するためのＵＴＯＰＩＡバ
スの接続本数を削減することができるＡＴＭ通信制御装
置を提供することである。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＡＴＭ通信制御装置は、ＡＴＭセルの伝送
を行うためのＵＴＯＰＩＡバスと、受信側処理において
は伝送路からの入力信号のＰＨＹレイヤ終端を行い、Ａ
ＴＭセルを前記ＵＴＯＰＩＡバスに出力し、送信側処理
においては前記ＵＴＯＰＩＡバスを介して受信したＡＴ
Ｍセルを伝送路フレームに乗せ換えて前記伝送路へ出力
するＰＨＹレイヤデバイスと、受信側処理においては、
前記ＰＨＹレイヤデバイスからのＡＴＭセルを前記ＵＴ
ＯＰＩＡバスを介して受信してＰＨＹレイヤの多重を行
い、装置内インタフェースに乗せ換える処理を行い、送
信側処理においては、前記装置内インタフェースを前記
ＵＴＯＰＩＡバスに乗せ換えて前記各ＰＨＹレイヤにＡ
ＴＭセルを分離するＡＴＭレイヤデバイスとを有するＡ
ＴＭ通信制御装置において、前記ＡＴＭレイヤデバイス
と前記ＰＨＹレイヤデバイスとの間を接続する前記ＵＴ
ＯＰＩＡバスの各制御信号が受信処理と送信処理とによ
り共用されていて、送信側処理と受信側処理とが時分割
で交互に行われることを特徴とする。
に、本発明のＡＴＭ通信制御装置は、ＡＴＭセルの伝送
を行うためのＵＴＯＰＩＡバスと、受信側処理において
は伝送路からの入力信号のＰＨＹレイヤ終端を行い、Ａ
ＴＭセルを前記ＵＴＯＰＩＡバスに出力し、送信側処理
においては前記ＵＴＯＰＩＡバスを介して受信したＡＴ
Ｍセルを伝送路フレームに乗せ換えて前記伝送路へ出力
するＰＨＹレイヤデバイスと、受信側処理においては、
前記ＰＨＹレイヤデバイスからのＡＴＭセルを前記ＵＴ
ＯＰＩＡバスを介して受信してＰＨＹレイヤの多重を行
い、装置内インタフェースに乗せ換える処理を行い、送
信側処理においては、前記装置内インタフェースを前記
ＵＴＯＰＩＡバスに乗せ換えて前記各ＰＨＹレイヤにＡ
ＴＭセルを分離するＡＴＭレイヤデバイスとを有するＡ
ＴＭ通信制御装置において、前記ＡＴＭレイヤデバイス
と前記ＰＨＹレイヤデバイスとの間を接続する前記ＵＴ
ＯＰＩＡバスの各制御信号が受信処理と送信処理とによ
り共用されていて、送信側処理と受信側処理とが時分割
で交互に行われることを特徴とする。
【００１８】本発明によれば、時分割で受信側と送信側
の処理を切り換えることによって、ＵＴＯＰＩＡの受信
バスと送信バスの信号を共通化し、双方向でのセル転送
を行うことによって、デバイスの端子数削減及びプリン
ト配線基盤の配線数を削減することができる。
の処理を切り換えることによって、ＵＴＯＰＩＡの受信
バスと送信バスの信号を共通化し、双方向でのセル転送
を行うことによって、デバイスの端子数削減及びプリン
ト配線基盤の配線数を削減することができる。
【００１９】本発明の他のＡＴＭ通信制御装置は、ＡＴ
Ｍセルの伝送を行うためのＵＴＯＰＩＡバスと、受信側
処理においては伝送路からの入力信号のＰＨＹレイヤ終
端を行い、ＡＴＭセルを前記ＵＴＯＰＩＡバスに出力
し、送信側処理においては前記ＵＴＯＰＩＡバスを介し
て受信したＡＴＭセルを伝送路フレームに乗せ換えて前
記伝送路へ出力する複数のＰＨＹレイヤデバイスと、受
信側処理においては、前記ＰＨＹレイヤデバイスからの
ＡＴＭセルを前記ＵＴＯＰＩＡバスを介して受信してＰ
ＨＹレイヤの多重を行い、装置内インタフェースに乗せ
換える処理を行い、送信側処理においては、前記装置内
インタフェースを前記ＵＴＯＰＩＡバスに乗せ換えて前
記各ＰＨＹレイヤにＡＴＭセルを分離するＡＴＭレイヤ
デバイスとを有するＡＴＭ通信制御装置において、前記
ＡＴＭレイヤデバイスと前記ＰＨＹレイヤデバイスとの
間を接続する前記ＵＴＯＰＩＡバスのアドレス信号以外
の各制御信号が受信処理と送信処理とにより共用されて
いて、送信側処理と受信側処理とが時分割で交互に行わ
れることを特徴とする。
Ｍセルの伝送を行うためのＵＴＯＰＩＡバスと、受信側
処理においては伝送路からの入力信号のＰＨＹレイヤ終
端を行い、ＡＴＭセルを前記ＵＴＯＰＩＡバスに出力
し、送信側処理においては前記ＵＴＯＰＩＡバスを介し
て受信したＡＴＭセルを伝送路フレームに乗せ換えて前
記伝送路へ出力する複数のＰＨＹレイヤデバイスと、受
信側処理においては、前記ＰＨＹレイヤデバイスからの
ＡＴＭセルを前記ＵＴＯＰＩＡバスを介して受信してＰ
ＨＹレイヤの多重を行い、装置内インタフェースに乗せ
換える処理を行い、送信側処理においては、前記装置内
インタフェースを前記ＵＴＯＰＩＡバスに乗せ換えて前
記各ＰＨＹレイヤにＡＴＭセルを分離するＡＴＭレイヤ
デバイスとを有するＡＴＭ通信制御装置において、前記
ＡＴＭレイヤデバイスと前記ＰＨＹレイヤデバイスとの
間を接続する前記ＵＴＯＰＩＡバスのアドレス信号以外
の各制御信号が受信処理と送信処理とにより共用されて
いて、送信側処理と受信側処理とが時分割で交互に行わ
れることを特徴とする。
【００２０】本発明によれば、ＡＴＭレイヤデバイスと
ＰＨＹレイヤデバイスとを１対複数で接続した場合で
も、対時分割で受信側と送信側の処理を切り換えること
によって、ＵＴＯＰＩＡの受信バスと送信バスのアドレ
ス信号以外の信号を共通化し、双方向でのセル転送を行
うことによって、デバイスの端子数削減及びプリント配
線基盤の配線数を削減することができる。
ＰＨＹレイヤデバイスとを１対複数で接続した場合で
も、対時分割で受信側と送信側の処理を切り換えること
によって、ＵＴＯＰＩＡの受信バスと送信バスのアドレ
ス信号以外の信号を共通化し、双方向でのセル転送を行
うことによって、デバイスの端子数削減及びプリント配
線基盤の配線数を削減することができる。
【００２１】また、本発明の他のＡＴＭ通信制御装置で
は、送信側処理と受信側処理とを時分割で交互に行う処
理が、送信側処理におけるＡＴＭレイヤデバイスからＰ
ＨＹデバイスに対してセル転送可否の問い合わせを行う
ためのポーリング処理と、受信側処理におけるＡＴＭレ
イヤデバイスとＰＨＹデバイスとの間でＡＴＭセルの転
送を行うためのセル転送処理、送信側処理におけるセル
転送処理と受信側処理におけるポーリング処理とを、そ
れぞれ同期して交互に切り替えて行う処理である。
は、送信側処理と受信側処理とを時分割で交互に行う処
理が、送信側処理におけるＡＴＭレイヤデバイスからＰ
ＨＹデバイスに対してセル転送可否の問い合わせを行う
ためのポーリング処理と、受信側処理におけるＡＴＭレ
イヤデバイスとＰＨＹデバイスとの間でＡＴＭセルの転
送を行うためのセル転送処理、送信側処理におけるセル
転送処理と受信側処理におけるポーリング処理とを、そ
れぞれ同期して交互に切り替えて行う処理である。
【００２２】さらに本発明の他のＡＴＭ通信制御装置で
は、送信側処理と受信側処理との切り替えを行う際に、
一定時間の間隔を設けるようにしている。
は、送信側処理と受信側処理との切り替えを行う際に、
一定時間の間隔を設けるようにしている。
【００２３】本発明によれば、ＡＴＭレイヤデバイスと
ＰＨＹレイヤデバイスの各々のデバイス内部のディレイ
の影響により、送信側処理と受信側処理を切り替えるタ
イミングがずれた場合でも、各制御信号どうしの衝突を
確実に回避することができる。
ＰＨＹレイヤデバイスの各々のデバイス内部のディレイ
の影響により、送信側処理と受信側処理を切り替えるタ
イミングがずれた場合でも、各制御信号どうしの衝突を
確実に回避することができる。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２５】（第１の実施形態）図１は本発明の第１の
実施形態のＡＴＭ通信制御装置の構成を示すブロック図
である。本実施形態のＡＴＭ通信制御装置では、ＰＨＹ
レイヤデバイス３とＡＴＭレイヤデバイス１がＵＴＯＰ
ＩＡバス２により接続されている。本実施形態は、ＰＨ
Ｙレイヤデバイス３が１個で、送受信ポートが２つの場
合である。
実施形態のＡＴＭ通信制御装置の構成を示すブロック図
である。本実施形態のＡＴＭ通信制御装置では、ＰＨＹ
レイヤデバイス３とＡＴＭレイヤデバイス１がＵＴＯＰ
ＩＡバス２により接続されている。本実施形態は、ＰＨ
Ｙレイヤデバイス３が１個で、送受信ポートが２つの場
合である。
【００２６】本実施形態のＡＴＭ通信制御装置では、図
１に示されるように、ＵＴＯＰＩＡのマスタとなるＡＴ
Ｍレイヤデバイス１、ＵＴＯＰＩＡのスレーブとなるＰ
ＨＹレイヤデバイス３のＵＴＯＰＩＡ端子を１組のみと
し、各々の信号を図１のように接続する。
１に示されるように、ＵＴＯＰＩＡのマスタとなるＡＴ
Ｍレイヤデバイス１、ＵＴＯＰＩＡのスレーブとなるＰ
ＨＹレイヤデバイス３のＵＴＯＰＩＡ端子を１組のみと
し、各々の信号を図１のように接続する。
【００２７】具体的には、ＰＨＹレイヤデバイス３とＡ
ＴＭレイヤデバイス１の、Ｃｌｋ信号、Ａｄｄｒ信号、
Ｃｌａｖ信号、Ｅｎｂ信号、Ｄａｔａ／Ｐｔｙ信号、Ｓ
ＯＣ信号をそれぞれ接続する。本実施形態におけるこれ
らの信号は、Ｔｘ、Ｒｘの区別はなく共通となってい
る。
ＴＭレイヤデバイス１の、Ｃｌｋ信号、Ａｄｄｒ信号、
Ｃｌａｖ信号、Ｅｎｂ信号、Ｄａｔａ／Ｐｔｙ信号、Ｓ
ＯＣ信号をそれぞれ接続する。本実施形態におけるこれ
らの信号は、Ｔｘ、Ｒｘの区別はなく共通となってい
る。
【００２８】受信側処理（Ｒｘ処理）は、伝送路からの
入力信号２ポート分のＰＨＹレイヤ終端を行い、ＡＴＭ
セルを双方向通信構成のＵＴＯＰＩＡバス２に出力する
ＰＨＹレイヤデバイス３と、ＰＨＹレイヤデバイス３か
らのＡＴＭセルをＵＴＯＰＩＡバス２を介して受信し、
ＰＨＹレイヤの多重を行い、装置内インタフェースに乗
せ換えるＡＴＭレイヤデバイス１により行われる。
入力信号２ポート分のＰＨＹレイヤ終端を行い、ＡＴＭ
セルを双方向通信構成のＵＴＯＰＩＡバス２に出力する
ＰＨＹレイヤデバイス３と、ＰＨＹレイヤデバイス３か
らのＡＴＭセルをＵＴＯＰＩＡバス２を介して受信し、
ＰＨＹレイヤの多重を行い、装置内インタフェースに乗
せ換えるＡＴＭレイヤデバイス１により行われる。
【００２９】また、送信側処理（Ｔｘ処理）は、装置内
インタフェースをＵＴＯＰＩＡバス２に乗せ換え、各Ｐ
ＨＹレイヤにＡＴＭセルを分離するＡＴＭレイヤデバイ
ス１、ＵＴＯＰＩＡバス２でＡＴＭセルを受信し、伝送
路フレームに乗せ換えを行い、伝送路へ出力するＰＨＹ
レイヤデバイス３により行われる。
インタフェースをＵＴＯＰＩＡバス２に乗せ換え、各Ｐ
ＨＹレイヤにＡＴＭセルを分離するＡＴＭレイヤデバイ
ス１、ＵＴＯＰＩＡバス２でＡＴＭセルを受信し、伝送
路フレームに乗せ換えを行い、伝送路へ出力するＰＨＹ
レイヤデバイス３により行われる。
【００３０】ＵＴＯＰＩＡバス２は、送信側/受信側共
通で使用可能な双方向バス構成となっている。本実施形
態では、伝送路ポート１の受信側のアドレスをＡｄｄｒ
＝１、送信側のアドレスをＡｄｄｒ＝３、伝送路ポート
２の受信側のアドレスをＡｄｄｒ＝２、送信側のアドレ
スをＡｄｄｒ＝４と定義し、図２のタイミングチャート
に示すＵＴＯＰＩＡバス２でのポーリング処理及びセル
転送処理を行う。
通で使用可能な双方向バス構成となっている。本実施形
態では、伝送路ポート１の受信側のアドレスをＡｄｄｒ
＝１、送信側のアドレスをＡｄｄｒ＝３、伝送路ポート
２の受信側のアドレスをＡｄｄｒ＝２、送信側のアドレ
スをＡｄｄｒ＝４と定義し、図２のタイミングチャート
に示すＵＴＯＰＩＡバス２でのポーリング処理及びセル
転送処理を行う。
【００３１】次に、本実施形態のＡＴＭ通信制御装置の
動作について図面を参照して詳細に説明する。
動作について図面を参照して詳細に説明する。
【００３２】本実施形態のＡＴＭ通信制御装置では、基
準となるＣｌｋ信号の５４クロック幅で１フェーズ（１
セル処理時間）とし、ＵＴＯＰＩＡバス２を介したポー
リング処理とセル転送処理の各々の処理は、送信側処理
であるＴｘフェーズと受信側処理であるＲｘフェーズを
交互に実施する。
準となるＣｌｋ信号の５４クロック幅で１フェーズ（１
セル処理時間）とし、ＵＴＯＰＩＡバス２を介したポー
リング処理とセル転送処理の各々の処理は、送信側処理
であるＴｘフェーズと受信側処理であるＲｘフェーズを
交互に実施する。
【００３３】図５に示したように、ポーリング処理では
Ａｄｄｒ信号とＣｌａｖ信号が用いられ、セル転送処理
ではＥｎｂ信号、Ｄａｔａ／Ｐｔｙ信号、ＳＯＣ信号が
用いられるため、Ｔｘ処理におけるポーリング処理と、
Ｒｘ処理におけるセル転送処理とを１フェーズ中で同時
に行い、次のフェーズでは、Ｔｘ処理におけるセル転送
処理と、Ｒｘ処理におけるポーリング処理を同時に行う
ようにする。つまり、Ｔｘ処理とＲｘ処理では、ポーリ
ング処理とセル転送処理が時分割で交互に行われる。
Ａｄｄｒ信号とＣｌａｖ信号が用いられ、セル転送処理
ではＥｎｂ信号、Ｄａｔａ／Ｐｔｙ信号、ＳＯＣ信号が
用いられるため、Ｔｘ処理におけるポーリング処理と、
Ｒｘ処理におけるセル転送処理とを１フェーズ中で同時
に行い、次のフェーズでは、Ｔｘ処理におけるセル転送
処理と、Ｒｘ処理におけるポーリング処理を同時に行う
ようにする。つまり、Ｔｘ処理とＲｘ処理では、ポーリ
ング処理とセル転送処理が時分割で交互に行われる。
【００３４】ＡＴＭレイヤデバイス１からＰＨＹレイヤ
デバイス３に対して、Ａｄｄｒ信号のＡｄｄｒのタイミ
ングででセル転送可否を問い合わせる。ＰＨＹレイヤデ
バイス３は、Ａｄｄｒ信号の１Ｆのタイミングで指定さ
れたポート番号の転送可否状態（‘１’＝転送可）を、
ＡＴＭレイヤデバイス１にＣｌａｖ信号で応答する。Ａ
ＴＭレイヤデバイス１は、ポーリング処理のフェーズの
最後に、各ポートの転送可否状態を判断し、セル転送を
行うアドレス３０、３１、３２をセル転送を行うＡｄｄ
ｒ指定のタイミングで出力し、次のＣｌｋタイミング
で、Ｅｎｂ信号をイネーブル状態にする。
デバイス３に対して、Ａｄｄｒ信号のＡｄｄｒのタイミ
ングででセル転送可否を問い合わせる。ＰＨＹレイヤデ
バイス３は、Ａｄｄｒ信号の１Ｆのタイミングで指定さ
れたポート番号の転送可否状態（‘１’＝転送可）を、
ＡＴＭレイヤデバイス１にＣｌａｖ信号で応答する。Ａ
ＴＭレイヤデバイス１は、ポーリング処理のフェーズの
最後に、各ポートの転送可否状態を判断し、セル転送を
行うアドレス３０、３１、３２をセル転送を行うＡｄｄ
ｒ指定のタイミングで出力し、次のＣｌｋタイミング
で、Ｅｎｂ信号をイネーブル状態にする。
【００３５】セル転送処理のＲｘフェーズの場合、セル
転送を行うＡｄｄｒ指定のタイミングで出力されたアド
レス３０に対応するポートのセルを、Ｄａｔａ／Ｐｔｙ
信号及びＳＯＣ信号に出力に、ＰＨＹレイヤデバイス３
から出力し、ＡＴＭレイヤデバイス１で受信する。
転送を行うＡｄｄｒ指定のタイミングで出力されたアド
レス３０に対応するポートのセルを、Ｄａｔａ／Ｐｔｙ
信号及びＳＯＣ信号に出力に、ＰＨＹレイヤデバイス３
から出力し、ＡＴＭレイヤデバイス１で受信する。
【００３６】セル転送処理のＴｘフェーズの場合は、セ
ル転送を行うＡｄｄｒ指定のタイミングで出力されたア
ドレス３１に対応するポートのセルを、Ｄａｔａ／Ｐｔ
ｙ信号及びＳＯＣ信号にＡＴＭレイヤデバイス１から出
力し、ＰＨＹレイヤデバイス３で受信する。
ル転送を行うＡｄｄｒ指定のタイミングで出力されたア
ドレス３１に対応するポートのセルを、Ｄａｔａ／Ｐｔ
ｙ信号及びＳＯＣ信号にＡＴＭレイヤデバイス１から出
力し、ＰＨＹレイヤデバイス３で受信する。
【００３７】本実施形態のように各種制御信号をＴｘ処
理とＲｘ処理で共用すると、１つの信号線に出力される
信号の方向は双方向になる。そのため、ＰＨＹレイヤデ
バイス３→ＡＴＭレイヤデバイス１の方向の信号と、Ａ
ＴＭレイヤデバイス１→ＰＨＹレイヤデバイス３の方向
の信号を衝突させずに切り替えるための処理が必要とな
る。同じＣｌｋ信号の変化点でＰＨＹ出力イネーブルか
らディセーブルへ、ＡＴＭ出力ディセーブルからイネー
ブルへ変化させるような処理とした場合には、各々のデ
バイス内部のディレイの影響により、切り替えるタイミ
ングがずれてしまい、ＰＨＹディセーブルの状態とＡＴ
Ｍディセーブルの状態が重なってしまい出力どうしが衝
突してしまう可能性がある。そのため、ＰＨＹディセー
ブルとＡＴＭイネーブルとの間にある程度の間隔を設け
て、衝突を確実に回避する必要がある。
理とＲｘ処理で共用すると、１つの信号線に出力される
信号の方向は双方向になる。そのため、ＰＨＹレイヤデ
バイス３→ＡＴＭレイヤデバイス１の方向の信号と、Ａ
ＴＭレイヤデバイス１→ＰＨＹレイヤデバイス３の方向
の信号を衝突させずに切り替えるための処理が必要とな
る。同じＣｌｋ信号の変化点でＰＨＹ出力イネーブルか
らディセーブルへ、ＡＴＭ出力ディセーブルからイネー
ブルへ変化させるような処理とした場合には、各々のデ
バイス内部のディレイの影響により、切り替えるタイミ
ングがずれてしまい、ＰＨＹディセーブルの状態とＡＴ
Ｍディセーブルの状態が重なってしまい出力どうしが衝
突してしまう可能性がある。そのため、ＰＨＹディセー
ブルとＡＴＭイネーブルとの間にある程度の間隔を設け
て、衝突を確実に回避する必要がある。
【００３８】具体的には、セル転送処理で、Ｒｘフェー
ズからＴｘフェーズへの変化点またはＴｘフェーズから
Ｒｘフェーズへの変化点でのバス衝突を避けるため、Ｔ
ｘセル転送フェーズ時のＤａｔａ／Ｐｔｙ信号およびＳ
ＯＣ信号の出力を、Ｃｌｋ信号の立ち下がり（時刻
ｔ1）で出力することによりバス衝突回避処理を行う。
このことによりＰＨＹディセーブルにする処理とＡＴＭ
イネーブルにする処理との間に間隔が設けられることに
なり、出力信号どうしの衝突が確実に回避されることに
なる。
ズからＴｘフェーズへの変化点またはＴｘフェーズから
Ｒｘフェーズへの変化点でのバス衝突を避けるため、Ｔ
ｘセル転送フェーズ時のＤａｔａ／Ｐｔｙ信号およびＳ
ＯＣ信号の出力を、Ｃｌｋ信号の立ち下がり（時刻
ｔ1）で出力することによりバス衝突回避処理を行う。
このことによりＰＨＹディセーブルにする処理とＡＴＭ
イネーブルにする処理との間に間隔が設けられることに
なり、出力信号どうしの衝突が確実に回避されることに
なる。
【００３９】以上説明したように、本実施形態において
は、時分割で受信側と送信側の処理を切り換えることに
よって、ＵＴＯＰＩＡの受信バスと送信バスの信号を共
通化し、双方向でのセル転送を行うことによって、デバ
イスの端子数削減及びプリント配線基盤の配線数を削減
することができる。
は、時分割で受信側と送信側の処理を切り換えることに
よって、ＵＴＯＰＩＡの受信バスと送信バスの信号を共
通化し、双方向でのセル転送を行うことによって、デバ
イスの端子数削減及びプリント配線基盤の配線数を削減
することができる。
【００４０】（第２の実施形態）次に、本発明の第２の
実施形態のＡＴＭ通信制御装置について説明する。
実施形態のＡＴＭ通信制御装置について説明する。
【００４１】図１に示した上記第１の実施形態のＡＴＭ
通信制御装置では、ＡＴＭレイヤデバイス１、ＰＨＹレ
イヤデバイス２とも従来のものとは異なるものを使用
し、またＡＴＭレイヤデバイス１とＰＨＹレイヤデバイ
スが１対１で接続された場合であった。本実施形態のＡ
ＴＭ通信制御装置は、図３に示すように、一般的に用い
られている従来のＰＨＹレイヤデバイス２３〜２８を６
個を使用し、１ＰＨＹデバイス＝１伝送路の構成の場合
の実施形態を示す。この場合、一般的に用いられている
ＰＨＹレイヤデバイス２３〜２８では、ＵＴＯＰＩＡ端
子が、送信側（Ｔｘ）と受信側（Ｒｘ）で分離され、且
つ、送信側と受信側の伝送路アドレスが同じアドレスを
使用している。したがって、図１に示した第１の実施形
態のように送信側/受信側共にＡｄｄｒ信号をマルチ接
続してしまうと、送信側と受信側の伝送路を区別する事
が出来ない。
通信制御装置では、ＡＴＭレイヤデバイス１、ＰＨＹレ
イヤデバイス２とも従来のものとは異なるものを使用
し、またＡＴＭレイヤデバイス１とＰＨＹレイヤデバイ
スが１対１で接続された場合であった。本実施形態のＡ
ＴＭ通信制御装置は、図３に示すように、一般的に用い
られている従来のＰＨＹレイヤデバイス２３〜２８を６
個を使用し、１ＰＨＹデバイス＝１伝送路の構成の場合
の実施形態を示す。この場合、一般的に用いられている
ＰＨＹレイヤデバイス２３〜２８では、ＵＴＯＰＩＡ端
子が、送信側（Ｔｘ）と受信側（Ｒｘ）で分離され、且
つ、送信側と受信側の伝送路アドレスが同じアドレスを
使用している。したがって、図１に示した第１の実施形
態のように送信側/受信側共にＡｄｄｒ信号をマルチ接
続してしまうと、送信側と受信側の伝送路を区別する事
が出来ない。
【００４２】図３では、ＡＴＭレイヤデバイスのＡｄｄ
ｒ出力を、ＲｘＡｄｄｒ×５ビット、ＴｘＡｄｄｒ×５
ビット持ち、各々ＰＨＹレイヤデバイス２３〜２８のＲ
ｘＡｄｄｒ[4:0]、ＴｘＡｄｄｒ[4:0]端子にマルチ接続
する。その他のＵＴＯＰＩＡ端子の接続は、図１と同様
に全ＰＨＹデバイス２３〜２８でマルチ接続とする。
ｒ出力を、ＲｘＡｄｄｒ×５ビット、ＴｘＡｄｄｒ×５
ビット持ち、各々ＰＨＹレイヤデバイス２３〜２８のＲ
ｘＡｄｄｒ[4:0]、ＴｘＡｄｄｒ[4:0]端子にマルチ接続
する。その他のＵＴＯＰＩＡ端子の接続は、図１と同様
に全ＰＨＹデバイス２３〜２８でマルチ接続とする。
【００４３】本実施形態のＡＴＭ通信制御装置における
ポーリング処理とセル転送処理の切り換えは、図２に示
したタイミングチャートと同様の処理により行われる。
ポーリング処理とセル転送処理の切り換えは、図２に示
したタイミングチャートと同様の処理により行われる。
【００４４】本実施形態のＡＴＭ通信制御装置によれ
ば、ＡＴＭレイヤデバイス２１側のＴｘＡｄｄｒとＲｘ
Ａｄｄｒを分離することで、送信側と受信側を区別し、
Ａｄｄｒ以外の信号線を共用化することで、デバイスの
端子数削減及びプリント配線基盤の配線数を削減でき
る。
ば、ＡＴＭレイヤデバイス２１側のＴｘＡｄｄｒとＲｘ
Ａｄｄｒを分離することで、送信側と受信側を区別し、
Ａｄｄｒ以外の信号線を共用化することで、デバイスの
端子数削減及びプリント配線基盤の配線数を削減でき
る。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
時分割で受信側と送信側の処理を切り換えることによっ
て、ＵＴＯＰＩＡの受信バスと送信バスの信号を共通化
し、双方向でのセル転送を行うことによって、デバイス
の端子数削減及びプリント配線基盤の配線数を削減する
ことができるという効果を得られる。
時分割で受信側と送信側の処理を切り換えることによっ
て、ＵＴＯＰＩＡの受信バスと送信バスの信号を共通化
し、双方向でのセル転送を行うことによって、デバイス
の端子数削減及びプリント配線基盤の配線数を削減する
ことができるという効果を得られる。
【図１】本発明の第１の実施形態のＡＴＭ通信制御装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１のＡＴＭ通信制御装置の動作を示すタイミ
ングチャートである。
ングチャートである。
【図３】本発明の第２の実施形態のＡＴＭ通信制御装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】従来のＡＴＭ通信制御装置の構成を示すブロッ
ク図である。
ク図である。
【図５】図４に示した従来のＡＴＭ通信制御装置におけ
るポーリング処理と、セル転送処理を説明するためのシ
ーケンスチャートである。
るポーリング処理と、セル転送処理を説明するためのシ
ーケンスチャートである。
１ ＡＴＭレイヤデバイス
２ ＵＴＯＰＩＡバス
３ ＰＨＹレイヤデバイス
２１ ＡＴＭレイヤデバイス
２２ ＵＴＯＰＩＡバス
２３〜２８ ＰＨＹレイヤデバイス
３０〜３２ アドレス
４１ ＡＴＭレイヤデバイス
４２ ＵＴＯＰＩＡバス
４３ ＰＨＹレイヤデバイス
１０１〜１０４ ステップ
Claims (4)
- 【請求項１】 ＡＴＭセルの伝送を行うためのＵＴＯＰ
ＩＡバスと、 受信側処理においては伝送路からの入力信号のＰＨＹレ
イヤ終端を行い、ＡＴＭセルを前記ＵＴＯＰＩＡバスに
出力し、送信側処理においては前記ＵＴＯＰＩＡバスを
介して受信したＡＴＭセルを伝送路フレームに乗せ換え
て前記伝送路へ出力するＰＨＹレイヤデバイスと、 受信側処理においては、前記ＰＨＹレイヤデバイスから
のＡＴＭセルを前記ＵＴＯＰＩＡバスを介して受信して
ＰＨＹレイヤの多重を行い、装置内インタフェースに乗
せ換える処理を行い、送信側処理においては、前記装置
内インタフェースを前記ＵＴＯＰＩＡバスに乗せ換えて
前記各ＰＨＹレイヤにＡＴＭセルを分離するＡＴＭレイ
ヤデバイスとを有するＡＴＭ通信制御装置において、 前記ＡＴＭレイヤデバイスと前記ＰＨＹレイヤデバイス
との間を接続する前記ＵＴＯＰＩＡバスの各制御信号が
受信処理と送信処理とにより共用されていて、送信側処
理と受信側処理とが時分割で交互に行われることを特徴
とするＡＴＭ通信制御装置。 - 【請求項２】 ＡＴＭセルの伝送を行うためのＵＴＯＰ
ＩＡバスと、 受信側処理においては伝送路からの入力信号のＰＨＹレ
イヤ終端を行い、ＡＴＭセルを前記ＵＴＯＰＩＡバスに
出力し、送信側処理においては前記ＵＴＯＰＩＡバスを
介して受信したＡＴＭセルを伝送路フレームに乗せ換え
て前記伝送路へ出力する複数のＰＨＹレイヤデバイス
と、 受信側処理においては、前記ＰＨＹレイヤデバイスから
のＡＴＭセルを前記ＵＴＯＰＩＡバスを介して受信して
ＰＨＹレイヤの多重を行い、装置内インタフェースに乗
せ換える処理を行い、送信側処理においては、前記装置
内インタフェースを前記ＵＴＯＰＩＡバスに乗せ換えて
前記各ＰＨＹレイヤにＡＴＭセルを分離するＡＴＭレイ
ヤデバイスとを有するＡＴＭ通信制御装置において、 前記ＡＴＭレイヤデバイスと前記ＰＨＹレイヤデバイス
との間を接続する前記ＵＴＯＰＩＡバスのアドレス信号
以外の各制御信号が受信処理と送信処理とにより共用さ
れていて、送信側処理と受信側処理とが時分割で交互に
行われることを特徴とするＡＴＭ通信制御装置。 - 【請求項３】 送信側処理と受信側処理とを時分割で交
互に行う処理が、 送信側処理におけるＡＴＭレイヤデバイスからＰＨＹデ
バイスに対してセル転送可否の問い合わせを行うための
ポーリング処理と、受信側処理におけるＡＴＭレイヤデ
バイスとＰＨＹデバイスとの間でＡＴＭセルの転送を行
うためのセル転送処理、送信側処理におけるセル転送処
理と受信側処理におけるポーリング処理とを、それぞれ
同期して交互に切り替えて行う処理である請求項１また
は２記載のＡＴＭ通信制御装置。 - 【請求項４】 送信側処理と受信側処理との切り替えを
行う際に、一定時間の間隔を設けるようにした請求項１
から３のいずれか１項記載のＡＴＭ通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001199170A JP2003018190A (ja) | 2001-06-29 | 2001-06-29 | Ａｔｍ通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001199170A JP2003018190A (ja) | 2001-06-29 | 2001-06-29 | Ａｔｍ通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003018190A true JP2003018190A (ja) | 2003-01-17 |
Family
ID=19036500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001199170A Pending JP2003018190A (ja) | 2001-06-29 | 2001-06-29 | Ａｔｍ通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003018190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014505444A (ja) * | 2011-02-10 | 2014-02-27 | アルカテル−ルーセント | パケット交換ネットワークのためのネットワーク要素 |
-
2001
- 2001-06-29 JP JP2001199170A patent/JP2003018190A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014505444A (ja) * | 2011-02-10 | 2014-02-27 | アルカテル−ルーセント | パケット交換ネットワークのためのネットワーク要素 |
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