JP2009278528A - Ｄｌｌ回路、および半導体装置 - Google Patents

Abstract

【課題】ＤＬＬクロックが消失した場合に、位相検知における誤判定の結果を基に、遅延量が更新されることを回避し、ロック制御におけるＤＬＬクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性の向上を図る。
【解決手段】本発明のＤＬＬ回路は、入力されるクロック信号の遅延量を制御する遅延信号を出力する遅延制御回路１３と、この遅延信号に基づいた遅延量をクロック信号に付加し、ＤＬＬクロックとして出力する遅延回路１２と、ＤＬＬクロック信号のクロッキング動作の有無を検知するＤＬＬクロック検知回路３１とを備える。そして、ＤＬＬクロック検知回路３１は、ＤＬＬクロックのクロッキング動作が検知されない場合に、遅延制御回路１３による遅延量の更新制御を停止させる。
【選択図】図１

Description

本発明は半導体装置のＤＬＬ(Delay-Locked Loop)回路に関し、特にＤＬＬ回路の出力クロックとなるＤＬＬクロックをモニタ（監視）し、ＤＬＬクロックのクロッキング動作の有無を検出した結果をＤＬＬ回路におけるロック制御に使用することで、周波数の高い入力クロックを短サイクルでロックすることが可能となる、ＤＬＬ回路及びこれを備える半導体装置に関する。

最近の電子システムは高速化され、システムを構成する半導体装置間のデータ転送速度は非常に高速化されている。そのため半導体装置においても高速データ転送動作が求められ、半導体装置内部ではクロックに同期させたクロック同期方式が採用されている。例えば半導体記憶装置としては、シンクロナスＤＲＡＭ（ Synchronous Dynamic Random Access Memory、以下ＳＤＲＡＭと略記する）がある。さらにＳＤＲＡＭを進化させ、クロックの立ち上がり／立ち下がりエッジに同期させたＤＤＲ（Double Data Rate）、ＤＤＲ２及びＤＤＲ３方式のＳＤＲＡＭが開発されている。

これらのＳＤＲＡＭにおいては、クロックに同期させるためにＤＬＬ回路が採用され、内部クロックと外部クロックとのタイミングを同期させている。

図９に、従来型のＤＬＬ回路を示す。図９において、外部から入力されるクロック信号ＣＫ、／ＣＫ（‘／ＣＫ’は外部クロック信号ＣＫの論理反転信号）は、初段回路１１を通過後にデューティ調整、遅延調整行いＤＬＬクロックとして出力される。

ここでＤＬＬクロックは図９の点線（ａ）のパスで示すようにＤＱレプリカ回路１５にも入力され、ＤＱレプリカ出力とクロック信号ＣＫ、／ＣＫとの位相比較が位相検知回路１６により行なわれ、位相判定結果が遅延制御回路１３にフィードバックされる。遅延制御回路１３は、位相検知回路１６から入力した位相判定結果の信号を基に、遅延回路１２への遅延信号を生成し、遅延回路１２内の遅延素子の調整を行う。

また、図９の点線（ｂ）で示すパスにおいてはＤＬＬクロックはデューティ検知回路２１へ入力され、デューティの判定（例えば、５０％以上または以下）が行なわれ、デューティ判定結果はデューティ制御回路２２へフィードバックされる。デューティ制御回路２２は、デューティ検知回路２１から入力したデューティ判定結果の信号を基に、デューティ調整回路２３への制御信号（デューティ信号）を生成する。デューティ調整回路２３は。デューティ制御回路２２から出力されるデューティ信号に従い、クロック信号のデューティ調整を行なう。

この場合に、遅延回路１２では、ＤＱレプリカ回路１５の出力とクロック信号ＣＫ、／ＣＫのタイミングスキューを無くすように遅延量の調整が行われ、また、デューティ調整回路２３により、ＤＬＬクロックのデューティが５０％または５０％に近い値となるようにデューティ調整が行われる。

また、初段回路１１から出力されるクロック信号は、カウンタクロック生成回路１７により分周されてカウンタクロックとしてＤＬＬサイクルカウンタ１８に入力される。ＤＬＬサイクルカウンタ１８は、入力したカウンタクロックを基に、所定の周期ごとに更新クロックを生成して、遅延制御回路１３及びデューティ制御回路２２に向けて出力する。

遅延制御回路１３及びデューティ制御回路２２では、ＤＬＬサイクルカウンタ１８から出力される更新クロックによって更新動作を行なう。

ところで、上述したＤＬＬ回路においては、ＤＬＬリセット期間中には短サイクル数でロック制御（遅延量およびデューティを調整して外部クロックと内部クロックの同期を取る制御）を行う必要があるため遅延調整もしくはデューティ調整を同時に実施している。この際、入力クロックの周波数が高い場合には入力クロックのパルス幅に対して調整による遅延量の変動が大きくなりロック制御過程において、ＤＬＬクロックのパルスが消失する期間が発生することがある。

この場合に位相検知回路１６もしくはデューティ検知回路２１はＤＬＬクロックをトリガとして実施するため、ＤＬＬクロックが消失した場合は正確な位相検知を実施することができないという問題が生じる。

また、デューティ検知、および位相検知において誤判定を繰り返すとロックに要するサイクル数が増大するばかりではなく所定のスペック内でロックすることが出来なくなるという問題も生じる。従って、このＤＬＬクロックの消失により発生する問題の解決が望まれていた。

なお、従来技術のクロック生成回路がある（例えば、特許文献１を参照）。この特許文献１のクロック生成回路は、簡易な回路を付加するだけで、位相制御で問題となる出力クロックのデューティのずれを回避し、より高精度の位相制御を行なえるクロック生成回路を実現することを目的としている。このために、可変遅延回路の後段にクロックのデューティ調整回路を設け、クロックの立ち上がりエッジで可変遅延回路の遅延量を制御し、立ち上がりエッジの位相が基準となるクロックと一致した段階で、立ち下がりエッジによってデューティ調整回路により信号のパルス幅を調整することによって、出力クロックのデューティを基準となるクロックのデューティと一致させるようにしている。

しかしながら、特許文献１のクロック生成回路は、ＤＬＬ回路のロック制御において、上述したＤＬＬクロックが消失した場合に誤判定により正確な位相調整等ができなくなり、ロックに要するサイクル数が増大するという問題を解決しようとするものではなく、本願とは、発明の目的と構成が異なるものである。
特開２００２−４２４６９号公報

上述したように、従来の半導体装置のＤＬＬ回路においては、ＤＬＬリセット期間中には短サイクル数でロック制御を行う必要があるため遅延調整もしくはデューティ調整を同時に実施している。この際、入力クロックの周波数が高い場合には入力クロックのパルス幅に対して調整による遅延量の変動が大きくなりロック制御の過程において、ＤＬＬクロックのパルスが消失する期間が発生し、正確な位相検知およびデューティ検知を実施することができないという問題が生じていた。

また、デューティ検知、および位相検知において誤判定を繰り返すとロックに要するサイクル数が増大するばかりではなく所定のスペック内でロックすることが出来なくなるという問題があった。

本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、ＤＬＬ回路の遅延量制御およびデューティ制御を実施するロック制御において、ＤＬＬクロックが消失した場合に、位相検知およびデューティ検知において誤判定が行なわれ、この誤判定の結果 を基に遅延量およびデューティが更新されることを回避し、ロック制御におけるＤＬＬクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性の向上を図ることができる、ＤＬＬ回路、および、これを備える半導体装置を提供することにある。

本発明は上記課題を解決するためになされたものであり、本発明のＤＬＬ回路は、クロック信号の位相を調整して出力するＤＬＬ(Delay-Locked Loop)回路であって、入力される第１のクロック信号の遅延量を制御する遅延信号を出力する遅延制御回路と、前記遅延信号が入力され、前記遅延信号に基づいた遅延量を前記第１のクロック信号に付加し、ＤＬＬクロックとして出力する遅延回路と、前記ＤＬＬクロックのクロッキング動作の有無を検知するＤＬＬクロック検知回路と、を備え、前記ＤＬＬクロック検知回路は、前記クロッキング動作が検知されない場合に前記遅延制御回路による遅延量の更新動作を停止させること、を特徴とする。
上記構成からなる本発明のＤＬＬ回路では、遅延制御回路は、クロック信号の遅延量を制御する遅延信号を出力し、遅延回路は、遅延信号に基づいた遅延量をクロック信号に付加し、ＤＬＬクロックとして出力する。この場合に、ＤＬＬクロック信号のクロッキング動作の有無を検知するＤＬＬクロック検知回路を設け、このＤＬＬクロック検知回路により、ＤＬＬクロックのクロッキング動作が検知されない場合は、遅延制御回路による遅延量の更新動作を停止させる。
これにより、ＤＬＬ回路の遅延量制御を実施するロック制御において、ＤＬＬクロックが消失した場合に、位相の誤判定が行なわれることを回避でき、ロック制御時におけるＤＬＬクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性の向上を図ることができる。

また、本発明のＤＬＬ回路は、クロック信号のデューティを調整して出力するＤＬＬ回路であって、入力される第１のクロック信号のデューティを制御するデューティ信号を出力するデューティ制御回路と、前記デューティ信号が入力され、前記デューティ信号に基づいて前記第１のクロック信号のデューティを調整してＤＬＬクロックとして出力するデューティ調整回路と、前記ＤＬＬクロックのクロッキング動作の有無を検知するＤＬＬクロック検知回路と、を備え、前記ＤＬＬクロック検知回路は、前記クロッキング動作が検知されない場合に前記デューティ制御回路によるデューティの更新動作を停止させること、を特徴とする。
上記構成からなる本発明のＤＬＬ回路では、デューティ制御回路は、クロック信号のデューティを制御するデューティ信号を出力し、デューティ調整回路は、デューティ信号に基づいて、クロック信号のデューティを調整してＤＬＬクロックとして出力する。この場合に、ＤＬＬクロック信号のクロッキング動作の有無を検知するＤＬＬクロック検知回路を設け、このＤＬＬクロック検知回路により、ＤＬＬクロックのクロッキング動作が検知されない場合は、デューティ制御回路によるデューティの更新動作を停止させる。
これにより、ＤＬＬ回路のデューティ制御を実施するロック制御において、ＤＬＬクロックが消失した場合に、デューティの誤判定が行なわれることを回避でき、ロック制御時におけるＤＬＬクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性の向上を図ることができる。

また、本発明のＤＬＬ回路は、入力される第１のクロック信号のデューティを制御するデューティ信号を出力するデューティ制御回路と、前記デューティ信号が入力され、前記デューティ信号に基づいて前記第１のクロック信号のデューティを調整して第２のクロック信号として出力するデューティ調整回路と、前記デューティ調整回路から出力される第２のクロック信号の遅延量を制御する遅延信号を出力する遅延制御回路と、前記遅延信号が入力され、前記遅延信号に基づいた遅延量を前記第２のクロック信号に付加し、ＤＬＬクロックとして出力する遅延回路と、前記ＤＬＬクロックのクロッキング動作の有無を検知するＤＬＬクロック検知回路と、を備え、前記ＤＬＬクロック検知回路は、前記ＤＬＬクロックのクロッキング動作が検知されない場合に、前記デューティ制御回路におけるデューティの更新動作、および前記遅延制御回路における遅延量の更新動作を停止させること、を特徴とする。
上記構成からなる本発明のＤＬＬ回路では、デューティ制御回路は、入力される第１のクロック信号のデューティを制御するデューティ信号を出力し、デューティ調整回路は、デューティ信号に基づいて、第１のクロック信号のデューティを調整して第２のクロック信号として出力する。また、遅延制御回路は、第２のクロック信号の遅延量を制御する遅延信号を出力し、遅延回路は、遅延信号に基づいた遅延量を第２のクロック信号に付加し、ＤＬＬクロックとして出力する。この場合に、ＤＬＬクロック信号のクロッキング動作の有無を検知するＤＬＬクロック検知回路を設け、このＤＬＬクロック検知回路により、ＤＬＬクロックのクロッキング動作が検知されない場合は、デューティ制御回路によるデューティの更新動作を停止させ、また、遅延制御回路による遅延量の更新動作を停止させる。
これにより、ＤＬＬ回路の遅延量制御およびデューティ制御を実施するロック制御において、ＤＬＬクロックが消失した場合に、位相およびデューティの誤判定が行なわれることを回避でき、ロック制御時におけるＤＬＬクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性の向上を図ることができる。

また、本発明のＤＬＬ回路は、前記ＤＬＬクロック検知回路は、該ＤＬＬクロック検知回路を所定の周期ごとに所定の期間活性化させるＤＬＬクロック検知Ｅｎａｂｌｅ信号と、前記ＤＬＬクロックとを入力信号とし、前記ＤＬＬクロック検知Ｅｎａｂｌｅ信号が入力されている期間内における、前記ＤＬＬクロックのクロッキング回数を検出するカウンタ回路と、前記カウンタ回路により検出された前記ＤＬＬクロックのクロッキング回数が所定数以上の場合に、ＤＬＬクロックのクロッキング有りの情報を保持し該情報を示す信号を出力するとともに、前記ＤＬＬクロックのクロッキング回数が所定数以下の場合に、ＤＬＬクロックのクロッキング無しの情報を保持し該情報を示す信号を出力するラッチ回路と、を備えることを特徴とする。
上記構成からなる本発明のＤＬＬ回路では、ＤＬＬクロック検知回路には、該ＤＬＬクロック検知回路を周期的に所定の期間だけ活性化させるＤＬＬクロック検知Ｅｎａｂｌｅ信号と、ＤＬＬクロックとが入力される。そして、ＤＬＬクロック検知Ｅｎａｂｌｅ信号が入力されている期間内における、ＤＬＬクロックのクロッキング回数をカウンタ回路により検出し、このカウンタ回路により検出されたＤＬＬクロックのクロッキング回数が所定数以上の場合に、ＤＬＬクロックのクロッキング有りの情報をラッチ回路により保持して出力する。また、ＤＬＬクロックのクロッキング回数が所定数以下の場合は、ＤＬＬクロックのクロッキング無しの情報をラッチ回路に保持して出力する。
これにより、ＤＬＬクロック検知回路を、カウンタ回路とラッチ回路等を用いて、容易に構成することができる。

また、本発明のＤＬＬ回路は、前記ＤＬＬ回路は、前記ＤＬＬクロックを入力としてＤＱ信号を出力するＤＱバッファ回路と、前記ＤＱバッファのレプリカ回路であり、かつ前記ＤＬＬクロックが入力されるＤＱレプリカ回路と、前記第１のクロック信号と前記ＤＱレプリカ回路から出力されるクロック信号との位相の差を検知し、該位相差を位相判定結果の信号として出力する位相検知回路と、を備えると共に、前記遅延制御回路は、現在の遅延量の情報を保持して出力するラッチ回路と、前記位相検知回路から出力される位相判定結果の信号を入力とし、前記位相差と前記ラッチ回路に保持された現在の遅延量とを加算する加算回路と、を備え、前記遅延制御回路は、前記ＤＬＬクロック検知回路によりＤＬＬクロックのクロッキング有りの信号が出力された場合、前記加算回路の加算結果を前記ラッチ回路に新たな遅延量の情報として保持させるように構成されたこと、を特徴とする。
上記構成からなる本発明のＤＬＬ回路では、ＤＬＬクロックを入力としてＤＱ信号を出力するＤＱバッファ回路と、このＤＱバッファのレプリカ回路であり、ＤＬＬクロックが入力されるＤＱレプリカ回路と、入力されるクロック信号とＤＱレプリカ回路から出力されるクロック信号との位相の差を検知する位相検知回路とを備える。また、遅延制御回路は、現在の遅延量の情報を保持して出力するラッチ回路と、位相検知回路により検知された位相差とラッチ回路に保持された現在の遅延量とを加算する加算回路とを備える。そして、遅延制御回路では、ＤＬＬクロック検知回路によりＤＬＬクロックのクロッキング有りの信号が出力された場合に、加算回路における加算結果を前記ラッチ回路に新たな遅延量の情報として保持させ、出力する。
これにより、遅延制御回路を、加算回路（加算器）とラッチ回路を組み合わせて、容易に構成することができると共に、ＤＬＬクロック検知回路から出力されるＤＬＬクロックのクロッキング有り／無しの信号により容易に制御できる。

また、本発明のＤＬＬ回路は、前記ＤＬＬ回路は前記ＤＬＬクロックのデューティを検知するデューティ検知回路を備え、前記デューティ検知回路は、ＤＬＬクロックのデューティを判定するデューティ判定部と、前記ＤＬＬクロックのＨｉｇｈまたはＬｏｗのスタックレベルを保持するラッチ回路と、前記ＤＬＬクロック検知回路によりＤＬＬクロックのクロッキング有りの信号が出力された場合に、前記デューティ判定部の出力信号を選択して出力すると共に、前記ＤＬＬクロック検知回路によりＤＬＬクロックのクロッキング無しの信号が出力された場合に、前記ラッチ回路に保持されたスタックレベルの信号またはその反転信号を選択して出力するセレクタと、を備えることを特徴とする。
上記構成からなる本発明のＤＬＬ回路では、デューティ検知回路は、ＤＬＬクロックのデューティを検知するデューティ判定部と、ＤＬＬクロックのＨｉｇｈまたはＬｏｗのスタックレベルを保持するラッチ回路とを備える。そして、ＤＬＬクロック検知回路によりＤＬＬクロックのクロッキング有りの信号が出力された場合は、デューティ判定部の出力信号を選択してデューティ判定結果の信号として出力する。一方、ＤＬＬクロック検知回路によりＤＬＬクロックのクロッキング無しの信号が出力された場合は、ラッチ回路に保持されたスタックレベルの信号またはその反転信号を選択して出力する。
これにより、ＤＬＬクロックが消失した場合に、位相検知およびデューティ検知において誤判定が行なわれ、この誤判定の結果を基に遅延量およびデューティが更新されることを回避できる効果に加えて、ＤＬＬクロックの消失後の、クロッキング動作の復帰（デューティ制御）が行えるようになる。

また、本発明の半導体装置は、ＤＬＬ回路を備えた半導体装置において、前記のいずれかに記載のＤＬＬ回路を備えたことを特徴とする。
これにより、ＤＬＬ回路を備えた半導体装置において、ＤＬＬ回路の遅延量制御、およびデューティ制御を実施するロック制御において、ＤＬＬクロックが消失した場合に、位相検知およびデューティ検知において誤判定が行なわれ、この誤判定の結果を基に遅延量およびデューティが更新されることを回避でき、ロック制御時におけるＤＬＬクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性を向上することができる。

また、本発明のＤＬＬ回路は、ＤＬＬ回路であって、クロック信号のクロッキング動作がないときに遅延制御を停止する手段を備えたことを特徴とする。
上記構成からなる本発明のＤＬＬ回路では、出力するクロック信号のクロッキング動作の有無を検知し、クロッキング動作が検出されない場合は、クロック信号の遅延量を調整する遅延制御を実施しない。
これにより、ＤＬＬ回路の遅延制御を実施するロック制御において、出力するクロック信号が消失した場合に、位相が誤判定されて遅延制御が行なわれることを回避でき、ロック制御時におけるクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性の向上を図ることができる。

また、本発明のＤＬＬ回路は、ＤＬＬ回路であって、クロック信号のクロッキング動作がないときにデューティ制御を停止する手段を備えたことを特徴とする。
上記構成からなる本発明のＤＬＬ回路では、出力されるクロック信号のクロッキング動作の有無を検知し、クロッキング動作が検出されない場合は、クロック信号のデューティを調整するデューティ制御を実施しない。
これにより、ＤＬＬ回路のロック制御において、出力するクロック信号が消失した場合に、デューティが誤判定されてデューティ制御が行なわれることを回避でき、ロック制御時におけるクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性の向上を図ることができる。

また、本発明のＤＬＬ回路は、クロック信号のクロッキング動作がないときにデューティ制御を停止する手段を備えたことを特徴とする。
上記構成からなる本発明のＤＬＬ回路では、出力するクロック信号のクロッキング動作を検知し、クロッキング動作が検出されない場合は、クロック信号の遅延量を調整する遅延制御およびデューティを調整するデューティ制御を実施しない。
これにより、ＤＬＬ回路の遅延量制御、およびデューティ制御を実施するロック制御において、クロック信号が消失した場合に、位相およびデューティが誤判定されて遅延制御およびデューティ制御が行なわれることを回避でき、ロック制御時におけるクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性の向上を図ることができる。

本発明の半導体装置においては、ＤＬＬ回路の遅延量制御、およびデューティ制御を実施するロック制御において、ＤＬＬクロックが消失した場合に、位相検知およびデューティ検知において誤判定が行なわれ、この誤判定の結果を基に遅延量およびデューティが更新されることを回避でき、ロック制御時におけるＤＬＬクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性を向上することができる。

以下、本発明の実施の形態を添付図面を参照して説明する。

［第１の実施の形態］
図１は、本発明の第１の実施形態に係るＤＬＬ回路の構成を示す図であり、位相制御のみを行うＤＬＬ回路の例である。このＤＬＬ回路では、ＤＱバッファ１４の出力が、入力されるクロック信号ＣＫ，／ＣＫに同期するように遅延量の補正が行われる。

図１において、初段回路１１は、クロック信号ＣＫ，／ＣＫが差動信号として入力され、ＤＬＬ回路にクロック信号を入力する回路である。初段回路１１から出力されるクロック信号は、遅延回路１２に入力されると共に、カウンタクロック生成回路１７に入力される。

カウンタクロック生成回路１７は、入力されたクロック信号を分周し、カウンタクロック（図５を参照）を生成して、ＤＬＬサイクルカウンタ１８に向けて出力する。

遅延回路１２は、遅延素子群により構成された回路であり、遅延制御回路１３から出力される遅延信号に従って、入力されるクロック信号に所定の遅延量を加えて出力させる回路である。

遅延制御回路１３は、遅延回路１２における遅延量を位相検知回路１６からの出力信号に従って決定し、遅延信号を遅延回路１２に向けて出力する回路である。ＤＱバッファ１４は、ＤＱ信号を出力するためのバッファ回路である。ＤＱレプリカ回路１５は、ＤＱバッファ１４のレプリカ（複製）であり、ＤＱバッファ１４と同じプロセス、電圧、温度依存性（ＰＶＴ依存性）をもつバッファ回路である。

位相検知回路１６は、クロック信号ＣＫ，／ＣＫと、ＤＱレプリカの出力信号（ＤＱレプリカ出力）との位相比較を行ない、位相差の信号を位相判定結果として、遅延制御回路１３に出力する回路である。ＤＬＬサイクルカウンタ１８は、カウンタクロック数をカウントし、デューティ制御／遅延制御を更新するための更新クロック（図５を参照）の信号を出力する回路である。

ＤＬＬクロック検知回路３１は、ＤＬＬサイクルカウンタ１８から出力されるＤＬＬクロック検知Ｅｎａｂｌｅ（イネーブル）信号により活性化され、ＤＬＬクロック信号の消失の有無（クロッキング動作の有無）を判定し、デューティ制御／遅延制御の実施・停止を制御する回路であり、本発明の特徴部分をなす回路である。このＤＬＬクロック検知回路３１の構成については後述する。

図１に示すＤＬＬ回路の構成において、差動信号であるクロック信号ＣＫ、／ＣＫは初段回路１１により、クロック信号に変換されて遅延回路１２に向けて出力される。遅延回路１２では、遅延制御回路１３から入力される遅延信号に従い、初段回路１１から入力したクロック信号の遅延量を調整してＤＬＬクロックとして、ＤＱバッファ１４に出力する。

遅延回路１２から出力されるＤＬＬクロックはＤＱと同じＰＶＴ依存をもつＤＱレプリカ回路１５へも入力される。ＤＱレプリカ回路１５は、ＤＱバッファと同じプロセス、電圧、温度依存を持ったバッファ回路のことで、ＤＱレプリカ出力は、ＤＱバッファ１４の出力と同じタイミングで出力される。ＤＱレプリカ回路１５の出力は、位相検知回路１６に入力され、クロック信号ＣＫ、／ＣＫとの位相比較が行なわれる。その判定結果の信号は遅延制御回路１３へと入力され、この遅延制御回路１３から出力される遅延信号を基に、遅延回路１２により遅延量の調整が行なわれる。

ＤＬＬクロック検知回路３１には、ＤＬＬサイクルカウンタ１８から出力されるＤＬＬクロック検知Ｅｎａｂｌｅ信号と、デューティ調整回路２３から出力されるＤＬＬクロック信号とが入力される。このＤＬＬクロック検知回路３１は、ＤＬＬサイクルカウンタ１８から出力されるＤＬＬクロック検知Ｅｎａｂｌｅ信号により周期的に活性化される。この、ＤＬＬクロック検知Ｅｎａｂｌｅ信号の周期は、遅延量の更新周期と同じ周期に設定されている。

ＤＬＬクロック検知回路３１は、ＤＬＬクロック信号のクロッキング動作の有無を判定し、その判定結果であるクロック検知結果信号（更新Ｅｎａｂｌｅ／Ｄｉｓａｂｌｅ）をＤＬＬサイクルカウンタ１８および遅延制御回路１３に出力する。これにより、ＤＬＬサイクルカウンタ１８からの更新クロックの出力・停止を制御すると共に、遅延制御回路１３および遅延回路１２における遅延量更新の実施・停止を制御している。

上述したように、第１の実施の形態においては、ＤＬＬクロック検知回路３１を設けＤＬＬクロックのクロッキングの有無を検知し、検知結果はＤＬＬサイクルカウンタ１８および遅延制御回路１３へと入力され、クロッキング動作がない場合には遅延量の更新制御を実施しない。これにより、ＤＬＬ回路の遅延量制御を実施するロック制御において、ＤＬＬクロックが消失した場合に、位相検知において誤判定が行なわれ、この誤判定の結果を基に遅延量が更新されることを回避でき、ロック制御時におけるＤＬＬクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性の向上を図ることができる。

なお、図１に示す例では、ＤＬＬサイクルカウンタ１８によりＤＬＬクロック検知Ｅｎａｂｌｅ信号を発生することにより、ＤＬＬクロック検知回路３１を周期的に活性化する構成としているが、ＤＬＬクロック検知回路３１を常時作動させるようにしてもよい。

［第２の実施の形態］
図２は、本発明の第２の実施形態に係るＤＬＬ回路の構成を示す図であり、デューティ制御のみを行うＤＬＬ回路の例である。

図２において、初段回路１１は、クロック信号ＣＫ，／ＣＫが差動信号として入力され、ＤＬＬ回路にクロック信号を入力する回路である。初段回路１１から出力されるクロック信号は、遅延回路１２に入力されると共に、カウンタクロック生成回路１７に入力される。

カウンタクロック生成回路１７は、入力されたクロック信号を分周し、カウンタクロック（図５を参照）を生成して、ＤＬＬサイクルカウンタ１８に向けて出力する。

デューティ検知回路２１は、ＤＬＬクロックのデューティを検知し５０％に対して判定を行う回路である。デューティ制御回路２２は、デューティ検知回路２１から出力されるデューティ判定結果の信号を基に、入力されるクロック信号のデューティ制御を行うための回路である。デューティ調整回路２３は、デューティ制御回路２２から出力されるデューティ信号に従って、初段回路１１からの出力クロック信号に対してデューティを調整したクロック信号をＤＬＬクロックとして出力する回路である。

ＤＬＬサイクルカウンタ１８は、カウンタクロックをカウントし、デューティ制御を更新するための更新クロックの信号を出力する回路である。ＤＬＬクロック検知回路３１は、ＤＬＬクロック信号の消失（クロッキング動作の有無）を判定し、デューティ制御の実施・停止を制御するための信号（更新Ｅｎａｂｌｅ／Ｄｉｓａｂｌｅ）を生成する回路であり、本発明の特徴部分をなす回路である。このＤＬＬクロック検知回路の構成については後述する。

図２に示す構成において、差動信号であるクロック信号ＣＫ，／ＣＫは、初段回路１１によりクロック信号に変換されて、デューティ調整回路２３へ入力される。デューティ調整回路２３は、ＤＱバッファ１４等で使用される内部クロックのデューティが５０％または５０％に近い値となるようにデューティ補正を行い、ＤＬＬクロックとしてＤＱバッファへ１４に出力する。

デューティ調整回路２３から出力されるＤＬＬクロックはデューティ検知回路２１へ出力され、デューティ検知回路２１は、ＤＬＬクロックのデューティ判定を行なう。デューティ検知回路２１はデューティの判定結果の信号をデューティ制御回路２２へ出力する。デューティ制御回路２２は、デューティ検知回路２１から入力したデューティの判定結果の信号を基に、デューティ調整回路２３におけるデューティ調整動作を制御するデューティ信号を生成する。デューティ調整回路２３はデューティ制御回路２２から入力したデューティ信号に従い、クロック信号のデューティ調整を行なう。なお、デューティ検知回路２１の構成については後述する。

ＤＬＬクロック検知回路３１には、ＤＬＬサイクルカウンタ１８から出力されるＤＬＬクロック検知Ｅｎａｂｌｅ信号とデューティ調整回路２３から出力されるＤＬＬクロック信号が入力される。このＤＬＬクロック検知回路３１は、ＤＬＬサイクルカウンタ１８から出力されるＤＬＬクロック検知Ｅｎａｂｌｅ信号により周期的に活性化される。この、ＤＬＬクロック検知Ｅｎａｂｌｅ信号の周期は、デューティの更新周期と同じ周期に設定されている。

ＤＬＬクロック検知回路３１は、ＤＬＬクロック信号のクロッキング動作の有無を判定し、その判定結果であるクロック検知結果（更新Ｅｎａｂｌｅ／Ｄｉｓａｂｌｅ）の信号を、ＤＬＬサイクルカウンタ１８およびデューティ検知回路２１出力する。これにより、ＤＬＬサイクルカウンタ１８からの更新クロックの出力・停止を制御すると共に、デューティ制御回路２２およびデューティ調整回路２３におけるデューティ更新制御の実施・停止を制御している。

また、第２の実施の形態においては、ＤＬＬクロック検知回路３１を設けＤＬＬクロックのクロッキングの有無を検知し、デューティ検知回路２１の判定結果にクロック検知結果をフィードバックすることにより、ＤＬＬクロックを復帰させる制御をデューティ検知回路２１およびデューティ制御回路２２により実施させるように構成されている。なお、このデューティ検知回路２１の構成と動作については後述する。

このように、本発明の第２の実施の形態では、ＤＬＬ回路のデューティ制御を実施するロック制御において、ＤＬＬクロックが消失した場合に、デューティ検知において誤判定が行なわれ、この誤判定の結果を基にデューティが更新されることを回避でき、ロック制御時におけるＤＬＬクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性を向上することができる。また、ＤＬＬクロックを復帰させる制御をデューティ検知回路２１およびデューティ制御回路２２により実施させることができる。

なお、図２に示す例では、ＤＬＬサイクルカウンタ１８によりＤＬＬクロック検知Ｅｎａｂｌｅ信号を発生することにより、ＤＬＬクロック検知回路３１を周期的に活性化する構成としているが、ＤＬＬクロック検知回路３１を常時作動させるようにしてもよい。

［第３の実施の形態］
図３は、本発明の第３の実施の形態に係わるＤＬＬ回路の構成を示す図である。図３に示す構成は、位相制御機能とデューティ調整機能の両方の機能を備えるＤＬＬ回路の構成例を示す図である。すなわち、図１に示す位相制御機能を備えるＤＬＬ回路と、図２に示すデューティ調整機能を備えるＤＬＬ回路を複合した回路の例を示す図である。このため、同一の構成部分には同一の符号を付している。

図３において、初段回路１１は、クロック信号ＣＫ，／ＣＫが差動信号として入力され、ＤＬＬ回路にクロック信号を入力する回路である。初段回路１１から出力されるクロック信号は、デューティ調整回路２３に入力されると共に、カウンタクロック生成回路１７に入力される。

デューティ調整回路２３においては、ＤＱバッファ１４等で使用される内部クロックのデューティが５０％または５０％に近い値となるようにデューティ補正を行う。デューティ調整回路２３によりデューティ補正されたクロック信号は、ＤＱバッファ１４の出力がＣＫ，／ＣＫに同期するように遅延回路１２により遅延量の補正が行われＤＬＬクロックとしてＤＱバッファ１４へと入力される。

一方、ＤＬＬクロックはＤＱバッファ１４と同じＰＶＴ依存をもつＤＱレプリカ回路１５へも入力される。ＤＱレプリカ回路１５は、ＤＱバッファ１４と同じプロセス、電圧、温度依存を持ったバッファ回路のことで、ＤＱバッファ１４の出力と同じタイミングで出力される。ＤＱレプリカ回路１５の出力は、位相検知回路１６へ入力され、クロック信号ＣＫ，／ＣＫとの位相比較を行う。その判定結果の信号は遅延制御回路１３へと入力され、遅延回路１２を通して遅延量調整が行なわれる。

また、ＤＬＬクロックはデューティ検知回路２１へと入力されデューティ判定が行なわれ、デューティの判定結果の信号はデューティ制御回路２２へと入力され、デューティ調整回路２３におけるデューティ調整に使用される。

ＤＬＬクロック検知回路３１には、ＤＬＬサイクルカウンタ１８から出力されるＤＬＬクロック検知Ｅｎａｂｌｅ信号と、遅延回路１２により生成されたＤＬＬクロック信号とが入力される。

ＤＬＬクロック検知回路３１は、ＤＬＬクロック検知Ｅｎａｂｌｅ信号により周期的に活性化され、この、ＤＬＬクロック検知Ｅｎａｂｌｅ信号の周期は、遅延量およびデューティの更新周期と同じ周期に設定されている。

ＤＬＬクロック検知回路３１は、ＤＬＬクロック信号のクロッキング動作の有無を判定し、その判定結果であるクロック検知結果の信号（更新Ｅｎａｂｌｅ／Ｄｉｓａｂｌｅ）を生成する。このクロック検知結果の信号は、デューティ検知回路２１、ＤＬＬサイクルカウンタ１８、および遅延制御回路１３に向けて出力される。

このクロック検知結果の信号（更新Ｅｎａｂｌｅ／Ｄｉｓａｂｌｅ）により、ＤＬＬサイクルカウンタ１８からの更新クロックの出力・停止を制御すると共に、遅延制御回路１３および遅延回路１２における遅延量更新動作の実施・停止を制御する。また、デューティ検知回路２１、デューティ制御回路２２、およびデューティ調整回路２３によるューティ更新動作の実施・停止を制御する。

以上説明したように、第３の実施の形態においては、ＤＬＬクロック検知回路３１を設けＤＬＬクロックのクロッキングの有無を検知し、検知結果をＤＬＬサイクルカウンタ１８、遅延制御回路１３およびデューティ制御回路２２に出力し、クロッキングがない場合には遅延制御およびデューティ制御を実施しない。

また、第３の実施の形態においては、ＤＬＬクロック検知回路３１を設けＤＬＬクロックのクロッキングの有無を検知し、このデューティ検知回路２１の判定結果にクロック検知結果をフィードバックすることにより、ＤＬＬクロックを復帰させる制御をデューティ検知回路２１およびデューティ制御回路２２により実施させるように構成されている。なお、デューティ検知回路２１の構成と動作については後述する。

このように、本発明の第３の実施の形態では、ＤＬＬ回路の遅延制御およびデューティ制御を実施するロック制御において、ＤＬＬクロックが消失した場合に、位相検知およびデューティ検知において誤判定が行なわれ、この誤判定の結果を基に遅延量およびデューティが更新されることを回避でき、ロック制御時におけるＤＬＬクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性を向上することができる。また、ＤＬＬクロックを復帰させる制御をデューティ検知回路およびデューティ制御回路により実施させることができる。

なお、図３に示す例では、ＤＬＬサイクルカウンタ１８によりＤＬＬクロック検知Ｅｎａｂｌｅ信号を発生することにより、ＤＬＬクロック検知回路３１を周期的に活性化しているが、ＤＬＬクロック検知回路３１を常時作動させるようにしてもよい。

また、図４は、ＤＬＬクロック検知回路３１の構成例を示す図である。
図４において、ＤＬＬクロック検知回路３１を活性化するＤＬＬクロック検知Ｅｎａｂｌｅ信号が、ＤＬＬサイクルカウンタ１８からインバータ１０１に入力される。

インバータ１０１からの出力信号は、Ｄラッチ回路１０５、１０６のリセット端子Ｒｅｓｅｔに入力される共に、２つのナンド（ＮＡＮＤ）回路１０２および１０３で構成されるＲＳラッチ回路１０４の一方の入力端子ａ（ナンド回路１０２の入力端子）に入力される。

また、１番目（最上段）のＤラッチ回路１０５のデータ入力端子Ｄは、電源Ｖｃｃ（Ｈｉｇｈ）に接続され、Ｄラッチ回路１０５の出力端子Ｑは、２番目のＤラッチ回路１０６のデータ入力端子Ｄに縦続して接続されている。

また、Ｄラッチ回路１０５の出力端子Ｑは、３入力のナンド回路１０７の１番目の入力端子ａ１に接続され、Ｄラッチ回路１０６の出力端子Ｑは、ナンド回路１０７の２番目の入力端子ａ２に接続される。また、Ｄラッチ回路１０５および１０６のクロック入力端子ｃには検知対象となるＤＬＬクロックが入力される。

なお、図４では、２つのＤラッチ回路１０５および１０６のみを示しているが、Ｄラッチ回路は３個以上使用される場合もあり、３入力のナンド回路１０７の３番目の入力端子ａ３は、Ｄラッチ回路が３個以上の場合に、それぞれのＤラッチ回路の出力Ｑに接続される入力端子として代表的に示されたものである。また、Ｄラッチ回路が３個以上使用される場合は、２番目のＤラッチ回路の出力Ｑが、３番目のＤラッチ回路のデータ入力端子Ｄに接続される（４番目以降のＤラッチ回路についても同様）。

ナンド回路１０７から出力される信号はＲＳラッチ回路１０４の他方の入力端子ｂの入力信号となり、ＲＳラッチ回路１０４の出力信号ＯＵＴは、クロック検知結果（更新Ｅｎａｂｌｅ／Ｄｉｓａｂｌｅ）の信号として、遅延制御回路１３およびデューティ検知回路２１に向けて出力される。この信号は、「クロッキング有り」でＨｉｇｈ（更新Ｅｎａｂｌｅ）となり、「クロッキング無し」でＬｏｗ（更新Ｄｉｓａｂｌｅ）となる。

図４に示すＤＬＬクロック検知回路３１の構成において、このＤＬＬクロック検知回路３１を活性化するために、入力信号（ＤＬＬクロック検知Ｅｎａｂｌｅ）をＨｉｇｈにする。ＤＬＬクロック検知ＥｎａｂｌｅがＨｉｇｈになると、インバータ１０１の出力はＬｏｗとなり、このＬｏｗ信号がＤラッチ回路１０５および１０６のリセット端子Ｒｅｓｅｔに印加され、Ｄラッチ回路１０５および１０６のリセット状態が解除される（Ｄラッチ回路１０５および１０６は、リセットされると出力ＱがＬｏｗとなる。）。

Ｄラッチ回路１０５および１０６のリセット解除直後はナンド回路１０７の入力は全てＬｏｗであるため、ナンド回路１０７の出力はＨｉｇｈとなる。一方、ＲＳラッチ回路１０４の入力端子はＬｏｗであるため、出力ｃはＨｉｇｈとなり、このためナンド回路１０３の出力ＯＵＴはＬｏｗとなる。すなわち、ＤＬＬクロック検知回路３１が活性状態になった直後は、ＲＳラッチ回路１０４の出力ＯＵＴはＬｏｗとなり、クロッキング無しの状態信号（更新Ｄｉｓａｂｌｅ）の信号が出力されている。

その後、最初のＤＬＬクロックのパルス（立ち上がりエッシ）がＤラッチ回路１０５および１０６に印加されると、Ｄラッチ回路１０５の出力ＱがＨｉｇｈになる（Ｄラッチ回路１０６の出力ＱはＬｏｗのまま）。

続いて、２番目のＤＬＬクロックのパルスがＤラッチ回路１０５および１０６に印加されると、Ｄラッチ回路１０６の出力ＱもＨｉｇｈとなる。以下、ＤＬＬクロックがクロッキングするたびに上段Ｄラッチ回路から順番に出力ＱがＨｉｇｈとなる。

Ｄラッチ回路の出力Ｑが全てＨｉｇｈになると、ナンド回路１０７の入力も全てＨｉｇｈとなり、ナンド回路１０７の出力はＬｏｗとなり、このＬｏｗ信号がＲＳラッチ回路１０４内のナンド回路１０３の入力端子ｂに入力される。このため、ナンド回路１０３の出力はＨｉｇｈとなり、ＲＳラッチ回路１０４の出力ＯＵＴはＨｉｇｈへと切り替わりＤＬＬクロックを検知したことになり、クロッキング有り信号（更新Ｅｎａｂｌｅ）の信号が出力され。

一方、ＤＬＬクロックのパルスが消失している場合は、ナンド回路１０７の入力は、少なくとも一部が、Ｌｏｗのままとなり（ナンド回路１０７の出力がＨｉｇｈのままとなり）、ＲＳラッチ回路１０４の出力ＯＵＴは、Ｈｉｇｈに切り替わることなく、Ｌｏｗの状態を維持しＤＬＬクロックが消失していることを検知し、クロッキング無し（更新Ｄｉｓａｂｌｅ）の信号が出力される。

その後、ＤＬＬクロック検知Ｅｎａｂｌｅの信号が非活性状態（Ｌｏｗ）になると、それまでクロッキング動作の検知結果はＲＳラッチ回路１０４によって、次に、ＤＬＬクロック検知Ｅｎａｂｌｅの信号が活性化されるまで保持される。

なお、上述したＤＬＬクロック検知Ｅｎａｂｌｅの活性期間は、２つＤラッチ回路１０５および１０６を使用する場合は、「２×クロック周期ｔＣＫ［ｎｓ］」以上に設定され、ｎ個（ｎ≧３）の場合は、「ｎ×クロック周期ｔＣＫ［ｎｓ］」以上に設定される。

図５は、図４に示したＤＬＬクロック検知回路の動作を説明するためのタイムチャートである。

図５において、図５（Ａ）は、初段回路１１から出力されるクロック信号を基に、カウンタクロック生成回路１７で生成されるカウンタクロックの信号を示し、このカウンタクロックは、ＤＬＬサイクルカウンタ１８の入力信号となる。

図５（Ｂ）は、ＤＬＬサイクルカウンタ１８で生成され、ＤＬＬクロック検知回路３１に向けて出力されるＤＬＬクロック検知Ｅｎａｂｌｅの信号Ｃ１、Ｃ２を示している。

図５（Ｃ）は、ＤＬＬサイクルカウンタ１８内においてカウンタクロックを分周して生成される分周クロックの信号Ｂ１、Ｂ２を示し、図５（Ｄ）は、遅延回路１２から出力されるＤＬＬクロックを示している。

また、図５（Ｅ）は、ＤＬＬクロック検知回路３１から出力されるクロック検知結果（更新Ｅｎａｂｌｅ／Ｄｉｓａｂｌｅ）の信号を示し、Ｈｉｇｈで更新Ｅｎａｂｌｅ、Ｌｏｗで更新Ｄｉｓａｂｌｅを示している。また、図５（Ｆ）は、ＤＬＬサイクルカウンタ１８から出力される更新クロックの信号Ｋ１を示している。

以下、図５を参照して、ＤＬＬクロック検知回路３１におけるクロッキング検知動作と、ＤＬＬサイクルカウンタ１８における更新クロック信号の生成動作について説明する。

図５（Ａ）に示すカウンタクロックがＤＬＬサイクルカウンタ１８に入力されると、ＤＬＬサイクルカウンタ１８では、入力されたカウンタクロックを計数し、所定の更新周期Ｔごとに、ＤＬＬクロック検知Ｅｎａｂｌｅ信号Ｃ１、Ｃ２をＤＬＬクロック検知回路３１に向けて出力する。また、ＤＬＬサイクルカウンタ１８では、更新周期Ｔごとに、図５（Ｃ）に示す分周クロックＢ１、Ｂ２を生成する。この分周クロックＢ１、Ｂ２は、更新クロック（図５（Ｆ））を生成する際の基になるクロック信号である。

そして、図５（Ｂ）に示すＤＬＬクロック検知Ｅｎａｂｌｅ信号Ｃ１により、ＤＬＬクロック検知回路３１におけるクロックキングの有無の判定が開始される。この信号Ｃ１のＨｉｇｈ期間では、示すＤＬＬクロックのクロッキング（ｃｌｏｃｋｉｎｇ）が行なわれており、クロック検知結果はＨｉｇｈ（クロッキング有り）となり、更新クロックＫ１が生成される。この更新クロックＫ１により、遅延制御回路１３と遅延回路１２における遅延量の更新制御と、デューティ制御回路２２およびデューティ調整回路２３におけるデューティの更新制御が行なわれる。

一方、図５（Ｂ）に示すＤＬＬクロック検知Ｅｎａｂｌｅ信号Ｃ２により、ＤＬＬクロック検知回路３１におけるクロックキングの有無の判定が開始された場合は、ＤＬＬクロックのクロッキングが行なわれておらず、ＤＬＬクロックはＬｏｗにスタック（ｓｔａｃｋ）されており、クロック検知結果はＬｏｗ（クロッキング無し）となり、更新クロックが生成されない。このため、遅延制御回路１３と遅延回路１２における遅延量の更新制御が停止され、デューティ制御回路２２およびデューティ調整回路２３におけるデューティの更新制御も停止される。

また、図６は、ＤＬＬクロック検知回路の動作シミュレーション波形を示す図である。図６（Ａ）は、ＤＬＬクロック出力時のシミュレーション波形の例を示し、図６（Ｂ）は、ＤＬＬクロック消失時のシミュレーション波形の例を示している。

なお、図６に示す波形例は、図４に示すＤＬＬクロック検知回路３１において、ＤＬＬクロックを検知するためのＤラッチ回路として、Ｄラッチ回路１０５および１０６の２つ使用する場合の例であり、ＤＬＬクロック検知Ｅｎａｂｌｅの信号の活性化される（Ｈｉｇｈになる）期間は、ＤＬＬクロックの２サイクルに相当する期間となる。

最初に、ＤＬＬクロック出力時の動作を、図６（Ａ）を参照して説明する。
図６（Ａ）において、（イ）のＤＬＬクロック検知Ｅｎａｂｌｅの信号を、時刻ｔ１においてＨｉｇｈにして、ＤＬＬクロック検知回路３１を活性化する。

ＤＬＬクロックＥｎａｂｌｅを、時刻ｔ１においてＨｉｇｈにすると、（ロ）のＤＬＬクロックのクロックＣ１（ＤＬＬクロックＥｎａｂｌｅがｈｉｇｈになった後、２番目のクロック）のポジティブエッジ（立ち上がりエッジ）により、（ハ）に示す検知結果の信号が生成される。この検知結果の信号を基に、時刻ｔ３において、（ニ）に示す更新Ｅｎａｂｌｅ／Ｄｉｓａｂｌｅ（この場合はＥｎａｂｌｅ）がクロック検知結果の信号として生成される。この更新Ｅｎａｂｌｅの信号が、デューティ検知回路２１、遅延制御回路１３、およびＤＬＬサイクルカウンタ１８に出力される。

この結果、ＤＬＬサイクルカウンタ１８により、（ホ）に示す更新クロック信号が、時刻ｔ４において生成され、この更新クロックが遅延制御回路１３およびデューティ制御回路２２に出力される。

そして、遅延制御回路１３は、ＤＬＬサイクルカウンタ１８から受信した更新クロック、およびＤＬＬクロック検知回路３１から受信した更新Ｅｎａｂｌｅ信号に従って、遅延回路１２を通してＤＬＬクロックの遅延調整を行なう。

また、デューティ制御回路２２は、ＤＬＬサイクルカウンタ１８から受信した更新クロック、およびデューティ検知回路２１から受信したデューティ判定結果の信号に従って、デューティ調整回路２３を通してＤＬＬクロックのデューティ調整（デューティが５０％になるように調整）を行なう。

一方、図６（Ｂ）に示す、ＤＬＬクロック消失時の波形において、時刻ｔ１以前には、（ロ）に示すＤＬＬクロックは正常にクロッキングしており、（ハ）に示す検知結果もＨｉｇｈ（クロッキング有り）となっており、また、（ニ）に示す更新Ｅｎａｂｌｅ／Ｄｉｓａｂｌｅ信号がＨｉｇｈ（クロッキング有り）の状態になっている。

そして、時刻ｔ１において、（イ）に示すＤＬＬクロックＥｎａｂｌｅ信号をＨｉｇｈにして、ＤＬＬクロック検知回路３１におけるＤＬＬクロックの検知処理を開始する。

しかしながら、この例では、ＤＬＬクロック検知Ｅｎａｂｌｅ信号を、時刻ｔ１においてＨｉｇｈにした時に、（ロ）に示すＤＬＬクロックが消失（Ｈｉｇｈにスタック）している。

このため、（ハ）に示す検知結果の信号は、時刻ｔ２においてＬｏｗ（クロッキングなし）となり、時刻ｔ３において、（ニ）に示す更新Ｅｎａｂｌｅ／Ｄｉｓａｂｌｅの信号がＬｏｗ（更新Ｄｉｓａｂｌｅ）となる。この更新Ｄｉｓａｂｌｅの信号がクロック検知結果の信号として、デューティ検知回路２１、遅延制御回路１３、およびＤＬＬサイクルカウンタ１８に通知される。

この結果、ＤＬＬサイクルカウンタ１８により、（ホ）に示す更新クロックが生成されず、更新クロックが遅延制御回路１３およびデューティ検知回路２１に通知されない。これにより、デューティ検知回路２１およびデューティ制御回路２２におけるデューティの更新制御は停止される。また、遅延制御回路１３における遅延量の更新制御は停止される。なお、この場合、デューティ検知回路２１は、それまでデューティ調整量を保持し、遅延制御回路１３は、それまでの遅延調整を保持する。

また、図７は、遅延制御回路１３の構成例を示す図である。この遅延制御回路１３は、遅延回路１２における遅延量を位相検知回路１６の出力信号（位相判定結果）に従って決定する回路である。

図７に示すように、遅延制御回路１３は、加算器（加算回路）２０１と、Ｄラッチ回路２０２、２０３、２０４と、アンド回路２０５とを有している。そして、Ｄラッチ回路２０２、２０３、２０４の出力Ｑは、それぞれ加算器２０１に入力され、また、加算器２０１には位相検知回路１６から出力される判定結果（カウントアップ信号Ｕｐ、またはカウントダウン信号Ｄｏｗｎ）の信号が入力される。この加算器２０１の各出力は、Ｄラッチ回路２０２、２０３、２０４のデータ入力端子Ｄに接続されている。

また、２入力のアンド回路２０５の一方の入力端子には、ＤＬＬサイクルカウンタ１８から出力される更新クロックの信号が入力され、２入力のアンド回路２０５のもう一方の入力端子には、ＤＬＬクロック検知回路３１から出力されるクロック検知結果（更新Ｅｎａｂｌｅ／Ｄｉｓａｂｌｅ）が入力される。このアンド回路２０５の出力は、Ｄラッチ回路２０２、２０３、２０４のそれぞれのクロック入力端子Ｃに接続されている。

上記構成により、Ｄラッチ回路２０２、２０３、２０４には、現在の遅延量のデータがラッチされており、この現在の遅延量のデータは加算器２０１に入力されている。そして、この加算器２０１に、位相判定結果の信号（カウントＵｐ／Ｄｏｗｎ）が入力され、現在の遅延量のデータに対して、カウントＵｐまたはカウントＤｏｗｎの動作が行なわれ、遅延量が更新される。

そして、遅延更新クロック信号の活性時に、ＤＬＬクロック検知結果がＨｉｇｈ（更新Ｅｎａｂｌｅ）の場合に、加算器２０１の出力信号（更新データ）をＤラッチ回路２０２、２０３、２０４にラッチする。そして、Ｄラッチ回路２０２、２０３、２０４に保持された遅延量の更新データを遅延回路１２へ出力する。

一方、遅延更新クロック信号の活性時に、ＤＬＬクロック検知結果がＬｏｗ（更新Ｄｉｓａｂｌｅ）の場合は、アンド回路２０５の出力はＬｏｗのままとなり、加算器２０１の出力信号（更新データ）はＤラッチ回路２０２、２０３、２０４にラッチされない。このため、Ｄラッチ回路２０２、２０３、２０４のデータは更新されず、現在のデータがそのまま残ることになる。

なお、図７に示す例では、３つのＤラッチ回路２０２、２０３、２０４のみを示しているが、このＤラッチ回路は、必要に応じて４個以上使用される場合がある。

また、図８は、デューティ検知回路の構成を示す図である。デューティ検知回路２１は、ＤＬＬクロックのデューティを検知し、５０％に対して判定を行なう回路である。

図８（Ａ）に示すデューティ検知回路２１において、ＤＬＬクロック検知回路３１からクロック検知結果（Ｅｎａｂｌｅ／Ｄｉｓａｂｌｅ）の信号がインバータ３０１に入力される。インバータ３０１の出力信号は、インバータ３０２およびセレクタ３０６のＯＮ／ＯＦＦ制御端子Ｓに入力される。

また、ＤＬＬクロックがデューティ判定部３０３およびＤラッチ回路３０４のデータ入力端子Ｄに入力され、デューティ判定部３０３の出力信号は、セレクタ３０６の一方の入力端子ａの入力信号となる。Ｄラッチ回路３０４の出力Ｑの信号はインバータ３０５で論理反転されて、セレクタ３０６の他方の入力端子ｂの入力信号となる。

デューティ判定部３０３は、入力されるＤＬＬクロックのデューティを判定し、図８（Ｂ）に示すように、Ｈｉｈｇの期間が５０％よりも大きい場合は、デューティの減少指令としてＤｏｗｎ信号（Ｌｏｗレベル）を出力する。また、図８（Ｃ）に示すように、Ｈｉｈｇの期間が５０％よりも小さい場合は、デューティの増加指令としてＵｐ信号（Ｈｉｇｈレベル）を出力する。

上記構成において、クロック検知結果の信号がＨｉｇｈ（クロッキング動作有り）の場合は、セレクタ３０６では、入力端子ａによりデューティ判定部３０３側の出力信号が選択され、デューティ判定部３０３におけるデューティ判定結果の信号が出力される。

一方、クロック検知結果がＬｏｗ（クロッキング動作無し）の場合は、セレクタ３０６では、入力端子ｂによりインバータ３０５の出力信を選択する。

この場合、Ｄラッチ回路３０４には、クロック検知結果がＬｏｗに遷移したときに、ＤＬＬクロックのスタックレベルがラッチされており、このＤラッチ回路３０４に保持されたスタックレベルは、出力Ｑと接続されたインバータ３０５により論理反転され、セレクタ３０６の入力端子ｂの入力信号となる。

従って、クロック検知結果がＬｏｗ（クロッキング動作無し）の場合において、スタックレベルがＨｉｇｈの時は、デューティ判定結果はＬｏｗ（デューティＤｏｗｎ）、スタックレベルがＬｏｗの時は、デューティ判定結果はＨｉｇｈ（デューティＵｐ）が出力される。このＨｉｇｈまたはＬｏｗレベルに応じて、デューティをＵｐまたはＤｏｗｎさせＤＬＬクロックを復帰させる。これにより、クロッキング動作の復帰（デューティ制御）を行なえるようになる。

以上、本発明の実施の形態について説明したが、本発明のＤＬＬ回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

本発明の第１の実施形態に係るＤＬＬ回路の構成を示す図である。 本発明の第２の実施形態に係るＤＬＬ回路の構成を示す図である。 本発明の第３の実施形態に係るＤＬＬ回路の構成を示す図である。 ＤＬＬクロック検知回路の構成例を示す図である。 図４に示すＤＬＬクロック検知回路の動作を説明するためのタイムチャートである。 ＤＬＬクロック検知回路におけるシミュレーション波形を示す図である。 遅延制御回路の構成例を示す図である。 デューティ検知回路の構成例を示す図である。 従来のＤＬＬ回路の構成を示す図である。

符号の説明

１１…初段回路、１２…遅延回路、１３…遅延制御回路、１４…ＤＱバッファ、１５…ＤＱレプリカ回路、１６…位相検知回路、１７…カウンタクロック生成回路、１８…ＤＬＬサイクルカウンタ、２１…デューティ検知回路、２２…デューティ制御回路、２３…デューティ調整回路、３１…ＤＬＬクロック検知回路、１０１…インバータ、１０２、１０３、１０７…ナンド回路、１０４…ＲＳラッチ回路、１０５、１０６…Ｄラッチ回路、２０１…加算器、２０２、２０３、２０４…Ｄラッチ回路、２０５…アンド回路、３０１、３０２、３０５…インバータ、３０３…デューティ判定部、３０４…Ｄラッチ回路、３０６…セレクタ

Claims (10)

1. クロック信号の位相を調整して出力するＤＬＬ(Delay-Locked Loop)回路であって、
   入力される第１のクロック信号の遅延量を制御する遅延信号を出力する遅延制御回路と、
   前記遅延信号が入力され、前記遅延信号に基づいた遅延量を前記第１のクロック信号に付加し、ＤＬＬクロックとして出力する遅延回路と、
   前記ＤＬＬクロックのクロッキング動作の有無を検知するＤＬＬクロック検知回路と、
   を備え、
   前記ＤＬＬクロック検知回路は、前記クロッキング動作が検知されない場合に前記遅延制御回路による遅延量の更新動作を停止させること、
   を特徴とするＤＬＬ回路。
2. クロック信号のデューティを調整して出力するＤＬＬ回路であって、
   入力される第１のクロック信号のデューティを制御するデューティ信号を出力するデューティ制御回路と、
   前記デューティ信号が入力され、前記デューティ信号に基づいて前記第１のクロック信号のデューティを調整してＤＬＬクロックとして出力するデューティ調整回路と、
   前記ＤＬＬクロックのクロッキング動作の有無を検知するＤＬＬクロック検知回路と、
   を備え、
   前記ＤＬＬクロック検知回路は、前記クロッキング動作が検知されない場合に前記デューティ制御回路によるデューティの更新動作を停止させること、
   を特徴とするＤＬＬ回路。
3. 入力される第１のクロック信号のデューティを制御するデューティ信号を出力するデューティ制御回路と、
   前記デューティ信号が入力され、前記デューティ信号に基づいて前記第１のクロック信号のデューティを調整して第２のクロック信号として出力するデューティ調整回路と、
   前記デューティ調整回路から出力される第２のクロック信号の遅延量を制御する遅延信号を出力する遅延制御回路と、
   前記遅延信号が入力され、前記遅延信号に基づいた遅延量を前記第２のクロック信号に付加し、ＤＬＬクロックとして出力する遅延回路と、
   前記ＤＬＬクロックのクロッキング動作の有無を検知するＤＬＬクロック検知回路と、
   を備え、
   前記ＤＬＬクロック検知回路は、前記ＤＬＬクロックのクロッキング動作が検知されない場合に、前記デューティ制御回路におけるデューティの更新動作、および前記遅延制御回路における遅延量の更新動作を停止させること、
   を特徴とする請求項１に記載のＤＬＬ回路。
4. 前記ＤＬＬクロック検知回路は、
   該ＤＬＬクロック検知回路を所定の周期ごとに所定の期間活性化させるＤＬＬクロック検知Ｅｎａｂｌｅ信号と、前記ＤＬＬクロックとを入力信号とし、
   前記ＤＬＬクロック検知Ｅｎａｂｌｅ信号が入力されている期間内における、前記ＤＬＬクロックのクロッキング回数を検出するカウンタ回路と、
   前記カウンタ回路により検出された前記ＤＬＬクロックのクロッキング回数が所定数以上の場合に、ＤＬＬクロックのクロッキング有りの情報を保持し該情報を示す信号を出力するとともに、前記ＤＬＬクロックのクロッキング回数が所定数以下の場合に、ＤＬＬクロックのクロッキング無しの情報を保持し該情報を示す信号を出力するラッチ回路と、
   を備えることを特徴とする請求項１から請求項３のいずれかに記載のＤＬＬ回路。
5. 前記ＤＬＬ回路は、
   前記ＤＬＬクロックを入力としてＤＱ信号を出力するＤＱバッファ回路と、
   前記ＤＱバッファのレプリカ回路であり、かつ前記ＤＬＬクロックが入力されるＤＱレプリカ回路と、
   前記第１のクロック信号と前記ＤＱレプリカ回路から出力されるクロック信号との位相の差を検知し、該位相差を位相判定結果の信号として出力する位相検知回路と、
   を備えると共に、
   前記遅延制御回路は、
   現在の遅延量の情報を保持して出力するラッチ回路と、
   前記位相検知回路から出力される位相判定結果の信号を入力とし、前記位相差と前記ラッチ回路に保持された現在の遅延量とを加算する加算回路と、
   を備え、
   前記遅延制御回路は、前記ＤＬＬクロック検知回路によりＤＬＬクロックのクロッキング有りの信号が出力された場合、前記加算回路の加算結果を前記ラッチ回路に新たな遅延量の情報として保持させるように構成されたこと、
   を特徴とする請求項４に記載のＤＬＬ回路。
6. 前記ＤＬＬ回路は前記ＤＬＬクロックのデューティを検知するデューティ検知回路を備え、
   前記デューティ検知回路は、
   ＤＬＬクロックのデューティを判定するデューティ判定部と、
   前記ＤＬＬクロックのＨｉｇｈまたはＬｏｗのスタックレベルを保持するラッチ回路と、
   前記ＤＬＬクロック検知回路によりＤＬＬクロックのクロッキング有りの信号が出力された場合に、前記デューティ判定部の出力信号を選択して出力すると共に、前記ＤＬＬクロック検知回路によりＤＬＬクロックのクロッキング無しの信号が出力された場合に、前記ラッチ回路に保持されたスタックレベルの信号またはその反転信号を選択して出力するセレクタと、
   を備えることを特徴とする請求項４または５に記載のＤＬＬ回路。
7. ＤＬＬ回路を備えた半導体装置において、
   前記請求項１から請求項６のいずれかに記載のＤＬＬ回路を備えたこと
   を特徴とする半導体装置。
8. ＤＬＬ回路であって、
   クロック信号のクロッキング動作がないときに遅延制御を停止する手段を
   備えたことを特徴とするＤＬＬ回路。
9. ＤＬＬ回路であって、
   クロック信号のクロッキング動作がないときにデューティ制御を停止する手段を
   備えたことを特徴とするＤＬＬ回路。
10. クロック信号のクロッキング動作がないときにデューティ制御を停止する手段を
    備えたことを特徴とする請求項８に記載のＤＬＬ回路。

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