JP2003017558A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H10D88/00—Three-dimensional [3D] integrated devices
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Abstract
(57)【要約】 （修正有）
【課題】 半導体基板中に貫通電極を備えた高速半導体
装置を提供する。 【解決手段】 半導体基板中に凹部４１Ｃを、基板表面
に形成した絶縁膜４３をハードマスクに使って形成し、
かかる凹部をアンダーカット部も含めて低誘電率塗布絶
縁膜で充填した後、前記ハードマスクを使って前記凹部
中の低誘電率塗布絶縁膜中に凹部を前記塗布絶縁膜がス
リーブ４５Ｂを形成するように形成し、かかる凹部をＣ
ｕ４６で充填してＣｕプラグを形成する。さらに多層配
線構造を形成した後、前記半導体基板の裏面を研削およ
びエッチングし、前記Ｃｕプラグを露出させる。
装置を提供する。 【解決手段】 半導体基板中に凹部４１Ｃを、基板表面
に形成した絶縁膜４３をハードマスクに使って形成し、
かかる凹部をアンダーカット部も含めて低誘電率塗布絶
縁膜で充填した後、前記ハードマスクを使って前記凹部
中の低誘電率塗布絶縁膜中に凹部を前記塗布絶縁膜がス
リーブ４５Ｂを形成するように形成し、かかる凹部をＣ
ｕ４６で充填してＣｕプラグを形成する。さらに多層配
線構造を形成した後、前記半導体基板の裏面を研削およ
びエッチングし、前記Ｃｕプラグを露出させる。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
係り、特に多層配線構造を有する半導体チップを多数積
層した３次元半導体集積回路装置およびその製造方法に
関する。
係り、特に多層配線構造を有する半導体チップを多数積
層した３次元半導体集積回路装置およびその製造方法に
関する。
【０００２】従来より、半導体集積回路装置の集積密度
を向上させるために様々な努力がなされているが、３次
元半導体集積回路装置は究極的な半導体集積回路装置で
あると考えられる。かかる３次元半導体集積回路装置を
実現するために、様々な提案がなされている。
を向上させるために様々な努力がなされているが、３次
元半導体集積回路装置は究極的な半導体集積回路装置で
あると考えられる。かかる３次元半導体集積回路装置を
実現するために、様々な提案がなされている。
【０００３】
【従来の技術】図１は、かかる従来提案されている３次
元半導体集積回路装置１０の概略的構成を示す。
元半導体集積回路装置１０の概略的構成を示す。
【０００４】図１を参照するに、半導体集積回路装置１
は表面側に配線パターン１０Ａを、裏面側にはんだバン
プ１０Ｂを形成された支持基板１０と、前記支持基板１
０上に積層された多数の半導体チップ１１Ａ〜１１Ｄよ
り構成され、各々の半導体チップは１１Ａ〜１１Ｄは表
面から裏面に貫通する貫通電極１１ａ〜１１ｄを有し、
さらに表面上に２次元集積回路を担持する。かかる半導
体チップを重ね合わせることにより、一の半導体チップ
の裏面に露出した貫通電極が下側の半導体チップ表面に
形成された電極パッドとコンタクトし、全体として所望
の機能を実行する３次元半導体集積回路装置が得られ
る。かかる３次元半導体集積回路装置においては、貫通
電極と多層配線構造とを接続することにより、最小限の
配線長で複雑な回路を構成することが可能である。
は表面側に配線パターン１０Ａを、裏面側にはんだバン
プ１０Ｂを形成された支持基板１０と、前記支持基板１
０上に積層された多数の半導体チップ１１Ａ〜１１Ｄよ
り構成され、各々の半導体チップは１１Ａ〜１１Ｄは表
面から裏面に貫通する貫通電極１１ａ〜１１ｄを有し、
さらに表面上に２次元集積回路を担持する。かかる半導
体チップを重ね合わせることにより、一の半導体チップ
の裏面に露出した貫通電極が下側の半導体チップ表面に
形成された電極パッドとコンタクトし、全体として所望
の機能を実行する３次元半導体集積回路装置が得られ
る。かかる３次元半導体集積回路装置においては、貫通
電極と多層配線構造とを接続することにより、最小限の
配線長で複雑な回路を構成することが可能である。
【０００５】図２（Ａ）〜５（Ｈ）は、かかる半導体チ
ップの一つ、例えば半導体チップ１１Ａの形成工程を示
す図である。
ップの一つ、例えば半導体チップ１１Ａの形成工程を示
す図である。
【０００６】図２（Ａ）を参照するに、Ｓｉ基板２１上
にはゲート電極２２および拡散領域２１Ａ，２１Ｂを含
む活性素子が形成されており、前記活性素子は層間絶縁
膜２３により、覆われている。さらに前記層間絶縁膜２
３中には前記拡散領域２１Ａ，２１Ｂを露出するコンタ
クトホールがそれぞれ形成され、かかるコンタクトホー
ル中にはＷ等の導電性プラグ２３Ａ，２３Ｂが形成され
ている。
にはゲート電極２２および拡散領域２１Ａ，２１Ｂを含
む活性素子が形成されており、前記活性素子は層間絶縁
膜２３により、覆われている。さらに前記層間絶縁膜２
３中には前記拡散領域２１Ａ，２１Ｂを露出するコンタ
クトホールがそれぞれ形成され、かかるコンタクトホー
ル中にはＷ等の導電性プラグ２３Ａ，２３Ｂが形成され
ている。
【０００７】図２（Ａ）の状態では、さらに前記層間絶
縁膜２３上にレジスト開口部２４Ａを有するレジスト膜
２４が形成されており、かかるレジスト膜２４をマスク
に前記層間絶縁膜２３がパターニングされ、図１の貫通
電極１１ａに対応する開口部２３Ｃが前記層間絶縁膜２
３中に形成されている。
縁膜２３上にレジスト開口部２４Ａを有するレジスト膜
２４が形成されており、かかるレジスト膜２４をマスク
に前記層間絶縁膜２３がパターニングされ、図１の貫通
電極１１ａに対応する開口部２３Ｃが前記層間絶縁膜２
３中に形成されている。
【０００８】次に図２（Ｂ）の工程において前記Ｓｉ基
板２１を前記開口部２３Ｃを介してドライエッチング
し、前記貫通電極１１ａに対応した凹部２１Ｃを前記Ｓ
ｉ基板２１中に、前記開口部２３Ｃの延在部として形成
する。
板２１を前記開口部２３Ｃを介してドライエッチング
し、前記貫通電極１１ａに対応した凹部２１Ｃを前記Ｓ
ｉ基板２１中に、前記開口部２３Ｃの延在部として形成
する。
【０００９】次に図３（Ｃ）の工程において図２（Ｂ）
の構造上にＣＶＤ法によりＳｉＮ膜２５を、前記ＳｉＮ
膜２５が前記層間絶縁膜２３の表面および前記開口部２
３Ｃの内壁面、さらに前記凹部２１Ｃの底面を含む内壁
面を連続して覆うように堆積する。
の構造上にＣＶＤ法によりＳｉＮ膜２５を、前記ＳｉＮ
膜２５が前記層間絶縁膜２３の表面および前記開口部２
３Ｃの内壁面、さらに前記凹部２１Ｃの底面を含む内壁
面を連続して覆うように堆積する。
【００１０】さらに図３（Ｄ）の工程において図３
（Ｃ）の構造上に、より具体的には前記ＣＶＤ−ＳｉＮ
膜２５上にＴｉＮ膜およびＣｕ膜をＣＶＤ法により形成
し、さらに前記ＣＶＤ−Ｃｕ膜を電極にＣｕの電解めっ
きを行うことにより、Ｃｕ層２６を形成する。かかるＣ
ｕ層２６は前記凹部２１Ｃ中において、前記凹部２１Ｃ
を充填するプラグ２６Ｃを形成する。
（Ｃ）の構造上に、より具体的には前記ＣＶＤ−ＳｉＮ
膜２５上にＴｉＮ膜およびＣｕ膜をＣＶＤ法により形成
し、さらに前記ＣＶＤ−Ｃｕ膜を電極にＣｕの電解めっ
きを行うことにより、Ｃｕ層２６を形成する。かかるＣ
ｕ層２６は前記凹部２１Ｃ中において、前記凹部２１Ｃ
を充填するプラグ２６Ｃを形成する。
【００１１】さらに図４（Ｅ）の工程において前記層間
絶縁膜２３上のＣｕ層２６をＣＭＰ（化学機械研磨）法
により除去した後、図４（Ｆ）の工程において前記層間
絶縁膜２３上に次の層間絶縁膜２７を形成し、さらに前
記層間絶縁膜２７中にダマシン法によりＣｕ配線パター
ン２７Ａを形成する。
絶縁膜２３上のＣｕ層２６をＣＭＰ（化学機械研磨）法
により除去した後、図４（Ｆ）の工程において前記層間
絶縁膜２３上に次の層間絶縁膜２７を形成し、さらに前
記層間絶縁膜２７中にダマシン法によりＣｕ配線パター
ン２７Ａを形成する。
【００１２】さらに図５（Ｇ）の工程において前記層間
絶縁膜２７上に次の層間絶縁膜２８を形成し、さらに前
記層間絶縁膜２８中にデュアルダマシン法により、コン
タクトプラグを含む次のＣｕ配線パターン２８Ａを形成
する。最後に図５（Ｈ）の工程において前記Ｓｉ基板２
１の裏面を研磨し露出したＣｕプラグ２６Ｃ上に拡散防
止膜２９Ａを介して導電性パッド２９Ｂを形成すること
により、図１に示した半導体チップ１１Ａが得られる。
図５（Ｈ）の構造では、前記Ｃｕプラグ２６Ｃが図１の
貫通電極１１ａを形成している。
絶縁膜２７上に次の層間絶縁膜２８を形成し、さらに前
記層間絶縁膜２８中にデュアルダマシン法により、コン
タクトプラグを含む次のＣｕ配線パターン２８Ａを形成
する。最後に図５（Ｈ）の工程において前記Ｓｉ基板２
１の裏面を研磨し露出したＣｕプラグ２６Ｃ上に拡散防
止膜２９Ａを介して導電性パッド２９Ｂを形成すること
により、図１に示した半導体チップ１１Ａが得られる。
図５（Ｈ）の構造では、前記Ｃｕプラグ２６Ｃが図１の
貫通電極１１ａを形成している。
【００１３】
【発明が解決しようとする課題】ところで、図２（Ａ）
〜図５（Ｈ）の工程により前記半導体チップ１１Ａを形
成した場合には、図２（Ｂ）の工程で深い凹部２１Ｃを
形成する際に前記凹部２１Ｃの径が開口部２３Ｃの径よ
りも増加してしまい、その結果前記凹部２１Ｃの上端に
おいて前記層間絶縁膜２３によりオーバーハングが形成
される場合がある。前記開口部２３Ｃの径は典型的には
１０μｍ程度であるのに対し、前記凹部２１Ｃの深さは
６０μｍに達する。
〜図５（Ｈ）の工程により前記半導体チップ１１Ａを形
成した場合には、図２（Ｂ）の工程で深い凹部２１Ｃを
形成する際に前記凹部２１Ｃの径が開口部２３Ｃの径よ
りも増加してしまい、その結果前記凹部２１Ｃの上端に
おいて前記層間絶縁膜２３によりオーバーハングが形成
される場合がある。前記開口部２３Ｃの径は典型的には
１０μｍ程度であるのに対し、前記凹部２１Ｃの深さは
６０μｍに達する。
【００１４】そこで図３（Ｃ）の工程において上部にオ
ーバーハングを有する凹部２１Ｃの内壁面を覆うように
前記ＣＶＤ−ＳｉＮ膜を形成しようとすると、径の狭ま
った前記凹部２１Ｃの上端部、すなわち前記開口部２３
ＣにおいてＳｉＮ膜の堆積が促進される傾向があり、そ
の結果前記開口部２３Ｃの実効的な径がさらに狭められ
てしまう。このため図３（Ｃ）の工程においてＣｕ層２
６を電解めっきにより形成しようとした場合、前記凹部
２１Ｃの内部におけるＣｕ層２６の成長が不十分にな
り、前記Ｃｕプラグ２６Ｃ内部に空洞２６ｃ等の欠陥が
発生しやすい問題が生じる。前記Ｃｕプラグ２６Ｃは、
図１に示したように貫通電極１１ａを構成する重要な部
分であり、かかる貫通電極１１ａ中に欠陥が生じるよう
であると、図１に示す３次元半導体集積回路装置の信頼
性は著しく低下してしまう。
ーバーハングを有する凹部２１Ｃの内壁面を覆うように
前記ＣＶＤ−ＳｉＮ膜を形成しようとすると、径の狭ま
った前記凹部２１Ｃの上端部、すなわち前記開口部２３
ＣにおいてＳｉＮ膜の堆積が促進される傾向があり、そ
の結果前記開口部２３Ｃの実効的な径がさらに狭められ
てしまう。このため図３（Ｃ）の工程においてＣｕ層２
６を電解めっきにより形成しようとした場合、前記凹部
２１Ｃの内部におけるＣｕ層２６の成長が不十分にな
り、前記Ｃｕプラグ２６Ｃ内部に空洞２６ｃ等の欠陥が
発生しやすい問題が生じる。前記Ｃｕプラグ２６Ｃは、
図１に示したように貫通電極１１ａを構成する重要な部
分であり、かかる貫通電極１１ａ中に欠陥が生じるよう
であると、図１に示す３次元半導体集積回路装置の信頼
性は著しく低下してしまう。
【００１５】そこで、本発明は上記の課題を解決した、
新規で有用な半導体装置の製造方法を提供することを概
括的課題とする。
新規で有用な半導体装置の製造方法を提供することを概
括的課題とする。
【００１６】本発明のより具体的な課題は、半導体チッ
プ中に貫通電極を備え、高速で動作し、信頼性が高く、
積層することにより容易に３次元半導体集積回路装置を
形成できる半導体装置およびその製造方法、およびかか
る半導体装置より構成された半導体集積回路装置を提供
することにある。
プ中に貫通電極を備え、高速で動作し、信頼性が高く、
積層することにより容易に３次元半導体集積回路装置を
形成できる半導体装置およびその製造方法、およびかか
る半導体装置より構成された半導体集積回路装置を提供
することにある。
【００１７】
【課題を解決するための手段】本発明は上記の課題を、
半導体基板と、前記半導体基板の第１の表面上に形成さ
れた半導体素子と、前記半導体基板の前記第１の表面上
に、前記半導体素子を覆うように形成された絶縁膜と、
前記絶縁膜上に形成された多層配線構造と、前記半導体
基板中に、前記第１の表面から第２の対向する表面に貫
通するように形成され、さらに前記絶縁膜中を貫通する
貫通孔と、前記貫通孔中に形成され、前記第１の表面か
ら前記第２の表面まで延在する貫通電極とを備えた半導
体装置であって、前記貫通孔は、前記絶縁膜中において
は第１の径を、前記半導体基板中においては第２の、よ
り大きな径を有し、前記貫通電極は、その全長にわたり
前記第１の径に実質的に等しい径を有し、前記半導体基
板中においては前記貫通電極と前記貫通孔内壁との間
に、絶縁膜スリーブが介在することを特徴とする半導体
装置により解決する。
半導体基板と、前記半導体基板の第１の表面上に形成さ
れた半導体素子と、前記半導体基板の前記第１の表面上
に、前記半導体素子を覆うように形成された絶縁膜と、
前記絶縁膜上に形成された多層配線構造と、前記半導体
基板中に、前記第１の表面から第２の対向する表面に貫
通するように形成され、さらに前記絶縁膜中を貫通する
貫通孔と、前記貫通孔中に形成され、前記第１の表面か
ら前記第２の表面まで延在する貫通電極とを備えた半導
体装置であって、前記貫通孔は、前記絶縁膜中において
は第１の径を、前記半導体基板中においては第２の、よ
り大きな径を有し、前記貫通電極は、その全長にわたり
前記第１の径に実質的に等しい径を有し、前記半導体基
板中においては前記貫通電極と前記貫通孔内壁との間
に、絶縁膜スリーブが介在することを特徴とする半導体
装置により解決する。
【００１８】また本発明は上記の課題を、貫通電極を有
する半導体装置の製造方法であって、半導体基板の第１
の主面上に絶縁膜を形成する工程と、前記絶縁膜中に、
前記半導体基板を露出する開口部を第１の径で形成する
工程と、前記半導体基板中に、前記絶縁膜をマスクとし
て前記半導体基板の主面に略垂直な方向に作用する異方
性エッチングを行い、前記開口部から前記半導体基板中
に延在する凹部を、前記凹部が前記半導体基板中におい
て前記第１の径よりも大きな第２の径を有するように形
成する工程と、前記開口部および前記凹部を塗布絶縁膜
により充填する工程と、前記開口部中および前記凹部を
充填している前記塗布絶縁膜を、前記絶縁膜をマスクと
して、前記半導体基板の主面に略垂直な方向に異方性エ
ッチングし、前記凹部中の塗布絶縁膜中に、前記開口部
から連続的に延在する空間を形成する工程と、前記絶縁
膜上に、前記開口部および前記空間を充填するように導
電層を堆積する工程と、前記絶縁膜上において前記導電
層を除去し、前記開口部および前記空間中に導電性プラ
グを形成する工程と、前記半導体基板の第２の、前記第
１の主面に対向する主面に対して、前記半導体基板の構
成材料を除去する工程を行い、前記導電性プラグを露出
させる工程とよりなることを特徴とする半導体装置の製
造方法により、解決する。
する半導体装置の製造方法であって、半導体基板の第１
の主面上に絶縁膜を形成する工程と、前記絶縁膜中に、
前記半導体基板を露出する開口部を第１の径で形成する
工程と、前記半導体基板中に、前記絶縁膜をマスクとし
て前記半導体基板の主面に略垂直な方向に作用する異方
性エッチングを行い、前記開口部から前記半導体基板中
に延在する凹部を、前記凹部が前記半導体基板中におい
て前記第１の径よりも大きな第２の径を有するように形
成する工程と、前記開口部および前記凹部を塗布絶縁膜
により充填する工程と、前記開口部中および前記凹部を
充填している前記塗布絶縁膜を、前記絶縁膜をマスクと
して、前記半導体基板の主面に略垂直な方向に異方性エ
ッチングし、前記凹部中の塗布絶縁膜中に、前記開口部
から連続的に延在する空間を形成する工程と、前記絶縁
膜上に、前記開口部および前記空間を充填するように導
電層を堆積する工程と、前記絶縁膜上において前記導電
層を除去し、前記開口部および前記空間中に導電性プラ
グを形成する工程と、前記半導体基板の第２の、前記第
１の主面に対向する主面に対して、前記半導体基板の構
成材料を除去する工程を行い、前記導電性プラグを露出
させる工程とよりなることを特徴とする半導体装置の製
造方法により、解決する。
【００１９】本発明によれば、半導体基板上に形成され
た絶縁膜をハードマスクとして前記半導体基板中に最終
的には貫通孔となる凹部を形成する際に、かかる凹部形
成に伴うアンダーカットの発生を利用して、前記凹部側
壁面にスリーブ状に低誘電率を特徴とする塗布絶縁膜を
形成することができる。そこで、このようなスリーブで
囲まれた空間をＣｕ等の低抵抗材料により充填して導電
性プラグを形成することにより、寄生容量および寄生抵
抗を軽減でき、その結果半導体装置の動作速度が向上す
る。またかかる塗布絶縁膜を前記凹部側壁面のみならず
底面にもシース状に残しておくことにより、前記半導体
基板の裏面をドライエッチングして前記基板の厚さを減
少させる工程を行っても、典型的にはＣｕよりなる導電
性プラグがかかる塗布絶縁膜により保護されているため
損傷することがない。その結果、前記半導体基板の裏面
において前記導電性プラグが前記塗布絶縁膜により覆わ
れた状態で突出している状態が得られるが、この状態で
前記塗布絶縁膜をＣＭＰ法あるいはアッシングにより除
去することにより、前記導電性プラグが前記半導体基板
の裏面において電気的にコンタクト可能な状態になる。
そこで前記半導体基板の裏面において前記導電性プラグ
の先端部にコンタクトパッドを形成し、このようにして
形成された半導体装置ないしチップを多数積層すること
により、高速で動作する３次元半導体集積回路装置を構
成することが可能になる。
た絶縁膜をハードマスクとして前記半導体基板中に最終
的には貫通孔となる凹部を形成する際に、かかる凹部形
成に伴うアンダーカットの発生を利用して、前記凹部側
壁面にスリーブ状に低誘電率を特徴とする塗布絶縁膜を
形成することができる。そこで、このようなスリーブで
囲まれた空間をＣｕ等の低抵抗材料により充填して導電
性プラグを形成することにより、寄生容量および寄生抵
抗を軽減でき、その結果半導体装置の動作速度が向上す
る。またかかる塗布絶縁膜を前記凹部側壁面のみならず
底面にもシース状に残しておくことにより、前記半導体
基板の裏面をドライエッチングして前記基板の厚さを減
少させる工程を行っても、典型的にはＣｕよりなる導電
性プラグがかかる塗布絶縁膜により保護されているため
損傷することがない。その結果、前記半導体基板の裏面
において前記導電性プラグが前記塗布絶縁膜により覆わ
れた状態で突出している状態が得られるが、この状態で
前記塗布絶縁膜をＣＭＰ法あるいはアッシングにより除
去することにより、前記導電性プラグが前記半導体基板
の裏面において電気的にコンタクト可能な状態になる。
そこで前記半導体基板の裏面において前記導電性プラグ
の先端部にコンタクトパッドを形成し、このようにして
形成された半導体装置ないしチップを多数積層すること
により、高速で動作する３次元半導体集積回路装置を構
成することが可能になる。
【００２０】
【発明の実施の形態】以下、本発明の一実施例による半
導体装置の製造工程を、図６（Ａ）〜１３（Ｌ）を参照
しながら説明する。
導体装置の製造工程を、図６（Ａ）〜１３（Ｌ）を参照
しながら説明する。
【００２１】図６（Ａ）を参照するに、Ｓｉ基板４１上
には拡散領域４１Ａおよび４１Ｂの間にゲート電極４２
が形成されており、前記Ｓｉ基板４１上には前記ゲート
電極４２を覆うようにＳｉＯ2膜４３が形成されてい
る。前記ＳｉＯ2膜４３の表面波平坦化されており、前
記拡散領域４１Ａ，４１Ｂを露出するコンタクトボール
にＷ等の導電性プラグ４３Ａ，４３Ｂが形成されてい
る。
には拡散領域４１Ａおよび４１Ｂの間にゲート電極４２
が形成されており、前記Ｓｉ基板４１上には前記ゲート
電極４２を覆うようにＳｉＯ2膜４３が形成されてい
る。前記ＳｉＯ2膜４３の表面波平坦化されており、前
記拡散領域４１Ａ，４１Ｂを露出するコンタクトボール
にＷ等の導電性プラグ４３Ａ，４３Ｂが形成されてい
る。
【００２２】さらに図６（Ａ）の構造では前記ＳｉＯ2
膜４３上にレジスト膜４４が形成さされており、前記レ
ジスト膜４４中に形成されたレジスト開口部４４Ａにお
いて前記ＳｉＯ2膜４３が例えばＣＦ4系エッチングガス
によりエッチングされており、その結果前記ＳｉＯ2膜
４３中には前記Ｓｉ基板４１を露出する開口部４３Ｃが
約１０μｍの径で形成されている。
膜４３上にレジスト膜４４が形成さされており、前記レ
ジスト膜４４中に形成されたレジスト開口部４４Ａにお
いて前記ＳｉＯ2膜４３が例えばＣＦ4系エッチングガス
によりエッチングされており、その結果前記ＳｉＯ2膜
４３中には前記Ｓｉ基板４１を露出する開口部４３Ｃが
約１０μｍの径で形成されている。
【００２３】次に図６（Ｂ）の工程において、前記Ｓｉ
基板４１は前記開口部４３Ｃにおいて例えばＳＦ6ガス
と炭化水素系ガスとを交互に使う反応性イオンエッチン
グ（ＲＩＥ）によりエッチングされ、前記Ｓｉ基板４１
中には基板４１の主面に略垂直な方向に延在する凹部４
１Ｃが、前記開口部４３Ｃに対応して形成される。その
際、前記ＳｉＯ2膜４３はハードマスクとして作用し、
エッチングは前記Ｓｉ基板４１中において選択的に生じ
る。かかるエッチングの際、前記凹部４１Ｃは側方へも
拡大し、その結果凹部４１Ｃは前記開口部４３Ｃの径よ
りもやや大きい、例えば１１μｍ程度の径を有する。
基板４１は前記開口部４３Ｃにおいて例えばＳＦ6ガス
と炭化水素系ガスとを交互に使う反応性イオンエッチン
グ（ＲＩＥ）によりエッチングされ、前記Ｓｉ基板４１
中には基板４１の主面に略垂直な方向に延在する凹部４
１Ｃが、前記開口部４３Ｃに対応して形成される。その
際、前記ＳｉＯ2膜４３はハードマスクとして作用し、
エッチングは前記Ｓｉ基板４１中において選択的に生じ
る。かかるエッチングの際、前記凹部４１Ｃは側方へも
拡大し、その結果凹部４１Ｃは前記開口部４３Ｃの径よ
りもやや大きい、例えば１１μｍ程度の径を有する。
【００２４】次に図７（Ｃ）の工程において、図６
（Ｂ）の構造上に低誘電率の塗布絶縁膜４５がスピンコ
ーティングにより形成される。かかる塗布絶縁膜として
は、オルガノシロキサン系塗布絶縁膜、水素化シロキサ
ン系塗布絶縁膜、有機ポリマー、あるいはこれらの材料
よりなる多孔質塗布絶縁膜を使うことが可能である。こ
れらの塗布絶縁膜は、典型的には３．０以下の低い比誘
電率を有している。
（Ｂ）の構造上に低誘電率の塗布絶縁膜４５がスピンコ
ーティングにより形成される。かかる塗布絶縁膜として
は、オルガノシロキサン系塗布絶縁膜、水素化シロキサ
ン系塗布絶縁膜、有機ポリマー、あるいはこれらの材料
よりなる多孔質塗布絶縁膜を使うことが可能である。こ
れらの塗布絶縁膜は、典型的には３．０以下の低い比誘
電率を有している。
【００２５】次に図７（Ｄ）の工程において前記塗布絶
縁膜４５をキュアした後、酸素プラズマを使ったＲＩＥ
法により、前記塗布絶縁膜４５を、前記ＳｉＯ2膜４３
をマスクに前記基板４１に略垂直な方向にエッチング
し、前記凹部４１Ｃを充填する塗布絶縁膜４５中に前記
基板４１の主面に略垂直に延在する空間４５Ａを形成す
る。なお図７（Ｄ）の工程では前記ＲＩＥエッチングの
結果、前記絶縁膜４３上からは前記塗布絶縁膜４５は除
去されている。
縁膜４５をキュアした後、酸素プラズマを使ったＲＩＥ
法により、前記塗布絶縁膜４５を、前記ＳｉＯ2膜４３
をマスクに前記基板４１に略垂直な方向にエッチング
し、前記凹部４１Ｃを充填する塗布絶縁膜４５中に前記
基板４１の主面に略垂直に延在する空間４５Ａを形成す
る。なお図７（Ｄ）の工程では前記ＲＩＥエッチングの
結果、前記絶縁膜４３上からは前記塗布絶縁膜４５は除
去されている。
【００２６】さらに図７（Ｄ）のＲＩＥエッチング工程
を継続することにより、前記凹部４１Ｃ中の塗布絶縁膜
４５中には前記空間４５Ａが前記開口部４３Ｃと実質的
に同一の径で形成され、残留した前記塗布絶縁膜４５は
前記凹部４１Ｃの内壁に沿ってスリーブ４５Ｂを形成す
る。図８（Ｅ）の例では、前記塗布絶縁膜４５は前記開
口部４１Ｃの底部にも残されている。
を継続することにより、前記凹部４１Ｃ中の塗布絶縁膜
４５中には前記空間４５Ａが前記開口部４３Ｃと実質的
に同一の径で形成され、残留した前記塗布絶縁膜４５は
前記凹部４１Ｃの内壁に沿ってスリーブ４５Ｂを形成す
る。図８（Ｅ）の例では、前記塗布絶縁膜４５は前記開
口部４１Ｃの底部にも残されている。
【００２７】次に図８（Ｆ）の工程において図８（Ｅ）
の構造上にＴｉＮ膜（図示せず）およびＣｕ膜（図示せ
ず）が順次ＣＶＤ法により、前記ＳｉＯ2膜４３の表面
および前記開口部４３Ｃの内壁面、さらに前記空間４５
Ａの内壁面を一様に覆うように形成され、さらに前記Ｃ
ｕ膜をシード層に電解めっきを行うことにより、前記Ｓ
ｉＯ2膜４３上に前記開口部４３Ｃおよび前記空間４５
Ａを連続して充填するようにＣｕ層４６が形成される。
本実施例では、前記ＳｉＯ2膜４３の表面にＳｉＮ膜な
どが堆積されることがないため前記開口部４３Ｃの径が
狭められることがなく、その結果前記Ｃｕ層２６を堆積
した場合、前記凹部４１Ｃ中にボイドが形成されること
はない。
の構造上にＴｉＮ膜（図示せず）およびＣｕ膜（図示せ
ず）が順次ＣＶＤ法により、前記ＳｉＯ2膜４３の表面
および前記開口部４３Ｃの内壁面、さらに前記空間４５
Ａの内壁面を一様に覆うように形成され、さらに前記Ｃ
ｕ膜をシード層に電解めっきを行うことにより、前記Ｓ
ｉＯ2膜４３上に前記開口部４３Ｃおよび前記空間４５
Ａを連続して充填するようにＣｕ層４６が形成される。
本実施例では、前記ＳｉＯ2膜４３の表面にＳｉＮ膜な
どが堆積されることがないため前記開口部４３Ｃの径が
狭められることがなく、その結果前記Ｃｕ層２６を堆積
した場合、前記凹部４１Ｃ中にボイドが形成されること
はない。
【００２８】さらに図９（Ｇ）の工程においてＣＭＰ法
により前記Ｃｕ層４６を前記ＳｉＯ 2膜表面から除去す
ることにより、前記凹部４１Ｃ中にＣｕプラグ４６Ａを
形成する。図９（Ｇ）よりわかるように前記Ｃｕプラグ
４６Ａは前記凹部４１Ｃ中において塗布絶縁膜スリーブ
４５Ｂにより囲まれた状態で形成される。
により前記Ｃｕ層４６を前記ＳｉＯ 2膜表面から除去す
ることにより、前記凹部４１Ｃ中にＣｕプラグ４６Ａを
形成する。図９（Ｇ）よりわかるように前記Ｃｕプラグ
４６Ａは前記凹部４１Ｃ中において塗布絶縁膜スリーブ
４５Ｂにより囲まれた状態で形成される。
【００２９】次に図９（Ｈ）の工程において図９（Ｇ）
のＳｉＯ2膜４３上に次の層間絶縁膜４７が形成され、
さらに前記層間絶縁膜４７中に形成された配線溝をＣｕ
層で充填するダマシン工程により、前記配線溝中にＣｕ
配線パターン４７Ａが形成される。さらに図１０（Ｉ）
の工程において前記層間絶縁膜４７上に次の層間絶縁膜
４８が形成され、さらに前記層間絶縁膜４８中にデュア
ルダマシン法により、コンタクトプラグを含むＣｕ配線
パターン４８Ａが形成される。
のＳｉＯ2膜４３上に次の層間絶縁膜４７が形成され、
さらに前記層間絶縁膜４７中に形成された配線溝をＣｕ
層で充填するダマシン工程により、前記配線溝中にＣｕ
配線パターン４７Ａが形成される。さらに図１０（Ｉ）
の工程において前記層間絶縁膜４７上に次の層間絶縁膜
４８が形成され、さらに前記層間絶縁膜４８中にデュア
ルダマシン法により、コンタクトプラグを含むＣｕ配線
パターン４８Ａが形成される。
【００３０】本発明ではさらに図１１（Ｊ）の工程にお
いて前記Ｓｉ基板４１の裏面にＳＦ 6あるいはＣＦ4をエ
ッチングガスとして使ったＲＩＥ工程を適用し、Ｓｉ基
板４１の厚さを減少させる。図１１（Ｊ）の工程におい
ては最初に前記Ｓｉ基板４１の裏面を研削し、その後Ｒ
ＩＥプロセスを適用してもよい。前記ＲＩＥプロセス
は、図１１（Ｊ）に示すように前記Ｃｕプラグ４６Ａが
前記塗布絶縁膜スリーブ４５Ｂにより覆われた状態で前
記Ｓｉ基板４１の裏面に突出するまで実行される。その
際、前記塗布絶縁膜としてＳｉ基板をドライエッチング
するＲＩＥプロセスに対して十分な耐性を有するベンゾ
シクロブテン（ＢＣＢ）などの低誘電率塗布絶縁膜とし
ておくと好都合である。
いて前記Ｓｉ基板４１の裏面にＳＦ 6あるいはＣＦ4をエ
ッチングガスとして使ったＲＩＥ工程を適用し、Ｓｉ基
板４１の厚さを減少させる。図１１（Ｊ）の工程におい
ては最初に前記Ｓｉ基板４１の裏面を研削し、その後Ｒ
ＩＥプロセスを適用してもよい。前記ＲＩＥプロセス
は、図１１（Ｊ）に示すように前記Ｃｕプラグ４６Ａが
前記塗布絶縁膜スリーブ４５Ｂにより覆われた状態で前
記Ｓｉ基板４１の裏面に突出するまで実行される。その
際、前記塗布絶縁膜としてＳｉ基板をドライエッチング
するＲＩＥプロセスに対して十分な耐性を有するベンゾ
シクロブテン（ＢＣＢ）などの低誘電率塗布絶縁膜とし
ておくと好都合である。
【００３１】次に図１２（Ｋ）の工程において前記Ｓｉ
基板４１の裏面にＴｉＮ等の拡散防止膜（図示せず）を
介してＣｕ層４９を略一様な厚さに堆積し、さらに図１
２（Ｋ）中に破線で示したラインまでＣＭＰ法により前
記Ｃｕ層４９を研磨する。その結果前記Ｃｕプラグ４６
Ａが露出し、さらに図１３（Ｌ）の工程においてかかる
露出したＣｕプラグ４６Ａの端面に、ＴｉＮなどの拡散
防止膜（図示せず）を介してＡｕなどのコンタクトパッ
ド５０を形成する。
基板４１の裏面にＴｉＮ等の拡散防止膜（図示せず）を
介してＣｕ層４９を略一様な厚さに堆積し、さらに図１
２（Ｋ）中に破線で示したラインまでＣＭＰ法により前
記Ｃｕ層４９を研磨する。その結果前記Ｃｕプラグ４６
Ａが露出し、さらに図１３（Ｌ）の工程においてかかる
露出したＣｕプラグ４６Ａの端面に、ＴｉＮなどの拡散
防止膜（図示せず）を介してＡｕなどのコンタクトパッ
ド５０を形成する。
【００３２】図１２（Ｋ）の工程を採用することによ
り、図１０（Ｉ）の構造において前記Ｓｉ基板４１の裏
面を直接に研磨して前記Ｃｕプラグ４６Ａを露出させる
場合に生じる、Ｓｉ基板４１とＣｕプラグ４６Ａとが同
時に研磨される結果汚染が生じる問題が回避される。
り、図１０（Ｉ）の構造において前記Ｓｉ基板４１の裏
面を直接に研磨して前記Ｃｕプラグ４６Ａを露出させる
場合に生じる、Ｓｉ基板４１とＣｕプラグ４６Ａとが同
時に研磨される結果汚染が生じる問題が回避される。
【００３３】なお、前記塗布絶縁膜４５としては、比誘
電率が３．０以下の塗布絶縁膜が好ましいが、本発明は
これに限定されるものではなく、ＳＯＧ等の塗布絶縁膜
を使うことも可能である。
電率が３．０以下の塗布絶縁膜が好ましいが、本発明は
これに限定されるものではなく、ＳＯＧ等の塗布絶縁膜
を使うことも可能である。
【００３４】また図１１（Ｊ）の工程において、前記Ｓ
ｉ基板４１の裏面に突出しているＣｕプラグ４６Ａの先
端部を覆う塗布絶縁膜は、アッシング工程により除去す
ることも可能である。
ｉ基板４１の裏面に突出しているＣｕプラグ４６Ａの先
端部を覆う塗布絶縁膜は、アッシング工程により除去す
ることも可能である。
【００３５】このようにして得られた半導体装置４０を
図１の構成において前記半導体チップ１１Ａ〜１１Ｄの
代わりに使うことにより、高速動作する信頼性の高い３
次元半導体集積回路装置を構成することが可能になる。
図１の構成において前記半導体チップ１１Ａ〜１１Ｄの
代わりに使うことにより、高速動作する信頼性の高い３
次元半導体集積回路装置を構成することが可能になる。
【００３６】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載された要旨内におい
て様々な変形・変更が可能である。
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載された要旨内におい
て様々な変形・変更が可能である。
【００３７】（付記１） 半導体基板と、前記半導体基
板の第１の表面上に形成された半導体素子と、前記半導
体基板の前記第１の表面上に、前記半導体素子を覆うよ
うに形成された絶縁膜と、前記絶縁膜上に形成された多
層配線構造と、前記半導体基板中に、前記第１の表面か
ら第２の対向する表面に貫通するように形成され、さら
に前記絶縁膜中を貫通する貫通孔と、前記貫通孔中に形
成され、前記第１の表面から前記第２の表面まで延在す
る貫通電極とを備えた半導体装置であって、前記貫通孔
は、前記絶縁膜中においては第１の径を、前記半導体基
板中においては第２の、より大きな径を有し、前記貫通
電極は、その全長にわたり前記第１の径に実質的に等し
い径を有し、前記半導体基板中においては前記貫通電極
と前記貫通孔内壁との間に、絶縁膜スリーブが介在する
ことを特徴とする半導体装置。
板の第１の表面上に形成された半導体素子と、前記半導
体基板の前記第１の表面上に、前記半導体素子を覆うよ
うに形成された絶縁膜と、前記絶縁膜上に形成された多
層配線構造と、前記半導体基板中に、前記第１の表面か
ら第２の対向する表面に貫通するように形成され、さら
に前記絶縁膜中を貫通する貫通孔と、前記貫通孔中に形
成され、前記第１の表面から前記第２の表面まで延在す
る貫通電極とを備えた半導体装置であって、前記貫通孔
は、前記絶縁膜中においては第１の径を、前記半導体基
板中においては第２の、より大きな径を有し、前記貫通
電極は、その全長にわたり前記第１の径に実質的に等し
い径を有し、前記半導体基板中においては前記貫通電極
と前記貫通孔内壁との間に、絶縁膜スリーブが介在する
ことを特徴とする半導体装置。
【００３８】（付記２） 前記絶縁膜スリーブは、オル
ガノシロキサン系材料、水素化シロキサン系材料、有機
ポリマー、およびこれらの多孔質材料のいずれかよりな
ることを特徴とする付記１記載の半導体装置。
ガノシロキサン系材料、水素化シロキサン系材料、有機
ポリマー、およびこれらの多孔質材料のいずれかよりな
ることを特徴とする付記１記載の半導体装置。
【００３９】（付記３） 前記絶縁膜スリーブは、約
３．０以下の比誘電率を有することを特徴とする付記１
または２記載の半導体装置。
３．０以下の比誘電率を有することを特徴とする付記１
または２記載の半導体装置。
【００４０】（付記４） 前記貫通電極はＣｕを主成分
とする金属よりなることを特徴とする付記１〜３のう
ち、いずれか一項記載の半導体装置。
とする金属よりなることを特徴とする付記１〜３のう
ち、いずれか一項記載の半導体装置。
【００４１】（付記５） 支持基板と、前記支持基板上
に積層された複数の半導体チップとよりなり、各々の半
導体チップは半導体基板と、前記半導体チップの第１の
表面上に形成された半導体素子と、前記半導体チップの
前記第１の表面上に、前記半導体素子を覆うように形成
された絶縁膜と、前記絶縁膜上に形成された多層配線構
造と、前記半導体チップ中に、前記第１の表面から第２
の対向する表面に貫通するように形成され、さらに前記
絶縁膜中を貫通する貫通孔と、前記貫通孔中に形成さ
れ、前記第１の表面から前記第２の表面まで延在する貫
通電極とを備え、前記貫通孔は、前記絶縁膜中において
は第１の径を、前記半導体チップ中においては第２の、
より大きな径を有し、前記貫通電極は、その全長にわた
り前記第１の径に実質的に等しい径を有し、前記半導体
基板中においては前記貫通電極と前記貫通孔内壁との間
に、絶縁膜スリーブが介在することを特徴とする半導体
集積回路装置。
に積層された複数の半導体チップとよりなり、各々の半
導体チップは半導体基板と、前記半導体チップの第１の
表面上に形成された半導体素子と、前記半導体チップの
前記第１の表面上に、前記半導体素子を覆うように形成
された絶縁膜と、前記絶縁膜上に形成された多層配線構
造と、前記半導体チップ中に、前記第１の表面から第２
の対向する表面に貫通するように形成され、さらに前記
絶縁膜中を貫通する貫通孔と、前記貫通孔中に形成さ
れ、前記第１の表面から前記第２の表面まで延在する貫
通電極とを備え、前記貫通孔は、前記絶縁膜中において
は第１の径を、前記半導体チップ中においては第２の、
より大きな径を有し、前記貫通電極は、その全長にわた
り前記第１の径に実質的に等しい径を有し、前記半導体
基板中においては前記貫通電極と前記貫通孔内壁との間
に、絶縁膜スリーブが介在することを特徴とする半導体
集積回路装置。
【００４２】（付記６） 前記絶縁膜スリーブは、オル
ガノシロキサン系材料、水素化シロキサン系材料、有機
ポリマー、およびこれらの多孔質材料のいずれかよりな
ることを特徴とする付記５記載の半導体集積回路装置。
ガノシロキサン系材料、水素化シロキサン系材料、有機
ポリマー、およびこれらの多孔質材料のいずれかよりな
ることを特徴とする付記５記載の半導体集積回路装置。
【００４３】（付記７） 前記絶縁膜スリーブは、３．
０以下の比誘電率を有することを特徴とする付記５また
は６記載の半導体集積回路装置。
０以下の比誘電率を有することを特徴とする付記５また
は６記載の半導体集積回路装置。
【００４４】（付記８） 前記貫通電極はＣｕを主成分
とする金属よりなることを特徴とする付記５〜７のう
ち、いずれか一項記載の半導体集積回路装置。
とする金属よりなることを特徴とする付記５〜７のう
ち、いずれか一項記載の半導体集積回路装置。
【００４５】（付記９） 貫通電極を有する半導体装置
の製造方法であって、半導体基板の第１の主面上に絶縁
膜を形成する工程と、前記絶縁膜中に、前記半導体基板
を露出する開口部を第１の径で形成する工程と、前記半
導体基板中に、前記絶縁膜をマスクとして前記半導体基
板の主面に略垂直な方向に作用する異方性エッチングを
行い、前記開口部から前記半導体基板中に延在する凹部
を、前記凹部が前記半導体基板中において前記第１の径
よりも大きな第２の径を有するように形成する工程と、
前記開口部および前記凹部を塗布絶縁膜により充填する
工程と、前記開口部中および前記凹部を充填している前
記塗布絶縁膜を、前記絶縁膜をマスクとして、前記半導
体基板の主面に略垂直な方向に異方性エッチングし、前
記凹部中の塗布絶縁膜中に、前記開口部から連続的に延
在する空間を形成する工程と、前記絶縁膜上に、前記開
口部および前記空間を充填するように導電層を堆積する
工程と、前記絶縁膜上において前記導電層を除去し、前
記開口部および前記空間中に導電性プラグを形成する工
程と、前記半導体基板の第２の、前記第１の主面に対向
する主面に対して、前記半導体基板の構成材料を除去す
る工程を行い、前記導電性プラグを露出させる工程とよ
りなることを特徴とする半導体装置の製造方法。
の製造方法であって、半導体基板の第１の主面上に絶縁
膜を形成する工程と、前記絶縁膜中に、前記半導体基板
を露出する開口部を第１の径で形成する工程と、前記半
導体基板中に、前記絶縁膜をマスクとして前記半導体基
板の主面に略垂直な方向に作用する異方性エッチングを
行い、前記開口部から前記半導体基板中に延在する凹部
を、前記凹部が前記半導体基板中において前記第１の径
よりも大きな第２の径を有するように形成する工程と、
前記開口部および前記凹部を塗布絶縁膜により充填する
工程と、前記開口部中および前記凹部を充填している前
記塗布絶縁膜を、前記絶縁膜をマスクとして、前記半導
体基板の主面に略垂直な方向に異方性エッチングし、前
記凹部中の塗布絶縁膜中に、前記開口部から連続的に延
在する空間を形成する工程と、前記絶縁膜上に、前記開
口部および前記空間を充填するように導電層を堆積する
工程と、前記絶縁膜上において前記導電層を除去し、前
記開口部および前記空間中に導電性プラグを形成する工
程と、前記半導体基板の第２の、前記第１の主面に対向
する主面に対して、前記半導体基板の構成材料を除去す
る工程を行い、前記導電性プラグを露出させる工程とよ
りなることを特徴とする半導体装置の製造方法。
【００４６】（付記１０） 前記塗布絶縁膜は、オルガ
ノシロキサン系材料、水素化シロキサン系材料、有機ポ
リマー、およびこれらの多孔質材料より選択されること
を特徴とする付記９記載の半導体装置の製造方法。
ノシロキサン系材料、水素化シロキサン系材料、有機ポ
リマー、およびこれらの多孔質材料より選択されること
を特徴とする付記９記載の半導体装置の製造方法。
【００４７】（付記１１） 前記塗布絶縁膜は、３．０
以下の比誘電率を有することを特徴とする付記９または
１０記載の半導体装置の製造方法。
以下の比誘電率を有することを特徴とする付記９または
１０記載の半導体装置の製造方法。
【００４８】（付記１２） 前記半導体基板の第２の主
面に対して施される、前記半導体基板の構成材料を除去
する工程はドライエッチング工程よりなり、前記塗布絶
縁膜は、前記ドライエッチング工程に対して耐性を有す
る材料よりなることを特徴とする付記９〜１１のうち、
いずれか一項記載の半導体装置の製造方法。
面に対して施される、前記半導体基板の構成材料を除去
する工程はドライエッチング工程よりなり、前記塗布絶
縁膜は、前記ドライエッチング工程に対して耐性を有す
る材料よりなることを特徴とする付記９〜１１のうち、
いずれか一項記載の半導体装置の製造方法。
【００４９】（付記１３） 前記ドライエッチング工程
は、前記導電性プラグを、前記半導体基板の前記第２の
主面において、前記塗布絶縁膜により覆われた状態で露
出させることを特徴とする付記１２記載の半導体装置の
製造方法。
は、前記導電性プラグを、前記半導体基板の前記第２の
主面において、前記塗布絶縁膜により覆われた状態で露
出させることを特徴とする付記１２記載の半導体装置の
製造方法。
【００５０】（付記１４） さらに前記第２の主面にお
いて露出された導電性プラグを覆う前記塗布絶縁膜を化
学機械研磨法により除去する工程と、前記塗布絶縁膜が
除かれた前記導電性プラグ上にコンタクトパッドを形成
する工程とを含むことを特徴とする付記１３記載の半導
体装置の製造方法。
いて露出された導電性プラグを覆う前記塗布絶縁膜を化
学機械研磨法により除去する工程と、前記塗布絶縁膜が
除かれた前記導電性プラグ上にコンタクトパッドを形成
する工程とを含むことを特徴とする付記１３記載の半導
体装置の製造方法。
【００５１】（付記１５） さらに前記第２の主面にお
いて露出された導電性プラグを覆う前記塗布絶縁膜をア
ッシングにより除去する工程と、前記塗布絶縁膜が除か
れた前記導電性プラグ上にコンタクトパッドを形成する
工程とを含むことを特徴とする付記１３記載の半導体装
置の製造方法。
いて露出された導電性プラグを覆う前記塗布絶縁膜をア
ッシングにより除去する工程と、前記塗布絶縁膜が除か
れた前記導電性プラグ上にコンタクトパッドを形成する
工程とを含むことを特徴とする付記１３記載の半導体装
置の製造方法。
【００５２】
【発明の効果】 本発明によれば、半導体基板中に形成
される貫通電極の欠陥が除去され、信頼性の高い半導体
装置が得られる。前記半導体基板中において前記貫通電
極は低誘電率塗布膜よりなるスリーブで囲まれているた
め寄生容量が減少し、半導体装置は高速で動作すること
ができる。かかる半導体装置を積層することにより、高
速で動作し、信頼性の高い３次元半導体集積回路装置が
得られる。
される貫通電極の欠陥が除去され、信頼性の高い半導体
装置が得られる。前記半導体基板中において前記貫通電
極は低誘電率塗布膜よりなるスリーブで囲まれているた
め寄生容量が減少し、半導体装置は高速で動作すること
ができる。かかる半導体装置を積層することにより、高
速で動作し、信頼性の高い３次元半導体集積回路装置が
得られる。
【図１】従来の３次元半導体集積回路装置の構成を示す
図である。
図である。
【図２】（Ａ），（Ｂ）は、従来の半導体装置の製造工
程を説明する図（その１）である。
程を説明する図（その１）である。
【図３】（Ｃ），（Ｄ）は、従来の半導体装置の製造工
程を説明する図（その２）である。
程を説明する図（その２）である。
【図４】（Ｅ），（Ｆ）は、従来の半導体装置の製造工
程を説明する図（その３）である。
程を説明する図（その３）である。
【図５】（Ｇ），（Ｈ）は、従来の半導体装置の製造工
程を説明する図（その４）である。
程を説明する図（その４）である。
【図６】（Ａ），（Ｂ）は、本発明の一実施例による半
導体装置の製造工程を説明する図（その１）である。
導体装置の製造工程を説明する図（その１）である。
【図７】（Ｃ），（Ｄ）は、本発明の一実施例による半
導体装置の製造工程を説明する図（その２）である。
導体装置の製造工程を説明する図（その２）である。
【図８】（Ｅ），（Ｆ）は、本発明の一実施例による半
導体装置の製造工程を説明する図（その３）である。
導体装置の製造工程を説明する図（その３）である。
【図９】（Ｇ），（Ｈ）は、本発明の一実施例による半
導体装置の製造工程を説明する図（その４）である。
導体装置の製造工程を説明する図（その４）である。
【図１０】（Ｉ）は、本発明の一実施例による半導体装
置の製造工程を説明する図（その５）である。
置の製造工程を説明する図（その５）である。
【図１１】（Ｊ）は、本発明の一実施例による半導体装
置の製造工程を説明する図（その６）である。
置の製造工程を説明する図（その６）である。
【図１２】（Ｋ）は、本発明の一実施例による半導体装
置の製造工程を説明する図（その７）である。
置の製造工程を説明する図（その７）である。
【図１３】（Ｌ）は、本発明の一実施例による半導体装
置の製造工程を説明する図（その８）である。
置の製造工程を説明する図（その８）である。
１０ 支持基板
１０Ａ 配線パターン
１０Ｂ はんだバンプ
１１Ａ〜１１Ｄ 半導体チップ
１１ａ〜１１ｄ 貫通電極
２１，４１ Ｓｉ基板
２１Ａ，２１Ｂ，４１Ａ，４１Ｂ 拡散領域
２１Ｃ，４１Ｃ 凹部
２１ｃ ボイド
２２，４２ ゲート電極
２３，４３ 絶縁膜
２３Ａ，２３Ｂ，４３Ａ，４３Ｂ 導電性プラグ
２３Ｃ，４３Ｃ 開口部
２４，４４ レジスト
２４Ａ，４４Ａ レジスト開口部
２５ ＣＶＤ−ＳｉＮ膜
２６，４６，４９ Ｃｕ層
２６Ａ，４６Ａ Ｃｕプラグ
２７，２８，４７，４８ 層間絶縁膜
２７Ａ，２８Ａ，４７Ａ，４８Ａ Ｃｕ配線パターン
４５ 塗布絶縁膜
４５Ａ 空間
４５Ｂ スリーブ
５０ 電極パッド
フロントページの続き
Ｆターム(参考） 5F033 HH11 HH33 JJ11 JJ19 JJ33
KK13 KK33 MM01 MM02 MM05
MM12 MM13 MM30 NN05 NN06
NN07 PP06 PP27 QQ07 QQ09
QQ11 QQ13 QQ16 QQ28 QQ47
QQ48 RR01 RR04 RR09 RR21
RR23 RR25 RR29 SS22 WW09
XX01 XX02 XX10 XX24
Claims (6)
- 【請求項１】 半導体基板と、 前記半導体基板の第１の表面上に形成された半導体素子
と、 前記半導体基板の前記第１の表面上に、前記半導体素子
を覆うように形成された絶縁膜と、 前記絶縁膜上に形成された多層配線構造と、 前記半導体基板中に、前記第１の表面から第２の対向す
る表面に貫通するように形成され、さらに前記絶縁膜中
を貫通する貫通孔と、 前記貫通孔中に形成され、前記第１の表面から前記第２
の表面まで延在する貫通電極とを備えた半導体装置であ
って、 前記貫通孔は、前記絶縁膜中においては第１の径を、前
記半導体基板中においては第２の、より大きな径を有
し、 前記貫通電極は、その全長にわたり前記第１の径に実質
的に等しい径を有し、前記半導体基板中においては前記
貫通電極と前記貫通孔内壁との間に、絶縁膜スリーブが
介在することを特徴とする半導体装置。 - 【請求項２】 前記絶縁膜スリーブは、オルガノシロキ
サン系材料、水素化シロキサン系材料、有機ポリマー、
およびこれらの多孔質材料のいずれかよりなることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 前記絶縁膜スリーブは、約３．０以下の
比誘電率を有することを特徴とする請求項１または２記
載の半導体装置。 - 【請求項４】 前記貫通電極はＣｕを主成分とする金属
よりなることを特徴とする請求項１〜３のうち、いずれ
か一項記載の半導体装置。 - 【請求項５】 貫通電極を有する半導体装置の製造方法
であって、 半導体基板の第１の主面上に絶縁膜を形成する工程と、 前記絶縁膜中に、前記半導体基板を露出する開口部を第
１の径で形成する工程と、 前記半導体基板中に、前記絶縁膜をマスクとして前記半
導体基板の主面に略垂直な方向に作用する異方性エッチ
ングを行い、前記開口部から前記半導体基板中に延在す
る凹部を、前記凹部が前記半導体基板中において前記第
１の径よりも大きな第２の径を有するように形成する工
程と、 前記開口部および前記凹部を塗布絶縁膜により充填する
工程と、 前記開口部中および前記凹部を充填している前記塗布絶
縁膜を、前記絶縁膜をマスクとして、前記半導体基板の
主面に略垂直な方向に異方性エッチングし、前記凹部中
の塗布絶縁膜中に、前記開口部から連続的に延在する空
間を形成する工程と、 前記絶縁膜上に、前記開口部および前記空間を充填する
ように導電層を堆積する工程と、 前記絶縁膜上において前記導電層を除去し、前記開口部
および前記空間中に導電性プラグを形成する工程と、 前記半導体基板の第２の、前記第１の主面に対向する主
面に対して、前記半導体基板の構成材料を除去する工程
を行い、前記導電性プラグを露出させる工程とよりなる
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 前記半導体基板の第２の主面に対して施
される、前記半導体基板の構成材料を除去する工程はド
ライエッチング工程よりなり、前記塗布絶縁膜は、前記
ドライエッチング工程に対して耐性を有する材料よりな
ることを特徴とする請求項５記載の半導体装置の製造方
法。
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