JP2003007055A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2003007055A JP2003007055A JP2001182067A JP2001182067A JP2003007055A JP 2003007055 A JP2003007055 A JP 2003007055A JP 2001182067 A JP2001182067 A JP 2001182067A JP 2001182067 A JP2001182067 A JP 2001182067A JP 2003007055 A JP2003007055 A JP 2003007055A
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- G11C—STATIC STORES
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- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G11—INFORMATION STORAGE
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】本発明は、信号遅延を模擬するセルフタイミン
グ回路を有し製造ばらつきに対する安定性に優れると共
に、セルフタイミング回路による電力消費が比較的小さ
い半導体記憶装置を提供することを目的とする。 【解決手段】半導体記憶装置は、メモリセルに対するデ
ータアクセス経路と、データアクセス系路上の信号線を
駆動する信号駆動回路と、データアクセス経路を模擬す
るダミー経路と、駆動回路を模擬するダミー駆動回路を
含み、ダミー経路はデータアクセス経路より負荷が小さ
く、ダミー駆動回路は信号駆動回路より駆動能力が小さ
い
グ回路を有し製造ばらつきに対する安定性に優れると共
に、セルフタイミング回路による電力消費が比較的小さ
い半導体記憶装置を提供することを目的とする。 【解決手段】半導体記憶装置は、メモリセルに対するデ
ータアクセス経路と、データアクセス系路上の信号線を
駆動する信号駆動回路と、データアクセス経路を模擬す
るダミー経路と、駆動回路を模擬するダミー駆動回路を
含み、ダミー経路はデータアクセス経路より負荷が小さ
く、ダミー駆動回路は信号駆動回路より駆動能力が小さ
い
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体記憶
装置に関し、詳しくは信号遅延を模擬するタイミング制
御回路を備えた半導体記憶装置に関する。
装置に関し、詳しくは信号遅延を模擬するタイミング制
御回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置を高速化するためには、
半導体記憶装置の動作に関して緻密なタイミング制御技
術が必要になる。一方、半導体記憶装置を高集積化する
際に、より精細な構造をプロセスで製造しようとする
と、より製造ばらつきが大きくなる傾向にある。このよ
うに製造ばらつきが存在する条件で、緻密なタイミング
制御を行なうことは容易ではない。
半導体記憶装置の動作に関して緻密なタイミング制御技
術が必要になる。一方、半導体記憶装置を高集積化する
際に、より精細な構造をプロセスで製造しようとする
と、より製造ばらつきが大きくなる傾向にある。このよ
うに製造ばらつきが存在する条件で、緻密なタイミング
制御を行なうことは容易ではない。
【０００３】例えば、外部信号を元に遅延回路等を用い
て、内部回路の動作タイミングを規定するタイミング制
御信号を生成することが、従来から行なわれている。し
かしこの手法では、配線に寄生する負荷容量や寄生抵抗
が製造ばらつきによって異なると、タイミング制御信号
のタイミングにずれが生じてしまう。従ってこのずれを
見込んで余裕をもったタイミング設定をする必要があ
り、半導体記憶装置の高速化を妨げる要因となってい
る。
て、内部回路の動作タイミングを規定するタイミング制
御信号を生成することが、従来から行なわれている。し
かしこの手法では、配線に寄生する負荷容量や寄生抵抗
が製造ばらつきによって異なると、タイミング制御信号
のタイミングにずれが生じてしまう。従ってこのずれを
見込んで余裕をもったタイミング設定をする必要があ
り、半導体記憶装置の高速化を妨げる要因となってい
る。
【０００４】これを解決するために、ある種の半導体記
憶装置においては、半導体記憶装置内での信号遅延を模
擬することによって、正確なタイミング制御信号を生成
することが行われる。このようなタイミング制御回路
は、セルフタイミング回路と呼ばれる。例えば、メモリ
アクセスに関して最もタイミングが遅くなる経路を考
え、この経路による信号遅延を模擬する回路を設け、こ
れによって内部回路の動作タイミングを規定するタイミ
ング制御信号を生成する。この手法では、タイミング制
御信号は実際のメモリアクセスを模擬するタイミングと
なるために、製造ばらつきをある程度抑えることが可能
になる。
憶装置においては、半導体記憶装置内での信号遅延を模
擬することによって、正確なタイミング制御信号を生成
することが行われる。このようなタイミング制御回路
は、セルフタイミング回路と呼ばれる。例えば、メモリ
アクセスに関して最もタイミングが遅くなる経路を考
え、この経路による信号遅延を模擬する回路を設け、こ
れによって内部回路の動作タイミングを規定するタイミ
ング制御信号を生成する。この手法では、タイミング制
御信号は実際のメモリアクセスを模擬するタイミングと
なるために、製造ばらつきをある程度抑えることが可能
になる。
【０００５】この手法において、タイミング制御信号を
生成するための最もタイミングが遅い経路としては、入
出力回路から最も遠く、またワードデコーダから最も遠
いメモリセルをアクセスする経路を用いている。
生成するための最もタイミングが遅い経路としては、入
出力回路から最も遠く、またワードデコーダから最も遠
いメモリセルをアクセスする経路を用いている。
【０００６】図１は、タイミング補償用に入出力回路及
びワードデコーダから最も遠い経路を用いた場合のタイ
ミングを説明するための図である。
びワードデコーダから最も遠い経路を用いた場合のタイ
ミングを説明するための図である。
【０００７】図１に示される半導体記憶装置は、コント
ロール回路１１、デコーダ回路１２、メモリセルアレイ
１３、リードライトアンプ１４、ダミーワードデコーダ
１５、ダミーワード線１６、ダミーメモリセル１７、及
びダミービット線１８を含む。実際のデータ読み出し動
作に関しては、外部からコントロール回路１１に入力さ
れるクロック信号ＣＫ及びアドレス信号ＡＤＤＲＥＳＳ
に基づいて、デコーダ回路１２によってメモリセルアレ
イ１３のワード線を選択的に活性化することで、メモリ
セル１９に対して読み出し信号を供給する。この場合の
読み出し信号の伝達経路が、、、及びの経路で示
される。なおメモリセルアレイ１３において読み出しの
対象であるメモリセル１９は、コントロール回路１１か
ら最も遠いセルとして示されている。セル１９から読み
出されたデータは、メモリセルアレイ１３のビット線で
ある経路を介して、リードライトアンプ１４に供給さ
れる。ここに示されるデータ読み出し経路、、、
及びが、データ読み出しに最も長い時間がかかる経路
であり、タイミング的に最も厳しいクリティカルパスで
ある。
ロール回路１１、デコーダ回路１２、メモリセルアレイ
１３、リードライトアンプ１４、ダミーワードデコーダ
１５、ダミーワード線１６、ダミーメモリセル１７、及
びダミービット線１８を含む。実際のデータ読み出し動
作に関しては、外部からコントロール回路１１に入力さ
れるクロック信号ＣＫ及びアドレス信号ＡＤＤＲＥＳＳ
に基づいて、デコーダ回路１２によってメモリセルアレ
イ１３のワード線を選択的に活性化することで、メモリ
セル１９に対して読み出し信号を供給する。この場合の
読み出し信号の伝達経路が、、、及びの経路で示
される。なおメモリセルアレイ１３において読み出しの
対象であるメモリセル１９は、コントロール回路１１か
ら最も遠いセルとして示されている。セル１９から読み
出されたデータは、メモリセルアレイ１３のビット線で
ある経路を介して、リードライトアンプ１４に供給さ
れる。ここに示されるデータ読み出し経路、、、
及びが、データ読み出しに最も長い時間がかかる経路
であり、タイミング的に最も厳しいクリティカルパスで
ある。
【０００８】また一方、外部からコントロール回路１１
に入力されるクロック信号ＣＫ及びアドレス信号ＡＤＤ
ＲＥＳＳに基づいて、ダミーワードデコーダ１５によっ
てダミーワード線１６を活性化することで、ダミーメモ
リセル１７に読み出し信号を供給する。この場合の読み
出し信号の伝達経路が、、、及びの経路で示され
る。ダミーメモリセル１７から読み出されるダミーメモ
リセルの信号は、ダミービット線１８を介してコントロ
ール回路１１に供給される。コントロール回路１１は、
このダミーメモリセルの信号に基づいて、リードライト
アンプ１４にセンスアンプ活性化信号を供給し、実際の
読み出しデータを増幅する。このダミーメモリセル信号
及びセンスアンプ活性化信号の伝達経路が、、、及
びの経路として示される。
に入力されるクロック信号ＣＫ及びアドレス信号ＡＤＤ
ＲＥＳＳに基づいて、ダミーワードデコーダ１５によっ
てダミーワード線１６を活性化することで、ダミーメモ
リセル１７に読み出し信号を供給する。この場合の読み
出し信号の伝達経路が、、、及びの経路で示され
る。ダミーメモリセル１７から読み出されるダミーメモ
リセルの信号は、ダミービット線１８を介してコントロ
ール回路１１に供給される。コントロール回路１１は、
このダミーメモリセルの信号に基づいて、リードライト
アンプ１４にセンスアンプ活性化信号を供給し、実際の
読み出しデータを増幅する。このダミーメモリセル信号
及びセンスアンプ活性化信号の伝達経路が、、、及
びの経路として示される。
【０００９】これによって、データ読み出し経路、
、、及びを介して読み出された実際のデータが、
リードライトアンプ１４によって増幅されて、装置外部
に経路(10)を介して出力される。ここで、ダミーメモリ
セル信号を読み出す経路は、最もタイミングの遅いクリ
ティカルパスよりも更にタイミングの遅い経路に設定さ
れており、これによって、クリティカルパスに対するデ
ータ読み出しを確実に実行することが可能となる。この
ようにセルフタイミング回路においては、実際のメモリ
アクセスを模擬するタイミングでタイミング制御信号
（センスアンプ活性化信号）を生成することによって、
製造ばらつきによるタイミング誤差を相殺することが可
能になる。
、、及びを介して読み出された実際のデータが、
リードライトアンプ１４によって増幅されて、装置外部
に経路(10)を介して出力される。ここで、ダミーメモリ
セル信号を読み出す経路は、最もタイミングの遅いクリ
ティカルパスよりも更にタイミングの遅い経路に設定さ
れており、これによって、クリティカルパスに対するデ
ータ読み出しを確実に実行することが可能となる。この
ようにセルフタイミング回路においては、実際のメモリ
アクセスを模擬するタイミングでタイミング制御信号
（センスアンプ活性化信号）を生成することによって、
製造ばらつきによるタイミング誤差を相殺することが可
能になる。
【００１０】
【発明が解決しようとする課題】上記手法において、ダ
ミーメモリセル１７は、コントロール回路１１から最も
遠いメモリセル１９より、更に遠い位置に設けられてい
る。従って、ダミーワードデコーダ１５、ダミーワード
線１６、ダミービット線１８等を駆動するための負荷
は、メモリセルアレイ１３に対するデータ読み出しの最
大負荷より更に大きくなり、セルフタイミング回路にお
ける消費電力が大きくなるという問題がある。このセル
フタイミング回路における消費電力は、消費電力の削減
を重視するメモリにおいては、無視できない大きさであ
る。
ミーメモリセル１７は、コントロール回路１１から最も
遠いメモリセル１９より、更に遠い位置に設けられてい
る。従って、ダミーワードデコーダ１５、ダミーワード
線１６、ダミービット線１８等を駆動するための負荷
は、メモリセルアレイ１３に対するデータ読み出しの最
大負荷より更に大きくなり、セルフタイミング回路にお
ける消費電力が大きくなるという問題がある。このセル
フタイミング回路における消費電力は、消費電力の削減
を重視するメモリにおいては、無視できない大きさであ
る。
【００１１】以上を鑑み、本発明は、信号遅延を模擬す
るセルフタイミング回路を有し製造ばらつきに対する安
定性に優れると共に、セルフタイミング回路による電力
消費が比較的小さい半導体記憶装置を提供することを目
的とする。
るセルフタイミング回路を有し製造ばらつきに対する安
定性に優れると共に、セルフタイミング回路による電力
消費が比較的小さい半導体記憶装置を提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明による半導体記憶
装置は、メモリセルに対するデータアクセス経路と、該
データアクセス系路上の信号線を駆動する信号駆動回路
と、該データアクセス経路を模擬するダミー経路と、該
駆動回路を模擬するダミー駆動回路を含み、該ダミー経
路は該データアクセス経路より負荷が小さく、該ダミー
駆動回路は該信号駆動回路より駆動能力が小さいことを
特徴とする。
装置は、メモリセルに対するデータアクセス経路と、該
データアクセス系路上の信号線を駆動する信号駆動回路
と、該データアクセス経路を模擬するダミー経路と、該
駆動回路を模擬するダミー駆動回路を含み、該ダミー経
路は該データアクセス経路より負荷が小さく、該ダミー
駆動回路は該信号駆動回路より駆動能力が小さいことを
特徴とする。
【００１３】上記半導体記憶装置においては、実際のデ
ータアクセス経路より負荷が小さいダミー経路を、実際
の信号駆動回路より駆動能力が小さいダミー駆動回路に
よって駆動することで、製造ばらつきによるタイミング
の誤差を相殺するタイミング制御を可能としながらも、
従来のセルフタイミング回路と比較して消費電力が削減
された回路構成を実現することが出来る。
ータアクセス経路より負荷が小さいダミー経路を、実際
の信号駆動回路より駆動能力が小さいダミー駆動回路に
よって駆動することで、製造ばらつきによるタイミング
の誤差を相殺するタイミング制御を可能としながらも、
従来のセルフタイミング回路と比較して消費電力が削減
された回路構成を実現することが出来る。
【００１４】また本発明のある側面によれば、上記半導
体記憶装置においては、メモリセルアレイのデコーダ回
路側及び入出力回路側のコーナー付近に、ダミーワード
デコーダ、ダミーワード線回路、ダミーメモリセル、及
びダミービット線回路が設けられる。また更に、ダミー
ワード線回路はメモリセルアレイのワード線と同一方向
に延展し折り返されるダミーワード線を含み、ダミービ
ット線回路はメモリセルアレイのビット線と同一方向に
延展し折り返されるダミービット線を含むことを特徴と
する。
体記憶装置においては、メモリセルアレイのデコーダ回
路側及び入出力回路側のコーナー付近に、ダミーワード
デコーダ、ダミーワード線回路、ダミーメモリセル、及
びダミービット線回路が設けられる。また更に、ダミー
ワード線回路はメモリセルアレイのワード線と同一方向
に延展し折り返されるダミーワード線を含み、ダミービ
ット線回路はメモリセルアレイのビット線と同一方向に
延展し折り返されるダミービット線を含むことを特徴と
する。
【００１５】上記構成によれば、データアクセス経路を
模擬するダミー経路を短い長さで容易に実現することが
出来る。
模擬するダミー経路を短い長さで容易に実現することが
出来る。
【００１６】また本発明による半導体記憶装置は、メモ
リセルに対するデータアクセスを模擬してタイミング制
御信号を生成する際に模擬対象の回路よりも相対的に小
さい負荷を有するダミー経路を相対的に小さい駆動能力
で駆動するセルフタイミング回路を含むことを特徴とす
る。
リセルに対するデータアクセスを模擬してタイミング制
御信号を生成する際に模擬対象の回路よりも相対的に小
さい負荷を有するダミー経路を相対的に小さい駆動能力
で駆動するセルフタイミング回路を含むことを特徴とす
る。
【００１７】上記半導体記憶装置においては、模擬対象
の回路よりも相対的に小さい負荷を有するダミー経路を
相対的に小さい駆動能力で駆動するセルフタイミング回
路を用いることで、製造ばらつきによるタイミングの誤
差を相殺するタイミング制御を可能としながらも、従来
のセルフタイミング回路と比較して消費電力が削減され
た回路構成を実現することが出来る。
の回路よりも相対的に小さい負荷を有するダミー経路を
相対的に小さい駆動能力で駆動するセルフタイミング回
路を用いることで、製造ばらつきによるタイミングの誤
差を相殺するタイミング制御を可能としながらも、従来
のセルフタイミング回路と比較して消費電力が削減され
た回路構成を実現することが出来る。
【００１８】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
【００１９】図２は、本発明によるセルフタイミング回
路を有する半導体記憶装置の構成を示す図である。
路を有する半導体記憶装置の構成を示す図である。
【００２０】図１に示される半導体記憶装置は、コント
ロール回路１１、デコーダ回路１２、メモリセルアレイ
１３、リードライトアンプ１４、ダミーワードデコーダ
２５、ダミーワード線回路２６、ダミーメモリセル２
７、及びダミービット線回路２８を含む。
ロール回路１１、デコーダ回路１２、メモリセルアレイ
１３、リードライトアンプ１４、ダミーワードデコーダ
２５、ダミーワード線回路２６、ダミーメモリセル２
７、及びダミービット線回路２８を含む。
【００２１】ダミーワードデコーダ２５、ダミーワード
線回路２６、ダミーメモリセル２７、及びダミービット
線回路２８が、本発明のセルフタイミング回路を構成す
る。このセルフタイミング回路のダミーワードデコーダ
２５は、デコーダ回路１２よりコントロール回路１１に
近い位置に設けられている。またダミーワード線回路２
６、ダミーメモリセル２７、及びダミービット線回路２
８は、メモリセルアレイ１３よりもコントロール回路１
１に近い位置に設けられている。
線回路２６、ダミーメモリセル２７、及びダミービット
線回路２８が、本発明のセルフタイミング回路を構成す
る。このセルフタイミング回路のダミーワードデコーダ
２５は、デコーダ回路１２よりコントロール回路１１に
近い位置に設けられている。またダミーワード線回路２
６、ダミーメモリセル２７、及びダミービット線回路２
８は、メモリセルアレイ１３よりもコントロール回路１
１に近い位置に設けられている。
【００２２】実際のデータ読み出し動作に関しては、外
部からコントロール回路１１に入力されるクロック信号
ＣＫ及びアドレス信号ＡＤＤＲＥＳＳに基づいて、デコ
ーダ回路１２によってメモリセルアレイ１３のワード線
を選択的に活性化することで、メモリセル１９に対して
読み出し信号を供給する。この場合の読み出し信号の伝
達経路が、、、及びの経路で示される。なおメモ
リセルアレイ１３において読み出しの対象であるメモリ
セル１９は、コントロール回路１１から最も遠いセルと
して示されている。セル１９から読み出されたデータ
は、メモリセルアレイ１３のビット線である経路を介
して、リードライトアンプ１４に供給される。ここに示
されるデータ読み出し経路、、、及びが、デー
タ読み出しに最も長い時間がかかる経路であり、タイミ
ング的に最も厳しいクリティカルパスである。
部からコントロール回路１１に入力されるクロック信号
ＣＫ及びアドレス信号ＡＤＤＲＥＳＳに基づいて、デコ
ーダ回路１２によってメモリセルアレイ１３のワード線
を選択的に活性化することで、メモリセル１９に対して
読み出し信号を供給する。この場合の読み出し信号の伝
達経路が、、、及びの経路で示される。なおメモ
リセルアレイ１３において読み出しの対象であるメモリ
セル１９は、コントロール回路１１から最も遠いセルと
して示されている。セル１９から読み出されたデータ
は、メモリセルアレイ１３のビット線である経路を介
して、リードライトアンプ１４に供給される。ここに示
されるデータ読み出し経路、、、及びが、デー
タ読み出しに最も長い時間がかかる経路であり、タイミ
ング的に最も厳しいクリティカルパスである。
【００２３】また一方、外部から入力されるクロック信
号ＣＫ及びアドレス信号ＡＤＤＲＥＳＳに基づいて、コ
ントロール回路１１は、デコーダ回路１２よりもコント
ロール回路１１に近い側に設けられるダミーワードデコ
ーダ２５を制御する。ダミーワードデコーダ２５は、メ
モリセルアレイ１３のワード線と同一方向に延展し折り
返されるダミーワード線回路２６のダミーワード線を活
性化することで、ダミーメモリセル２７に読み出し信号
を供給する。この場合の読み出し信号の伝達経路が、
、、及びの経路で示される。
号ＣＫ及びアドレス信号ＡＤＤＲＥＳＳに基づいて、コ
ントロール回路１１は、デコーダ回路１２よりもコント
ロール回路１１に近い側に設けられるダミーワードデコ
ーダ２５を制御する。ダミーワードデコーダ２５は、メ
モリセルアレイ１３のワード線と同一方向に延展し折り
返されるダミーワード線回路２６のダミーワード線を活
性化することで、ダミーメモリセル２７に読み出し信号
を供給する。この場合の読み出し信号の伝達経路が、
、、及びの経路で示される。
【００２４】ダミーメモリセル２７から読み出されるダ
ミーメモリセルの信号は、メモリセルアレイ１３のビッ
ト線と同一方向に延展し折り返されるダミービット線回
路２８のダミービット線を介して、コントロール回路１
１に供給される。コントロール回路１１は、このダミー
メモリセルの信号に基づいて、リードライトアンプ１４
にセンスアンプ活性化信号を供給し、実際の読み出しデ
ータを増幅する。このダミーメモリセル信号及びセンス
アンプ活性化信号の伝達経路が、、、及びの経路
として示される。
ミーメモリセルの信号は、メモリセルアレイ１３のビッ
ト線と同一方向に延展し折り返されるダミービット線回
路２８のダミービット線を介して、コントロール回路１
１に供給される。コントロール回路１１は、このダミー
メモリセルの信号に基づいて、リードライトアンプ１４
にセンスアンプ活性化信号を供給し、実際の読み出しデ
ータを増幅する。このダミーメモリセル信号及びセンス
アンプ活性化信号の伝達経路が、、、及びの経路
として示される。
【００２５】これによって、データ読み出し経路、
、、及びを介して読み出された実際のデータが、
リードライトアンプ１４によって増幅されて、装置外部
に経路(10)を介して出力される。
、、及びを介して読み出された実際のデータが、
リードライトアンプ１４によって増幅されて、装置外部
に経路(10)を介して出力される。
【００２６】図３は、ダミーワードデコーダ２５、ダミ
ーワード線回路２６、ダミーメモリセル２７、及びダミ
ービット線回路２８の信号伝達経路を拡大して示す図で
ある。
ーワード線回路２６、ダミーメモリセル２７、及びダミ
ービット線回路２８の信号伝達経路を拡大して示す図で
ある。
【００２７】図３に示されるように、コントロール回路
１１にはバッファ３０が設けられており、このバッファ
３０から信号を供給することによって、ダミーワードデ
コーダ２５内のダミーデコード線３１が駆動される。ダ
ミーデコード線３１は、折り返されてバッファ３２に接
続される。これによって、バッファ３０からの信号がバ
ッファ３２に供給される。バッファ３２は、入力される
信号に応答して、ダミーワード線回路２６のダミーワー
ド線３３を駆動する。ダミーワード線３３は、図示され
るように折り返されてダミーメモリセル２７に接続され
る。ダミーワード線３３を活性化することでダミーメモ
リセル２７から読み出したセル信号は、ダミービット線
回路２８のダミービット線３４を伝播して次段のバッフ
ァ３５に供給される。ダミービット線３４は、図示され
るように折り返された配置となっている。
１１にはバッファ３０が設けられており、このバッファ
３０から信号を供給することによって、ダミーワードデ
コーダ２５内のダミーデコード線３１が駆動される。ダ
ミーデコード線３１は、折り返されてバッファ３２に接
続される。これによって、バッファ３０からの信号がバ
ッファ３２に供給される。バッファ３２は、入力される
信号に応答して、ダミーワード線回路２６のダミーワー
ド線３３を駆動する。ダミーワード線３３は、図示され
るように折り返されてダミーメモリセル２７に接続され
る。ダミーワード線３３を活性化することでダミーメモ
リセル２７から読み出したセル信号は、ダミービット線
回路２８のダミービット線３４を伝播して次段のバッフ
ァ３５に供給される。ダミービット線３４は、図示され
るように折り返された配置となっている。
【００２８】上記のように、本発明の構成では図２及び
図３に示されるような回路配置とし、ダミーデコード線
３１、ダミーワード線３３、及びダミービット線３４を
折り返すことで、メモリセルアレイ１３のコントロール
回路１１に近い側のコーナー付近にセルフタイミング回
路を設けている。
図３に示されるような回路配置とし、ダミーデコード線
３１、ダミーワード線３３、及びダミービット線３４を
折り返すことで、メモリセルアレイ１３のコントロール
回路１１に近い側のコーナー付近にセルフタイミング回
路を設けている。
【００２９】また本発明においては、以下に説明するよ
うに、ダミーワードデコーダ２５、ダミーワード線回路
２６、及びダミービット線回路２８について、各ダミー
回路の負荷と各ダミー回路を駆動するバッファの駆動能
力とを適宜設定することで、適切な遅延時間を実現する
ようにしている。
うに、ダミーワードデコーダ２５、ダミーワード線回路
２６、及びダミービット線回路２８について、各ダミー
回路の負荷と各ダミー回路を駆動するバッファの駆動能
力とを適宜設定することで、適切な遅延時間を実現する
ようにしている。
【００３０】図４は、デコーダ回路１２及びダミーワー
ドデコーダ２５に関するダミー負荷及びバッファ駆動能
力の設定を説明するための図である。
ドデコーダ２５に関するダミー負荷及びバッファ駆動能
力の設定を説明するための図である。
【００３１】図４に示されるように、通常のデータ読み
出し及びデータ書き込みのためのデコーダ回路１２は、
例えばＮＡＮＤ回路４１乃至４４及びインバータ４５乃
至４８を含む。４本のデコード信号線Ｓ１乃至Ｓ４が夫
々ＮＡＮＤ回路４１乃至４４に接続され、何れがＨＩＧ
Ｈになるかによって、メモリセルアレイ１３内に延展す
るワード線ＷＬ１乃至ＷＬ４の何れかを選択する。また
コントロール回路１１のバッファ３０Ａがデコード線４
９を駆動して、ＮＡＮＤ回路を駆動することで、上記選
択されたワード線を適切なタイミングで活性化する。
出し及びデータ書き込みのためのデコーダ回路１２は、
例えばＮＡＮＤ回路４１乃至４４及びインバータ４５乃
至４８を含む。４本のデコード信号線Ｓ１乃至Ｓ４が夫
々ＮＡＮＤ回路４１乃至４４に接続され、何れがＨＩＧ
Ｈになるかによって、メモリセルアレイ１３内に延展す
るワード線ＷＬ１乃至ＷＬ４の何れかを選択する。また
コントロール回路１１のバッファ３０Ａがデコード線４
９を駆動して、ＮＡＮＤ回路を駆動することで、上記選
択されたワード線を適切なタイミングで活性化する。
【００３２】またダミーワードデコーダ２５は、ＮＡＮ
Ｄ回路５１及びインバータ３２（図３のバッファ３２）
を含む。ＮＡＮＤ回路５１は、ＮＡＮＤ回路４１乃至４
４と同一の回路構成であり、インバータ３２は、インバ
ータ４５乃至４８と同一の回路構成である。コントロー
ル回路１１のバッファ３０Ａがデコード線４９を駆動す
るのと同一のタイミングで、コントロール回路１１のバ
ッファ３０がダミーデコード線３１を駆動する。これに
よって、ＮＡＮＤ回路５１が適当なタイミングで駆動さ
れ、ダミーワード線３３が適切なタイミングで活性化さ
れる。
Ｄ回路５１及びインバータ３２（図３のバッファ３２）
を含む。ＮＡＮＤ回路５１は、ＮＡＮＤ回路４１乃至４
４と同一の回路構成であり、インバータ３２は、インバ
ータ４５乃至４８と同一の回路構成である。コントロー
ル回路１１のバッファ３０Ａがデコード線４９を駆動す
るのと同一のタイミングで、コントロール回路１１のバ
ッファ３０がダミーデコード線３１を駆動する。これに
よって、ＮＡＮＤ回路５１が適当なタイミングで駆動さ
れ、ダミーワード線３３が適切なタイミングで活性化さ
れる。
【００３３】ここで例えば、バッファ３０の駆動能力
は、バッファ３０Ａの駆動能力の１／４に設定される。
またダミーデコード線３１の配線負荷は、デコード線４
９の配線負荷の１／４に設定され、更にダミーデコード
線３１には１ワード分の負荷が接続され、デコード線に
は４ワード分の負荷が接続されている。これによってダ
ミーワードデコーダ２５のダミー負荷は、デコーダ回路
１２の負荷の１／４となる。従って、ノードＸからバッ
ファ３０Ａ及びデコード線４９を介したノードＹまでの
遅延時間と、ノードＸからバッファ３０及びダミーデコ
ード線３１を介したノードＹＹまでの遅延時間とを、同
一に設定することが可能となる。なおノードＹは、デー
タ読み出し経路のうちで最大の遅延時間を有するクリテ
ィカルパスに対応する。
は、バッファ３０Ａの駆動能力の１／４に設定される。
またダミーデコード線３１の配線負荷は、デコード線４
９の配線負荷の１／４に設定され、更にダミーデコード
線３１には１ワード分の負荷が接続され、デコード線に
は４ワード分の負荷が接続されている。これによってダ
ミーワードデコーダ２５のダミー負荷は、デコーダ回路
１２の負荷の１／４となる。従って、ノードＸからバッ
ファ３０Ａ及びデコード線４９を介したノードＹまでの
遅延時間と、ノードＸからバッファ３０及びダミーデコ
ード線３１を介したノードＹＹまでの遅延時間とを、同
一に設定することが可能となる。なおノードＹは、デー
タ読み出し経路のうちで最大の遅延時間を有するクリテ
ィカルパスに対応する。
【００３４】図５は、メモリセルアレイ１３のワード線
及びダミーワード線回路２６のダミーワード線３３に関
するダミー負荷及びバッファ駆動能力の設定を説明する
ための図である。
及びダミーワード線回路２６のダミーワード線３３に関
するダミー負荷及びバッファ駆動能力の設定を説明する
ための図である。
【００３５】図５に示されるように、メモリセルアレイ
１３は、ワード線ＷＬ１と複数のメモリセル６１−１乃
至６１−ｎを含む。メモリセル６１−１乃至６１−ｎは
ワード線ＷＬ１に接続され、ワード線ＷＬ１が選択活性
化することによって、メモリセル６１−１乃至６１−ｎ
に対するビット線を介してのアクセスが可能になる。こ
こでメモリセル６１−１乃至６１−ｎの個数ｎは、例え
ば２５６個である。ワード線ＷＬ１は、クリティカルパ
スに対応し、デコーダ回路１２のインバータ４５によっ
て駆動される（図４参照）。
１３は、ワード線ＷＬ１と複数のメモリセル６１−１乃
至６１−ｎを含む。メモリセル６１−１乃至６１−ｎは
ワード線ＷＬ１に接続され、ワード線ＷＬ１が選択活性
化することによって、メモリセル６１−１乃至６１−ｎ
に対するビット線を介してのアクセスが可能になる。こ
こでメモリセル６１−１乃至６１−ｎの個数ｎは、例え
ば２５６個である。ワード線ＷＬ１は、クリティカルパ
スに対応し、デコーダ回路１２のインバータ４５によっ
て駆動される（図４参照）。
【００３６】ダミーワード線回路２６は、ダミーワード
線３３と複数のダミーメモリセル６２−１乃至６２−ｍ
−１を含む。ダミーワード線３３は更に、ダミーメモリ
セル２７に接続される。従って、ダミーワード線３３に
は、合計でｍ個のダミーメモリセルが接続されることに
なる。ダミーメモリセルの個数ｍは、例えば１６個であ
る。ダミーワード線３３は、ダミーワードデコーダ２５
のインバータ３２によって駆動される。
線３３と複数のダミーメモリセル６２−１乃至６２−ｍ
−１を含む。ダミーワード線３３は更に、ダミーメモリ
セル２７に接続される。従って、ダミーワード線３３に
は、合計でｍ個のダミーメモリセルが接続されることに
なる。ダミーメモリセルの個数ｍは、例えば１６個であ
る。ダミーワード線３３は、ダミーワードデコーダ２５
のインバータ３２によって駆動される。
【００３７】ここで例えば、インバータ３２の駆動能力
は、インバータ４５の駆動能力の１／１６に設定され
る。またダミーワード線３３の配線負荷は、ワード線Ｗ
Ｌ１の配線負荷の１／１６に設定され、更にダミーワー
ド線３３には１６個のダミーメモリセルが負荷として接
続され、ワード線ＷＬ１には２５６個のダミーメモリセ
ルが接続されている。これによって、ダミーワード線回
路２６のダミー負荷は、ワード線の負荷の１／１６とな
る。従って、ノードＹからインバータ４５及びワード線
ＷＬ１を介したノードＺまでの遅延時間と、ノードＹＹ
からインバータ３２及びダミーワード線３３を介したノ
ードＺＺまでの遅延時間とを、同一に設定することが可
能となる。なおノードＺは、データ読み出し経路のうち
で最大の遅延時間を有するクリティカルパスに対応す
る。
は、インバータ４５の駆動能力の１／１６に設定され
る。またダミーワード線３３の配線負荷は、ワード線Ｗ
Ｌ１の配線負荷の１／１６に設定され、更にダミーワー
ド線３３には１６個のダミーメモリセルが負荷として接
続され、ワード線ＷＬ１には２５６個のダミーメモリセ
ルが接続されている。これによって、ダミーワード線回
路２６のダミー負荷は、ワード線の負荷の１／１６とな
る。従って、ノードＹからインバータ４５及びワード線
ＷＬ１を介したノードＺまでの遅延時間と、ノードＹＹ
からインバータ３２及びダミーワード線３３を介したノ
ードＺＺまでの遅延時間とを、同一に設定することが可
能となる。なおノードＺは、データ読み出し経路のうち
で最大の遅延時間を有するクリティカルパスに対応す
る。
【００３８】図６は、メモリセルアレイ１３のビット線
及びダミービット線回路２８のダミービット線３４に関
するダミー負荷及びバッファ駆動能力の設定を説明する
ための図である。
及びダミービット線回路２８のダミービット線３４に関
するダミー負荷及びバッファ駆動能力の設定を説明する
ための図である。
【００３９】図６に示されるように、メモリセルアレイ
１３は、ビット線ＢＬ及び／ＢＬと複数のメモリセル７
１−１乃至７１−ｋを含む。ここでメモリセル７１−１
は、図５においてワード線ＷＬ１により選択されるメモ
リセルのうちでクリティカルパスに対応するメモリセル
６１−ｎに相当する。メモリセル７１−１乃至７１−ｎ
はビット線ＢＬ及び／ＢＬに接続され、選択メモリセル
７１−１のデータが、ビット線ＢＬ及び／ＢＬを介して
リードライトアンプ１４に伝送される。ここでメモリセ
ル７１−１乃至７１−ｋの個数ｋは、例えば２５６個で
ある。
１３は、ビット線ＢＬ及び／ＢＬと複数のメモリセル７
１−１乃至７１−ｋを含む。ここでメモリセル７１−１
は、図５においてワード線ＷＬ１により選択されるメモ
リセルのうちでクリティカルパスに対応するメモリセル
６１−ｎに相当する。メモリセル７１−１乃至７１−ｎ
はビット線ＢＬ及び／ＢＬに接続され、選択メモリセル
７１−１のデータが、ビット線ＢＬ及び／ＢＬを介して
リードライトアンプ１４に伝送される。ここでメモリセ
ル７１−１乃至７１−ｋの個数ｋは、例えば２５６個で
ある。
【００４０】ダミービット線回路２８は、一対のダミー
ビット線３４と複数のダミーメモリセル７２−１乃至７
２−ｌ−１を含む。ダミービット線３４は更に、ダミー
メモリセル２７に接続される。従って、ダミービット線
３４には、合計でｌ個のダミーメモリセルが接続される
ことになる。ダミーメモリセルの個数ｌは、例えば１６
個である。ダミービット線３４は、ダミーメモリセル２
７のダミーデータ（ダミーメモリセル信号）を伝播し、
図３に示されるバッファ３５に供給する。バッファ３５
は例えばインバータであり、ダミーセンスアンプとして
機能し、受け取った信号を増幅してコントロール回路１
１に供給する。
ビット線３４と複数のダミーメモリセル７２−１乃至７
２−ｌ−１を含む。ダミービット線３４は更に、ダミー
メモリセル２７に接続される。従って、ダミービット線
３４には、合計でｌ個のダミーメモリセルが接続される
ことになる。ダミーメモリセルの個数ｌは、例えば１６
個である。ダミービット線３４は、ダミーメモリセル２
７のダミーデータ（ダミーメモリセル信号）を伝播し、
図３に示されるバッファ３５に供給する。バッファ３５
は例えばインバータであり、ダミーセンスアンプとして
機能し、受け取った信号を増幅してコントロール回路１
１に供給する。
【００４１】ここで例えば、ダミービット線３４の配線
負荷は、ビット線ＢＬ及び／ＢＬの配線負荷の１／１６
に設定され、更にダミービット線３４には１６個のダミ
ーメモリセルが負荷として接続され、ビット線ＢＬ及び
／ＢＬには２５６個のダミーメモリセルが負荷として接
続される。メモリセル７１−１とダミーメモリセル２７
が同一の回路構成であるとすると、ダミーメモリセル２
７から読み出されたデータがダミービット線３４上に現
れる振幅は、メモリセル７１−１から読み出されたデー
タがビット線ＢＬ及び／ＢＬ上に現れる振幅の１６倍と
なる。
負荷は、ビット線ＢＬ及び／ＢＬの配線負荷の１／１６
に設定され、更にダミービット線３４には１６個のダミ
ーメモリセルが負荷として接続され、ビット線ＢＬ及び
／ＢＬには２５６個のダミーメモリセルが負荷として接
続される。メモリセル７１−１とダミーメモリセル２７
が同一の回路構成であるとすると、ダミーメモリセル２
７から読み出されたデータがダミービット線３４上に現
れる振幅は、メモリセル７１−１から読み出されたデー
タがビット線ＢＬ及び／ＢＬ上に現れる振幅の１６倍と
なる。
【００４２】ダミービット線３４の信号は、ダミーセン
スアンプとして機能するバッファ３５により増幅され、
コントロール回路１１に供給される。コントロール回路
１１は、この信号に応答してリードライトアンプ１４の
センスアンプを活性化するためのセンスアンプ活性化信
号を生成する。このセンスアンプ活性化信号が、実際の
メモリアクセスを模擬してタイミングを規定するタイミ
ング制御信号として機能することで、製造ばらつきによ
るタイミング誤差を安定的に相殺することが可能にな
る。
スアンプとして機能するバッファ３５により増幅され、
コントロール回路１１に供給される。コントロール回路
１１は、この信号に応答してリードライトアンプ１４の
センスアンプを活性化するためのセンスアンプ活性化信
号を生成する。このセンスアンプ活性化信号が、実際の
メモリアクセスを模擬してタイミングを規定するタイミ
ング制御信号として機能することで、製造ばらつきによ
るタイミング誤差を安定的に相殺することが可能にな
る。
【００４３】上記のように本発明においては、メモリセ
ルアレイのワードデコーダ側及びリードライトアンプ側
であるコーナー部分にセルフタイミング回路を設け、セ
ルフタイミング回路の規模を小さくしてダミー負荷を小
さくすると共に、各ダミー回路を駆動する駆動バッファ
の容量をダミー負荷に合わせて小さくすることで、製造
ばらつきによるタイミングの誤差を相殺するタイミング
制御が可能でありながらも、従来のセルフタイミング回
路と比較して消費電力が削減された回路構成を実現する
ことが出来る。
ルアレイのワードデコーダ側及びリードライトアンプ側
であるコーナー部分にセルフタイミング回路を設け、セ
ルフタイミング回路の規模を小さくしてダミー負荷を小
さくすると共に、各ダミー回路を駆動する駆動バッファ
の容量をダミー負荷に合わせて小さくすることで、製造
ばらつきによるタイミングの誤差を相殺するタイミング
制御が可能でありながらも、従来のセルフタイミング回
路と比較して消費電力が削減された回路構成を実現する
ことが出来る。
【００４４】なお例えば図４において、バッファ３０及
びバッファ３０Ａの負荷無し遅延も実際には考慮する必
要があるが、負荷無し遅延は、同一テクノロジーのトラ
ンジスタを使用する場合には、トランジスタのゲート幅
には依存せずにゲート長にのみ依存する。従って、同一
ゲート長のトランジスタを使用すれば、各バッファの負
荷無し遅延を同一に設定することが出来る。
びバッファ３０Ａの負荷無し遅延も実際には考慮する必
要があるが、負荷無し遅延は、同一テクノロジーのトラ
ンジスタを使用する場合には、トランジスタのゲート幅
には依存せずにゲート長にのみ依存する。従って、同一
ゲート長のトランジスタを使用すれば、各バッファの負
荷無し遅延を同一に設定することが出来る。
【００４５】また負荷としては容量負荷だけでなく配線
抵抗も考慮する必要があるが、例えばワード線負荷の場
合、基本となる容量負荷の単位はメモリセル１個の配線
容量＋ゲート容量であり、全容量負荷に占める配線容量
負荷の比率はメモリセルの数に関わらず一定である。同
様に、配線抵抗成分による遅延への影響の比率もメモリ
セルの数に関わらず一定であるので、負荷容量のみを考
慮すればよい。
抵抗も考慮する必要があるが、例えばワード線負荷の場
合、基本となる容量負荷の単位はメモリセル１個の配線
容量＋ゲート容量であり、全容量負荷に占める配線容量
負荷の比率はメモリセルの数に関わらず一定である。同
様に、配線抵抗成分による遅延への影響の比率もメモリ
セルの数に関わらず一定であるので、負荷容量のみを考
慮すればよい。
【００４６】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００４７】
【発明の効果】上述の半導体記憶装置においては、実際
のデータアクセス経路より負荷が小さいダミー経路を、
実際の信号駆動回路より駆動能力が小さいダミー駆動回
路によって駆動することで、製造ばらつきによるタイミ
ングの誤差を相殺するタイミング制御を可能としながら
も、従来のセルフタイミング回路と比較して消費電力が
削減された回路構成を実現することが出来る。
のデータアクセス経路より負荷が小さいダミー経路を、
実際の信号駆動回路より駆動能力が小さいダミー駆動回
路によって駆動することで、製造ばらつきによるタイミ
ングの誤差を相殺するタイミング制御を可能としながら
も、従来のセルフタイミング回路と比較して消費電力が
削減された回路構成を実現することが出来る。
【図１】タイミング補償用に入出力回路及びワードデコ
ーダから最も遠い経路を用いた場合のセルフタイミング
回路を説明するための図である。
ーダから最も遠い経路を用いた場合のセルフタイミング
回路を説明するための図である。
【図２】本発明によるセルフタイミング回路を有する半
導体記憶装置の構成を示す図である。
導体記憶装置の構成を示す図である。
【図３】ダミーワードデコーダ、ダミーワード線回路、
ダミーメモリセル、及びダミービット線回路の信号伝達
経路を拡大して示す図である。
ダミーメモリセル、及びダミービット線回路の信号伝達
経路を拡大して示す図である。
【図４】デコーダ回路及びダミーワードデコーダに関す
るダミー負荷及びバッファ駆動能力の設定を説明するた
めの図である。
るダミー負荷及びバッファ駆動能力の設定を説明するた
めの図である。
【図５】メモリセルアレイのワード線及びダミーワード
線回路のダミーワード線に関するダミー負荷及びバッフ
ァ駆動能力の設定を説明するための図である。
線回路のダミーワード線に関するダミー負荷及びバッフ
ァ駆動能力の設定を説明するための図である。
【図６】メモリセルアレイのビット線及びダミービット
線回路のダミービット線に関するダミー負荷及びバッフ
ァ駆動能力の設定を説明するための図である。
線回路のダミービット線に関するダミー負荷及びバッフ
ァ駆動能力の設定を説明するための図である。
１１ コントロール回路
１２ デコーダ回路
１３ メモリセルアレイ
１４ リードライトアンプ
２５ ダミーワードデコーダ
２６ ダミーワード線回路
２７ ダミーメモリセル
２８ ダミービット線回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 11/34 ３０２Ｚ
17/00 ６２４
６３１
Ｆターム(参考） 5B015 HH01 HH03 JJ03 JJ45 KA13
KA28 KA38 KB52 KB89
5B025 AD02 AD03 AD15 AE06
5M024 AA04 AA90 BB02 BB07 BB12
BB13 BB27 BB34 BB35 BB36
CC18 CC44 CC70 DD80 DD85
LL04 LL05 PP01 PP02 PP10
Claims (10)
- 【請求項１】メモリセルに対するデータアクセス経路
と、 該データアクセス系路上の信号線を駆動する信号駆動回
路と、 該データアクセス経路を模擬するダミー経路と、 該駆動回路を模擬するダミー駆動回路を含み、該ダミー
経路は該データアクセス経路より負荷が小さく、該ダミ
ー駆動回路は該信号駆動回路より駆動能力が小さいこと
を特徴とする半導体記憶装置。 - 【請求項２】該ダミー経路を伝播した信号に応じてタイ
ミング制御信号を生成するコントロール回路と、 該タイミング制御信号に応じたタイミングで信号増幅を
行なう入出力回路を更に含むことを特徴とする請求項２
記載の半導体記憶装置。 - 【請求項３】該データアクセス経路及び該信号駆動回路
は、 該コントロール回路により駆動されるデコーダ回路と、 該デコーダ回路によって駆動されるワード線、該メモリ
セル、及びビット線を含むメモリセルアレイを含み、該
ダミー経路及び該ダミー駆動回路は、 該デコーダ回路を模擬するダミーワードデコーダと、 該ワード線を模擬するダミーワード線回路と、 該メモリセルを模擬するダミーメモリセルと、 該ビット線を模擬するダミービット線回路を含み、該メ
モリセルアレイの該デコーダ回路側及び該入出力回路側
のコーナー付近に、該ダミーワードデコーダ、該ダミー
ワード線回路、該ダミーメモリセル、及び該ダミービッ
ト線回路が設けられることを特徴とする請求項２記載の
半導体記憶装置。 - 【請求項４】該ダミーワードデコーダは該デコーダ回路
のデコード線の１／ｎの負荷を有するダミーデコード線
を含み、該コントロール回路は、 該デコーダ回路の該デコード線を駆動する第１のバッフ
ァと、 該第１のバッファの駆動能力の１／ｎの駆動能力を有し
該ダミーデコード線を駆動する第２のバッファを含むこ
とを特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】該ダミーワード線回路は該ワード線の１／
ｎの負荷を有するダミーワード線を含み、該デコーダ回
路は該ワード線を駆動するバッファを含み、該ダミーワ
ードデコーダは該バッファの駆動能力の１／ｎの駆動能
力を有し該ダミーワード線を駆動するバッファを含むこ
とを特徴とする請求項３記載の半導体記憶装置。 - 【請求項６】該ダミービット線回路は、該メモリセルア
レイの該ビット線の負荷より小さな負荷を有するダミー
ビット線を含むことを特徴とする請求項３記載の半導体
記憶装置。 - 【請求項７】該ダミーワード線回路は該ワード線と同一
方向に延展し折り返されるダミーワード線を含み、該ダ
ミービット線回路は該ビット線と同一方向に延展し折り
返されるダミービット線を含むことを特徴とする請求項
３記載の半導体記憶装置。 - 【請求項８】該ダミー経路は該データアクセス経路の１
／ｎの負荷を有し、該ダミー駆動回路は該信号駆動回路
の略１／ｎの駆動能力を有することを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項９】該ダミー経路の信号遅延時間は該データア
クセス経路の信号遅延時間に略等しいことを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項１０】メモリセルに対するデータアクセスを模
擬してタイミング制御信号を生成する際に模擬対象の回
路よりも相対的に小さい負荷を有するダミー経路を相対
的に小さい駆動能力で駆動するセルフタイミング回路を
含むことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001182067A JP4894095B2 (ja) | 2001-06-15 | 2001-06-15 | 半導体記憶装置 |
| US10/103,017 US6870777B2 (en) | 2001-06-15 | 2002-03-22 | Semiconductor memory device having self-timing circuit |
| TW091105627A TW563131B (en) | 2001-06-15 | 2002-03-22 | Semiconductor memory device having self-timing circuit |
| KR1020020020577A KR100735642B1 (ko) | 2001-06-15 | 2002-04-16 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001182067A JP4894095B2 (ja) | 2001-06-15 | 2001-06-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003007055A true JP2003007055A (ja) | 2003-01-10 |
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Family
ID=19022232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001182067A Expired - Fee Related JP4894095B2 (ja) | 2001-06-15 | 2001-06-15 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6870777B2 (ja) |
| JP (1) | JP4894095B2 (ja) |
| KR (1) | KR100735642B1 (ja) |
| TW (1) | TW563131B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006129344A1 (ja) * | 2005-05-30 | 2006-12-07 | Spansion Llc | 半導体装置 |
| JP2007026614A (ja) * | 2005-07-21 | 2007-02-01 | Renesas Technology Corp | 半導体記憶装置 |
| JP2007250020A (ja) * | 2006-03-13 | 2007-09-27 | Toshiba Corp | 半導体記憶装置 |
| JP2018517224A (ja) * | 2015-04-15 | 2018-06-28 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 多様な電源領域にわたるワード線及びビット線トラッキング |
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|---|---|---|---|---|
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| US7483327B2 (en) * | 2006-03-02 | 2009-01-27 | Freescale Semiconductor, Inc. | Apparatus and method for adjusting an operating parameter of an integrated circuit |
| FR2903524B1 (fr) * | 2006-07-05 | 2008-10-17 | St Microelectronics Sa | Dispositif de memoire avec commande programmable de l'activation des amplificateurs de lecture. |
| US8214699B2 (en) * | 2008-06-27 | 2012-07-03 | International Business Machines Corporation | Circuit structure and method for digital integrated circuit performance screening |
| JP2012128895A (ja) * | 2010-12-13 | 2012-07-05 | Toshiba Corp | 半導体記憶装置 |
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