JP2003068858A - トリミング回路 - Google Patents

Abstract

(57)【要約】 【課題】 トリミング回路の読み出し動作時の消費電流
を削減する。 【解決手段】 ツェナーザップトランジスタＺ１１〜Ｚ
１３とＤＡ変換抵抗Ｒ１０ａ〜Ｒ１０ｄを直接接続し、
トリミング後の読み出し動作時にはプリ調整用のビット
設定スイッチトランジスタＱ１１〜Ｑ１３を全てＯＦ
Ｆ、また、ザッピング用スイッチトランジスタＱ１７〜
Ｑ１９を全てＯＮ状態にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】 本発明は、アナログ半導体
集積回路のオンチップによる、トリミング回路に関す
る。

【０００２】

【従来の技術】 アナログ集積回路の製造精度の限界に
より生ずる素子誤差を、製造工程の最終段階で補正する
一つの手段として、「ツェナーザップトリミング」とい
うオンチップトリミングの調整方法が知られている。こ
れはツェナーザップダイオードに対し逆方向にある一定
エネルギー以上の電気パルスを印加したとき、そのダイ
オードは破壊（ザッピング）され永久的に短絡するとい
う現象を利用した、いわば１回限り書き込み可能な不揮
発性のＯＮ/ＯＦＦスイッチを用いるものである。

【０００３】このようなツェナーザップダイオードを、
予め回路中にいくつか配置しておき、ザッピングしない
場合はダイオードが順方向に導通せず、逆方向にツェナ
ー電圧以上の電圧が加わらないようにバイアス条件の下
にＯＦＦ（開放）状態としておく。そしてトリミング時
に回路誤差をモニタしながら、ツェナーザップダイオー
ドに対して適当な組み合わせでザッピング、すなわちＯ
Ｎ（短絡）し、回路素子の接続を変更することで回路定
数を調整しモニタ結果が所望の値に近づくようにするこ
とで前記素子誤差を補正するものである。

【０００４】従来のツェナーザップトリミングの応用例
としてＤＡ変換回路を用い、これに入力するデータをツ
ェナーザップトリミングによってセットできるように構
成し、ＤＡ変換出力でトリミング対象回路を調整すると
いうトリミング方法がある。例えば調整可能なフィルタ
回路や発振器を時定数調整などに用いる場合、時定数の
ばらつきが問題となるいくつかの回路を、共通に調整す
ることが容易に可能なため、このような用途に適してい
る。

【０００５】また、集積回路のアセンブリ後（パッケー
ジ封止後）のツェナーザップ方式によるトリミングは以
下の理由により要求が強い。先ず第１に、ウエハー状態
でトリミングを行った場合、アセンブリ時のマウント上
での応力や樹脂モールド封入時のＩＣチップと樹脂間応
力によるピエゾ効果の影響で、トリミングによる補正が
ずれてしまいトリミング精度が上げられない。第２に、
ダイソーターテスト直後にウエハー状態でツェナーザッ
プトリミングを行う場合、アセンブリ後のテストで不良
になるＩＣに対しては無駄なトリミングを行ったことに
なる。第３に、ＩＣを動作状態にして信号チェックを行
いながらトリミングを行う場合、ウエハー状態では複雑
で精度良いができない。単なる抵抗値のトリミングなら
ばウエハー状態でのザッピングによるトリミングでも十
分であるが、実際にはかなり大規模な回路での周波数特
性や振幅特性を見ながら総合的に合わせ込むケースがお
おい。このような場合には単なるＤＣテストでなくＡＣ
テストにて精度良い測定と高度な判別を行う必要があ
り、ウエハー状態で行うダイソータの汎用的な設備では
不十分であるケースが多い。この点で設備的にも操作的
にも自由度が大きいアセンブリ後のトリミング不可欠で
ある。第4に、ＩＣ単体の自己完調型のトリミングでは
なく、ＩＣユーザーである機器メーカー側がオンセット
でセットのばらつきまで含めた総合特性のトリミングが
可能となる。

【０００６】以上の理由により、ＤＡ変換回路を用いた
複数ビットのツェナーザップトリミングをアセンブリ後
にできる回路として、図５に示すような回路方式が特開
平６−１４０５１２公報に掲載されている。

【０００７】このトリミングの対象回路は、オペアンプ
Ｂ１０、トランジスタＱ１０と抵抗Ｒ１０ａ〜Ｒ１０ｄ
及び調整スイッチとして第２のスイッチトランジスタＱ
１１〜Ｑ１３とで構成する３ビットの電流出力型のＤＡ
変換回路１０１の例であり、Ｑ１０のコレクタ電流を出
力としてこの電流で対象となる回路を調整する。抵抗Ｒ
１０ａ〜Ｒ１０ｄの値は２ⁿづつ重みづけして、出力電
流がデジタルの設定データに対して線形に変わるように
なっている。ＤＡ変換回路はさらに抵抗Ｒ１１〜Ｒ１６
で第２のスイッチトランジスタＱ１１〜Ｑ１３にバイア
スを供給しつつ、ツェナーザップダイオードＺ１１〜Ｚ
１３と第１のスイッチトランジスタＱ１７〜Ｑ１９によ
り、第２のスイッチトランジスタのＯＮ/ＯＦＦを決め
ている。各ビット設定スイッチの制御端を分離するため
に前記ツェナーザップダイオードの各カソード端子にダ
イオードＱ１４〜Ｑ１６を設けている。これらのダイオ
ードのアノード端子はザッピングパルス印加用の共通端
子Ｐ１０となっている。

【０００８】次に図５の回路動作について説明する。ト
リミング前はザッピングされていないツェナーザップダ
イオードＺ１１〜Ｚ１３はすべて開放状態なので、ＤＡ
変換回路のビット設定は第２のスイッチトランジスタＱ
１１〜Ｑ１３のＯＮ/ＯＦＦ、すなわち第２の制御スイ
ッチＳ１１〜Ｓ１３により決まり、この場合、スイッチ
がＯＮのビットは「０」、ＯＦＦのビットは「１」であ
る。Ｓ１１〜Ｓ１３の状態はバスデコーダで制御できる
ので、プリ調整段階ではトリミング対象をモニタしなが
ら、Ｓ１１〜Ｓ１３によるビット設定を順次変えていく
ことによりモニタ値が所望値に最も近づくビット設定を
求めることができる。

【０００９】トリミング時には、上述で求めた所望値に
近づいたビット設定をスイッチＳ１７〜Ｓ１９にセット
して共通端子Ｐ１０にザッピングパルスを印加すること
により、セットしたビットのツェナーザップダイオード
のみがザッピングされて短絡する。例えば、ツェナーザ
ップダイードＺ１２のみザッピングさせる場合、ザッピ
ングの制御データは、Ｔ１１、Ｔ１２よりデータとクロ
ックとして入力される。この入力はバスデコーダＢ１１
によってデコードされ、ツェナーザップダイオードＺ１
２に対応した第１のスイッチトランジスタＱ１８のみを
ＯＮさせ、他の第１のスイッチトランジスタＱ１７とＱ
１９はＯＦＦさせる。すなわち、第１の制御スイッチＳ
１８のみＯＮし、Ｓ１７とＳ１９はＯＦＦさせる。この
場合、第2のスイッチトランジスタＱ１１〜Ｑ１３は全
てＯＦＦにされている。この状態で共通端子Ｐ１０にザ
ッピングパルスを印加すれば、電流はＰ１０→Ｑ１５→
Ｑ１２→Ｑ１８→ＧＮＤ（基準電位）という経路で流
れ、ツェナーザップダイオードＺ１２が短絡する。

【００１０】上述のトリミング終了後、実際にＩＣを動
作させて読み出す際には、各ビット設定スイッチのＯＮ
/ＯＦＦはツェナーザップダイオードが短絡しているか
否かのみで決まらなければならないので、第１のスイッ
チトランジスタＱ１７〜Ｑ１９は全てＯＮ状態、第２の
スイッチトランジスタＱ１１〜Ｑ１３は全てＯＦＦ状態
にする必要がある。

【００１１】ここで、上述の例ではツェナーザップダイ
オードＺ１２のみが短絡され、また、第１のスイッチト
ランジスタＱ１８がＯＮされているので、抵抗Ｒ１５と
Ｒ１２で供給されるバイアス電流は、全てＺ１２とＱ１
８とでＧＮＤにバイパスされる。一方、他のツェナーザ
ップダイオードＺ１１及びＺ１３は開放状態なので、抵
抗Ｒ１１とＲ１４並びにＲ１３とＲ１６で供給されるバ
イアス電流はそれぞれ第２のスイッチトランジスタＱ１
１並びにＱ１３のベース端に流れて、これらのトランジ
スタをＯＮさせる。このようにしてトリミング後は調整
値として（１０１）というビット設定が常に読み出され
ることになる。

【００１２】次に図６に示す他のトリミング回路につい
て説明する。図６において、上述した図５の回路構成と
異なる部分は、第２の制御スイッチにつながる電流源Ｉ
１１〜Ｉ１３をＶｃｃからの供給し、また、第２のスイ
ッチトランジスタＱ１１〜Ｑ１３のバイアス抵抗Ｒ１４
〜Ｒ１６を取り除いた点である。また、図６の回路にお
いてもトリミングのプリ調整段階では第２のスイッチト
ランジスタＱ１１〜Ｑ１３のＯＮ/ＯＦＦ、すなわち第
２の制御スイッチＳ１１〜Ｓ１３で決まるが、前記第２
の制御スイッチはＶｃｃと接続されているため、スイッ
チがＯＮで「１」、ＯＦＦで「０」となり、図５の回路
動作と逆になる。

【００１３】図６の回路におけるトリミング時の設定は
図５と同様にすることができる。すなわち、第２のスイ
ッチトランジスタＱ１１〜Ｑ１３でプリ調整を行い最適
値を求め、その最適値を第１のスイッチトランジスタＱ
１７〜Ｑ１９にセットしてザッピングパルスを共通端子
Ｐ１０から印加し、ツェナーザップダイオードをザッピ
ングする。

【００１４】なお、トリミング終了後、実際にＩＣを動
作させて読み出す際には、図５のようにバイアス抵抗Ｒ
１４〜Ｒ１６がないため、第２のスイッチトランジスタ
Ｑ１１〜Ｑ１３はビット設定用のバイアスとして全てＯ
Ｎとする必要がある。第１のスイッチトランジスタＱ１
７〜Ｑ１９の全てをＯＮさせるのは図５と同様である。

【００１５】このようなザッピング手順により、最適な
調整データに対応したビットのザッピングを行うこと
で、ＤＡ変換回路の出力電流をツェナーザップダイオー
ドの個数分のビット数で決まる、ある分解能で制御する
ことができる。図５及び図６の回路では３個のツェナー
ザップダイオードから構成されていたので、制御対象と
なるデータの調整後の誤差は調整しない場合の１/８以
下にすることが可能となる。

【００１６】

【発明が解決しようとする課題】 しかし詳述した従来
の技術では、トリミング後において第１のスイッチトラ
ンジスタの全てをＯＮさせることから、これらのトラン
ジスタの駆動電流に加えて、各ビット設定のため各ビッ
ト毎にそのＯＮ/ＯＦＦに関わらず常にバイアス電流を
流しておく必要がある。例えば図５の回路において、第
２のスイッチトランジスタＱ１１で設定される最下位ビ
ットの場合、第１のスイッチトランジスタＱ１７をＯＮ
状態にしておくための電流Ｉ１７の他に、制御バイアス
抵抗Ｒ１４を介して、ビット「０」の場合Ｒ１４→Ｚ１
１→Ｑ１７という経路で電流が流れ、また、ビット
「１」の場合Ｒ１４→Ｒ１１→Ｑ１１という経路で電流
が流れる。Ｒ１４を介して流れるのに相当する電流はッ
ト設定に関わらず必ずビット数分だけ流れるためその総
量を無視することはできない。また、図６の回路におい
ても最下位ビットの場合、Ｑ１７をＯＮ状態にしておく
ための電流Ｉ１７の他に、ビット「１」の場合Ｉ１１→
Ｓ１１→Ｚ１１→Ｑ１７という経路で電流が流れ、ビッ
ト「０」の場合Ｉ１１→Ｓ１１→Ｒ１１→Ｑ１１という
経路で電流が流れる。しがたって、図６においてもビッ
ト設定に関わらず全ビット分だけ流れることになる。

【００１７】そこで本発明は、ツェナーザップ方式によ
るトリミング後の読み出し動作時の電流値が抑えられる
トリミング回路を提案することを目的とする。

【００１８】

【課題を解決するための手段】 上記課題は、複数のツ
ェナーザップダイオードと、このツェナーザップダイオ
ードの第１の電極端子と基準電位間のオンオフ状態を制
御する第１のスイッチ回路群と、前記ツェナーザップダ
イオードの第２の電極端子と基準電位間のオンオフ状態
を制御する第２のスイッチ回路群と、前記ツェナーザッ
プダイオードの第2の電極端子と第1の電極端子が接続さ
れたダイオード群と、このダイオード群の第2の電極端
子が共通に接続された1つの共通端子と、前記第１のス
イッチ回路群及び前記第２のスイッチ回路群のオンオフ
状態を設定するデコーダ回路と、前記第２のスイッチ回
路群で入力となるビット設定が決まり、アナログ回路を
調整するための電圧または電流を出力するＤＡ変換回路
とを具備し、前記共通端子から前記ツェナーザップダイ
オードに対してザッピングパルスを印加することを特徴
とするトリミング回路により解決する。

【００１９】上記手段によって、トリミング後のビット
設定がツェナーザップダイオードの短絡の有無のみによ
り決定するので、第２のスイッチ回路群に電流が流れる
ことない等、消費電流を抑えた読み出し動作することが
できる。

【００２０】

【発明の実施の形態】 本発明の第１の実施例を図１に
示す。

【００２１】トリミングの対象回路は、オペアンプＢ１
０、トランジスタＱ１０と抵抗Ｒ１０ａ〜Ｒ１０ｄ及び
プリ調整スイッチとして第２のスイッチトランジスタＱ
１１〜Ｑ１３とで構成する３ビットの電流出力型のＤＡ
変換回路１であり、トランジスタＱ１０のコレクタ電流
を出力としてこの電流で対象となる回路を調整する。抵
抗Ｒ１０ａ〜Ｒ１０ｄの値は２ⁿづつ重みづけして、出
力電流がデジタルの設定データに対して線形に変るよう
にしている。ＤＡ変換回路１は、ツェナーザップダイオ
ードＺ１１〜Ｚ１３とザッピング用の第１のスイッチト
ランジスタＱ１７〜Ｑ１９の組み合わせと、第２のスイ
ッチトランジスタＱ１１〜Ｑ１３との論理和で各ビット
のＯＮ/ＯＦＦを決めている。なお、第２のスイッチト
ランジスタＱ１１〜Ｑ１３は抵抗Ｒ１１〜Ｒ１３からな
る回路によってバイアス電流が供給される。

【００２２】また、各ビット設定スイッチの出力端を分
離するために前記ツェナーザップダイオードＺ１１〜Ｚ
１３の各カソード端子にダイオードＱ１４〜Ｑ１６を設
け、さらに、このダイオードのアノード端子にはザッピ
ングパルス印加用の共通端子Ｐ１０が接続されている。

【００２３】電流源Ｉ１１〜Ｉ１３と第２のスイッチＳ
１１〜Ｓ１３はザッピング調整値を決めるためのプリ調
整を行うために用いられる。トリミング前はツェナーザ
ップダイオードＺ１１〜Ｚ１３は全てＯＦＦなので、Ｄ
Ａ変換回路１のビット設定は第２のスイッチＳ１１〜Ｓ
１３のＯＮ/ＯＦＦで決まる。すなわち、スイッチＳ１
１〜Ｓ１３をＯＮすると、第２のスイッチトランジスタ
Ｑ１１〜Ｑ１３のベース端にはバイアス電流が供給され
てこのトランジスタはＯＮ状態となり、各ビットは
「１」となる。逆に第２のスイッチＳ１１〜Ｓ１３がＯ
ＦＦとなると、第２のスイッチトランジスタＱ１１〜Ｑ
１３へはバイアス電流が供給されずＯＦＦ状態となり各
ビットは「０」となる。このスイッチＳ１１〜Ｓ１３は
ビット毎に設定でき、また、これらの第２のスイッチは
デコーダ回路Ｂ１１によってバス入力端子Ｔ１１とＴ１
２からデータとクロックを入力しバス制御することがで
きる。トリミングのプリ調整段階ではトリミング対象の
データをモニタしながら、デコーダ回路１によって第２
のスイッチＳ１１〜Ｓ１３のビット設定を順次変え、モ
ニタ値が所望値に最も近づくビット設定、すなわちザッ
ピング調整値を求めることができる。

【００２４】次に、上述で求めたビット設定を第１のス
イッチＳ１７〜Ｓ１９にセットし、第２のスイッチＳ１
１〜Ｓ１３は全てＯＦＦにする。ここで、第２のスイッ
チと第１のスイッチの関係は、Ｓ１１はＳ１７、Ｓ１２
はＳ１８、Ｓ１３はＳ１９にそれぞれ対応する。

【００２５】次に、第１及び第２のスイッチをセット
後、ザッピングパルス印加用の共通端子Ｐ１０にザッピ
ングパスルを印加すると、ＯＮに設定された第１のスイ
ッチに対応したツェナーザップトランジスタのみがザッ
ピングされ、短絡する。例えば、トリミングのプリ調整
においてビット設定が（０１０）と決定された場合、第
１のスイッチはＳ１８のみをＯＮとし、残りのＳ１７と
Ｓ１９はＯＦＦにする。この場合、第２のスイッチＳ１
１〜Ｓ１３は当然に全てＯＦＦにする。第１のスイッチ
Ｓ１８がＯＮされることによって第１のスイッチトラン
ジスタＱ１８のベース端にはバイアス電流が供給されこ
のトランジスタはＯＮ状態となり、ツェナーザップダイ
オードＺ１２のカソードと基準電位（ＧＮＤ）が導通し
た状態となる。一方、第１のスイッチＳ１７とＳ１９は
ＯＦＦなので、これらのスイッチに対応した第１のスイ
ッチトランジスタＱ１７とＱ１９はＯＦＦであり、ツェ
ナーザップダイオードとＧＮＤは開放状態となってお
り、共通端子Ｐ１０からザッピングパルスを印加された
としても電流は流れない。したがって、このような状況
の下、共通端子Ｐ１０より高エネルギーのザッピングパ
スルを印加すると、電流はＱ１５→Ｚ１２→Ｑ１８→Ｇ
ＮＤという経路で流れツェナーザップダイオードＺ１２
のみが短絡状態に変わり、トリミングは終了する。

【００２６】トリミング後の読み出し状態にあるとき、
各ビット設定スイッチのＯＮ/ＯＦＦはツェナーザップ
ダイオードが短絡しているか否かだけで決めなければな
らない。したがって、ザッピング用の第１のスイッチト
ランジスタＱ１７〜Ｑ１９は全てＯＮ、すなわち、第１
のスイッチＳ１７〜Ｓ１９は全てＯＮ状態にする。ま
た、第２のスイッチトランジスタＱ１１〜Ｑ１３は全て
ＯＦＦ、すなわち、第２のスイッチＳ１１〜Ｓ１３は全
てＯＦＦ状態にする必要がある。このように設定するこ
とによって、ツェナーザップダイオードが短絡したビッ
トは常に「１」、その他のビットは常に「０」となる。
上述の例では、ツェナーザップダイオードＺ１２のみが
短絡しているので、実際にＩＣを動作させて読み出す場
合、ＤＡ変換抵抗Ｒ１０ａ〜Ｒ１０ｄのうちＲ１０ｃに
だけ、Ｑ１０→Ｒ１０ｃ→Ｚ１２→Ｑ１８→ＧＮＤとい
う経路で電流が流れ、トランジスタＱ１０のコレクタか
ら端子Ｔ１０にＶ１０/Ｒ１０ｃという調整電流が出力
される。

【００２７】以上より、トリミング終了後の通常読み出
し時に図１のトリミング回路に流れるバイアス電流は、
第１のスイッチトランジスタＱ１７〜Ｑ１９をＯＮさせ
ておくための電流とトリミング結果として調整電流とな
る電流（トランジスタＱ１０のコレクタ電流）以外は流
れることはない。したがって、従来のトリミング回路よ
りも通常読み出し動作時の消費電流を抑えることができ
る。

【００２８】ところで一般にザッピングのために印加す
る電流パルスは、数十ミリアンペアもの集積回路として
は大電流を必要とする。一方デコーダ回路やバスデコー
ダ回路側の制御回路はＩ²ＬやＣＭＯＳなどの回路が用
いられるため、あまり大きな駆動電流を取出せないこと
が多い。そこで実際には図１の第１のスイッチトランジ
スタＱ１７〜Ｑ１９は、複数段のダーリントン構成の組
み合わせトランジスタを用いたりする。

【００２９】図２は、この発明の第２の実施例を示し、
図１のツェナーザップ制御回路のうち第１のスイッチト
ランジスタＱ１７〜Ｑ１９を、トランジスタＱ１７ａ〜
Ｑ１７ｃ、Ｑ１８ａ〜Ｑ１８ｃ、Ｑ１９ａ〜Ｑ１９ｃか
らなる３段のダーリントン構成のトランジスタに置き換
えたものである。この場合、第３のスイッチトランジス
タＱ１７ｃ〜Ｑ１９ｃのＯＮ/ＯＦＦを制御する第３の
スイッチＳ１７ｃ〜Ｓ１９ｃはトリミング時は全てＯＦ
Ｆし、第１のスイッチＳ１７ａ〜Ｓ１９ａをＯＮさせる
と、第１のスイッチＳ１７ａ〜Ｓ１９ａから第１のスイ
ッチトランジスタＱ１７ａ〜Ｑ１９ａに流れる駆動電流
が小さくとも大きな電流パルスのスイッチングが可能と
なる。なお、トリミングを終了後の読み出し時は、第１
のスイッチＳ１１ａ〜Ｓ１３ａを全てＯＦＦし、第３の
スイッチＳ１７ｃ〜Ｓ１９ｃをＯＮさせることによって
３段のダーリントン構成のトランジスタは最終段のＱ１
７ｃ〜Ｑ１９ｃのみの制御になるようにする。

【００３０】このような３段のダーリントン構成のスイ
ッチを使用する場合も、これを構成するトランジスタの
耐圧が問題となるケースでは、各スイッチを図３に示す
ようにトランジスタＱａ〜Ｑｃのダーリントン接続に、
さらにトランジスタＱｄ〜Ｑｇを縦続構成で用いること
により、この問題が解決できる。

【００３１】次に本発明の第３の実施例を図４に示す。
図４は、図１のツェナーザップダイオードＺ１１〜Ｚ１
３をヒューズ抵抗Ｈ１１〜Ｈ１３に置き換えたもので、
他の構成は全く同じである。しかし、ツェナーザップダ
イオードの場合トリミング前は開放状態になっており、
ザッピングしたもののみが短絡状態になるに対して、ヒ
ューズ抵抗の場合トリミング前は短絡状態でザッピング
したものが開放状態となる。したがって、プリ調整によ
って得た最適値を第１のスイッチＳ１７〜Ｓ１９にセッ
トする場合は逆となるので注意する必要がある。

【００３２】例えば、プリ調整においてビット設定が
（０１０）と決定された場合、第１のスイッチＳ１７と
Ｓ１９はＯＮ、Ｓ１８はＯＦＦとし、共通端子Ｐ１０か
らザッピングパルスを印加すると、共通端子Ｐ１０から
は、Ｐ１０→Ｑ１４→Ｈ１１→Ｑ１７及び、Ｐ１０→Ｑ
１６→Ｈ１３→Ｑ１９という経路で電流が流れ、ヒュー
ズ抵抗Ｈ１１及びＨ１３がザッピングされて開放状態と
なり、トリミングは終了する。

【００３３】トリミング後の読み出し時の第１及び第２
のスイッチ設定は第１の実施例と同様で、第１のスイッ
チは全てＯＮ、第２のスイッチは全てＯＦＦとする。こ
のように設定することによって、ヒューズ抵抗がザッピ
ングされたビットは常に「０」、ザッピングされていな
いビットは常に「１」となる。上述の例では、ヒューズ
抵抗Ｈ１２のみがザッピングされなく短絡状態を保って
いるので、実際にＩＣを動作させて読み出す場合、ＤＡ
変換抵抗Ｒ１０ａ〜Ｒ１０ｄのうちＲ１０ｃにだけ、Ｑ
１０→Ｒ１０ｃ→Ｚ１２→Ｑ１８→ＧＮＤという経路で
電流が流れ、トランジスタＱ１０のコレクタから端子Ｔ
１０にＶ１０/Ｒ１０ｃという調整電流が出力される。
したがって、トリミング時の第１のスイッチ設定が逆に
しなければならないが、その他は図１に示す第１の実施
例と同様である。

【００３４】以上説明した実施例では、スイッチトラン
ジスタをバイポーラ・トランジスタを用いたが、これに
代えてＭＯＳトランジスタ等のその他のスイッチ機能を
果たすスイッチ回路を用いることも可能である。

【００３５】また、ＤＡ変換回路のビット数は実施例の
３ビットに限らず、２ビットにすることによってトリミ
ング回路が実施例より簡易に、また、４ビット以上のす
ることによって実施例よりもより高精度のトリミングが
可能となる。

【００３６】また、図２又は図３におけるダーリントン
構成のトランジスタは３段に限らず、２段又は４段以上
からなるダーリントン構成でも当然に実施可能である。

【００３７】したがって、本発明は、かかる特定の実施
例に限定されるものではなく、特許請求の範囲に記載し
た要旨内において様々な変形・変更が可能である。

【００３８】

【発明の効果】 以上詳述したように本発明によれば、
従来よりもトリミング後の読み出し動作時の電流値を抑
えたトリミング回路を構成することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例のトリミング回路を示
す図である。

【図２】 本発明の第２の実施例のトリミング回路を示
す図である。

【図３】 図２のダーリントン構成をさらに耐圧用のト
ランジスタを縦続接続した状態を示す回路を示す図であ
る。

【図４】 本発明の第３の実施例のトリミング回路を示
す図である。

【図５】 従来のツェナーザップダイオードを用いたト
リミング回路を示す図である。

【図６】 他の従来のツェナーザップダイオードを用い
たトリミング回路を示す図である。

【符号の説明】

Ｚ１１〜Ｚ１３…ツェナーザップダイオード、Ｑ１０〜
Ｑ１３、Ｑ１７〜Ｑ１９…バイポーラ・トランジスタ
（Ｑ１１〜Ｑ１３…第２のスイッチトランジスタ、Ｑ１
７〜Ｑ１９…第１のスイッチトランジスタ）、Ｑ１４〜
Ｑ１６…ダイオード、Ｒ１０ａ〜Ｒ１０ｄ…ＤＡ変換抵
抗、Ｂ１０…オペアンプ、Ｖ１０…電源、Ｉ１１〜Ｉ
３、Ｉ１７〜Ｉ１７…電流源、Ｒ１１〜Ｒ１３…抵抗、
Ｓ１１〜Ｓ１３…第２のスイッチ、Ｓ１７〜Ｓ１９…第
１のスイッチ、Ｓ１７ａ〜Ｓ１９ａ…第１のスイッチ、
Ｓ１７ｃ〜Ｓ１９ｃ…第３のスイッチ、Ｑ１７ａ〜Ｑ１
９ｃ…バイポーラ・トランジスタ、Ｑａ〜Ｑｇ…バイポ
ーラ・トランジスタ、Ｂ１１…デコーダ回路、Ｐ１０…
ザッピングパルス印加用の共通端子、Ｔ１０…トリミン
グ調整電流出力端子、Ｔ１１、Ｔ１２…デコーダ回路入
力端子、Ｈ１１〜Ｈ１３…ヒューズ抵抗、１…ＤＡ変換
回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のツェナーザップダイオードと、 前記複数のツェナーザップダイオードの各第１の電極端
   子と基準電位間との間に接続された第１のスイッチ回路
   群と、 前記複数のツェナーザップダイオードの各第２の電極端
   子と前記基準電位間との間に接続された第２のスイッチ
   回路群と、 前記複数のツェナーザップダイオードの各第2の電極端
   子に一端が接続されたダイオード群と、 このダイオード群の他端に接続された１つの共通端子
   と、 前記第１のスイッチ回路群及び前記第２のスイッチ回路
   群に接続し、かつ前記第１のスイッチ回路群及び第２の
   スイッチ回路群のオンオフを制御するデコーダ回路と、 前記複数のツェナーザップダイオードの各第2の電極端
   子が対応した各ＤＡ変換抵抗に接続されたＤＡ変換回路
   とを具備することを特徴とするトリミング回路。
2. 【請求項２】 第1及び第2のツェナーザップダイオード
   と、 前記第1及び第2のツェナーザップダイオードの各第1の
   電極端子と基準電位との間にそれぞれ接続された第1及
   び第2のスイッチ回路と、 前記第1及び第2のツェナーザップダイオードの各第２の
   電極端子と前記基準電位との間にそれぞれ接続された第
   ３及び第４のスイッチ回路と、 前記第1及び第2のツェナーザップダイオードの各第2の
   電極端子に一端がそれぞれ接続された第１及び第２のダ
   イオードと、 前記第１及び第２のダイオードの他端に接続された１つ
   の共通端子と、 前記第１乃至第４のスイッチ回路に接続し、かつ前記第
   １乃至第４のスイッチ回路のオンオフを制御するデコー
   ダ回路と、 前記第１及び第２のツェナーザップダイオードの各第２
   の電極端子が対応した各ＤＡ変換抵抗に接続されたＤＡ
   変換回路とを具備することを特徴とするトリミング回
   路。
3. 【請求項３】 前記ＤＡ変換回路は、前記第１及び第２
   のツェナーザップダイオードの短絡の有無、若しくは、
   前記第３及び第４のスイッチ回路のオンオフ状態により
   入力となるビット設定がきまり、アナログ回路を調整す
   るための電圧又は電流を出力することを特徴とする請求
   項２記載のトリミング回路。
4. 【請求項４】 前記デコーダ回路は、シリアルバスデコ
   ーダ回路を用い、前記第１のスイッチ回路群と前記第２
   のスイッチ回路群のオンオフの設定をシリアルデータで
   制御することを特徴とする請求項１記載のトリミング回
   路。
5. 【請求項５】 前記デコーダ回路は、前記ツェナーザッ
   プダイオードのザッピング調整値を求めるプリ調整時に
   は前記第２のスイッチ回路のオンオフ状態を順次切り換
   えることにより最適調整値を求め、 前記ツェナーザップダイオードのザッピング時には前記
   第１のスイッチ回路が前記最適調整値に対応したオンオ
   フ状態にセットし、 前記ツェナーザップダイオードのザッピング後には前記
   第１のスイッチ回路群を全てオン状態、前記第２のスイ
   ッチ回路群の全てがオフ状態に設定することを特徴とす
   る請求項１記載のトリミング回路。
6. 【請求項６】 前記第１のスイッチ回路群としてダーリ
   ントン接続した複数トランジスタで構成し、そのベース
   電流を供給するか否かによってオンオフを制御すること
   を特徴とする請求項１記載のトリミング回路。
7. 【請求項７】 前記第１のスイッチ回路群の構成法とし
   て前記ダーリントン接続の複数トランジスタをさらに縦
   積みして接続したものを用い、これらを連動制御してな
   ることを特徴とする請求項６記載のトリミング回路。
8. 【請求項８】 前記ツェナーザップダイオードの代わり
   にヒューズ抵抗に置き換えてトリミングを行うことを特
   徴とする請求項１記載のトリミング回路。