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JP2002334049A5 - - Google Patents

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  1. 複数の上位装置に第１のインタフェースを介して接続される第１の記憶サブシステムと、第２のインタフェースを介して前記第１の記憶サブシステムに接続される第２の記憶サブシステムとを含み、前記上位装置から前記第１の記憶サブシステムに書き込まれるライトデータを、前記第１の記憶サブシステムから前記第２の記憶サブシステムに複写することで、前記第１および第２の記憶サブシステムにて前記ライトデータを多重に保持する記憶サブシステムであって、
    前記第１の記憶サブシステムは、個々の前記上位装置毎に、当該第１の記憶サブシステム内のデータバッファにおける前記第２の記憶サブシステムへの複写が未完の前記ライトデータの占有比率を制御する第１の閾値と、個々の前記上位装置毎に設定された前記第１の閾値に基づいて個々の前記上位装置からのデータ書込要求の処理を遅延させる制御論理と、を備えたことを特徴とする記憶サブシステム。
  2. 請求項１記載の記憶サブシステムにおいて、
    前記第１の記憶サブシステムは、複数の前記上位装置による前記データバッファにおける、前記第２の記憶サブシステムへの複写が未完の前記ライトデータの総和の占有比率を制御する第２の閾値を備え、前記制御論理は前記第２の閾値に基づいて、前記第１の閾値による前記上位装置からのデータ書込要求の処理を遅延させる動作の開始契機を制御する機能を備えたことを特徴とする記憶サブシステム。
  3. 請求項１記載の記憶サブシステムにおいて、
    前記第１のインタフェースは、メインフレーム系ホストインタフェースおよびオープン系ホストインタフェースの少なくとも一方からなり、
    前記第２のインタフェースは、ファイバチャネルからなることを特徴とする記憶サブシステム。
  4. 複数の上位装置に第１のインタフェースを介して接続される第１の記憶サブシステムと、第２のインタフェースを介して前記第１の記憶サブシステムに接続される第２の記憶サブシステムとを含み、前記上位装置から前記第１の記憶サブシステムに書き込まれるライトデータを、前記第１の記憶サブシステムから前記第２の記憶サブシステムに複写することで、前記第１および第２の記憶サブシステムにて前記ライトデータを多重に保持する記憶サブシステムの制御方法であって、
    個々の前記上位装置毎に、前記第１の記憶サブシステム内のデータバッファにおける前記第２の記憶サブシステムへの複写が未完の前記ライトデータの占有比率を制御する第１の閾値を設定する第１のステップと、
    個々の前記上位装置毎に設定された前記第１の閾値に基づいて個々の前記上位装置からのデータ書込要求の処理を遅延させる第２のステップと、
    を有することを特徴とする記憶サブシステムの制御方法。
  5. 請求項４記載の記憶サブシステムの制御方法において、
    前記第１のステップでは、複数の前記上位装置による前記データバッファにおける、前記第２の記憶サブシステムへの複写が未完の前記ライトデータの総和の占有比率を制御する第２の閾値を設定する操作が行われ、
    前記第２のステップでは、前記第２の閾値に基づいて、前記第１の閾値による前記上位装置からのデータ書込要求を遅延させる操作の開始契機の制御を行うことを特徴とする記憶サブシステムの制御方法。
  6. 複数の上位装置に第１のインタフェースを介して接続される第１の記憶サブシステムと、第２のインタフェースを介して前記第１の記憶サブシステムに接続される第２の記憶サブシステムとを含み、前記上位装置から前記第１の記憶サブシステムに書き込まれるライトデータを、前記第１の記憶サブシステムから前記第２の記憶サブシステムに複写することで、前記第１および第２の記憶サブシステムにて前記ライトデータを多重に保持する記憶サブシステムであって、
    前記第１の記憶サブシステムに設けられた記憶制御装置は、個々の前記上位装置毎に、当該第１の記憶サブシステム内のデータバッファにおける前記第２の記憶サブシステムへ の複写が未完の前記ライトデータの占有比率を制御する第１の閾値と、個々の前記上位装置毎に設定された前記第１の閾値に基づいて個々の前記上位装置からのデータ書込要求の処理を遅延させる制御論理と、を備えたことを特徴とする記憶サブシステム。
  7. 請求項６記載の記憶サブシステムにおいて、
    前記記憶制御装置に格納された前記制御論理は、前記第１の記憶サブシステムの前記データバッファにおける、前記第２の記憶サブシステムへの複写が未完の前記ライトデータの占有比率が前記第１の閾値に達したとき、前記上位装置からのデータ書込要求の処理を遅延させることを特徴とする記憶サブシステム。
  8. 請求項６記載の記憶サブシステムにおいて、
    前記第１の記憶サブシステムの前記記憶制御装置は、複数の前記上位装置による前記データバッファにおける、前記第２の記憶サブシステムへの複写が未完の前記ライトデータの総和の占有比率を制御する第２の閾値を備え、前記制御論理は、前記第２の閾値に基づいて、前記第１の閾値による前記上位装置からのデータ書込要求の処理を遅延させる動作の開始契機を制御する制御論理をさらに備えたことを特徴とする記憶サブシステム。
  9. 請求項８記載の記憶サブシステムにおいて、
    前記データ書込要求の処理を遅延させる動作の開始契機を制御する前記制御論理は、前記第２の記憶サブシステムへの複写が未完の前記ライトデータの総和が前記第２の閾値に達したとき、前記第１の閾値に基づいて、前記第１の閾値に基づく前記データ書込要求の処理を遅延させることを特徴とする記憶サブシステム。
  10. 請求項６記載の記憶サブシステムにおいて、
    前記第１のインタフェースは、メインフレーム系ホストインタフェースおよびオープン系ホストインタフェースの少なくとも一方からなり、
    前記第２のインタフェースは、ファイバチャネルからなることを特徴とする記憶サブシステム。
  11. 複数の上位装置に第１のインタフェースを介して接続される第１の記憶サブシステムと、第２のインタフェースを介して前記第１の記憶サブシステムに接続される第２の記憶サブシステムとを含み、前記上位装置から前記第１の記憶サブシステムに書き込まれるライトデータを、前記第１の記憶サブシステムから前記第２の記憶サブシステムに複写することで、前記第１および第２の記憶サブシステムにて前記ライトデータを多重に保持する記憶サブシステムの制御方法であって、
    個々の前記上位装置毎に、前記第１の記憶サブシステム内のデータバッファにおける前記第２の記憶サブシステムへの複写が未完の前記ライトデータの占有比率を制御する第１の閾値を設定する第１のステップと、
    個々の前記上位装置毎に設定された前記第１の閾値に基づいて個々の前記上位装置からのデータ書込要求の処理を遅延させる第２のステップと、
    を有することを特徴とする記憶サブシステムの制御方法。
  12. 請求項１１記載の記憶サブシステムの制御方法において、
    前記データ書込要求を遅延させる前記第２のステップでは、前記第１の記憶サブシステムの前記データバッファにおける、前記第２の記憶サブシステムへの複写が未完の前記ライトデータの占有比率が前記第１の閾値に達したとき、前記上位装置からのデータ書込要求の処理を遅延させることを特徴とする記憶サブシステムの制御方法。
  13. 請求項１１記載の記憶サブシステムの制御方法において、
    前記第１のステップでは、複数の前記上位装置による前記データバッファにおける、前記第２の記憶サブシステムへの複写が未完の前記ライトデータの総和の占有比率を制御する第２の閾値を設定する操作が行われ、
    前記第２のステップでは、前記第２の閾値に基づいて、前記第１の閾値による前記上位装置からのデータ書込要求を遅延させる操作の開始契機の制御を行うことを特徴とする記憶サブシステムの制御方法。
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