JPH0683703A - データ転送制御システム及びコンピユータ・システムの動作方法 - Google Patents
データ転送制御システム及びコンピユータ・システムの動作方法Info
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- JPH0683703A JPH0683703A JP5011756A JP1175693A JPH0683703A JP H0683703 A JPH0683703 A JP H0683703A JP 5011756 A JP5011756 A JP 5011756A JP 1175693 A JP1175693 A JP 1175693A JP H0683703 A JPH0683703 A JP H0683703A
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
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Abstract
(57)【要約】
【目的】 システム・メモリ及びキヤツシユ・メモリの
データに対して十分な完全さが与えられると共に、デー
タ転送速度を向上すること。 【構成】 マスク・ビツトがキヤツシユ・メモリ中のデ
ータ・ブロツクと関連して作成される。このマスク・ビ
ツトは転送動作の順序を再順序付けすることを可能にす
る。データがキヤツシユ・ラインを完全に満たすデータ
書き込み動作については、システム・メモリの読み取り
サイクルは完全に省略される。キヤツシユ・ラインの部
分的書き込みの場合には、システム・メモリへのデータ
読み取り範囲は、書き込まれなかつたキヤツシユ・ライ
ンの部分を差し引いて縮減することができる。
データに対して十分な完全さが与えられると共に、デー
タ転送速度を向上すること。 【構成】 マスク・ビツトがキヤツシユ・メモリ中のデ
ータ・ブロツクと関連して作成される。このマスク・ビ
ツトは転送動作の順序を再順序付けすることを可能にす
る。データがキヤツシユ・ラインを完全に満たすデータ
書き込み動作については、システム・メモリの読み取り
サイクルは完全に省略される。キヤツシユ・ラインの部
分的書き込みの場合には、システム・メモリへのデータ
読み取り範囲は、書き込まれなかつたキヤツシユ・ライ
ンの部分を差し引いて縮減することができる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピユータ・アーキ
テクチヤ及びデータ処理に関し、より詳細に言えば、デ
ータを記憶するキヤツシユ・メモリ及びシステム・メモ
リを使用したコンピユータ・アーキテクチヤの環境内で
予測できない（non-predictive）パターンを有するデー
タを転送するためのシステム及び方法に関する。
テクチヤ及びデータ処理に関し、より詳細に言えば、デ
ータを記憶するキヤツシユ・メモリ及びシステム・メモ
リを使用したコンピユータ・アーキテクチヤの環境内で
予測できない（non-predictive）パターンを有するデー
タを転送するためのシステム及び方法に関する。
【０００２】
【従来の技術】ワークステーシヨン型コンピユータの現
在のデザインは、１つ、または、それ以上の高速キヤツ
シユ型のメモリを含むコンピユータ・アーキテクチヤを
用いている。このキヤツシユ・メモリは、関連する低速
システム・メモリの影響を排除するのに用いられてい
る。米国特許第４７１９５６８号は、データ及び命令用
のキヤツシユ・メモリを用いた現在では旧式に属するワ
ークステーシヨンの構造と使用方法を開示している。
在のデザインは、１つ、または、それ以上の高速キヤツ
シユ型のメモリを含むコンピユータ・アーキテクチヤを
用いている。このキヤツシユ・メモリは、関連する低速
システム・メモリの影響を排除するのに用いられてい
る。米国特許第４７１９５６８号は、データ及び命令用
のキヤツシユ・メモリを用いた現在では旧式に属するワ
ークステーシヨンの構造と使用方法を開示している。
【０００３】また、システム・バス及び入／出力（Ｉ／
Ｏ）バスの両方を持つ従来の装置の性能を上回る多数バ
スで構成されたワークステーシヨンも現在では、普通の
ワークステーシヨンである。Ｉ／Ｏバスは、ワークステ
ーシヨンと、ワークステーシヨンに対して機能的には外
部にある装置との間で情報を交換するバスである。広く
知られているＩ／Ｏバスの例は、ＩＢＭ社から入手可能
なPersonal System/2*及びRISC System/6000*の製品に
使用されているMicro Channel*バスである。このMicro
Channelバスは、広く知られ、広く使用されているマス
タ・バス／スレーブ・バスのプロトコルを用いている。
（*印はＩＢＭ社の商標である。）
Ｏ）バスの両方を持つ従来の装置の性能を上回る多数バ
スで構成されたワークステーシヨンも現在では、普通の
ワークステーシヨンである。Ｉ／Ｏバスは、ワークステ
ーシヨンと、ワークステーシヨンに対して機能的には外
部にある装置との間で情報を交換するバスである。広く
知られているＩ／Ｏバスの例は、ＩＢＭ社から入手可能
なPersonal System/2*及びRISC System/6000*の製品に
使用されているMicro Channel*バスである。このMicro
Channelバスは、広く知られ、広く使用されているマス
タ・バス／スレーブ・バスのプロトコルを用いている。
（*印はＩＢＭ社の商標である。）
【０００４】このような従来のワークステーシヨンのア
ーキテクチヤは、直接メモリ・アクセス（direct memor
y access-ＤＭＡ）のリソースを通常に使用するという
側面も含んでいる。ＤＭＡは、Ｉ／Ｏバスとシステム・
メモリとの間の直接的なデータ転送を可能とするから、
データ・ワード毎にプロセツサを通る転送を避けること
ができる。ＤＭＡによるアクセス方法は、コンピユータ
の分野で公知の技術である。
ーキテクチヤは、直接メモリ・アクセス（direct memor
y access-ＤＭＡ）のリソースを通常に使用するという
側面も含んでいる。ＤＭＡは、Ｉ／Ｏバスとシステム・
メモリとの間の直接的なデータ転送を可能とするから、
データ・ワード毎にプロセツサを通る転送を避けること
ができる。ＤＭＡによるアクセス方法は、コンピユータ
の分野で公知の技術である。
【０００５】データの完全さ（integrity）は、すべて
の書込み動作を、システム・メモリとアドレス的に関連
するキヤツシユ・メモリにより行なうことにより、シス
テム・メモリ中のデータと、キヤツシユ・メモリの対応
データとの間の一貫性を保証することを必要とする。こ
の保証をするための好ましい方法は、書込み動作のアク
セス媒体としてキヤツシユ・メモリを使用することであ
る。従つて、データの一貫性を保証するために、システ
ム・メモリへのすべての書込みタイプのデータ転送は、
キヤツシユ・メモリを通して行なわれる。
の書込み動作を、システム・メモリとアドレス的に関連
するキヤツシユ・メモリにより行なうことにより、シス
テム・メモリ中のデータと、キヤツシユ・メモリの対応
データとの間の一貫性を保証することを必要とする。こ
の保証をするための好ましい方法は、書込み動作のアク
セス媒体としてキヤツシユ・メモリを使用することであ
る。従つて、データの一貫性を保証するために、システ
ム・メモリへのすべての書込みタイプのデータ転送は、
キヤツシユ・メモリを通して行なわれる。
【０００６】書き込まれるデータ・ブロツクが、ＤＭＡ
のリソースによりＩ／ＯバスからＩ／Ｏキヤツシユ・メ
モリへ転送されたものであるのか、或は、プロセツサか
らプロセツサのキヤツシユ・メモリへ直接に転送された
ものであるのかとは無関係に、キヤツシユ・メモリに書
き込まれるデータ・ブロツクのサイズは、予測すること
ができない。従つて、転送されるデータは、任意の１転
送サイクルの間にキヤツシユ・メモリの転送単位全体、
即ちキヤツシユ・ラインを満たすかも知れないし、或
は、満たさないかも知れない。このような非予測性と、
データの完全さに必要とされる拡散性（pervasive）が
与えられると、従来のメモリ間のデータ転送の共通の方
法は、先ず、システム・メモリ中に存在するデータをシ
ステム・メモリからキヤツシユ・メモリに読み取るステ
ツプと、次に、変更されたデータをキヤツシユ・メモリ
に選択的に書き込むステツプと、変更部分を含む合成デ
ータをキヤツシユ・メモリからシステム・メモリに転送
するステツプとで動作順序が構成されており、最後のス
テツプは、後続の書き込みステツプの間でキヤツシユ・
ミスが発生するまで遅延される。従つて、キヤツシユ・
メモリへの書き込みステツプの結果として変更されたキ
ヤツシユ・メモリ中の変更データの数とは無関係に、キ
ヤツシユ・メモリのデータ単位、即ちキヤツシユ・ライ
ン中で変更されなかつた部分は、システム・メモリに対
するその時点のキヤツシユ・ライン書き込みサイクルの
間で、最初にシステム・メモリにストアされていたよう
に、システム・メモリに返還されなければならない。
のリソースによりＩ／ＯバスからＩ／Ｏキヤツシユ・メ
モリへ転送されたものであるのか、或は、プロセツサか
らプロセツサのキヤツシユ・メモリへ直接に転送された
ものであるのかとは無関係に、キヤツシユ・メモリに書
き込まれるデータ・ブロツクのサイズは、予測すること
ができない。従つて、転送されるデータは、任意の１転
送サイクルの間にキヤツシユ・メモリの転送単位全体、
即ちキヤツシユ・ラインを満たすかも知れないし、或
は、満たさないかも知れない。このような非予測性と、
データの完全さに必要とされる拡散性（pervasive）が
与えられると、従来のメモリ間のデータ転送の共通の方
法は、先ず、システム・メモリ中に存在するデータをシ
ステム・メモリからキヤツシユ・メモリに読み取るステ
ツプと、次に、変更されたデータをキヤツシユ・メモリ
に選択的に書き込むステツプと、変更部分を含む合成デ
ータをキヤツシユ・メモリからシステム・メモリに転送
するステツプとで動作順序が構成されており、最後のス
テツプは、後続の書き込みステツプの間でキヤツシユ・
ミスが発生するまで遅延される。従つて、キヤツシユ・
メモリへの書き込みステツプの結果として変更されたキ
ヤツシユ・メモリ中の変更データの数とは無関係に、キ
ヤツシユ・メモリのデータ単位、即ちキヤツシユ・ライ
ン中で変更されなかつた部分は、システム・メモリに対
するその時点のキヤツシユ・ライン書き込みサイクルの
間で、最初にシステム・メモリにストアされていたよう
に、システム・メモリに返還されなければならない。
【０００７】従来の技術の下で行なわれるこれらの動作
速度、つまり、データのキヤツシユ・ラインを、システ
ム・メモリからキヤツシユ・メモリに読み取り、プロセ
ツサ、またはＤＭＡのリソースによつて変更された変更
データをキヤツシユ・メモリに書き込み、そして、変更
データと非変更データとで合成されたキヤツシユ・ライ
ンの合成データをその時点でシステム・メモリに転送す
る動作速度は低速である。特に、キヤツシユ・メモリへ
の書き込み前の、システム・メモリからの読み取り動作
は、システム・メモリ、即ち、システムのＲＡＭの読み
取り動作速度が対応するキヤツシユ・メモリの書き込み
動作速度よりも遥かに遅いので好ましくない。更に、キ
ヤツシユ・ラインのデータに対して、システム・メモリ
の読み取り動作の直後に続くキヤツシユ・メモリからシ
ステム・メモリへの連続した書き込み動作は、高速のシ
ステム・バスを、比較的長時間の間占有する。
速度、つまり、データのキヤツシユ・ラインを、システ
ム・メモリからキヤツシユ・メモリに読み取り、プロセ
ツサ、またはＤＭＡのリソースによつて変更された変更
データをキヤツシユ・メモリに書き込み、そして、変更
データと非変更データとで合成されたキヤツシユ・ライ
ンの合成データをその時点でシステム・メモリに転送す
る動作速度は低速である。特に、キヤツシユ・メモリへ
の書き込み前の、システム・メモリからの読み取り動作
は、システム・メモリ、即ち、システムのＲＡＭの読み
取り動作速度が対応するキヤツシユ・メモリの書き込み
動作速度よりも遥かに遅いので好ましくない。更に、キ
ヤツシユ・ラインのデータに対して、システム・メモリ
の読み取り動作の直後に続くキヤツシユ・メモリからシ
ステム・メモリへの連続した書き込み動作は、高速のシ
ステム・バスを、比較的長時間の間占有する。
【０００８】
【発明が解決しようとする課題】キヤツシユ・メモリ機
能及びシステム・メモリ機能の両方の機能を持つコンピ
ユータ・アーキテクチヤの環境において、データの完全
さについて妥協することなく、かつ、プロセツサのバス
を不当に長時間占有することなく、予測できないパター
ンのデータを、キヤツシユ・メモリに転送することので
きるシステム及び方法が必要である。
能及びシステム・メモリ機能の両方の機能を持つコンピ
ユータ・アーキテクチヤの環境において、データの完全
さについて妥協することなく、かつ、プロセツサのバス
を不当に長時間占有することなく、予測できないパター
ンのデータを、キヤツシユ・メモリに転送することので
きるシステム及び方法が必要である。
【０００９】
【課題を解決するための手段】本発明を適用することに
より、システム・メモリ及びキヤツシユ・メモリのデー
タに対して十分な完全さが与えられると共に、データ転
送速度を向上させることができる。マスク・ビツトがキ
ヤツシユ・メモリ中のデータ・ブロツクと関連して作成
される。このマスク・ビツトは、転送動作の順序を再順
序付けることを可能にする。データがキヤツシユ・ライ
ンを完全に満たすデータ書き込み動作については、シス
テム・メモリの読み取りサイクルは完全に省略される。
キヤツシユ・ラインの部分的書き込みの場合には、シス
テム・メモリへのデータ読み取り範囲は、書き込まれな
かつたキヤツシユ・ラインの部分を差し引いて縮少する
ことができる。
より、システム・メモリ及びキヤツシユ・メモリのデー
タに対して十分な完全さが与えられると共に、データ転
送速度を向上させることができる。マスク・ビツトがキ
ヤツシユ・メモリ中のデータ・ブロツクと関連して作成
される。このマスク・ビツトは、転送動作の順序を再順
序付けることを可能にする。データがキヤツシユ・ライ
ンを完全に満たすデータ書き込み動作については、シス
テム・メモリの読み取りサイクルは完全に省略される。
キヤツシユ・ラインの部分的書き込みの場合には、シス
テム・メモリへのデータ読み取り範囲は、書き込まれな
かつたキヤツシユ・ラインの部分を差し引いて縮少する
ことができる。
【００１０】本発明は、データを、キヤツシユ・メモリ
を介してシステム・メモリへ転送する動作を制御するシ
ステム及びそれに関連する方法に関しており、本発明の
システムは、システム・メモリからキヤツシユ・メモリ
に接続するバスと、予測できないパターンを持つデータ
をキヤツシユ・メモリ中に転送する手段と、キヤツシユ
・メモリ中の選択されたビツトのグループにマスク・ビ
ツトを関係付ける手段と、マスク・ビツトの状態に応答
して、データをシステム・メモリ中に選択的に転送する
手段とを含んでいる。
を介してシステム・メモリへ転送する動作を制御するシ
ステム及びそれに関連する方法に関しており、本発明の
システムは、システム・メモリからキヤツシユ・メモリ
に接続するバスと、予測できないパターンを持つデータ
をキヤツシユ・メモリ中に転送する手段と、キヤツシユ
・メモリ中の選択されたビツトのグループにマスク・ビ
ツトを関係付ける手段と、マスク・ビツトの状態に応答
して、データをシステム・メモリ中に選択的に転送する
手段とを含んでいる。
【００１１】本発明の良好な実施例において、マスク・
ビツトは、ＤＭＡのリソース内のＩ／Ｏキヤツシユ・メ
モリのキヤツシユ・ライン中のデータの各バイトに割り
当てられる。ＤＭＡによるＩ／ＯバスからＩ／Ｏキヤツ
シユ・メモリへのデータ転送は、どのバイトがキヤツシ
ユ・ラインに、実際に書き込まれたかを識別するために
監視される。問題のバイトに関連するマスク・ビツト
は、状態を変更される。例えば、６４バイトのようなキ
ヤツシユ・ライン全体の転送に続いて、６４個の関連マ
スク・ビツトは、書き込まれたキヤツシユ・ラインの全
範囲内のバイトを反映する。若し、キヤツシユ・ライン
全体がＤＭＡサイクルによつて書き込まれたならば、現
在キヤツシユ・ライン中にあるデータは、システム・メ
モリ中に遅延することなく書き込むことができる。他
方、若し、キヤツシユ・ラインが一部だけ書き込まれた
ことを、マスク・ビツトが表示したならば、そのキヤツ
シユ・ラインにおいて変更されなかつたことをマスク・
ビツトによつて識別されたバイトについて、システム・
メモリの補足的な読み取りが開始される。従つて、キヤ
ツシユ・ライン全体によつて反映されるデータの完全さ
は、変わることなく維持される。通常、キヤツシユ・ラ
インのデータのシステム・メモリへの書き込みは、キヤ
ツシユ・ライン・ミスに続いて生じる。代わりに、変更
を反映するマスク・ビツトの定義に従つて選択されたキ
ヤツシユ・ラインからのバイトをシステム・メモリ中に
書き込むことも可能である。この順序（sequence）は、
個々のバイト単位ではなくキヤツシユ・ラインによつて
データの転送を行なう従来の大部分のシステムでは与え
られないであろう。
ビツトは、ＤＭＡのリソース内のＩ／Ｏキヤツシユ・メ
モリのキヤツシユ・ライン中のデータの各バイトに割り
当てられる。ＤＭＡによるＩ／ＯバスからＩ／Ｏキヤツ
シユ・メモリへのデータ転送は、どのバイトがキヤツシ
ユ・ラインに、実際に書き込まれたかを識別するために
監視される。問題のバイトに関連するマスク・ビツト
は、状態を変更される。例えば、６４バイトのようなキ
ヤツシユ・ライン全体の転送に続いて、６４個の関連マ
スク・ビツトは、書き込まれたキヤツシユ・ラインの全
範囲内のバイトを反映する。若し、キヤツシユ・ライン
全体がＤＭＡサイクルによつて書き込まれたならば、現
在キヤツシユ・ライン中にあるデータは、システム・メ
モリ中に遅延することなく書き込むことができる。他
方、若し、キヤツシユ・ラインが一部だけ書き込まれた
ことを、マスク・ビツトが表示したならば、そのキヤツ
シユ・ラインにおいて変更されなかつたことをマスク・
ビツトによつて識別されたバイトについて、システム・
メモリの補足的な読み取りが開始される。従つて、キヤ
ツシユ・ライン全体によつて反映されるデータの完全さ
は、変わることなく維持される。通常、キヤツシユ・ラ
インのデータのシステム・メモリへの書き込みは、キヤ
ツシユ・ライン・ミスに続いて生じる。代わりに、変更
を反映するマスク・ビツトの定義に従つて選択されたキ
ヤツシユ・ラインからのバイトをシステム・メモリ中に
書き込むことも可能である。この順序（sequence）は、
個々のバイト単位ではなくキヤツシユ・ラインによつて
データの転送を行なう従来の大部分のシステムでは与え
られないであろう。
【００１２】
【実施例】図１は、現在のワークステーシヨン・クラス
のコンピユータの機能的アーキテクチヤの高レベルのブ
ロツク図である。この種のコンピユータの代表的な例と
して、ＩＢＭのRISC System/6000がある。全般的に見る
と、システム・メモリ１は、ブランチ・プロセツサ２と
通信し、プロセツサ・キヤツシユ・メモリ３と通信し、
入／出力装置４、即ちＩ／Ｏと通信する。Ｉ／Ｏ、４の
中の装置と、システム・メモリ１との間の通信は、直接
メモリ・アクセス（ＤＭＡ）のリソースを通して行なわ
れる。ＤＭＡのリソースの詳細は公知である。
のコンピユータの機能的アーキテクチヤの高レベルのブ
ロツク図である。この種のコンピユータの代表的な例と
して、ＩＢＭのRISC System/6000がある。全般的に見る
と、システム・メモリ１は、ブランチ・プロセツサ２と
通信し、プロセツサ・キヤツシユ・メモリ３と通信し、
入／出力装置４、即ちＩ／Ｏと通信する。Ｉ／Ｏ、４の
中の装置と、システム・メモリ１との間の通信は、直接
メモリ・アクセス（ＤＭＡ）のリソースを通して行なわ
れる。ＤＭＡのリソースの詳細は公知である。
【００１３】図２に示されており、本発明に従つたコン
ピユータ・アーキテクチヤの実施例の構造は、システム
・バス６をＩ／Ｏバス７から隔離していることが明確に
されていると言う点から見て、図１のアーキテクチヤと
は若干の相異がある。図２において、ＤＭＡのリソース
は、本発明により決められた態様で、Ｉ／Ｏバス７から
システム・メモリ１にデータの転送を行なう複数個の機
能ブロツクに統合されている。本発明のアーキテクチヤ
及び環境の中心は、Ｉ／Ｏキヤツシユ・メモリ９にあ
る。システム・バス６及びＩ／Ｏバス７の間の機能的な
関係の説明を単純化するために、模式的な二重ポート構
成で示すことによつて、Ｉ／Ｏキヤツシユ・メモリ９
は、通常の単一ポート構成の高速度ＲＡＭと考えること
ができる。
ピユータ・アーキテクチヤの実施例の構造は、システム
・バス６をＩ／Ｏバス７から隔離していることが明確に
されていると言う点から見て、図１のアーキテクチヤと
は若干の相異がある。図２において、ＤＭＡのリソース
は、本発明により決められた態様で、Ｉ／Ｏバス７から
システム・メモリ１にデータの転送を行なう複数個の機
能ブロツクに統合されている。本発明のアーキテクチヤ
及び環境の中心は、Ｉ／Ｏキヤツシユ・メモリ９にあ
る。システム・バス６及びＩ／Ｏバス７の間の機能的な
関係の説明を単純化するために、模式的な二重ポート構
成で示すことによつて、Ｉ／Ｏキヤツシユ・メモリ９
は、通常の単一ポート構成の高速度ＲＡＭと考えること
ができる。
【００１４】図２に示したコンピユータ・アーキテクチ
ヤは、Ｉ／Ｏバス７上のバス・マスタ装置としてＩ／Ｏ
装置バス・マスタ８を示しており、これによつてＩ／Ｏ
バス・コントローラ１１にスレーブ・モードの動作を行
なわせる。従つて、Ｉ／Ｏバス・コントローラ１１は、
Micro Channelバスの「マイクロ・チヤネル・インター
フエイス・コントローラ」の公知の動作と同じような動
作態様で、Ｉ／Ｏバス７のスレーブ装置として、Ｉ／Ｏ
キヤツシユ・メモリ９を管理する。また、図２は、プロ
セツサ・バス・コントローラ１３と、ハンドシエイク・
コントローラ１４とを示しており、後者は、Ｉ／Ｏバス
・コントローラ１１の動作と、プロセツサ・バス・コン
トローラ１３の動作との間を調整する役目を果す。
ヤは、Ｉ／Ｏバス７上のバス・マスタ装置としてＩ／Ｏ
装置バス・マスタ８を示しており、これによつてＩ／Ｏ
バス・コントローラ１１にスレーブ・モードの動作を行
なわせる。従つて、Ｉ／Ｏバス・コントローラ１１は、
Micro Channelバスの「マイクロ・チヤネル・インター
フエイス・コントローラ」の公知の動作と同じような動
作態様で、Ｉ／Ｏバス７のスレーブ装置として、Ｉ／Ｏ
キヤツシユ・メモリ９を管理する。また、図２は、プロ
セツサ・バス・コントローラ１３と、ハンドシエイク・
コントローラ１４とを示しており、後者は、Ｉ／Ｏバス
・コントローラ１１の動作と、プロセツサ・バス・コン
トローラ１３の動作との間を調整する役目を果す。
【００１５】マスク・ビツトの使用それ自身は、新規な
発明ではない。例えば、マスク・ビツトは、キヤツシユ
・ラインの制御に関する米国特許第４７１９５６８号、
インストラクシヨン・ワードの圧縮中にゼロ・データ・
フイールドを識別することに関する米国特許第５０５７
８３７号、キヤツシユ・メモリを選択的にパーテイシヨ
ン化することに関する特願昭６３−２５０７６０号及び
ＤＭＡサイクル中にデータを選択的にゲートすることに
関する１９８９年５月のIBM Technical Disclosure Bul
letinの３１巻１２号の２８１頁乃至２８２頁に用いら
れている。然しながら、これらの刊行物は、通常の読み
取り／変更／書き込み（read/modify/write）動作を再
配列し、データの完全さを保持し、かつ、データ転送速
度を高めるために、予期できない（non-predictive）パ
ターンを持つデータのキヤツシユ書き込みに関連してマ
スク・ビツトを使用することを開示していない。
発明ではない。例えば、マスク・ビツトは、キヤツシユ
・ラインの制御に関する米国特許第４７１９５６８号、
インストラクシヨン・ワードの圧縮中にゼロ・データ・
フイールドを識別することに関する米国特許第５０５７
８３７号、キヤツシユ・メモリを選択的にパーテイシヨ
ン化することに関する特願昭６３−２５０７６０号及び
ＤＭＡサイクル中にデータを選択的にゲートすることに
関する１９８９年５月のIBM Technical Disclosure Bul
letinの３１巻１２号の２８１頁乃至２８２頁に用いら
れている。然しながら、これらの刊行物は、通常の読み
取り／変更／書き込み（read/modify/write）動作を再
配列し、データの完全さを保持し、かつ、データ転送速
度を高めるために、予期できない（non-predictive）パ
ターンを持つデータのキヤツシユ書き込みに関連してマ
スク・ビツトを使用することを開示していない。
【００１６】図３は、Ｉ／Ｏバス上に常駐のＩ／Ｏバス
・マスタから、プロセツサのデータ・キヤツシユ・メモ
リに関連するバス上に常駐のシステム・メモリへデータ
・ブロツクを書き込む際の代表的な動作順序を比較する
図である。図３に示した動作の比較を示す図において、
上側の記載は、従来の技術に従つた動作を示しており、
その直ぐ下側の記載は、本発明に従つた「事後要求（po
st-demand）」のメモリ・アクセス動作を示している。
・マスタから、プロセツサのデータ・キヤツシユ・メモ
リに関連するバス上に常駐のシステム・メモリへデータ
・ブロツクを書き込む際の代表的な動作順序を比較する
図である。図３に示した動作の比較を示す図において、
上側の記載は、従来の技術に従つた動作を示しており、
その直ぐ下側の記載は、本発明に従つた「事後要求（po
st-demand）」のメモリ・アクセス動作を示している。
【００１７】先ず、従来の技術に従つたプロシージヤを
考察する。Ｉ／Ｏバス・マスタが、新しいキヤツシユ・
ラインへ連続した書き込み動作をシステム・メモリに対
して開始すると、先ず、キヤツシユ・メモリのコントロ
ーラは、システム・メモリから、キヤツシユ・メモリへ
のキヤツシユ・ラインの読み取り動作を開始する。バス
・マスタのＤＭＡ動作が予期できないから、ＤＭＡ転送
によるＩ／Ｏデータのブロツクは、キヤツシユ・ライン
中の任意のバイトで開始、または終了しうる。これは、
すべてのキヤツシユ・ラインの残りが、システム・メモ
リ中の元のデータを反映し、または元のデータと一致す
ることを必要とする。次に、バス・マスタは、通常の方
法に従つて、キヤツシユ・ラインに１乃至６４バイトの
データを書き込む。その後、後続のキヤツシユ・ミスが
生じると、丁度完了したばかりのキヤツシユ・ラインが
システム・メモリに書き込まれ、システム・メモリか
ら、次に続くキヤツシユ・ラインのキヤツシユ・ライン
読み取り動作が遂行される。図３に示されているよう
に、このプロシージヤは、各キヤツシユ・ラインに対し
て反復される。つまり、各キヤツシユ・ラインは、シス
テム・メモリからキヤツシユ・メモリへ読み取られて、
Ｉ／Ｏバス・マスタからのＩ／Ｏデータによつて変更さ
れ、次に、キヤツシユ・メモリからシステム・メモリに
書き込まれる。この動作順序は、システム・メモリのデ
ータと、キヤツシユ・メモリのデータとが一致している
ことを保証する。
考察する。Ｉ／Ｏバス・マスタが、新しいキヤツシユ・
ラインへ連続した書き込み動作をシステム・メモリに対
して開始すると、先ず、キヤツシユ・メモリのコントロ
ーラは、システム・メモリから、キヤツシユ・メモリへ
のキヤツシユ・ラインの読み取り動作を開始する。バス
・マスタのＤＭＡ動作が予期できないから、ＤＭＡ転送
によるＩ／Ｏデータのブロツクは、キヤツシユ・ライン
中の任意のバイトで開始、または終了しうる。これは、
すべてのキヤツシユ・ラインの残りが、システム・メモ
リ中の元のデータを反映し、または元のデータと一致す
ることを必要とする。次に、バス・マスタは、通常の方
法に従つて、キヤツシユ・ラインに１乃至６４バイトの
データを書き込む。その後、後続のキヤツシユ・ミスが
生じると、丁度完了したばかりのキヤツシユ・ラインが
システム・メモリに書き込まれ、システム・メモリか
ら、次に続くキヤツシユ・ラインのキヤツシユ・ライン
読み取り動作が遂行される。図３に示されているよう
に、このプロシージヤは、各キヤツシユ・ラインに対し
て反復される。つまり、各キヤツシユ・ラインは、シス
テム・メモリからキヤツシユ・メモリへ読み取られて、
Ｉ／Ｏバス・マスタからのＩ／Ｏデータによつて変更さ
れ、次に、キヤツシユ・メモリからシステム・メモリに
書き込まれる。この動作順序は、システム・メモリのデ
ータと、キヤツシユ・メモリのデータとが一致している
ことを保証する。
【００１８】本発明の良好な実施例に従うと、複数個の
マスク・ビツトが作成され、６４バイト長のＩ／Ｏキヤ
ツシユ・ラインの中のデータの特定のバイトに関連付け
られる。マスク・ビツトは、Ｉ／Ｏバス・マスタとシス
テム・メモリとの間のデータ転送動作の順序を再順序付
けするのに用いられる。この新しい動作順序は、図３に
おいて、事後要求メモリ・アクセス順序として示されて
いる。事後要求メモリ・アクセス順序に従つて、キヤツ
シユ・ライン全体のＩ／Ｏデータが、Ｉ／Ｏ装置バス・
マスタ８からＩ／Ｏキヤツシユ・メモリ９に転送され
る。Ｉ／Ｏのキヤツシユ・ライン中のあるバイトに関連
するマスク・ビツトは、キヤツシユ・ライン中の対応す
るバイトが転送動作中に書き込まれると、状態が変更さ
れる。複数のマスク・ビツトは、キヤツシユ・ラインの
バイトのすべてが書き込まれたのか、または、キヤツシ
ユ・ラインの一部分だけが書き込まれたのかを定義す
る。これらのマスク・ビツトの問い合わせは、ルーチン
的には通常のキヤツシユ・ライン・ミスの後に続く。若
し、キヤツシユ・ライン全体が書き込み動作の対象とさ
れているならば、Ｉ／Ｏのキヤツシユ・ラインは、シス
テム・メモリの読取り動作に介入することなく、次のキ
ヤツシユ・ライン・ミスの時にシステム・メモリに書き
込まれる。他方、若し、幾つかのマスク・ビツトだけが
状態を変更され、部分的なキヤツシユ・ラインの書き込
みを反映しているならば、マスク・ビツトは、システム
・メモリからキヤツシユ・ラインへの読み取り動作中
に、どのバイトがマスクされるのかを選択的に定義する
のに用いられる。従つて、キヤツシユ・メモリのマスク
・ビツトは、データ中のどのバイトをシステム・メモリ
からキヤツシユ・ラインに転送する必要があるのかを決
定することと、キヤツシユ・メモリからシステム・メモ
リへの書き込み動作を完全に省略できる場合を確立する
こととの両方に用いられる。前に述べたように、システ
ム・メモリからキヤツシユ・メモリへのデータの読み取
り動作は、相対的には低速度の処理である。システム・
メモリからキヤツシユ・メモリへのキヤツシユ・メモリ
読み取り動作は、ルーチン上はキヤツシユ・ラインの単
位で定形的に行なわれるけれども、バス・アーキテクチ
ヤが本発明に従つて構成された時には、マスク・ビツト
で定義されるバイト・サイズでの転送が考慮される。
マスク・ビツトが作成され、６４バイト長のＩ／Ｏキヤ
ツシユ・ラインの中のデータの特定のバイトに関連付け
られる。マスク・ビツトは、Ｉ／Ｏバス・マスタとシス
テム・メモリとの間のデータ転送動作の順序を再順序付
けするのに用いられる。この新しい動作順序は、図３に
おいて、事後要求メモリ・アクセス順序として示されて
いる。事後要求メモリ・アクセス順序に従つて、キヤツ
シユ・ライン全体のＩ／Ｏデータが、Ｉ／Ｏ装置バス・
マスタ８からＩ／Ｏキヤツシユ・メモリ９に転送され
る。Ｉ／Ｏのキヤツシユ・ライン中のあるバイトに関連
するマスク・ビツトは、キヤツシユ・ライン中の対応す
るバイトが転送動作中に書き込まれると、状態が変更さ
れる。複数のマスク・ビツトは、キヤツシユ・ラインの
バイトのすべてが書き込まれたのか、または、キヤツシ
ユ・ラインの一部分だけが書き込まれたのかを定義す
る。これらのマスク・ビツトの問い合わせは、ルーチン
的には通常のキヤツシユ・ライン・ミスの後に続く。若
し、キヤツシユ・ライン全体が書き込み動作の対象とさ
れているならば、Ｉ／Ｏのキヤツシユ・ラインは、シス
テム・メモリの読取り動作に介入することなく、次のキ
ヤツシユ・ライン・ミスの時にシステム・メモリに書き
込まれる。他方、若し、幾つかのマスク・ビツトだけが
状態を変更され、部分的なキヤツシユ・ラインの書き込
みを反映しているならば、マスク・ビツトは、システム
・メモリからキヤツシユ・ラインへの読み取り動作中
に、どのバイトがマスクされるのかを選択的に定義する
のに用いられる。従つて、キヤツシユ・メモリのマスク
・ビツトは、データ中のどのバイトをシステム・メモリ
からキヤツシユ・ラインに転送する必要があるのかを決
定することと、キヤツシユ・メモリからシステム・メモ
リへの書き込み動作を完全に省略できる場合を確立する
こととの両方に用いられる。前に述べたように、システ
ム・メモリからキヤツシユ・メモリへのデータの読み取
り動作は、相対的には低速度の処理である。システム・
メモリからキヤツシユ・メモリへのキヤツシユ・メモリ
読み取り動作は、ルーチン上はキヤツシユ・ラインの単
位で定形的に行なわれるけれども、バス・アーキテクチ
ヤが本発明に従つて構成された時には、マスク・ビツト
で定義されるバイト・サイズでの転送が考慮される。
【００１９】図２において、Ｉ／Ｏキヤツシユ・メモリ
９の中のデータに関連したマスク・ビツトの作成、記憶
及び使用は、マスク・ビツト論理ブロツク１６と、マス
ク・ビツト・レジスタ１７と、読み取り／書き込み論理
ブロツク１８と、ｎビツト幅のオア・ゲート１９と、ｎ
ビツト幅のアンド・ゲート２１との組み合せで行なわれ
る。データ転送は、キヤツシユ・ライン幅の単位で行な
われる。マスク・ビツト論理ブロツク１６は、Ｉ／Ｏ装
置、バス・マスタ、８によつて転送されたデータの書き
込みアドレスをデコードし、マスク・ビツト・レジスタ
１７について、バイトに関連したビツトを生成する。オ
ア・ゲート１９は、Ｉ／Ｏキヤツシユ・メモリ９中のバ
イトが変更されなかつたことを判定して、システム・メ
モリ１を参照する必要がないことを表示する。アンド・
ゲート２１は、Ｉ／Ｏキヤツシユ・メモリ９のすべての
バイトがＩ／Ｏ装置のバス・マスタ８によつて変更され
たことを判定する。ｎ個のマスク・ビツトすべてが影響
を受けた場合には、システム・メモリ１からの読み取り
サイクルは、省略され、そして、ＤＭＡ動作は、次のキ
ヤツシユ・ライン・ミスの時に、Ｉ／Ｏキヤツシユ・メ
モリ９から、システム・メモリ１へのキヤツシユ・ライ
ン幅の書き込み動作により終了する。その後直ちに、マ
スク・ビツトは元の状態に戻される。若し、幾つかのマ
スク・ビツトだけが状態を変更されており、対応するバ
イトの書き込みがＩ／Ｏキヤツシユ・メモリ９の中に反
映されているならば、Ｉ／Ｏバス・コントローラ１１
は、読み取り／書き込み論理ブロツク１８と協働して、
変更されていないビツト状態を持つバイト位置を選択的
にイネーブルする。システム・メモリ１からＩ／Ｏキヤ
ツシユ・メモリ９への上述のようなデータの選択的な読
み取り動作が完了されて、キヤツシユ・ライン・ミスが
発生した後、Ｉ／Ｏキヤツシユ・メモリ９中のキヤツシ
ユ・ラインのデータは、システム・メモリ１に転送さ
れ、そして、マスク・ビツト論理ブロツク１６は、次に
続くＩ／Ｏ装置８からキヤツシユ・ラインのデータ転送
中にプロセツサ・バス・コントローラ１３によつてリセ
ツトされる。
９の中のデータに関連したマスク・ビツトの作成、記憶
及び使用は、マスク・ビツト論理ブロツク１６と、マス
ク・ビツト・レジスタ１７と、読み取り／書き込み論理
ブロツク１８と、ｎビツト幅のオア・ゲート１９と、ｎ
ビツト幅のアンド・ゲート２１との組み合せで行なわれ
る。データ転送は、キヤツシユ・ライン幅の単位で行な
われる。マスク・ビツト論理ブロツク１６は、Ｉ／Ｏ装
置、バス・マスタ、８によつて転送されたデータの書き
込みアドレスをデコードし、マスク・ビツト・レジスタ
１７について、バイトに関連したビツトを生成する。オ
ア・ゲート１９は、Ｉ／Ｏキヤツシユ・メモリ９中のバ
イトが変更されなかつたことを判定して、システム・メ
モリ１を参照する必要がないことを表示する。アンド・
ゲート２１は、Ｉ／Ｏキヤツシユ・メモリ９のすべての
バイトがＩ／Ｏ装置のバス・マスタ８によつて変更され
たことを判定する。ｎ個のマスク・ビツトすべてが影響
を受けた場合には、システム・メモリ１からの読み取り
サイクルは、省略され、そして、ＤＭＡ動作は、次のキ
ヤツシユ・ライン・ミスの時に、Ｉ／Ｏキヤツシユ・メ
モリ９から、システム・メモリ１へのキヤツシユ・ライ
ン幅の書き込み動作により終了する。その後直ちに、マ
スク・ビツトは元の状態に戻される。若し、幾つかのマ
スク・ビツトだけが状態を変更されており、対応するバ
イトの書き込みがＩ／Ｏキヤツシユ・メモリ９の中に反
映されているならば、Ｉ／Ｏバス・コントローラ１１
は、読み取り／書き込み論理ブロツク１８と協働して、
変更されていないビツト状態を持つバイト位置を選択的
にイネーブルする。システム・メモリ１からＩ／Ｏキヤ
ツシユ・メモリ９への上述のようなデータの選択的な読
み取り動作が完了されて、キヤツシユ・ライン・ミスが
発生した後、Ｉ／Ｏキヤツシユ・メモリ９中のキヤツシ
ユ・ラインのデータは、システム・メモリ１に転送さ
れ、そして、マスク・ビツト論理ブロツク１６は、次に
続くＩ／Ｏ装置８からキヤツシユ・ラインのデータ転送
中にプロセツサ・バス・コントローラ１３によつてリセ
ツトされる。
【００２０】図２に示したアーキテクチヤの実施例の特
徴は多面性を持つている。第１の特徴は、Ｉ／Ｏ装置の
バス・マスタからのデータの転送中に、システム・メモ
リからＩ／Ｏキヤツシユ・メモリへのデータの読み取り
の時間を最小にすることである。この読み取り時間の短
縮は、キヤツシユ・ライン全体が変更されたことをマス
ク・ビツトが反映した時に、読み取りサイクルを完全に
省略することにより達成されるか、或は、最小片（mini
mum fraction）のキヤツシユ・ラインにまで、読み取り
サイクルの期間を短縮することによつて達成される。更
に、若し、Ｉ／Ｏ装置からの、所謂データ転送がキヤツ
シユ・ラインの実際の書き込みを生じなければ、システ
ム・メモリからの関連読み取り動作は省略される。
徴は多面性を持つている。第１の特徴は、Ｉ／Ｏ装置の
バス・マスタからのデータの転送中に、システム・メモ
リからＩ／Ｏキヤツシユ・メモリへのデータの読み取り
の時間を最小にすることである。この読み取り時間の短
縮は、キヤツシユ・ライン全体が変更されたことをマス
ク・ビツトが反映した時に、読み取りサイクルを完全に
省略することにより達成されるか、或は、最小片（mini
mum fraction）のキヤツシユ・ラインにまで、読み取り
サイクルの期間を短縮することによつて達成される。更
に、若し、Ｉ／Ｏ装置からの、所謂データ転送がキヤツ
シユ・ラインの実際の書き込みを生じなければ、システ
ム・メモリからの関連読み取り動作は省略される。
【００２１】ＤＭＡデータの大部分のデータ・ブロツク
は、単一のキヤツシユ・ラインよりも遥かに大きいの
で、キヤツシユ・メモリを介するデータ転送を再順序付
けしてシステム・メモリの読み取りサイクルを省略する
上でマスク・ビツトを使用することは、非常に有用であ
ることが判つた。従つて、データのブロツクが大きけれ
ば大きい程、本発明により与えられる利益は大きくな
る。本発明の技術的範囲は、図２に示したプロセツサの
キヤツシユ・メモリ３を通るプロセツサ１２とシステム
・メモリ１の間のデータ転送のように、Ｉ／Ｏ装置とシ
ステム・メモリとの間のデータ転送以外のデータ転送、
つまり、上述の実施例以外のデータ転送もカバーするも
のである。
は、単一のキヤツシユ・ラインよりも遥かに大きいの
で、キヤツシユ・メモリを介するデータ転送を再順序付
けしてシステム・メモリの読み取りサイクルを省略する
上でマスク・ビツトを使用することは、非常に有用であ
ることが判つた。従つて、データのブロツクが大きけれ
ば大きい程、本発明により与えられる利益は大きくな
る。本発明の技術的範囲は、図２に示したプロセツサの
キヤツシユ・メモリ３を通るプロセツサ１２とシステム
・メモリ１の間のデータ転送のように、Ｉ／Ｏ装置とシ
ステム・メモリとの間のデータ転送以外のデータ転送、
つまり、上述の実施例以外のデータ転送もカバーするも
のである。
【００２２】
【発明の効果】キヤツシユ・メモリ及びシステム・メモ
リを備えたコンピユータ・システムにおいて、データの
完全さに対して妥協することなく、かつ、プロセツサの
バスを不当に長時間の間占用することなく、予測できな
いパターンを持つデータを、キヤツシユ・メモリに転送
することのできる装置及び方法を与える。
リを備えたコンピユータ・システムにおいて、データの
完全さに対して妥協することなく、かつ、プロセツサの
バスを不当に長時間の間占用することなく、予測できな
いパターンを持つデータを、キヤツシユ・メモリに転送
することのできる装置及び方法を与える。
【図面の簡単な説明】
【図１】本発明が適用されるコンピユータ・アーキテク
チヤの高レベルのブロツク図である。
チヤの高レベルのブロツク図である。
【図２】本発明のＤＭＡ装置による実施例を示すブロツ
ク図である。
ク図である。
【図３】メモリ・アクセスについて、本発明の方法のス
テツプと、従来の方法のステツプとを対比するための図
である。
テツプと、従来の方法のステツプとを対比するための図
である。
１ システム・メモリ ２ ブランチ・プロセツサのキヤシユ・メモリ ３ プロセツサのキヤシユ・メモリ ４ 入／出力装置（Ｉ／Ｏ） ６ システム・バス ７ Ｉ／Ｏバス ８ Ｉ／Ｏ装置のバス・マスタ ９ Ｉ／Ｏキヤツシユ・メモリ １１ Ｉ／Ｏバス・コントローラ １２ プロセツサ １３ プロセツサ・バス・コントローラ １４ ハンドシエーク・コントローラ １６ マスク・ビツト論理ブロツク １７ マスク・ビツト・レジスタ １８ 読み取り／書き込み論理ブロツク １９ オア・ゲート ２１ アンド・ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スディール・ダワン アメリカ合衆国テキサス州、オースチン、 サンズ・ソウチ・プレース 10600 (72)発明者 ダビッド・ウイリアム・シーゲル アメリカ合衆国テキサス州、オースチン、 ブル・オーク 3801
Claims (9)
- 【請求項１】 キヤツシユ・メモリを含むコンピユータ
のシステム・メモリへのデータ転送を制御するシステム
において、 上記システム・メモリ及び上記キヤツシユ・メモリに接
続されたバスと、 上記キヤツシユ・メモリとＩ／Ｏ装置とに接続されたＩ
／Ｏバスと、 予期できないパターンのデータを上記キヤツシユ・メモ
リに転送する第１の転送手段と、 マスク・ビツトの状態を、上記キヤツシユ・メモリ中の
複数のグループからなるデータ単位より選択されたビツ
ト・グループの変更内容と関係付ける手段と、 選択的に上記マスク・ビツトの状態に応答して、システ
ム・メモリからキヤツシユ・メモリにデータを転送する
第２の転送手段とを含むデータ転送制御システム。 - 【請求項２】 上記第２の転送手段は、全マスク・ビツ
トの状態が一致した時に、システム・メモリからの読み
取り動作を省略する、請求項１に記載のデータ転送制御
システム。 - 【請求項３】 上記第２の転送手段は、システム・メモ
リからキヤツシユ・メモリへ、ビツト・グループ単位で
選択的にデータを転送する、請求項２に記載のデータ転
送制御システム。 - 【請求項４】 上記第２の転送手段は、キヤツシユ・メ
モリからシステム・メモリへ、ビツト・グループ単位で
選択的にデータを転送する、請求項２に記載のデータ転
送制御システム。 - 【請求項５】 上記データ単位はキヤツシユ・ラインに
対応する、請求項３に記載のデータ転送制御システム。 - 【請求項６】 マスク・ビツトはバイト幅のビツト・グ
ループについて関連付けられる、請求項５に記載のデー
タ転送制御システム。 - 【請求項７】 キヤツシユ・メモリを介してシステム・
メモリにデータ転送を行なうコンピユータ・システムの
動作方法において、 予測できないパターンのデータをプロセツサのキヤツシ
ユ・メモリに転送するステツプと、 キヤツシユ・メモリに転送される複数のグループよりな
るデータ単位中の選択されたビツト・グループに関連す
るマスク・ビツトを生成するステツプと、 マスク・ビツトの状態に基づいて、システム・メモリか
らキヤツシユ・メモリに選択的にデータを転送するステ
ツプとを含むコンピユータ・システムの動作方法。 - 【請求項８】 複数のグループからなるデータ単位は、
キヤツシユ・ラインに対応する、請求項７に記載のコン
ピユータ・システムの動作方法。 - 【請求項９】 マスク・ビツトはバイト・サイズのビツ
ト・グループについて関連付けられる、請求項８に記載
のコンピユータ・システムの動作方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/871,322 US5491811A (en) | 1992-04-20 | 1992-04-20 | Cache system using mask bits to recorder the sequences for transfers of data through cache to system memory |
| US871322 | 1997-06-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683703A true JPH0683703A (ja) | 1994-03-25 |
| JP2601979B2 JP2601979B2 (ja) | 1997-04-23 |
Family
ID=25357199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5011756A Expired - Lifetime JP2601979B2 (ja) | 1992-04-20 | 1993-01-27 | データ転送制御装置及びコンピュータ・システムの動作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5491811A (ja) |
| EP (1) | EP0567243A1 (ja) |
| JP (1) | JP2601979B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007096981A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | 記録制御装置および記録制御方法 |
| JP2023142458A (ja) * | 2022-03-25 | 2023-10-05 | 株式会社日立製作所 | 制御装置及び制御システム |
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|---|---|---|---|---|
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| US5636365A (en) * | 1993-10-05 | 1997-06-03 | Nec Corporation | Hierarchical buffer memories for selectively controlling data coherence including coherence control request means |
| DE4423559A1 (de) * | 1993-11-09 | 1995-05-11 | Hewlett Packard Co | Datenverbindungsverfahren und Vorrichtung für Multiprozessor-Computersysteme mit gemeinsamem Speicher |
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| JPH0916470A (ja) | 1995-07-03 | 1997-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| US5872941A (en) * | 1996-06-05 | 1999-02-16 | Compaq Computer Corp. | Providing data from a bridge to a requesting device while the bridge is receiving the data |
| US6108741A (en) * | 1996-06-05 | 2000-08-22 | Maclaren; John M. | Ordering transactions |
| US6035362A (en) * | 1996-06-05 | 2000-03-07 | Goodrum; Alan L. | Storing data associated with one request while continuing to store data associated with a previous request from the same device |
| US5903906A (en) * | 1996-06-05 | 1999-05-11 | Compaq Computer Corporation | Receiving a write request that allows less than one cache line of data to be written and issuing a subsequent write request that requires at least one cache line of data to be written |
| US5987539A (en) * | 1996-06-05 | 1999-11-16 | Compaq Computer Corporation | Method and apparatus for flushing a bridge device read buffer |
| US6055590A (en) * | 1996-06-05 | 2000-04-25 | Compaq Computer Corporation | Bridge circuit comprising independent transaction buffers with control logic adapted to store overflow data in second buffer when transaction size exceeds the first buffer size |
| US6052513A (en) * | 1996-06-05 | 2000-04-18 | Compaq Computer Corporation | Multi-threaded bus master |
| US6075929A (en) * | 1996-06-05 | 2000-06-13 | Compaq Computer Corporation | Prefetching data in response to a read transaction for which the requesting device relinquishes control of the data bus while awaiting data requested in the transaction |
| US6021480A (en) * | 1996-06-05 | 2000-02-01 | Compaq Computer Corporation | Aligning a memory read request with a cache line boundary when the request is for data beginning at a location in the middle of the cache line |
| US6138192A (en) * | 1996-12-31 | 2000-10-24 | Compaq Computer Corporation | Delivering a request to write or read data before delivering an earlier write request |
| US7035981B1 (en) * | 1998-12-22 | 2006-04-25 | Hewlett-Packard Development Company, L.P. | Asynchronous input/output cache having reduced latency |
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