JP2002304880A - 回り込み電流を阻止する共有デバイスを含むクロスポイントメモリアレイ - Google Patents

Abstract

(57)【要約】 【目的】ＭＲＡＭなどの抵抗クロスポイントメモリセル
アレイ中で、選択されていないメモリセルを流れる回り
込み電流を阻止することによって、選択されているセル
を流れる電流レベルをセンスアンプ２４が判断しにくく
なることがないようにする。 【構成・作用】メモリセルのグループ毎に、ワード線１
４とグループ間に阻止用のダイオード２２を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報記憶装置に関
する。より詳細には、本発明は抵抗クロスポイントメモ
リセルアレイを含むデータ記憶装置に関する。

【０００２】

【従来の技術】スピン依存トンネリング（ＳＤＴ）接合
の抵抗クロスポイントアレイと、ＳＤＴ接合の行に沿っ
て延在するワード線と、ＳＤＴ接合の列に沿って延在す
るビット線を有する磁気ランダムアクセスメモリ（Magn
etic Random Access Memory）（ＭＲＡＭ）の例を考え
る。各ＳＤＴ接合は、ワード線とビット線との交点（ク
ロスポイント）に配置される。各ＳＤＴ接合の磁化は、
どの時点においても、２つの安定した向き（orientatio
n）のうちの１つをとる。これらの安定した向き、すな
わち平行および逆平行は、「０」および「１」の論理値
を表す。そして、磁化の向きは、ＳＤＴ接合の抵抗に影
響する。ＳＤＴ接合の抵抗は、磁化の向きが平行である
場合は第１の値（Ｒ）であり、磁化の向きが逆平行であ
る場合は（Ｒ＋ΔＲ）である。ＳＤＴ接合の磁化の向
き、従ってその論理値は、その抵抗状態を検知すること
によって読取ることができる。

【０００３】抵抗クロスポイントアレイの１つのＳＤＴ
接合の抵抗状態の検知は信頼性が低い可能性がある。ア
レイのＳＤＴ接合はすべて多くの平行経路を介して互い
に連結される。この１つの交点で観測される抵抗は、当
該交点におけるＳＤＴ接合の抵抗を他の行および列のＳ
ＤＴ接合の抵抗が並列にしたものと等しい。

【０００４】更に、検知されているＳＤＴ接合が、記憶
された磁化のために異なる抵抗状態を有する場合、小さ
な差動電圧が発生する場合がある。この小さい差動電圧
により、寄生、つまり「回り込み（sneak path）」電流
がもたらされることがある。寄生電流は抵抗状態の検知
を妨害することがある。

【０００５】図１に寄生電流を示す。選択されたＳＤＴ
接合が第１の抵抗器１２ａで表され、選択されていない
ＳＤＴ接合が第２、第３および第４の抵抗器１２ｂ、１
２ｃおよび１２ｄで表される。選択されたＳＤＴ接合
は、選択されたワード線１４およびビット線１６の交点
にある。第２の抵抗器１２ｂは、選択されたビット線１
６に沿った選択されていないＳＤＴ接合を表し、第３の
抵抗器１２ｃは、選択されたワード線１４に沿った選択
されていないＳＤＴ接合を表し、第４の抵抗器１２ｄ
は、残りのＳＤＴ接合を表す。例えば、ＳＤＴ接合１２
のすべてが約Ｒの公称の抵抗を有し、アレイ１０がｎ行
およびｍ列を有する場合、第２の抵抗器１２ｂは、約Ｒ
／（ｎ−１）の抵抗を有し、第３の抵抗器１２ｃは、約
Ｒ／（ｍ−１）の抵抗を有し、第４の抵抗器１２ｄは、
約Ｒ／［（ｎ−１）（ｍ−１）］の抵抗を有する。

【０００６】

【発明が解決しようとする課題】読出し動作中、第１の
抵抗器１２ａは、選択されたビット線１６に動作電位Ｖ
sを印加し、選択されたワード線１４に接地電位を印加
することによって選択することができる。その結果、セ
ンス電流Ｉsが第１の抵抗器１２ａを流れる。しかしな
がら、第２、第３および第４の抵抗器１２ｂ、１２ｃお
よび１２ｄもまた動作電位Ｖsと接地電位との間に結合
されている。従って、回り込み電流Ｓ１、Ｓ２およびＳ
３が第２、第３および第４の抵抗器１２ｂ、１２ｃおよ
び１２ｄを流れることがある。更に、第２、第３および
第４の抵抗器１２ｂ、１２ｃおよび１２ｄの抵抗は、選
択された（第１の）抵抗器１２ａの抵抗よりかなり小さ
い。従って、回り込み電流Ｓ１、Ｓ２およびＳ３はセン
ス電流Ｉsより大きい。このような回り込み電流Ｓ１、
Ｓ２およびＳ３は、選択されたＳＤＴ接合における読出
し動作に当たって、センス電流Ｉsをわかりにくくする
ことがある。

【０００７】ＭＲＡＭデバイスにおいてメモリ素子の抵
抗状態を確実に検知する必要がある。より一般的には、
抵抗クロスポイントメモリセルアレイにおいてメモリ素
子の抵抗状態を確実に検知する必要がある。

【０００８】

【課題を解決するための手段】本発明の１つの態様によ
れば、ランダムアクセスメモリ装置は、メモリ素子の抵
抗クロスポイントアレイと、メモリ素子に結合された回
り込み阻止デバイスを有する。阻止デバイスは、メモリ
素子のグループによって共有される。本発明の他の態様
および利点は、本発明の原理を例として示す、添付図面
を使って行われる以下の詳細な説明から明らかとなろ
う。

【０００９】

【発明の実施の形態】例示の目的で図面に示すように、
本発明は、メモリ素子の抵抗クロスポイントアレイと読
出し動作中にアレイ中で回り込み電流を阻止することが
できる複数のデバイス（例えば、ダイオード、トランジ
スタ）とを備えるＭＲＡＭデバイスによって具現化され
る。これらの阻止デバイスは、複数のメモリ素子によっ
て共有される。阻止デバイスを共有することにより、メ
モリ素子用の個別の阻止デバイスより効率的なレイアウ
トが提供される。また、阻止デバイスを共有することに
より、より大きな電流容量が提供される。

【００１０】図２を参照すると、ＭＲＡＭデバイス８
は、メモリ素子１２の抵抗クロスポイントアレイ１０を
有する。メモリ素子１２は行および列で構成され、行は
ｙ方向に沿って延在し、列はｘ方向に沿って延在する。
ＭＲＡＭデバイス８の説明を簡略化するために、比較的
少ないメモリ素子１２のみを示す。実際には、いかなる
サイズのアレイを使用してもよい。

【００１１】ワード線として機能するトレース１４は、
アレイ１０の一方の側の平面内でｘ方向に沿って延在す
る。ビット線として作用するトレース１６は、アレイ１
０の他方の側の平面内でｙ方向に沿って延在する。アレ
イ１０の各行に対して１本のワード線１４とアレイ１０
の各列に対して１本のビット線１６があってもよい。各
メモリ素子１２は、ワード線１４とビット線１６との交
点（クロスポイント）に配置される。

【００１２】メモリ素子１２は、ＳＤＴ接合かまたは他
のタイプの磁気トンネル接合であってもよい。各ＳＤＴ
接合の抵抗は、その磁化の向きが平行である場合は第１
の値（Ｒ）であり、磁化の向きが逆平行である場合は第
２の値（Ｒ＋ΔＲ）である。

【００１３】図３を参照すると、磁気トンネル接合は、
絶縁トンネル障壁１２ｃによって分離される固定層(ピ
ン留め層、pinned layer)１２ａおよび自由層(free lay
er)１２ｂを含む。固定層１２ａは、固定層１２aの面内
に配向されているが、関心のある範囲内の印加磁界存在
下では回転しないように固定された磁化を有する。自由
層１２ｂは、自由層１２ｂの平面内で２方向のいずれに
も配向することができる磁化の向きを有する。固定層１
２ａと自由層１２ｂの磁化が同じ向きである場合、向き
は平行である。固定層１２ａと自由層１２ｂの磁化が反
対の向きである場合、向きは逆平行である。

【００１４】絶縁トンネル障壁１２ｃにより、固定層１
２ａと自由層１２ｂの間に量子力学的トンネリングが生
起する。このトンネリング現象は電子スピン依存であ
り、磁気トンネル接合の抵抗を固定層１２ａと自由層１
２ｂの磁化の向きの関数にする。

【００１５】ここで図２に戻ると、ＭＲＡＭデバイス８
はまた、読出しおよび書込み動作中にワード線１４を選
択する行デコーダ１８を有する。更に、ＭＲＡＭデバイ
ス８は、列デコーダ１９と、それに関連する読出し／書
込み回路２０を有する。読出し／書込み回路２０は、読
出し動作中には選択されたメモリ素子１２の抵抗を検知
し、書込み動作中には選択されたメモリ素子１０の磁化
の向きを設定する。

【００１６】更に、ＭＲＡＭデバイス８は、メモリ素子
に接続される複数のダイオード２２を有する。各ダイオ
ード２２はメモリ素子のグループによって共有される。
図２は、たまたま３つのメモリ素子１２でできたグルー
プ内で共有されている各ダイオード２２を示す。しかし
ながら、各グループのメモリ素子１２の数はそのように
は限定されない。すなわち、各グループは、メモリ素子
１２を３つより多く有していても少なく有していてもよ
い。

【００１７】読出し／書込み回路２０は、センスアンプ
２４の複数のグループを含む。各グループ内のセンスア
ンプ２４の数は、グループ毎のメモリ素子１２の数に対
応してもよい。例えば、３つのセンスアンプ２４は３つ
のメモリ素子１２のグループに対応し、読出し動作中、
列デコーダ１９は、３つのセンスアンプ２４を選択され
た３つのメモリ素子１２のグループに接続する。

【００１８】ここで更に図４を参照すると、図４は、第
１のタイプの読出し動作に対して構成されたアレイ１０
を示す。読出し動作中、行デコーダ１８は、選択された
ワード線１４に動作電位（Ｖ）を印加し、センスアンプ
２４は、選択されたビット線１６に基準電位を印加し、
それによってセンス電流が共有されたダイオード２２及
び選択されたメモリ素子１２に流れる。センスアンプ２
４は、その電流を検知することにより抵抗状態を判断
し、従って選択されたメモリ素子１２の記憶された論理
値を判断する。ダイオード２２は、いかなる回り込み電
流も読出し動作を妨害しないようにする。センスアンプ
２４の複数のグループを複数のビット線１６に接続する
ことによって、メモリ素子１２の複数のグループを同時
に検知してもよい。

【００１９】ここで、図５を参照すると、図５は、第２
のタイプの読出し動作に対して構成されたメモリアレイ
５０を示す。読出し動作中、動作電位（Ｖ）が選択され
たビット線１６に印加され、センスアンプ２４はワード
線１４に接続される。選択されたビット線１６に接続さ
れた複数のダイオード２２のアノードは同じ電位であ
る。その結果、電流は、選択されたビット線１６に接続
されたメモリ素子１２によってのみ導通される。これら
の電流は、関連するダイオード２２を通り関連するセン
スアンプ２４まで、相互の干渉なしに流れる。センスア
ンプ２４は電流の大きさを検知し、選択されたメモリ素
子１２の抵抗（従って論理）状態を判断する。各ダイオ
ード２２が唯一のメモリ素子からの電流を導通させるた
め、メモリ素子１２およびダイオード２２のサイズを縮
小して、より高密度の設計をもたらすことができる。

【００２０】ここで、図６を参照すると、同図は第１の
共有ダイオード構成を示す。シリコン基板（図示せず）
上に底部導体（例えばワード線）１４が形成され、底部
導体１４の上には半導体層（例えばシリコンまたはアモ
ルファスシリコンの層）が形成される。共有されるダイ
オード２２がこの半導体層中に形成され、ダイオード２
２の上部には中間導電層２６が形成される。絶縁アイラ
ンド２８が、ダイオード２２および中間導電層２６を分
離する。

【００２１】メモリ素子１２は、中間導電層２６の上部
に形成される。図６には、各ダイオード２２について５
つのメモリ素子１２からなるグループを示す。メモリ素
子１２の上には上部導体（例えば、ビット線）１６が形
成される。アルミニウムまたは銅等の金属から作成され
てもよい中間導電層２６により、同じダイオード２２を
共有する複数のメモリ素子１２が同じ電位にあることを
保証する。中間導電層２６は、上部導体１４および底部
導体１６より薄く作成されてもよい。

【００２２】各ダイオード２２は、ｎ型シリコン層２２
ａとｐ型シリコン層２２ｂを有する。共有される各々の
ダイオード２２は、それが対応するグループ中の全ての
メモリ素子１１にまたがっている。

【００２３】共有ダイオード構成は、メモリセル毎に１
つのダイオードを有する構成よりも領域が効率的であ
る。更に、電流容量が向上する。

【００２４】ここで、図７を参照すると、図７は、第２
の共有ダイオード構成を示す。シリコン基板上に底部導
体１４が形成され、底部導体１４の上に共有されるダイ
オード２２が形成される。共有されるダイオード２２の
上には中間層が形成されない。その代りに、各ダイオー
ド２２の上に共通のつまり共有される固定層１１２ａが
形成され、固定層１１２ａを横切って共通のつまり共有
されるトンネル障壁１１２ｃが形成される。絶縁アイラ
ンド２８がダイオード２２および共有される固定層１１
２ａを分離する。共有されるトンネル障壁１１２ｃの上
には個々の自由層１２ｂが形成され、自由層１２ｂの上
にはワード線１６が形成される。

【００２５】図６および図７に示すように、共有される
ダイオード２２は、底部導体１４をメモリ素子１２、１
１２から更に遠ざける。書込み動作中の磁界の実質的な
損失を避けるために、底部導体１４は、ニッケル−鉄
（ＮｉＦｅ）等の材料１４ａでクラッディングしてもよ
い（図８参照）。クラッディング１４ａは、書込み磁界
をメモリ素子１２、１１２に向ける。

【００２６】ここで図９を参照すると、図９は、抵抗ク
ロスポイントメモリセルアレイの複数のレベルつまり面
１５２を有するチップ１５０を示す。各面１５２は、回
り込み電流を阻止する共有されたダイオードを有する。
これらの面１５２は基板１５４上に積層され、絶縁材料
（例えば、アルミナ、ガラス）によって分離される。ダ
イオードは、アモルファス半導体材料で作成されてもよ
く、これらは銅等の導体上に形成することができる。

【００２７】読出しおよび書込み回路は、基板１５４上
に製作されてもよい。読出しおよび書込み回路は、読出
しおよび書込みを行うレベルを選択する追加のマルチプ
レクサを有してもよい。

【００２８】本発明は、同じダイオードを共有する３つ
または５つのメモリ素子に限定されない。他のサイズの
ダイオードグループが同じダイオードを共有してもよ
い。

【００２９】本発明は、上述した検知方式に限定されな
い。メモリ素子は任意の方法で検知を行うことができ
る。

【００３０】本発明は、磁気トンネル接合メモリ素子に
限定されない。他のタイプの薄膜素子を使用してもよ
い。例えば、メモリ素子はポリマメモリ素子または強磁
性体メモリ素子であってもよい。

【００３１】本発明は、回り込み電流を阻止するダイオ
ードに限定されない。他のタイプの阻止デバイスを使用
してもよい。例えば、ダイオードの代りにトランジスタ
を使用してもよい。図１０を参照すると、メモリアレイ
２１０は、ｍ本のワード線２１４と、ｎ本のビット線２
１６と、ｎ×ｍ個のメモリ素子２１２を含む。各トラン
ジスタ２２２は、３つのメモリ素子２１２のグループに
よって共有されるように示されている。各メモリ素子２
１２は、ビット線２１６とその共有されたトランジスタ
２２２のドレインの間に接続される。各トランジスタ２
２２のゲートはワード線２１４に接続され、各トランジ
スタ２２２のソースは動作電位（Ｖ）を受取る。読出し
動作中、電圧（Ｖsel）が選択されたワード線２１４に
印加され、それによって選択されたワード線２１４に接
続されるトランジスタ２２２がオンとなる。各グループ
に対して１本のビット線２１６が選択され、対応するセ
ンスアンプ２２４によって各選択されたビット線２１６
に対して基準電位が印加される。これらのセンス電流
は、相互に干渉することなしに、トランジスタ２２２及
びそれに関連するセンスアンプ２２４を流れる。センス
アンプ２２４は電流の大きさを検知し、メモリ素子２１
２の抵抗（従って論理）状態を判断する。

【００３２】本発明は、上に説明し示した特定の実施の
形態に限定されるのではなく、特許請求の範囲に従って
解釈される。

【００３３】以下に本発明の実施態様の例を列挙する。

【００３４】〔実施態様１〕以下の(a)及び(b)を設けた
情報記憶装置（８）： (a) メモリ素子（１２）の抵抗クロスポイントアレイ
（１０）； (b) 前記メモリ素子（１２）のグループに結合されかつ
それらによって共有される回り込み電流（sneak path c
urrent）阻止デバイス（２２、２２２）。

【００３５】〔実施態様２〕前記阻止デバイスはダイオ
ード（２２）を含むことを特徴とする実施態様１記載の
装置。

【００３６】〔実施態様３〕前記ダイオード（２２）は
互いに反対極性の第１および第２の半導体層（２２ａ、
２２ｂ）を含み、前記半導体層の各々は、前記グループ
中の前記メモリ素子（１２）のすべてに渡って広がるこ
とを特徴とする実施態様２記載の装置。

【００３７】〔実施態様４〕前記阻止デバイスはトラン
ジスタ（２２）を含むことを特徴とする実施態様１記載
の装置。

【００３８】〔実施態様５〕前記メモリ素子（１２）は
磁気トンネル接合（１２ａ、１２ｂ、１２ｃ）であるこ
とを特徴とする実施態様１記載の装置。

【００３９】〔実施態様６〕前記阻止デバイス上に導電
層（２６）を設け、前記グループの前記メモリ素子（１
２）は前記導電層（２６）の上にあることを特徴とする
実施態様１記載の装置。

【００４０】〔実施態様７〕前記グループの前記メモリ
素子（１２）は前記阻止デバイス（２２）と直接接触す
ることを特徴とする実施態様１記載の装置。

【００４１】〔実施態様８〕前記グループの前記メモリ
素子（１２）は、前記阻止デバイス（２２）と直接接触
する共有固定層（１１２ａ）と、前記共有固定層（１１
２ａ）の上の共有トンネル障壁（１１２ｃ）と、前記共
有トンネル障壁（１１２ｃ）上の個々の自由層（１２
ｂ）とを含むことを特徴とする実施態様７記載の装置。

【００４２】〔実施態様９〕メモリ素子（１２）の追加
のグループとそれらの対応する阻止デバイス（２２、２
２２）が前記情報記憶装置（１５０）の少なくとも１つ
の追加の面（１５２）上に形成され、前記阻止デバイス
（２２、２２２）はアモルファス材料から作成されるこ
とを特徴とする実施態様１記載の装置。

【図面の簡単な説明】

【図１】従来技術による抵抗クロスポイントアレイにお
ける「回り込み」電流を示す図である。

【図２】共有ダイオードクロスポイントメモリアレイを
示す簡略化された図である。

【図３】アレイのメモリ素子の磁化の向きを示す図であ
る。

【図４】第１のタイプの読出し動作に対して構成される
場合のメモリアレイを示す図である。

【図５】第２のタイプの読出し動作に対して構成される
メモリアレイを示す図である。

【図６】第１の共有ダイオード構成の断面図である。

【図７】第２の共有ダイオード構成の断面図である。

【図８】書込み電流によって誘導される磁界を強化する
磁性物質を有する導体クラッドを示す図である。

【図９】共有ダイオードクロスポイントメモリアレイの
複数の面を有するチップを示す図である。

【図１０】共有トランジスタクロスポイントメモリアレ
イを示す簡略化された図である。

【符号の説明】

８：ＭＲＡＭデバイス １０：抵抗クロスポイントアレイ １２：メモリ素子 １２ａ、１１２ａ：固定層 １２ｂ：自由層 １２ｃ、１１２ｃ：絶縁トンネル障壁 ２２：ダイオード ２２ａ：ｎ型シリコン層 ２２ｂ：ｐ型シリコン層 ２６：中間導電層 １５０：チップ １５２：面 ２２２：トランジスタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 BS37 FZ10 JA32 JA33 JA36 JA37 LA12 LA16

Claims (1)

【特許請求の範囲】
1. 【請求項１】以下の(a)及び(b)を設けた情報記憶装置： (a) メモリ素子の抵抗クロスポイントアレイ； (b) 前記メモリ素子のグループに結合されかつそれらに
   よって共有される回り込み電流阻止デバイス。