JP2002368109A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002368109A JP2002368109A JP2001172211A JP2001172211A JP2002368109A JP 2002368109 A JP2002368109 A JP 2002368109A JP 2001172211 A JP2001172211 A JP 2001172211A JP 2001172211 A JP2001172211 A JP 2001172211A JP 2002368109 A JP2002368109 A JP 2002368109A
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- semiconductor device
- layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
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- Semiconductor Integrated Circuits (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】
【課題】簡単な構成で占有面積が小さく、かつ応答特性
が良好な半導体装置の提供。 【解決手段】シリコン基板１と第２の電極層７が直接接
続され、第１の電極層５と第２の電極層７及びシリコン
基板１との間に、第１の絶縁層８及び第２の絶縁層６が
介在した複数個のキャパシタを有する半導体装置。
が良好な半導体装置の提供。 【解決手段】シリコン基板１と第２の電極層７が直接接
続され、第１の電極層５と第２の電極層７及びシリコン
基板１との間に、第１の絶縁層８及び第２の絶縁層６が
介在した複数個のキャパシタを有する半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、簡単な構成を有す
る半導体装置及びその製造方法に関するものである。
る半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】図１０は、従来の半導体装置の構造を示
す断面図である。
す断面図である。
【０００３】従来の、半導体装置は、図１０に示すごと
く、シリコン基板１１上に第１の絶縁層１２が形成さ
れ、この第１の絶縁層１２の所定部分に第１のポリシリ
コン膜からなる第１の電極層１３が設けられている。ま
た、これら第１の電極層１３の各上面及び各側面に第２
の絶縁層１４が形成され、この第２の絶縁層１４の上面
に第２のポリシリコン膜からなる第２の電極層１５が設
けられた半導体装置１６がある。
く、シリコン基板１１上に第１の絶縁層１２が形成さ
れ、この第１の絶縁層１２の所定部分に第１のポリシリ
コン膜からなる第１の電極層１３が設けられている。ま
た、これら第１の電極層１３の各上面及び各側面に第２
の絶縁層１４が形成され、この第２の絶縁層１４の上面
に第２のポリシリコン膜からなる第２の電極層１５が設
けられた半導体装置１６がある。
【０００４】図１０に示した、半導体装置１６におい
て、第１の電極層１３と第２の電極層１５間には、第２
の絶縁層１４が介在している。
て、第１の電極層１３と第２の電極層１５間には、第２
の絶縁層１４が介在している。
【０００５】また、第１の電極層１３は不図示の電源端
子に、また、第２の電極層１５は不図示の手段によりシ
リコン基板１１と同一の端子に接続されて、第１の電極
層１３と第２の電極層１５及びシリコン基板１１との間
には、複数個のキャパシタが形成されている。
子に、また、第２の電極層１５は不図示の手段によりシ
リコン基板１１と同一の端子に接続されて、第１の電極
層１３と第２の電極層１５及びシリコン基板１１との間
には、複数個のキャパシタが形成されている。
【０００６】
【発明が解決しようとする課題】前記従来の半導体装置
においては、第１のポリシリコン膜からなる第１の電極
層１３の上面及び側面全体を、第２の絶縁層１４を介し
て第２のポリシリコン膜からなる第２の電極層１５が覆
う構成ではないので、第１の絶縁層１２及び第２の絶縁
層１４を介した第１の電極層１３とシリコン基板１１及
び第２の電極層１５とで構成されるキャパシタの容量が
必ずしも満足できるものではない。
においては、第１のポリシリコン膜からなる第１の電極
層１３の上面及び側面全体を、第２の絶縁層１４を介し
て第２のポリシリコン膜からなる第２の電極層１５が覆
う構成ではないので、第１の絶縁層１２及び第２の絶縁
層１４を介した第１の電極層１３とシリコン基板１１及
び第２の電極層１５とで構成されるキャパシタの容量が
必ずしも満足できるものではない。
【０００７】更に、シリコン基板１１とポリシリコン膜
からなる第２の電極層１５との間には第１、第２の各絶
縁層１２、１４が介在するために、シリコン基板１１と
第２の電極層１５との間で導電性接続を行う必要があ
り、応答性において問題がある。
からなる第２の電極層１５との間には第１、第２の各絶
縁層１２、１４が介在するために、シリコン基板１１と
第２の電極層１５との間で導電性接続を行う必要があ
り、応答性において問題がある。
【０００８】本発明は、こうした従来の問題を解決すべ
く成されたものであり、簡単な構成で占有面積が小さ
く、応答特性の良好な半導体装置およびその製造方法を
提供することを目的とする物である。
く成されたものであり、簡単な構成で占有面積が小さ
く、応答特性の良好な半導体装置およびその製造方法を
提供することを目的とする物である。
【課題を解決するための手段】請求項１の発明は、半導
体装置の発明であり、半導体基板（１）とこの半導体基
板上に形成された第１の絶縁層（８）と、第１の絶縁層
（８）上の所定部分にそれぞれ形成された第１の電極層
（５）と、第１の電極層の側面（５ｂ）及び上面（５
ａ）を覆うように形成された第２の絶縁層（６）と、第
２の絶縁層（６）を覆う形で形成された第２の電極層
（７）とからなる半導体装置であって、前記第２の電極
層（７）は、前記第１の絶縁層の側面（８ａ）及び第２
の絶縁層（６）の側面（６ａ）及び上面（６ｂ）を覆う
形で形成されており、前記第２の電極層（７）は、前記
半導体基板（１）に直接接続されており、前記第１の電
極層（５）と前記第２の電極層（７）及び半導体基板
（１）との間に、キャパシタを形成したことを特徴とし
て構成される。
体装置の発明であり、半導体基板（１）とこの半導体基
板上に形成された第１の絶縁層（８）と、第１の絶縁層
（８）上の所定部分にそれぞれ形成された第１の電極層
（５）と、第１の電極層の側面（５ｂ）及び上面（５
ａ）を覆うように形成された第２の絶縁層（６）と、第
２の絶縁層（６）を覆う形で形成された第２の電極層
（７）とからなる半導体装置であって、前記第２の電極
層（７）は、前記第１の絶縁層の側面（８ａ）及び第２
の絶縁層（６）の側面（６ａ）及び上面（６ｂ）を覆う
形で形成されており、前記第２の電極層（７）は、前記
半導体基板（１）に直接接続されており、前記第１の電
極層（５）と前記第２の電極層（７）及び半導体基板
（１）との間に、キャパシタを形成したことを特徴とし
て構成される。
【０００９】請求項２の発明は、半導体装置の製造方法
の発明であり、半導体基板（１）上に第１の絶縁層部
（２）を形成する工程と、前記第１の絶縁層部（２）上
に第１のポリシリコン膜（３）を形成する工程と、前記
第１のポリシリコン膜（３）の上面の所定位置にマスク
（９）を設け、エッチングにより複数の第１の電極層
（５）を形成する工程と、これら第１の電極層（５）の
上面（５ａ）及び側面（５ｂ）に第２の絶縁層部（４）
を形成する工程と、前記第１の電極層（５）及び第２の
絶縁層部（４）の上面に、該絶縁層部（４）に対するマ
スク（１０）を設け、エッチングする工程と、該エッチ
ングにより、前記第２の絶縁層部（４）及び第１の絶縁
層部（２）の不要部分が除去され、前記半導体基板
（１）が露出されると共に、前記第１の電極層（５）を
覆う複数個のコの字形状の第２の絶縁層（６）が形成さ
れる工程と、前記露出された半導体基板（１）及び前記
各第１の絶縁層（８）の側面（８ａ）及び第２の絶縁層
（６）の側面（６ａ）及び上面（６ｂ）に第２のポリシ
リコン膜（３）を形成して第２の電極層（７）とする工
程と、から構成される。
の発明であり、半導体基板（１）上に第１の絶縁層部
（２）を形成する工程と、前記第１の絶縁層部（２）上
に第１のポリシリコン膜（３）を形成する工程と、前記
第１のポリシリコン膜（３）の上面の所定位置にマスク
（９）を設け、エッチングにより複数の第１の電極層
（５）を形成する工程と、これら第１の電極層（５）の
上面（５ａ）及び側面（５ｂ）に第２の絶縁層部（４）
を形成する工程と、前記第１の電極層（５）及び第２の
絶縁層部（４）の上面に、該絶縁層部（４）に対するマ
スク（１０）を設け、エッチングする工程と、該エッチ
ングにより、前記第２の絶縁層部（４）及び第１の絶縁
層部（２）の不要部分が除去され、前記半導体基板
（１）が露出されると共に、前記第１の電極層（５）を
覆う複数個のコの字形状の第２の絶縁層（６）が形成さ
れる工程と、前記露出された半導体基板（１）及び前記
各第１の絶縁層（８）の側面（８ａ）及び第２の絶縁層
（６）の側面（６ａ）及び上面（６ｂ）に第２のポリシ
リコン膜（３）を形成して第２の電極層（７）とする工
程と、から構成される。
【発明の効果】請求項１の発明によると、第１の電極層
（５）の全周を利用した形でのキャパシタを形成するこ
とが出来るので、第１の電極層（５）の表面積をキャパ
シタに有効に活用することが出来る。これにより、同一
の静電容量では、占有面積を小型化することが出来、同
一面積では容量の大きなキャパシタの形成が可能とな
る。
（５）の全周を利用した形でのキャパシタを形成するこ
とが出来るので、第１の電極層（５）の表面積をキャパ
シタに有効に活用することが出来る。これにより、同一
の静電容量では、占有面積を小型化することが出来、同
一面積では容量の大きなキャパシタの形成が可能とな
る。
【００１０】また、第２の電極層（７）は、前記半導体
基板（１）に直接接続されているので、半導体基板
（１）と第２の電極層（７）の接続に使用する導電部分
が不要となり、低抵抗接続が可能となり、応答特性を向
上させることが出来る。
基板（１）に直接接続されているので、半導体基板
（１）と第２の電極層（７）の接続に使用する導電部分
が不要となり、低抵抗接続が可能となり、応答特性を向
上させることが出来る。
【００１１】請求項２の発明によると、請求項１に記載
した効果を有する半導体装置を、製造することが出来
る。
した効果を有する半導体装置を、製造することが出来
る。
【００１２】なお、括弧内の番号等は、図面における対
応する要素を示す便宜的なものであり、従って、本記述
は図面上の記載に限定拘束されるものではない。
応する要素を示す便宜的なものであり、従って、本記述
は図面上の記載に限定拘束されるものではない。
【００１３】
【発明の実施の形態】図１から図９は、本発明による半
導体装置を製造する際の工程の一例を示す、断面図であ
る。
導体装置を製造する際の工程の一例を示す、断面図であ
る。
【００１４】本発明による１実施例である半導体装置を
製造するには、図１から図２に示すように、シリコン基
板１上に、絶縁膜からなる第１の絶縁層部２を均一の厚
さで形成する。この第１の絶縁層部２上に、図３に示す
ように、第１のポリシリコン膜３を同様に均一の厚さで
形成する。その後、この第１のポリシリコン膜３の上面
の所定位置に、図４に示すように、所定間隔にマスク９
を設けてエッチングを行い、図５に示すように、ポリシ
リコン膜からなる第１の電極層５を、第１の絶縁層部２
上に複数形成する。
製造するには、図１から図２に示すように、シリコン基
板１上に、絶縁膜からなる第１の絶縁層部２を均一の厚
さで形成する。この第１の絶縁層部２上に、図３に示す
ように、第１のポリシリコン膜３を同様に均一の厚さで
形成する。その後、この第１のポリシリコン膜３の上面
の所定位置に、図４に示すように、所定間隔にマスク９
を設けてエッチングを行い、図５に示すように、ポリシ
リコン膜からなる第１の電極層５を、第１の絶縁層部２
上に複数形成する。
【００１５】続いて、この第１の電極層５の上面５ａ及
び側面５ｂ、５ｂ全体を、図６に示すように、第１の絶
縁層部２から所定厚さｔ１の第２の絶縁層部４で覆い、
その後、第７図に示すように、絶縁層部４の、第１の電
極層５の上面に対応する位置に第１の電極層５よりも幅
広のマスク１０を設けて、シリコン基板１が露出するま
でエッチングを行う。すると、マスク１０で被覆された
部分以外の、第２の絶縁層部４及び第１の絶縁層部２が
除去されて、図８に示すように、第２の絶縁層部４から
コの字形状に形成された第２の絶縁層６及び、第１の絶
縁層部２から形成された第１の絶縁層８が、複数個、残
留形成される。これにより、基板１上には第１の絶縁層
８上に第１の電極層５が、第２の絶縁層６にその上面５
ａ及び側面５ｂ、５ｂを覆われた形で複数個形成され
る。
び側面５ｂ、５ｂ全体を、図６に示すように、第１の絶
縁層部２から所定厚さｔ１の第２の絶縁層部４で覆い、
その後、第７図に示すように、絶縁層部４の、第１の電
極層５の上面に対応する位置に第１の電極層５よりも幅
広のマスク１０を設けて、シリコン基板１が露出するま
でエッチングを行う。すると、マスク１０で被覆された
部分以外の、第２の絶縁層部４及び第１の絶縁層部２が
除去されて、図８に示すように、第２の絶縁層部４から
コの字形状に形成された第２の絶縁層６及び、第１の絶
縁層部２から形成された第１の絶縁層８が、複数個、残
留形成される。これにより、基板１上には第１の絶縁層
８上に第１の電極層５が、第２の絶縁層６にその上面５
ａ及び側面５ｂ、５ｂを覆われた形で複数個形成され
る。
【００１６】次に、第２の絶縁層６、第１の絶縁層８の
側面８ａ、８ａ及びシリコン基板１が表面に露出した状
態に対して、図９に示すように、第２のポリシリコン膜
を、第２の絶縁層６の側面６ａ、６ａ及び上面６ｂ、第
１の絶縁層８の側面８ａ、８ａ及びシリコン基板１の表
面を覆う形で、またそれら第２の絶縁層６、第１の絶縁
層８及びシリコン基板１の断面外形に沿う形で凹凸状に
形成して、第２の電極層７を形成する。
側面８ａ、８ａ及びシリコン基板１が表面に露出した状
態に対して、図９に示すように、第２のポリシリコン膜
を、第２の絶縁層６の側面６ａ、６ａ及び上面６ｂ、第
１の絶縁層８の側面８ａ、８ａ及びシリコン基板１の表
面を覆う形で、またそれら第２の絶縁層６、第１の絶縁
層８及びシリコン基板１の断面外形に沿う形で凹凸状に
形成して、第２の電極層７を形成する。
【００１７】その結果、図９から明らかなように、シリ
コン基板１と第２の電極層７が、第１の電極層５が形成
されていない部分で導電的に直接接続されて形成され
る。また、第１の電極層５とシリコン基板１及び第２の
電極層７との間には、第１の絶縁層８と第２の絶縁層６
が介在された複数個のキャパシタが形成される。
コン基板１と第２の電極層７が、第１の電極層５が形成
されていない部分で導電的に直接接続されて形成され
る。また、第１の電極層５とシリコン基板１及び第２の
電極層７との間には、第１の絶縁層８と第２の絶縁層６
が介在された複数個のキャパシタが形成される。
【図１】図１は、本発明による半導体装置を製造する際
の工程の一例を示す、断面図である。
の工程の一例を示す、断面図である。
【図２】図２は、本発明による半導体装置を製造する際
の工程の一例を示す、断面図である。
の工程の一例を示す、断面図である。
【図３】図３は、本発明による半導体装置を製造する際
の工程の一例を示す、断面図である。
の工程の一例を示す、断面図である。
【図４】図４は、本発明による半導体装置を製造する際
の工程の一例を示す、断面図である。
の工程の一例を示す、断面図である。
【図５】図５は、本発明による半導体装置を製造する際
の工程の一例を示す、断面図である。
の工程の一例を示す、断面図である。
【図６】図６は、本発明による半導体装置を製造する際
の工程の一例を示す、断面図である。
の工程の一例を示す、断面図である。
【図７】図７は、本発明による半導体装置を製造する際
の工程の一例を示す、断面図である。
の工程の一例を示す、断面図である。
【図８】図８は、本発明による半導体装置を製造する際
の工程の一例を示す、断面図である。
の工程の一例を示す、断面図である。
【図９】図９は、本発明による半導体装置を製造する際
の工程の一例を示す、断面図である。
の工程の一例を示す、断面図である。
【図１０】図１０は、従来の半導体装置の構造を示す断
面図である。
面図である。
１……半導体基板（シリコン基板） ２……第１の絶縁層部 ３……第１のポリシリコン膜 ４……第２の絶縁層部 ５……第１の電極層 ５ａ、６ｂ……上面 ５ｂ、６ａ、８ａ……側面 ６……第２の絶縁層 ７……第２の電極層 ８……第１の絶縁層 ９、１０……マスク
Claims (2)
- 【請求項１】 半導体基板とこの半導体基板上に形成さ
れた第１の絶縁層と、 第１の絶縁層上の所定部分にそれぞれ形成された第１の
電極層と、 第１の電極層の側面及び上面を覆うように形成された第
２の絶縁層と、 第２の絶縁層を覆う形で形成された第２の電極層とから
なる半導体装置であって、 前記第２の電極層は、前記第１の絶縁層の側面及び第２
の絶縁層の側面及び上面を覆う形で形成されており、 前記第２の電極層は、前記半導体基板に直接接続されて
おり、 前記第１の電極層と前記第２の電極層及び半導体基板と
の間に、キャパシタを形成したことを特徴とする、半導
体装置。 - 【請求項２】 半導体基板上に第１の絶縁層部を形成す
る工程と、 前記第１の絶縁層部上に第１のポリシリコン膜を形成す
る工程と、 前記第１のポリシリコン膜の上面の所定位置にマスクを
設け、エッチングにより複数の第１の電極層を形成する
工程と、 これら第１の電極層の上面及び側面に第２の絶縁層部を
形成する工程と、 前記第１の電極層及び第２の絶縁層部の上面に、該絶縁
層部に対するマスクを設け、エッチングする工程と、 該エッチングにより、前記第２の絶縁層部及び第１の絶
縁層部の不要部分が除去され、前記半導体基板が露出さ
れると共に、前記第１の電極層を覆う複数個のコの字形
状の第２の絶縁層が形成される工程と、 前記露出された半導体基板及び前記各第１の絶縁層の側
面及び第２の絶縁層の側面及び上面に第２のポリシリコ
ン膜を形成して第２の電極層とする工程と、から構成さ
れる半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001172211A JP2002368109A (ja) | 2001-06-07 | 2001-06-07 | 半導体装置及びその製造方法 |
| US10/097,789 US6627936B2 (en) | 2001-06-07 | 2002-03-13 | Semiconductor device and method of producing the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001172211A JP2002368109A (ja) | 2001-06-07 | 2001-06-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002368109A true JP2002368109A (ja) | 2002-12-20 |
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ID=19013870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001172211A Pending JP2002368109A (ja) | 2001-06-07 | 2001-06-07 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6627936B2 (ja) |
| JP (1) | JP2002368109A (ja) |
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|---|---|---|---|---|
| US6995412B2 (en) * | 2002-04-12 | 2006-02-07 | International Business Machines Corporation | Integrated circuit with capacitors having a fin structure |
| US6819583B2 (en) * | 2003-01-15 | 2004-11-16 | Sharp Laboratories Of America, Inc. | Ferroelectric resistor non-volatile memory array |
| US7166902B1 (en) * | 2003-11-18 | 2007-01-23 | Cypress Semiconductor Corporation | Trench-based capacitor for integrated circuits |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931897A (en) * | 1989-08-07 | 1990-06-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor capacitive element |
| JPH0822186B2 (ja) | 1992-10-13 | 1996-03-06 | 新日鐵化学株式会社 | 乳苗及びその育苗方法 |
| JP3042814B2 (ja) | 1993-03-04 | 2000-05-22 | 株式会社日立製作所 | アイドル回転制御バルブと内燃機関制御装置 |
| JP3325437B2 (ja) * | 1995-09-27 | 2002-09-17 | 株式会社東芝 | Ｌｄｄトランジスタを有する半導体装置 |
| US5972722A (en) * | 1998-04-14 | 1999-10-26 | Texas Instruments Incorporated | Adhesion promoting sacrificial etch stop layer in advanced capacitor structures |
| KR100319618B1 (ko) * | 1999-04-20 | 2002-01-05 | 김영환 | 반도체 소자의 커패시터 및 제조방법 |
-
2001
- 2001-06-07 JP JP2001172211A patent/JP2002368109A/ja active Pending
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2002
- 2002-03-13 US US10/097,789 patent/US6627936B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US6627936B2 (en) | 2003-09-30 |
| US20020185707A1 (en) | 2002-12-12 |
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