JP2002359359A - 強誘電体メモリ及びその製造方法 - Google Patents
強誘電体メモリ及びその製造方法Info
- Publication number
- JP2002359359A JP2002359359A JP2002084543A JP2002084543A JP2002359359A JP 2002359359 A JP2002359359 A JP 2002359359A JP 2002084543 A JP2002084543 A JP 2002084543A JP 2002084543 A JP2002084543 A JP 2002084543A JP 2002359359 A JP2002359359 A JP 2002359359A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- interlayer insulating
- film
- ferroelectric
- ferroelectric memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000011229 interlayer Substances 0.000 claims abstract description 162
- 239000003990 capacitor Substances 0.000 claims abstract description 101
- 238000000034 method Methods 0.000 claims abstract description 40
- 239000012298 atmosphere Substances 0.000 claims abstract description 12
- 238000000137 annealing Methods 0.000 claims description 31
- 239000010410 layer Substances 0.000 claims description 25
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 claims description 21
- 239000002994 raw material Substances 0.000 claims description 16
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 239000001301 oxygen Substances 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 229910052681 coesite Inorganic materials 0.000 claims description 3
- 229910052906 cristobalite Inorganic materials 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 229910052682 stishovite Inorganic materials 0.000 claims description 3
- 229910052905 tridymite Inorganic materials 0.000 claims description 3
- 238000002230 thermal chemical vapour deposition Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 abstract description 291
- 239000001257 hydrogen Substances 0.000 abstract description 14
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 14
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 abstract description 12
- 239000000758 substrate Substances 0.000 abstract description 11
- 229910052751 metal Inorganic materials 0.000 abstract description 10
- 239000002184 metal Substances 0.000 abstract description 10
- 239000010409 thin film Substances 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- VNSWULZVUKFJHK-UHFFFAOYSA-N [Sr].[Bi] Chemical compound [Sr].[Bi] VNSWULZVUKFJHK-UHFFFAOYSA-N 0.000 description 2
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 229910015844 BCl3 Inorganic materials 0.000 description 1
- 108700042918 BF02 Proteins 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 229910020696 PbZrxTi1−xO3 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910002370 SrTiO3 Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000005621 ferroelectricity Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000007062 hydrolysis Effects 0.000 description 1
- 238000006460 hydrolysis reaction Methods 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 強誘電体キャパシタを覆う層間絶縁膜は、そ
の膜応力によりキャパシタの電気特性に影響を与え、デ
バイス特性を劣化させてしまう。同時に、デバイス製作
時にキャパシタが水素雰囲気に晒されないように工夫す
る必要がある。また、今後のデバイスの高集積化に向け
て、金属配線の信頼性確保のために、層間絶縁膜の平坦
化を図る必要がある。 【解決手段】 シリコン基板１上に下部電極２と酸化物
強誘電体薄膜からなる容量絶縁膜３と上部電極４からな
る強誘電体キャパシタを形成する。さらに、強誘電体キ
ャパシタを覆う第1の層間絶縁膜５を成膜し、続いて平
坦化処理を施す。その上に第二の層間絶縁膜６として第
一の層間絶縁膜とは逆の膜応力を有する絶縁膜を成膜す
る。
の膜応力によりキャパシタの電気特性に影響を与え、デ
バイス特性を劣化させてしまう。同時に、デバイス製作
時にキャパシタが水素雰囲気に晒されないように工夫す
る必要がある。また、今後のデバイスの高集積化に向け
て、金属配線の信頼性確保のために、層間絶縁膜の平坦
化を図る必要がある。 【解決手段】 シリコン基板１上に下部電極２と酸化物
強誘電体薄膜からなる容量絶縁膜３と上部電極４からな
る強誘電体キャパシタを形成する。さらに、強誘電体キ
ャパシタを覆う第1の層間絶縁膜５を成膜し、続いて平
坦化処理を施す。その上に第二の層間絶縁膜６として第
一の層間絶縁膜とは逆の膜応力を有する絶縁膜を成膜す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ及
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体デバイスの分野において、
自発分極を有する強誘電体薄膜を用いた不揮発性メモ
リ、すなわち強誘電体メモリが実現されている。特に、
そのキャパシタ部に注目すると、その構成は、金属ある
いは導伝性酸化物からなる下部電極及び上部電極、その
間に挟まれる強誘電体薄膜からなる容量絶縁膜の三構成
となっている。さらに、このようなキャパシタを強誘電
体メモリに応用する際には、キャパシタ形成後にシリコ
ン酸化膜やシリコン窒化膜などの層間絶縁膜を形成し、
アルミニウムなどの金属配線により素子間を接続する必
要がある。
自発分極を有する強誘電体薄膜を用いた不揮発性メモ
リ、すなわち強誘電体メモリが実現されている。特に、
そのキャパシタ部に注目すると、その構成は、金属ある
いは導伝性酸化物からなる下部電極及び上部電極、その
間に挟まれる強誘電体薄膜からなる容量絶縁膜の三構成
となっている。さらに、このようなキャパシタを強誘電
体メモリに応用する際には、キャパシタ形成後にシリコ
ン酸化膜やシリコン窒化膜などの層間絶縁膜を形成し、
アルミニウムなどの金属配線により素子間を接続する必
要がある。
【０００３】キャパシタに使われる強誘電体は、強誘電
性を有する際に結晶格子の変形を伴うことから、キャパ
シタの電気特性は応力に対して敏感である。このことか
ら、キャパシタの電気特性は、それを覆う層間絶縁膜の
膜応力に影響される。また、強誘電体メモリに用いる強
誘電体は、SBT（SrBi2Ta２O9、タンタル酸ストロンチウ
ムビスマス）、PZT（PbZrxTi1-xO3、チタン酸ジルコン
酸鉛）、SrTiO3（チタン酸ストロンチウム）、BST（Ba1
-xSrxTiO3、チタン酸バリウムストロンチウム）等のペ
ロブスカイト構造あるいは類似の構造を有する酸化物で
あることから、水素雰囲気に晒されると強誘電体が劣化
し、目的の電気特性が得られなくなる。このため、強誘
電体メモリを形成する際には、キャパシタに水素が浸入
しないように工夫する必要がある。
性を有する際に結晶格子の変形を伴うことから、キャパ
シタの電気特性は応力に対して敏感である。このことか
ら、キャパシタの電気特性は、それを覆う層間絶縁膜の
膜応力に影響される。また、強誘電体メモリに用いる強
誘電体は、SBT（SrBi2Ta２O9、タンタル酸ストロンチウ
ムビスマス）、PZT（PbZrxTi1-xO3、チタン酸ジルコン
酸鉛）、SrTiO3（チタン酸ストロンチウム）、BST（Ba1
-xSrxTiO3、チタン酸バリウムストロンチウム）等のペ
ロブスカイト構造あるいは類似の構造を有する酸化物で
あることから、水素雰囲気に晒されると強誘電体が劣化
し、目的の電気特性が得られなくなる。このため、強誘
電体メモリを形成する際には、キャパシタに水素が浸入
しないように工夫する必要がある。
【０００４】また、リソグラフィ、エッチングを用いた
微細加工も強誘電体へダメージを与える。こうしたこと
から、一般的に強誘電体キャパシタ、強誘電体メモリの
作成時には、随所に酸素雰囲気下でのリカバリーアニー
ルが施される。強誘電体メモリに用いられる代表的な酸
化物であるSBTでは、700℃前後の温度でのアニールが必
要であると言われている。リカバリーアニールにより、
劣化した強誘電体特性は回復し、キャパシタの電気特性
が回復することが知られている。
微細加工も強誘電体へダメージを与える。こうしたこと
から、一般的に強誘電体キャパシタ、強誘電体メモリの
作成時には、随所に酸素雰囲気下でのリカバリーアニー
ルが施される。強誘電体メモリに用いられる代表的な酸
化物であるSBTでは、700℃前後の温度でのアニールが必
要であると言われている。リカバリーアニールにより、
劣化した強誘電体特性は回復し、キャパシタの電気特性
が回復することが知られている。
【０００５】また、一般的に半導体デバイスの高集積化
が進んでいくと、デバイスの微細化に伴う技術が必要と
なる。特に、デバイスの微細化により層間絶縁膜の平坦
度が落ちると、その上に形成されるアルミニウムを始め
とする金属配線の信頼性が低下し、ひいてはデバイス特
性の劣化が誘起される。
が進んでいくと、デバイスの微細化に伴う技術が必要と
なる。特に、デバイスの微細化により層間絶縁膜の平坦
度が落ちると、その上に形成されるアルミニウムを始め
とする金属配線の信頼性が低下し、ひいてはデバイス特
性の劣化が誘起される。
【０００６】
【発明が解決しようとする課題】従来、強誘電体メモリ
におけるキャパシタを覆う層間絶縁膜は、一層あるいは
多層膜が用いられてきた。しかし、その膜応力により、
キャパシタの電気特性は影響を受け、デバイス特性を劣
化させてしまう。特に層間絶縁膜形成後のリカバリーア
ニール後の膜応力による電気特性への影響が考慮されて
こなかった。同時に、デバイス製作時にキャパシタが水
素雰囲気に晒されないように工夫する必要がある。ま
た、今後のデバイスの高集積化に向けて、金属配線の信
頼性確保のために、層間絶縁膜の平坦化を図る必要があ
る。
におけるキャパシタを覆う層間絶縁膜は、一層あるいは
多層膜が用いられてきた。しかし、その膜応力により、
キャパシタの電気特性は影響を受け、デバイス特性を劣
化させてしまう。特に層間絶縁膜形成後のリカバリーア
ニール後の膜応力による電気特性への影響が考慮されて
こなかった。同時に、デバイス製作時にキャパシタが水
素雰囲気に晒されないように工夫する必要がある。ま
た、今後のデバイスの高集積化に向けて、金属配線の信
頼性確保のために、層間絶縁膜の平坦化を図る必要があ
る。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、下部電極と、上記下部電極上に形成さ
れた強誘電体からなる容量絶縁膜と、上記容量絶縁膜上
に形成された上部電極からなる強誘電体キャパシタを備
えた強誘電体メモリにおいて、上記強誘電体キャパシタ
が、引張りあるいは圧縮応力を有する第一の層間絶縁膜
と第一の層間絶縁膜とは逆の応力を有する第二の層間絶
縁膜とで覆われていることを特徴とするものである。
めに、本発明は、下部電極と、上記下部電極上に形成さ
れた強誘電体からなる容量絶縁膜と、上記容量絶縁膜上
に形成された上部電極からなる強誘電体キャパシタを備
えた強誘電体メモリにおいて、上記強誘電体キャパシタ
が、引張りあるいは圧縮応力を有する第一の層間絶縁膜
と第一の層間絶縁膜とは逆の応力を有する第二の層間絶
縁膜とで覆われていることを特徴とするものである。
【０００８】上記のように、キャパシタに用いられる強
誘電体薄膜は、膜応力に敏感である。そのため、キャパ
シタを覆う層間絶縁膜による膜応力は無視できないもの
である。そこで、本発明では、二層からなる層間絶縁膜
を用いた。まず、第一の層間絶縁膜によりキャパシタを
覆う。その際に、絶縁膜による膜応力がキャパシタにか
かる。そこで、第二の層間絶縁膜として第一の層間絶縁
膜とは逆の応力を有する絶縁膜を成膜する。この結果、
第一の層間絶縁膜と第二の層間絶縁膜による膜応力は互
いに相殺し、キャパシタへの層間絶縁膜による膜応力が
生じない。よって、強誘電体キャパシタに対する層間絶
縁膜による膜応力の影響を除去することができる。ま
た、上記強誘電体キャパシタを覆う層間絶縁膜の構成
が、少なくとも一層以上の圧縮応力を有する層間絶縁膜
と一層以上の引張り応力を有する層間絶縁膜から構成さ
れている場合、キャパシタへの層間絶縁膜による膜応力
を相殺することができる。よって、上記強誘電体キャパ
シタを覆う層間絶縁膜は三層以上であってもなんら差し
支えない。ここで、層間絶縁膜としては、SiO２膜、SiN
膜等が挙げられる。
誘電体薄膜は、膜応力に敏感である。そのため、キャパ
シタを覆う層間絶縁膜による膜応力は無視できないもの
である。そこで、本発明では、二層からなる層間絶縁膜
を用いた。まず、第一の層間絶縁膜によりキャパシタを
覆う。その際に、絶縁膜による膜応力がキャパシタにか
かる。そこで、第二の層間絶縁膜として第一の層間絶縁
膜とは逆の応力を有する絶縁膜を成膜する。この結果、
第一の層間絶縁膜と第二の層間絶縁膜による膜応力は互
いに相殺し、キャパシタへの層間絶縁膜による膜応力が
生じない。よって、強誘電体キャパシタに対する層間絶
縁膜による膜応力の影響を除去することができる。ま
た、上記強誘電体キャパシタを覆う層間絶縁膜の構成
が、少なくとも一層以上の圧縮応力を有する層間絶縁膜
と一層以上の引張り応力を有する層間絶縁膜から構成さ
れている場合、キャパシタへの層間絶縁膜による膜応力
を相殺することができる。よって、上記強誘電体キャパ
シタを覆う層間絶縁膜は三層以上であってもなんら差し
支えない。ここで、層間絶縁膜としては、SiO２膜、SiN
膜等が挙げられる。
【０００９】また、強誘電体メモリを形成する際には、
強誘電体が還元されるのを防ぐように工夫する必要があ
る。そこで、第一の層間絶縁膜としては、成膜時に水素
をほとんど発生させず、水素バリア性を有するものが適
している。
強誘電体が還元されるのを防ぐように工夫する必要があ
る。そこで、第一の層間絶縁膜としては、成膜時に水素
をほとんど発生させず、水素バリア性を有するものが適
している。
【００１０】本発明は、下部電極と、上記下部電極上に
形成された強誘電体からなる容量絶縁膜と、上記容量絶
縁膜上に形成された上部電極からなる強誘電体キャパシ
タを覆う二層以上からなる層間絶縁膜において、第一の
層間絶縁膜の表面が平坦化されていることを特徴とす
る。さらに、第一の層間絶縁膜が平坦化されることによ
り、第二層目以降の層間絶縁膜も平らに成膜され、二層
以上からなる層間絶縁膜全体が平坦化される。デバイス
の高集積化に伴うデバイスの微細化により層間絶縁膜の
平坦度が落ちると、その上に形成されるアルミニウムを
始めとする金属配線の信頼性が低下し、ひいてはデバイ
ス特性の劣化が誘起される。よって、本発明は金属配線
の信頼性の低下を防ぐことができる。
形成された強誘電体からなる容量絶縁膜と、上記容量絶
縁膜上に形成された上部電極からなる強誘電体キャパシ
タを覆う二層以上からなる層間絶縁膜において、第一の
層間絶縁膜の表面が平坦化されていることを特徴とす
る。さらに、第一の層間絶縁膜が平坦化されることによ
り、第二層目以降の層間絶縁膜も平らに成膜され、二層
以上からなる層間絶縁膜全体が平坦化される。デバイス
の高集積化に伴うデバイスの微細化により層間絶縁膜の
平坦度が落ちると、その上に形成されるアルミニウムを
始めとする金属配線の信頼性が低下し、ひいてはデバイ
ス特性の劣化が誘起される。よって、本発明は金属配線
の信頼性の低下を防ぐことができる。
【００１１】また、第一の層間絶縁膜として、成膜時に
水素をほとんど発生させないものを用いた場合、その後
のプロセスにおいて水素に対するバリアの役割を担うこ
とができる。しかし、膜応力などにより膜自体に亀裂が
入ると、膜の水素に対するバリア性が消失してしまう。
膜を平坦化処理することにより、絶縁膜に亀裂が入りに
くくなり、ひいては強誘電体の還元を防ぐことができ
る。
水素をほとんど発生させないものを用いた場合、その後
のプロセスにおいて水素に対するバリアの役割を担うこ
とができる。しかし、膜応力などにより膜自体に亀裂が
入ると、膜の水素に対するバリア性が消失してしまう。
膜を平坦化処理することにより、絶縁膜に亀裂が入りに
くくなり、ひいては強誘電体の還元を防ぐことができ
る。
【００１２】本発明は、上記強誘電体キャパシタを備え
た強誘電体メモリにおいて、強誘電体キャパシタを覆う
層間絶縁膜が650℃〜750℃のアニールを施されているこ
とを特徴とする。本発明は、上記アニールが酸素雰囲気
で行なわれることを特徴とする。上記のように、層間絶
縁膜の膜応力は強誘電体キャパシタの電気特性に影響を
与える。ここで考慮しなければならないのは、キャパシ
タに用いる強誘電体が酸化物であるため、層間絶縁膜を
成膜してコンタクトホールを形成した後に、強誘電体特
性の回復のために酸素雰囲気中でのアニールが必要とさ
れることである。このことから、アニール後の層間絶縁
膜の膜応力を考慮する必要がある。そこで、本発明で
は、一般的に行われている650℃〜750℃のアニール処理
後に、引張りあるいは圧縮応力を有する第一の層間絶縁
膜を成膜し、650℃〜750℃のアニール処理後に第一の層
間絶縁膜とは逆の応力を有する第二の層間絶縁膜を成膜
することで層間絶縁膜の膜応力を相殺している。その結
果、強誘電体特性への膜応力の影響を防ぐことが出来
る。
た強誘電体メモリにおいて、強誘電体キャパシタを覆う
層間絶縁膜が650℃〜750℃のアニールを施されているこ
とを特徴とする。本発明は、上記アニールが酸素雰囲気
で行なわれることを特徴とする。上記のように、層間絶
縁膜の膜応力は強誘電体キャパシタの電気特性に影響を
与える。ここで考慮しなければならないのは、キャパシ
タに用いる強誘電体が酸化物であるため、層間絶縁膜を
成膜してコンタクトホールを形成した後に、強誘電体特
性の回復のために酸素雰囲気中でのアニールが必要とさ
れることである。このことから、アニール後の層間絶縁
膜の膜応力を考慮する必要がある。そこで、本発明で
は、一般的に行われている650℃〜750℃のアニール処理
後に、引張りあるいは圧縮応力を有する第一の層間絶縁
膜を成膜し、650℃〜750℃のアニール処理後に第一の層
間絶縁膜とは逆の応力を有する第二の層間絶縁膜を成膜
することで層間絶縁膜の膜応力を相殺している。その結
果、強誘電体特性への膜応力の影響を防ぐことが出来
る。
【００１３】本発明は、強誘電体キャパシタを覆う層間
絶縁膜成膜方法として、原料ガスをO3とTEOSとする熱CV
D法を用いることを特徴とする。この結果、650℃〜750
℃のアニール処理後に引張り応力を有する層間絶縁膜で
あるO3-TEOS膜が得られる。本発明は、強誘電体キャパ
シタを覆う層間絶縁膜成膜方法として、原料ガスがO２
とTEOSからなるプラズマCVD法を用いることを特徴とす
る。本発明は、上記プラズマCVD法により成膜する際
に、800W以上のプラズマパワーを印加することを特徴と
する。これらの結果、650℃〜750℃のアニール処理後に
引張り応力を有する層間絶縁膜であるP-TEOS膜が得られ
る。結局、アニール後に引張り応力を有する層間絶縁膜
と圧縮応力を有する層間絶縁膜を組み合わせることで、
アニール後の層間絶縁膜のキャパシタへの影響を防ぐこ
とができる。ひいては、強誘電体メモリの特性劣化を防
ぐことができる。
絶縁膜成膜方法として、原料ガスをO3とTEOSとする熱CV
D法を用いることを特徴とする。この結果、650℃〜750
℃のアニール処理後に引張り応力を有する層間絶縁膜で
あるO3-TEOS膜が得られる。本発明は、強誘電体キャパ
シタを覆う層間絶縁膜成膜方法として、原料ガスがO２
とTEOSからなるプラズマCVD法を用いることを特徴とす
る。本発明は、上記プラズマCVD法により成膜する際
に、800W以上のプラズマパワーを印加することを特徴と
する。これらの結果、650℃〜750℃のアニール処理後に
引張り応力を有する層間絶縁膜であるP-TEOS膜が得られ
る。結局、アニール後に引張り応力を有する層間絶縁膜
と圧縮応力を有する層間絶縁膜を組み合わせることで、
アニール後の層間絶縁膜のキャパシタへの影響を防ぐこ
とができる。ひいては、強誘電体メモリの特性劣化を防
ぐことができる。
【００１４】本発明は、上記強誘電体キャパシタを覆う
２層以上からなる層間絶縁膜において、１層目の層間絶
縁膜がCMP法により、平坦化処理されていることを特徴
とする。１層目がCMP法により平坦化処理されること
で、２層目以降の絶縁膜は平らに成膜され、層間絶縁膜
全体が平坦化される。本発明は、上記強誘電体キャパシ
タを覆うｎ層（ｎは２以上の整数）からなる層間絶縁膜
において（n-1）層目を成膜後に、塗布法によるSOG膜、
及びBPSG膜、PSG膜、BSG膜のリフローにより平坦化処理
を行うことを特徴とする。（n-1）層目を成膜後に、平
坦化処理用の絶縁膜を成膜することで、最上面の絶縁膜
は平らに成膜され、層間絶縁膜全体が平坦化される。結
局、層間絶縁膜の平坦度を向上させることにより、デバ
イスの微細化に伴う配線の信頼性の低下を防ぐことがで
きる。
２層以上からなる層間絶縁膜において、１層目の層間絶
縁膜がCMP法により、平坦化処理されていることを特徴
とする。１層目がCMP法により平坦化処理されること
で、２層目以降の絶縁膜は平らに成膜され、層間絶縁膜
全体が平坦化される。本発明は、上記強誘電体キャパシ
タを覆うｎ層（ｎは２以上の整数）からなる層間絶縁膜
において（n-1）層目を成膜後に、塗布法によるSOG膜、
及びBPSG膜、PSG膜、BSG膜のリフローにより平坦化処理
を行うことを特徴とする。（n-1）層目を成膜後に、平
坦化処理用の絶縁膜を成膜することで、最上面の絶縁膜
は平らに成膜され、層間絶縁膜全体が平坦化される。結
局、層間絶縁膜の平坦度を向上させることにより、デバ
イスの微細化に伴う配線の信頼性の低下を防ぐことがで
きる。
【００１５】本発明は、SOG膜を成膜する際に、（n-1）
層目の絶縁膜の凹部のみをちょうど充填する量の原料を
塗布することを特徴とする。この結果、原料の無駄を省
きつつ、SOG膜を成膜することが出来る。また、第一の
層間絶縁膜を成膜後にSOG膜による平坦化処理を行った
場合、第二の層間絶縁膜後に比べて、凹部の体積が大き
くなり、より多くのSOG原料を必要とするため、n層から
なる層間絶縁膜の場合、（n-1）層目の絶縁膜を成膜し
た後にSOG膜による平坦化処理を行った方がよい。
層目の絶縁膜の凹部のみをちょうど充填する量の原料を
塗布することを特徴とする。この結果、原料の無駄を省
きつつ、SOG膜を成膜することが出来る。また、第一の
層間絶縁膜を成膜後にSOG膜による平坦化処理を行った
場合、第二の層間絶縁膜後に比べて、凹部の体積が大き
くなり、より多くのSOG原料を必要とするため、n層から
なる層間絶縁膜の場合、（n-1）層目の絶縁膜を成膜し
た後にSOG膜による平坦化処理を行った方がよい。
【００１６】本発明は、BPSG膜、PSG膜、BSG膜がリフロ
ーした際に、ちょうど（n-1）層目の層間絶縁膜の凹部
のみを充填するようにBPSG膜、PSG膜、BSG膜を成膜する
ことを特徴とする。この結果、原料の無駄なく平坦化処
理を施すことができる。上記のように第一の層間絶縁膜
を成膜後に平坦化処理を行った場合、第二の層間絶縁膜
後に比べて、凹部の体積が大きくなり、より多くのSOG
原料を必要とするため、n層からなる層間絶縁膜の場
合、（n-1）層目の絶縁膜を成膜した後に平坦化処理を
行った方がよい。本発明は、下部電極と、上記下部電極
上に形成された強誘電体からなる容量絶縁膜と、上記容
量絶縁膜上に形成された上部電極からなる強誘電体キャ
パシタを備えた強誘電体メモリの製造方法であって、上
記強誘電体キャパシタに、引張りあるいは圧縮応力を有
する第一の層間絶縁膜を設けた後、第一の層間絶縁膜と
は逆の応力を有する第二の層間絶縁膜を設けることを特
徴とする。また、上記記載の強誘電体メモリの製造方法
において、上記強誘電体キャパシタを覆う層間絶縁膜を
三層以上から構成し、層間絶縁膜が一層以上の圧縮応力
を有する層間絶縁膜と一層以上の引張り応力を有する層
間絶縁膜とからなることを特徴とする。
ーした際に、ちょうど（n-1）層目の層間絶縁膜の凹部
のみを充填するようにBPSG膜、PSG膜、BSG膜を成膜する
ことを特徴とする。この結果、原料の無駄なく平坦化処
理を施すことができる。上記のように第一の層間絶縁膜
を成膜後に平坦化処理を行った場合、第二の層間絶縁膜
後に比べて、凹部の体積が大きくなり、より多くのSOG
原料を必要とするため、n層からなる層間絶縁膜の場
合、（n-1）層目の絶縁膜を成膜した後に平坦化処理を
行った方がよい。本発明は、下部電極と、上記下部電極
上に形成された強誘電体からなる容量絶縁膜と、上記容
量絶縁膜上に形成された上部電極からなる強誘電体キャ
パシタを備えた強誘電体メモリの製造方法であって、上
記強誘電体キャパシタに、引張りあるいは圧縮応力を有
する第一の層間絶縁膜を設けた後、第一の層間絶縁膜と
は逆の応力を有する第二の層間絶縁膜を設けることを特
徴とする。また、上記記載の強誘電体メモリの製造方法
において、上記強誘電体キャパシタを覆う層間絶縁膜を
三層以上から構成し、層間絶縁膜が一層以上の圧縮応力
を有する層間絶縁膜と一層以上の引張り応力を有する層
間絶縁膜とからなることを特徴とする。
【００１７】
【発明の実施の形態】＜実施例１＞以下、本発明の実施
形態について図を参照しながら説明する。ここでは、第
一の層間絶縁膜として、TEOSとO3とを原料とするCVD法
により成膜されたシリコン酸化膜（以下、O3-TEOS膜と
する）、第二の層間絶縁膜としてTEOSとO２とを原料と
してプラズマCVD法により成膜されたシリコン酸化膜
（以下、P-TEOS膜とする）を用いた例について説明す
る。
形態について図を参照しながら説明する。ここでは、第
一の層間絶縁膜として、TEOSとO3とを原料とするCVD法
により成膜されたシリコン酸化膜（以下、O3-TEOS膜と
する）、第二の層間絶縁膜としてTEOSとO２とを原料と
してプラズマCVD法により成膜されたシリコン酸化膜
（以下、P-TEOS膜とする）を用いた例について説明す
る。
【００１８】図１は本発明の実施形態による強誘電体キ
ャパシタの断面図である。図1に示すように、この強誘
電体キャパシタは、シリコン基板１上に例えばPt膜から
なる下部電極２と、SBT（SrBi2Ta２O9、タンタル酸スト
ロンチウムビスマス）のような酸化物強誘電体薄膜から
なる容量絶縁膜３と、例えばPt膜からなる上部電極４か
らなる。強誘電体キャパシタを覆う第1の層間絶縁膜５
として、例えばO3-TEOS膜が成膜されている。ここで、O
3-TEOS膜は引張り応力を有する。さらに、第二の層間絶
縁膜６としてP-TEOS膜が成膜されている。ここで、P-TE
OS膜は圧縮応力を有する。よって、この二層からなる層
間絶縁膜は、互いにその応力を相殺するので、強誘電体
キャパシタは層間絶縁膜による応力の影響を受けない。
これらの層間絶縁膜の膜厚の一例をあげると、O3-TEOS
膜は200nm、P-TEOS膜は400nmである。第一の層間絶縁膜
であるO3-TEOS膜は、成膜時にほとんど水素を発生しな
いため、強誘電体の還元を防ぐことができる。さらに、
その後のプロセスにおいても、O3-TEOS膜の存在により
キャパシタまで水素が浸入することがないので強誘電体
特性の劣化を防ぐことができる。しかし、膜に段差があ
る場合、段差部において膜応力などが原因でO3-TEOS膜
に亀裂が生じる場合がある。この場合、O3-TEOS膜の水
素バリア性が消失する。図１に示すように、第一の層間
絶縁膜は成膜後、平坦化処理がなされている。そのた
め、膜応力による第一の層間絶縁膜の亀裂の発生を防ぐ
ことができる。さらに、O3-TEOS膜の平坦化処理によ
り、その上に成膜されるP-TEOS膜は、平らに成膜され
る。そして、これらの層間絶縁膜の上部電極部分にはコ
ンタクトホール７が形成され、例えばAlといった導電性
物質からなる引出し電極８が形成されている。ここで、
デバイスの微細化による層間絶縁膜の平坦度の低下は、
その上に形成されるアルミニウムを始めとする金属配線
の信頼性の低下、ひいてはデバイス特性の劣化を引き起
こす。よって、第一の層間絶縁膜の平坦化処理は、金属
配線の信頼性の低下を防止することになる。
ャパシタの断面図である。図1に示すように、この強誘
電体キャパシタは、シリコン基板１上に例えばPt膜から
なる下部電極２と、SBT（SrBi2Ta２O9、タンタル酸スト
ロンチウムビスマス）のような酸化物強誘電体薄膜から
なる容量絶縁膜３と、例えばPt膜からなる上部電極４か
らなる。強誘電体キャパシタを覆う第1の層間絶縁膜５
として、例えばO3-TEOS膜が成膜されている。ここで、O
3-TEOS膜は引張り応力を有する。さらに、第二の層間絶
縁膜６としてP-TEOS膜が成膜されている。ここで、P-TE
OS膜は圧縮応力を有する。よって、この二層からなる層
間絶縁膜は、互いにその応力を相殺するので、強誘電体
キャパシタは層間絶縁膜による応力の影響を受けない。
これらの層間絶縁膜の膜厚の一例をあげると、O3-TEOS
膜は200nm、P-TEOS膜は400nmである。第一の層間絶縁膜
であるO3-TEOS膜は、成膜時にほとんど水素を発生しな
いため、強誘電体の還元を防ぐことができる。さらに、
その後のプロセスにおいても、O3-TEOS膜の存在により
キャパシタまで水素が浸入することがないので強誘電体
特性の劣化を防ぐことができる。しかし、膜に段差があ
る場合、段差部において膜応力などが原因でO3-TEOS膜
に亀裂が生じる場合がある。この場合、O3-TEOS膜の水
素バリア性が消失する。図１に示すように、第一の層間
絶縁膜は成膜後、平坦化処理がなされている。そのた
め、膜応力による第一の層間絶縁膜の亀裂の発生を防ぐ
ことができる。さらに、O3-TEOS膜の平坦化処理によ
り、その上に成膜されるP-TEOS膜は、平らに成膜され
る。そして、これらの層間絶縁膜の上部電極部分にはコ
ンタクトホール７が形成され、例えばAlといった導電性
物質からなる引出し電極８が形成されている。ここで、
デバイスの微細化による層間絶縁膜の平坦度の低下は、
その上に形成されるアルミニウムを始めとする金属配線
の信頼性の低下、ひいてはデバイス特性の劣化を引き起
こす。よって、第一の層間絶縁膜の平坦化処理は、金属
配線の信頼性の低下を防止することになる。
【００１９】続いて、上記の強誘電体キャパシタの製造
方法について図２および図３を参照にして説明する。な
お、以下の実施形態の全図において同一または対応する
部分には同一の符号を付す。
方法について図２および図３を参照にして説明する。な
お、以下の実施形態の全図において同一または対応する
部分には同一の符号を付す。
【００２０】まず、シリコン基板１上に、例えばスパッ
タリング法により下部電極２となるPt膜を成膜する。こ
こで、Pt膜のスパッタリング法による成膜の条件は、例
えば基板温度250℃、パワー6000W、アルゴンガス流量50
sccmであり、膜厚は200nmとする。次に、例えばゾル-ゲ
ル法により容量絶縁膜３となるSBT膜を成膜する。ここ
で、SBT膜の成膜方法は例えば次の通りである。まず、
スピンコートにより基板上に原料を塗布し、RTAにより7
00℃で加熱する。その後、700℃で結晶化する。次に、
例えばスパッタリング法により上部電極４となるPt膜を
成膜する。上部電極の成膜条件および膜厚は下部電極と
同じ物とする。
タリング法により下部電極２となるPt膜を成膜する。こ
こで、Pt膜のスパッタリング法による成膜の条件は、例
えば基板温度250℃、パワー6000W、アルゴンガス流量50
sccmであり、膜厚は200nmとする。次に、例えばゾル-ゲ
ル法により容量絶縁膜３となるSBT膜を成膜する。ここ
で、SBT膜の成膜方法は例えば次の通りである。まず、
スピンコートにより基板上に原料を塗布し、RTAにより7
00℃で加熱する。その後、700℃で結晶化する。次に、
例えばスパッタリング法により上部電極４となるPt膜を
成膜する。上部電極の成膜条件および膜厚は下部電極と
同じ物とする。
【００２１】次に、リソグラフィ、エッチング工程を一
般的な条件、方法で行なうことにより、強誘電体キャパ
シタの形状を図２(a)のようにパターニングする。ここ
で、例えばエッチングには、CF4/Arの混合ガスを用い
る。
般的な条件、方法で行なうことにより、強誘電体キャパ
シタの形状を図２(a)のようにパターニングする。ここ
で、例えばエッチングには、CF4/Arの混合ガスを用い
る。
【００２２】次に、図２(b)に示すように第一の層間絶
縁膜５であるO3-TEOS膜を通常の常圧CVD法により成膜す
る。ここで、反応ガスはO3とTEOSであり、O3-TEOS膜を4
00nm以上の厚さで成膜する。続いて、図２(c)に示すよ
うに、O3-TEOS膜の表面を例えば化学的機械的研磨によ
り平坦化処理する。この結果、キャパシタ部のO3-TEOS
膜の膜厚が、200nmとなる。その後、図３(a)に示すよう
に第二の層間絶縁膜６であるP-TEOS膜を通常のプラズマ
CVD法を用いて成膜する。ここで、反応ガスはO２とTEOS
とであり、膜厚は400nmである。二つの層間絶縁膜５、
６の成膜条件は、次の通りである。例えばO3-TEOS膜の
場合、基板温度400℃、圧力450Torrである。この条件で
成膜されたO3-TEOS膜は引張り応力を有する。P-TEOS膜
の場合、例えば基板温度400℃ 、圧力8.2Torr、プラズ
マのパワー 1000Wである。この条件で成膜された P-TE
OS膜は圧縮応力を有する。また、P-TEOS膜はプラズマの
パワーを変化させることで容易に膜応力を変化させるこ
とができる。
縁膜５であるO3-TEOS膜を通常の常圧CVD法により成膜す
る。ここで、反応ガスはO3とTEOSであり、O3-TEOS膜を4
00nm以上の厚さで成膜する。続いて、図２(c)に示すよ
うに、O3-TEOS膜の表面を例えば化学的機械的研磨によ
り平坦化処理する。この結果、キャパシタ部のO3-TEOS
膜の膜厚が、200nmとなる。その後、図３(a)に示すよう
に第二の層間絶縁膜６であるP-TEOS膜を通常のプラズマ
CVD法を用いて成膜する。ここで、反応ガスはO２とTEOS
とであり、膜厚は400nmである。二つの層間絶縁膜５、
６の成膜条件は、次の通りである。例えばO3-TEOS膜の
場合、基板温度400℃、圧力450Torrである。この条件で
成膜されたO3-TEOS膜は引張り応力を有する。P-TEOS膜
の場合、例えば基板温度400℃ 、圧力8.2Torr、プラズ
マのパワー 1000Wである。この条件で成膜された P-TE
OS膜は圧縮応力を有する。また、P-TEOS膜はプラズマの
パワーを変化させることで容易に膜応力を変化させるこ
とができる。
【００２３】次に、図3(b)に示すように上部電極４上の
層間絶縁膜の所定部分をエッチング除去してコンタクト
ホール７を形成する。コンタクトホール７の形成には、
例えば、CHF3とO2の混合ガスを用いる。次に、例えばス
パッタリング法を用いてAl膜を成膜した後、Al膜を所定
の形状にパターニングすることで引き出し電極８を形成
する。引き出し電極８のパターニングは、例えばBCl3と
Cl2の混合ガスを用いたエッチングにより行う。
層間絶縁膜の所定部分をエッチング除去してコンタクト
ホール７を形成する。コンタクトホール７の形成には、
例えば、CHF3とO2の混合ガスを用いる。次に、例えばス
パッタリング法を用いてAl膜を成膜した後、Al膜を所定
の形状にパターニングすることで引き出し電極８を形成
する。引き出し電極８のパターニングは、例えばBCl3と
Cl2の混合ガスを用いたエッチングにより行う。
【００２４】以上の工程により、図３(c)に示す目的の
強誘電体キャパシタが形成される。
強誘電体キャパシタが形成される。
【００２５】以上、本発明の実施形態について、第一の
層間絶縁膜としてO3-TEOS膜、第二の層間絶縁膜としてP
-TEOS膜を用いた例について説明したが、強誘電体キャ
パシタを覆う層間絶縁膜の構成が、少なくとも一層以上
の圧縮応力を有する層間絶縁膜と一層以上の引張り応力
を有する層間絶縁膜から構成されている場合、キャパシ
タへの層間絶縁膜による膜応力を相殺することができる
ので、強誘電体キャパシタを覆う層間絶縁膜は三層以上
であってもなんら差し支えない。
層間絶縁膜としてO3-TEOS膜、第二の層間絶縁膜としてP
-TEOS膜を用いた例について説明したが、強誘電体キャ
パシタを覆う層間絶縁膜の構成が、少なくとも一層以上
の圧縮応力を有する層間絶縁膜と一層以上の引張り応力
を有する層間絶縁膜から構成されている場合、キャパシ
タへの層間絶縁膜による膜応力を相殺することができる
ので、強誘電体キャパシタを覆う層間絶縁膜は三層以上
であってもなんら差し支えない。
【００２６】＜実施例２＞この発明の第二の実施例につ
いて、図を参照して説明する。図４(a)は上記実施例と
同様の手順で形成された強誘電体キャパシタの断面図で
ある。強誘電体キャパシタを形成後、図４(b)に示すよ
うに第一の層間絶縁膜５としてO3-TEOS膜を成膜する。
続いて図４(c)に示すように第二の層間絶縁膜６としてP
-TEOS膜を成膜する。次に図５(ａ)に示すように、上部
電極４の所定部分にドライエッチングによりコンタクト
ホール７を形成する。この後、層間絶縁膜成膜時に発生
する水素の影響、およびコンタクトホール形成時のエッ
チングの影響などを除去するために、酸素雰囲気中でア
ニール処理を行なう。アニールは、酸素雰囲気で30分
間、650℃〜750℃の温度範囲で行なう。その結果、劣化
していた強誘電体キャパシタの電気特性を回復させるこ
とができる。さらに、アニール処理した後において、O3
-TEOS膜は引張り応力を有し、P-TEOS膜は成膜時のプラ
ズマパワーが800W以上であれば圧縮応力を有することか
ら、層間絶縁膜の膜応力の強誘電体キャパシタへの影響
を除去することができる。最後に引き出し電極８を形成
して図５(ｂ)に示す強誘電体キャパシタが形成される。
いて、図を参照して説明する。図４(a)は上記実施例と
同様の手順で形成された強誘電体キャパシタの断面図で
ある。強誘電体キャパシタを形成後、図４(b)に示すよ
うに第一の層間絶縁膜５としてO3-TEOS膜を成膜する。
続いて図４(c)に示すように第二の層間絶縁膜６としてP
-TEOS膜を成膜する。次に図５(ａ)に示すように、上部
電極４の所定部分にドライエッチングによりコンタクト
ホール７を形成する。この後、層間絶縁膜成膜時に発生
する水素の影響、およびコンタクトホール形成時のエッ
チングの影響などを除去するために、酸素雰囲気中でア
ニール処理を行なう。アニールは、酸素雰囲気で30分
間、650℃〜750℃の温度範囲で行なう。その結果、劣化
していた強誘電体キャパシタの電気特性を回復させるこ
とができる。さらに、アニール処理した後において、O3
-TEOS膜は引張り応力を有し、P-TEOS膜は成膜時のプラ
ズマパワーが800W以上であれば圧縮応力を有することか
ら、層間絶縁膜の膜応力の強誘電体キャパシタへの影響
を除去することができる。最後に引き出し電極８を形成
して図５(ｂ)に示す強誘電体キャパシタが形成される。
【００２７】ここで、アニール後の層間絶縁膜の膜応力
について得られた結果を示す。図６は、O3-TEOS膜の膜
応力のアニール温度依存性である。以下、プラスを圧縮
応力、マイナスを引張り応力とする。グラフから、as-d
epo時に引張り応力を有するO3-TEOS膜は650〜750℃の酸
素雰囲気中でのアニール処理を施された後でも引張り応
力を有することがわかる。続いて、図７(ａ)、(ｂ)およ
び（ｃ）は、P-TEOS膜におけるアニール温度が650℃、7
00℃、750℃での膜応力のプラズマパワー依存性であ
る。グラフから、650℃アニールでは、800W以上のプラ
ズマパワーであればP-TEOS膜は圧縮応力を有することが
わかる。さらに、700℃アニールでは、全体的に膜応力
が圧縮応力側にシフトしており、750℃アニールではさ
らに圧縮応力側にシフトしていることがわかる。以上の
ことから、650〜750℃でのアニール処理を施されたP-TE
OS膜は、プラズマパワーが800W以上であれば、常に圧縮
応力を有することが確認された。以上のことから、O3-T
EOS膜と800W以上のプラズマパワーで成膜されたP-TEOS
膜は、650〜750℃のアニール処理後に互いに反対の応力
を有し、両者を適当に組み合わせることで膜応力を相殺
し、膜応力による強誘電体キャパシタの電気特性の劣化
を防ぐことができる。
について得られた結果を示す。図６は、O3-TEOS膜の膜
応力のアニール温度依存性である。以下、プラスを圧縮
応力、マイナスを引張り応力とする。グラフから、as-d
epo時に引張り応力を有するO3-TEOS膜は650〜750℃の酸
素雰囲気中でのアニール処理を施された後でも引張り応
力を有することがわかる。続いて、図７(ａ)、(ｂ)およ
び（ｃ）は、P-TEOS膜におけるアニール温度が650℃、7
00℃、750℃での膜応力のプラズマパワー依存性であ
る。グラフから、650℃アニールでは、800W以上のプラ
ズマパワーであればP-TEOS膜は圧縮応力を有することが
わかる。さらに、700℃アニールでは、全体的に膜応力
が圧縮応力側にシフトしており、750℃アニールではさ
らに圧縮応力側にシフトしていることがわかる。以上の
ことから、650〜750℃でのアニール処理を施されたP-TE
OS膜は、プラズマパワーが800W以上であれば、常に圧縮
応力を有することが確認された。以上のことから、O3-T
EOS膜と800W以上のプラズマパワーで成膜されたP-TEOS
膜は、650〜750℃のアニール処理後に互いに反対の応力
を有し、両者を適当に組み合わせることで膜応力を相殺
し、膜応力による強誘電体キャパシタの電気特性の劣化
を防ぐことができる。
【００２８】＜実施例３＞この発明の第３の実施例につ
いて、図を参照して説明する。実施例３は、四層の層間
絶縁膜からなる強誘電体キャパシタを有する強誘電体メ
モリである。図８(a)は、半導体基板１上に形成された
強誘電体キャパシタに第一の層間絶縁膜５と第二の層間
絶縁膜６を成膜した強誘電体キャパシタの断面図であ
る。第二の層間絶縁膜６を成膜後、塗布法により第三の
層間絶縁膜９を成膜する。ここで、第三の層間絶縁膜９
はSOG膜とする。ここで、第三の層間絶縁膜９の形成方
法について説明する。第二の層間絶縁膜を成膜後、無機
SOGあるいは有機SOG原料をスピンコート法により基板上
に塗布する。この際、SOG原料の量を適当に調節するこ
とで、第二の層間絶縁膜の凹部のみにSOG原料を塗布す
る。この結果、SOG原料キュア後の平坦化処理を行う必
要が無くなり、SOG原料を無駄なく使用することができ
る。加えて、第一の層間絶縁膜５を成膜後にSOG膜によ
る平坦化処理を行なった場合、第二の層間絶縁膜後に比
べて、凹部の体積が大きくなり、より多くのSOG原料を
必要とするため、n層からなる層間絶縁膜の場合、（n-
1）層目の絶縁膜を成膜した後に平坦化処理を行った方
がよい。SOG原料を塗布後、ホットプレートで80℃、150
℃、200℃で各々1分間ベークし、SOG原料に含まれる溶
媒原料を飛ばし、同時に加水分解による重合を促進させ
る。最後に空気中、あるいは窒素雰囲気中で400℃、30
分間キュアする。その結果、SOG膜が第二の層間絶縁膜
６の凹部のみに形成され、表面が平坦化された図８(b)
に示すキャパシタ構造が得られる。
いて、図を参照して説明する。実施例３は、四層の層間
絶縁膜からなる強誘電体キャパシタを有する強誘電体メ
モリである。図８(a)は、半導体基板１上に形成された
強誘電体キャパシタに第一の層間絶縁膜５と第二の層間
絶縁膜６を成膜した強誘電体キャパシタの断面図であ
る。第二の層間絶縁膜６を成膜後、塗布法により第三の
層間絶縁膜９を成膜する。ここで、第三の層間絶縁膜９
はSOG膜とする。ここで、第三の層間絶縁膜９の形成方
法について説明する。第二の層間絶縁膜を成膜後、無機
SOGあるいは有機SOG原料をスピンコート法により基板上
に塗布する。この際、SOG原料の量を適当に調節するこ
とで、第二の層間絶縁膜の凹部のみにSOG原料を塗布す
る。この結果、SOG原料キュア後の平坦化処理を行う必
要が無くなり、SOG原料を無駄なく使用することができ
る。加えて、第一の層間絶縁膜５を成膜後にSOG膜によ
る平坦化処理を行なった場合、第二の層間絶縁膜後に比
べて、凹部の体積が大きくなり、より多くのSOG原料を
必要とするため、n層からなる層間絶縁膜の場合、（n-
1）層目の絶縁膜を成膜した後に平坦化処理を行った方
がよい。SOG原料を塗布後、ホットプレートで80℃、150
℃、200℃で各々1分間ベークし、SOG原料に含まれる溶
媒原料を飛ばし、同時に加水分解による重合を促進させ
る。最後に空気中、あるいは窒素雰囲気中で400℃、30
分間キュアする。その結果、SOG膜が第二の層間絶縁膜
６の凹部のみに形成され、表面が平坦化された図８(b)
に示すキャパシタ構造が得られる。
【００２９】次に図８(ｃ)に示すように、平坦化処理さ
れた層間絶縁膜９の上に、第四の層間絶縁膜１０を成膜
する。下地が平坦化処理されているため、層間絶縁膜10
は平らに成膜される。この結果、最上部に位置する絶縁
膜は、電極配線の信頼性の低下を防ぐのに有効となる。
また、四層からなる層間絶縁膜は、引張りおよび圧縮応
力を有する絶縁膜を適宜組み合わせることで、その膜応
力を相殺することができる。続いて図９(ａ)に示すよう
に、コンタクトホール７を通常のドライエッチングによ
り、上部電極４上の所定位置に形成する。ここで、強誘
電体キャパシタの電気特性回復のために、アニール処理
を行う。最後に、引き出し電極８を通常のスパッタリン
グ法、ドライエッチング法を用いることで作製し、図９
(ｂ)に示す強誘電体キャパシタが得られる。
れた層間絶縁膜９の上に、第四の層間絶縁膜１０を成膜
する。下地が平坦化処理されているため、層間絶縁膜10
は平らに成膜される。この結果、最上部に位置する絶縁
膜は、電極配線の信頼性の低下を防ぐのに有効となる。
また、四層からなる層間絶縁膜は、引張りおよび圧縮応
力を有する絶縁膜を適宜組み合わせることで、その膜応
力を相殺することができる。続いて図９(ａ)に示すよう
に、コンタクトホール７を通常のドライエッチングによ
り、上部電極４上の所定位置に形成する。ここで、強誘
電体キャパシタの電気特性回復のために、アニール処理
を行う。最後に、引き出し電極８を通常のスパッタリン
グ法、ドライエッチング法を用いることで作製し、図９
(ｂ)に示す強誘電体キャパシタが得られる。
【００３０】＜実施例４＞この発明の第４の実施例につ
いて、図を参照にして説明する。実施例４は、層間絶縁
膜が四層からなる強誘電体キャパシタを有する強誘電体
メモリである。図１０(a)は、半導体基板１上に形成さ
れた強誘電体キャパシタに第一の層間絶縁膜５と第二の
層間絶縁膜６を成膜した強誘電体キャパシタの断面図で
ある。第二の層間絶縁膜６を成膜後、図１０(b)に示す
ように、CVD法により第三の層間絶縁膜１１を成膜す
る。ここで、第三の層間絶縁膜は、BSG、PSG、BPSGのシ
リケートガラスのいずれかとする。これらの絶縁膜は、
全て400℃、常圧での熱CVD法により成膜する。CVDの原
料は、SiH4、O2、PH3、B2O6とする。続いて、基板を800
〜1000℃に加熱することで第三の層間絶縁膜１１をリフ
ローさせる。その結果、層間絶縁膜を平坦化することが
できる。この際、図１０(c)に示すように、CVDにより成
膜された第三の層間絶縁膜１１の膜厚を適当にすること
で、リフロー後、第二の層間絶縁膜６の凹部のみに第三
の層間絶縁膜１１を充填することができる。結局、原料
の無駄を省きつつ、層間絶縁膜の平坦化処理を行うこと
が出来る。
いて、図を参照にして説明する。実施例４は、層間絶縁
膜が四層からなる強誘電体キャパシタを有する強誘電体
メモリである。図１０(a)は、半導体基板１上に形成さ
れた強誘電体キャパシタに第一の層間絶縁膜５と第二の
層間絶縁膜６を成膜した強誘電体キャパシタの断面図で
ある。第二の層間絶縁膜６を成膜後、図１０(b)に示す
ように、CVD法により第三の層間絶縁膜１１を成膜す
る。ここで、第三の層間絶縁膜は、BSG、PSG、BPSGのシ
リケートガラスのいずれかとする。これらの絶縁膜は、
全て400℃、常圧での熱CVD法により成膜する。CVDの原
料は、SiH4、O2、PH3、B2O6とする。続いて、基板を800
〜1000℃に加熱することで第三の層間絶縁膜１１をリフ
ローさせる。その結果、層間絶縁膜を平坦化することが
できる。この際、図１０(c)に示すように、CVDにより成
膜された第三の層間絶縁膜１１の膜厚を適当にすること
で、リフロー後、第二の層間絶縁膜６の凹部のみに第三
の層間絶縁膜１１を充填することができる。結局、原料
の無駄を省きつつ、層間絶縁膜の平坦化処理を行うこと
が出来る。
【００３１】次に、図１１(ａ)に示すように平坦化処理
された層間絶縁膜１１の上に、第四の層間絶縁膜１０を
成膜する。下地が平坦化処理されているため、層間絶縁
膜１０は平らに成膜される。この結果、最上部に位置す
る絶縁膜は、電極配線の信頼性の低下を防ぐのに有効と
なる。また、四層からなる層間絶縁膜は、引張りおよび
圧縮応力を有する絶縁膜を適宜組み合わせることで、そ
の膜応力を相殺することができる。続いて図１１(ｂ)に
示すように、コンタクトホール７を通常のドライエッチ
ングにより、上部電極４上の所定位置に形成する。ここ
で、強誘電体キャパシタの電気特性回復のためにアニー
ル処理を行う。最後に、引き出し電極８を通常のスパッ
タリング法、ドライエッチング法を用いることで作製
し、図１１(ｃ)に示す強誘電体キャパシタが得られる。
された層間絶縁膜１１の上に、第四の層間絶縁膜１０を
成膜する。下地が平坦化処理されているため、層間絶縁
膜１０は平らに成膜される。この結果、最上部に位置す
る絶縁膜は、電極配線の信頼性の低下を防ぐのに有効と
なる。また、四層からなる層間絶縁膜は、引張りおよび
圧縮応力を有する絶縁膜を適宜組み合わせることで、そ
の膜応力を相殺することができる。続いて図１１(ｂ)に
示すように、コンタクトホール７を通常のドライエッチ
ングにより、上部電極４上の所定位置に形成する。ここ
で、強誘電体キャパシタの電気特性回復のためにアニー
ル処理を行う。最後に、引き出し電極８を通常のスパッ
タリング法、ドライエッチング法を用いることで作製
し、図１１(ｃ)に示す強誘電体キャパシタが得られる。
【００３２】以上、詳細に説明したように、本発明の逆
の応力を有する二層以上からなる層間絶縁膜を用いるこ
とで、強誘電体キャパシタに対する層間絶縁膜の膜応力
の影響を除去することができる。また、水素に対するバ
リア性を有する第一の層間絶縁膜を平坦化処理すること
により、絶縁膜に亀裂が入りにくくなり、ひいては強誘
電体の還元を防ぐことができる。さらに、金属配線の信
頼性の低下を防ぎ、デバイス特性の劣化を防止すること
ができる。よって、本発明を用いることにより、従来よ
りも安定したデバイス特性を有する強誘電体キャパシ
タ、強誘電体メモリを得ることができる。
の応力を有する二層以上からなる層間絶縁膜を用いるこ
とで、強誘電体キャパシタに対する層間絶縁膜の膜応力
の影響を除去することができる。また、水素に対するバ
リア性を有する第一の層間絶縁膜を平坦化処理すること
により、絶縁膜に亀裂が入りにくくなり、ひいては強誘
電体の還元を防ぐことができる。さらに、金属配線の信
頼性の低下を防ぎ、デバイス特性の劣化を防止すること
ができる。よって、本発明を用いることにより、従来よ
りも安定したデバイス特性を有する強誘電体キャパシ
タ、強誘電体メモリを得ることができる。
【図１】 本発明の強誘電体キャパシタの実施形態の断
面図である。
面図である。
【図２】 本発明の実施形態を工程順に示す強誘電体キ
ャパシタの断面図である。
ャパシタの断面図である。
【図３】 本発明の実施形態を工程順に示す強誘電体キ
ャパシタの断面図である。
ャパシタの断面図である。
【図４】 本発明の第二の実施形態を工程順に示す強誘
電体キャパシタの断面図である。
電体キャパシタの断面図である。
【図５】 本発明の第二の実施形態を工程順に示す強誘
電体キャパシタの断面図である。
電体キャパシタの断面図である。
【図６】 本発明のO3-TEOS膜の酸素雰囲気中でのアニ
ール後の膜応力についての実験結果である。
ール後の膜応力についての実験結果である。
【図７】 本発明のP-TEOS膜の酸素雰囲気中でのアニー
ル後の膜応力についての実験結果である。
ル後の膜応力についての実験結果である。
【図８】 本発明の第三の実施形態を工程順に示す強誘
電体キャパシタの断面図である。
電体キャパシタの断面図である。
【図９】 本発明の第三の実施形態を工程順に示す強誘
電体キャパシタの断面図である。
電体キャパシタの断面図である。
【図１０】 本発明の第四の実施形態を工程順に示す強
誘電体キャパシタの断面図である。
誘電体キャパシタの断面図である。
【図１１】 本発明の第四の実施形態を工程順に示す強
誘電体キャパシタの断面図である。
誘電体キャパシタの断面図である。
１ 半導体基板 ２ 下部電極 ３ 容量絶縁膜 ４ 上部電極 ５ 第一の層間絶縁膜 ６ 第二の層間絶縁膜 ７ コンタクトホール ８ 引き出し電極 ９ 第三の実施形態での第三の層間絶縁膜 １０ 第四の層間絶縁膜 １１ 第四の実施形態での第三の層間絶縁膜
フロントページの続き Ｆターム(参考） 5F058 BA04 BD02 BD04 BD06 BF02 BF07 BF23 BF25 BF29 BF32 BF33 BH03 BJ02 5F083 FR01 GA25 GA27 JA14 JA15 JA17 JA56 JA58 NA08 PR23 PR40
Claims (15)
- 【請求項１】 下部電極と、上記下部電極上に形成され
た強誘電体からなる容量絶縁膜と、上記容量絶縁膜上に
形成された上部電極からなる強誘電体キャパシタを備え
た強誘電体メモリであって、 上記強誘電体キャパシタが、引張りあるいは圧縮応力を
有する第一の層間絶縁膜と第一の層間絶縁膜とは逆の応
力を有する第二の層間絶縁膜とで覆われていることを特
徴とする強誘電体メモリ。 - 【請求項２】 請求項１記載の強誘電体メモリにおい
て、 上記強誘電体キャパシタを覆う層間絶縁膜が三層以上か
らなり、層間絶縁膜が一層以上の圧縮応力を有する層間
絶縁膜と一層以上の引張り応力を有する層間絶縁膜とか
らなることを特徴とする強誘電体メモリ。 - 【請求項３】 請求項１又は２記載の強誘電体メモリに
おいて、 前記強誘電体キャパシタを覆う第一の層間絶縁膜の表面
が平坦化されていることを特徴とする強誘電体メモリ。 - 【請求項４】 請求項１〜３の何れか一項記載の強誘電
体メモリにおいて、 上記強誘電体キャパシタを覆う層間絶縁膜が、650℃〜7
50℃のアニールを施されていることを特徴とする強誘電
体メモリ。 - 【請求項５】 請求項４記載の強誘電体メモリにおい
て、 上記アニールが、酸素雰囲気で行なわれることを特徴と
する強誘電体メモリ。 - 【請求項６】 請求項４又は５記載の強誘電体メモリに
おいて、 650℃〜750℃のアニール処理後に引張り応力を有する層
間絶縁膜が、原料がO3とTEOSとからなる熱CVD法により
成膜されたSiO2膜（以下、O3-TEOS膜とする）であるこ
とを特徴とする強誘電体メモリ。 - 【請求項７】 請求項４〜６の何れか一項記載の強誘電
体メモリにおいて、 650℃〜750℃のアニール処理後に圧縮応力を有する層間
絶縁膜が、原料がO２とTEOSとからなるプラズマCVD法に
より成膜されたSiO2膜（以下、P-TEOS膜とする）である
ことを特徴とする強誘電体メモリ。 - 【請求項８】 請求項７記載の強誘電体メモリにおい
て、 前記P-TEOS膜が800W以上のプラズマパワーで成膜されて
いることを特徴とする強誘電体メモリ。 - 【請求項９】 請求項３記載の強誘電体メモリにおい
て、 前記層間絶縁膜が、CMP法により平坦化処理されている
ことを特徴とする強誘電体メモリ。 - 【請求項１０】 請求項１又は請求項２記載の強誘電体
メモリにおいて、 ｎ層（ｎは２以上の整数）からなる層間絶縁膜におい
て、（n-1）層目を成膜後に、塗布法によるSOG膜により
平坦化処理を行うことを特徴とする強誘電体メモリ。 - 【請求項１１】 請求項１０記載の強誘電体メモリにお
いて、 前記平坦化処理を行う際に、（n-1）層目の層間絶縁膜
の凹部のみにSOG膜を充填することを特徴とする強誘電
体メモリ。 - 【請求項１２】 請求項１又は請求項２記載の強誘電体
メモリにおいて、 ｎ層（ｎは２以上の整数）からなる層間絶縁膜におい
て、（n-1）層目を成膜後に、BPSG膜、PSG膜、BSG膜の
リフローにより平坦化処理を行うことを特徴とする強誘
電体メモリ。 - 【請求項１３】 請求項１２記載の強誘電体メモリにお
いて、 前記平坦化処理を行う際に、リフロー後に（n-1）層目
の層間絶縁膜の凹部のみにBPSG膜、PSG膜、BSG膜を充填
することを特徴とする強誘電体メモリ。 - 【請求項１４】 下部電極と、上記下部電極上に形成さ
れた強誘電体からなる容量絶縁膜と、上記容量絶縁膜上
に形成された上部電極からなる強誘電体キャパシタを備
えた強誘電体メモリの製造方法であって、 上記強誘電体キャパシタに、引張りあるいは圧縮応力を
有する第一の層間絶縁膜を設けた後、第一の層間絶縁膜
とは逆の応力を有する第二の層間絶縁膜を設けることを
特徴とする強誘電体メモリの製造方法。 - 【請求項１５】 請求項１４記載の強誘電体メモリの製
造方法において、 上記強誘電体キャパシタを覆う層間絶縁膜を三層以上か
ら構成し、層間絶縁膜が一層以上の圧縮応力を有する層
間絶縁膜と一層以上の引張り応力を有する層間絶縁膜と
からなることを特徴とする強誘電体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002084543A JP2002359359A (ja) | 2001-03-26 | 2002-03-25 | 強誘電体メモリ及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001088845 | 2001-03-26 | ||
| JP2001-88845 | 2001-03-26 | ||
| JP2002084543A JP2002359359A (ja) | 2001-03-26 | 2002-03-25 | 強誘電体メモリ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002359359A true JP2002359359A (ja) | 2002-12-13 |
Family
ID=26612119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002084543A Pending JP2002359359A (ja) | 2001-03-26 | 2002-03-25 | 強誘電体メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002359359A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277315A (ja) * | 2004-03-26 | 2005-10-06 | Seiko Epson Corp | 強誘電体メモリ素子およびその製造方法 |
| JP2006032451A (ja) * | 2004-07-13 | 2006-02-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| JP2006156934A (ja) * | 2004-12-01 | 2006-06-15 | Samsung Electro Mech Co Ltd | キャパシタ内蔵型プリント基板及びその製造方法 |
-
2002
- 2002-03-25 JP JP2002084543A patent/JP2002359359A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277315A (ja) * | 2004-03-26 | 2005-10-06 | Seiko Epson Corp | 強誘電体メモリ素子およびその製造方法 |
| JP2006032451A (ja) * | 2004-07-13 | 2006-02-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| JP2006156934A (ja) * | 2004-12-01 | 2006-06-15 | Samsung Electro Mech Co Ltd | キャパシタ内蔵型プリント基板及びその製造方法 |
| CN100551204C (zh) * | 2004-12-01 | 2009-10-14 | 三星电机株式会社 | 包括嵌入电容器的印刷电路板及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100624566B1 (ko) | 커패시터 상부에 유동성 절연막을 갖는 반도체소자 및 그제조 방법 | |
| JP4803995B2 (ja) | 半導体装置及びその製造方法 | |
| JP2003347517A (ja) | 半導体装置及びその製造方法 | |
| JP2003068988A (ja) | 強誘電膜を平坦化膜として用いる強誘電体メモリ装置およびその製造方法。 | |
| JP5170101B2 (ja) | 半導体装置とその製造方法 | |
| JP2010062329A (ja) | 半導体装置及びその製造方法 | |
| KR100848240B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100881382B1 (ko) | 반도체 장치의 제조 방법 | |
| JP5381688B2 (ja) | 半導体装置及びその製造方法 | |
| JP5168273B2 (ja) | 半導体装置とその製造方法 | |
| CN100555637C (zh) | 半导体器件及其制造方法 | |
| JP2846310B1 (ja) | 半導体装置及びその製造方法 | |
| JP4578471B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000223666A (ja) | 半導体メモリ素子の製造方法 | |
| JP2002359359A (ja) | 強誘電体メモリ及びその製造方法 | |
| JP4580284B2 (ja) | 強誘電体素子の製造方法 | |
| JP2003224207A (ja) | 半導体装置およびその製造方法 | |
| KR100425827B1 (ko) | 반도체소자의캐패시터제조방법 | |
| JP4659436B2 (ja) | 半導体装置の製造方法 | |
| KR100743166B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20010004369A (ko) | 강유전체 메모리 소자의 캐패시터 및 그 제조 방법 | |
| KR100326241B1 (ko) | 반도체소자의캐패시터형성방법 | |
| JP2000260956A (ja) | 容量素子、その容量素子の製造方法、半導体記憶素子、および、その半導体記憶素子の製造方法 | |
| KR100847040B1 (ko) | 반도체 장치와 그 제조 방법 | |
| KR20000044612A (ko) | 백금 전극을 가진 반도체 소자의 캐패시터 형성방법 |